JP3600406B2 - ＳｉＣ半導体装置とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳｉＣ結晶の選択成長基板、選択成長方法およびこれを用いた半導体装置に関する。
【０００２】
【従来の技術】
ＳｉＣ結晶内に三次元的な不純物領域を形成する方法として、例えば、Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ １９９５， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｓｉｘｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ Ｋｙｏｔｏ， Ｊａｐａｎ， １８−２１ Ｓｅｐｔｅｍｂｅｒ １９９５， ｐｐ．５２５−５２７に示されるように、ＳｉＣ半導体基板を５００℃から９５０℃の高温に加熱した状態で、１４０、８０、３０ｋｅＶ等の加速電圧で窒素のイオン注入した後、１２００℃から１５００℃でＳｉＣ基板のアニールを行なうことにより、不純物を活性化させ不純物領域後形成を行っている。
図１０は、ｎ型領域の一部にイオン注入によりｐ型領域を形成したＳｉＣ半導体基板の断面図である。図中、１はＳｉＣ基板、２はｎ型ＳｉＣ層、３はイオン注入の範囲を限定するためのマスク、４はイオン注入により形成したｐ型ＳｉＣ領域を示す。
ＳｉＣ半導体にイオン注入を行う場合、他の半導体材料の場合と同様にＳｉＣ基板１上に気相成長法等を用いて形成したｎ型ＳｉＣ層２上にパターニングしたマスク３を形成し、かかるマスク３を用いてｎ型ＳｉＣ層２の一部にアクセプターとして働く不純物をイオン注入法で選択的に注入し、ｐ型ＳｉＣ領域４の形成を行っていた。
【０００３】
また、ＳｉＣ半導体層中に設けられたトレンチの側壁にチャネル領域を形成するトレンチＭＯＳＦＥＴを作製する場合には、例えば、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．３４， （１９９５）， Ｐｔ．１， ｐｐ．５５６７−５５７３ に示されるように、ｎ型ＳｉＣ成長層の上に成長したｐ型ＳｉＣ成長層の一部に、まずイオン注入でｎ型層を形成し、続いてエッチングによりトレンチ部を形成し、かかるエッチングで形成したトレンチの側壁部をそのままＭＯＳＦＥＴのチャネル部として用いていた。
【０００４】
【発明が解決しようとする課題】
イオン注入を用いた方法では、注入イオンの活性化率が低く、またイオン注入時にＳｉＣ半導体基板に損傷が入る等の問題があった。
即ち、イオン注入後に不純物の活性化を行うための熱処理には、１５００℃から１８００℃の高温が必要であるが、かかる温度は結晶成長温度より高いため結晶に悪影響を及ぼすとともに、かかる高温のアニール条件を用いても十分な活性化率は得られず、特にｐ型不純物の注入では１０％以下の活性化率しか得ることが出来なかった。また、イオン注入では、ＳｉＣ半導体基板に欠陥等の損傷が発生し、熱処理等によっても損傷は完全には回復しないため、かかる損傷に起因してキャリア移動度が低下することとなっていた。
また、不純物の拡散を用いて不純物領域を形成する方法では、ＳｉＣ半導体基板中での拡散係数が小さいため、十分な不純物濃度と厚みを有する拡散層が得られないという問題点があった。
また、上記トレンチＭＯＳＦＥＴでは、トレンチ形成時に発生したエッチング損傷により、チャネル領域における電子移動度の低下等が発生し、トランジスタ特性が劣化するという問題点があった。
そこで、本発明は、ＳｉＣ半導体基板中に十分な不純物濃度と厚みを有し、欠陥等の損傷の少ない不純物領域を有するＳｉＣ半導体基板を提供することを目的とする。
【０００５】
【課題を解決するための手段】
そこで、発明者らは、鋭意研究の結果、イオン注入法や拡散法に代えて、選択成長法を用いることにより、ＳｉＣ半導体基板中に、十分な不純物濃度と厚みを有し、欠陥等の損傷の少ない不純物領域を形成することができることを見出し、本発明を完成した。
【０００６】
即ち、本発明は、ＳｉＣ基板と、該ＳｉＣ基板上に形成された第１のＳｉＣ層とを少なくとも備えたＳｉＣ半導体装置において、上記第１のＳｉＣ層の一部に選択成長により第２のＳｉＣ領域を形成したことを特徴とするＳｉＣ半導体装置である。
本発明では、選択成長法により不純物領域の形成を行うために、従来のようにイオン注入法で不純物領域を形成した場合のような、十分なイオンの活性化が得られないといった問題点、結晶欠陥が増加するといった問題点、損傷が大きく、かつ熱処理等によっても回復しないため、漏れ電流等の整流特性への悪影響があるといった問題点、不純物添加層の深さが制限されるために、素子構造の設計が制限されるといった問題点、更には、基板を加熱しながら注入を行うことによるイオン注入装置の価格の高騰といった問題点を解消することができる。
【０００７】
また、本発明は、上記第１のＳｉＣ層の一部に選択成長された第２のＳｉＣ領域が、キャリア濃度１×１０１９ｃｍ−３以上のｎ型のＳｉＣ領域またはキャリア濃度５×１０１８ｃｍ−３以上のｐ型のＳｉＣ領域であることを特徴とするＳｉＣ半導体装置である。
従来のＳｉＣ半導体装置では、イオン注入法や拡散法を用いて不純物領域の形成を行っていたが、イオン注入法では、不純物の活性率が低く、十分な不純物濃度を得ることができず、特にｐ型不純物領域では活性率が１０％と極めて低かった。
これに対し、本発明にかかる選択成長を用いた場合は、十分な不純物濃度の不純物領域を形成することが可能となる。
即ち、従来のＳｉＣ半導体装置では、最高で、ｎ型では５×１０１８ｃｍ−３程度、ｐ型では１×１０１８ｃｍ−３程度の不純物濃度しか得ることができなかったが、本発明を用いることにより、ｎ型では１×１０１９ｃｍ−３程度、ｐ型では５×１０１８ｃｍ−３程度の不純物濃度を得ることが可能となる。
また、本発明では、イオン注入時の損傷の発生がないため、欠陥の無い不純物領域の形成が可能となる。
また、拡散法を用いる場合に比べて、十分な厚みを有する不純物領域の形成が可能となる。
【０００８】
上記第２のＳｉＣ領域は、上記第１のＳｉＣ層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域であることが好ましい。
このように、埋め込み領域を選択成長により形成することにより、かかる基板を用いて、通常のプレーナ構造の半導体装置の作製が可能となるからである。
【０００９】
上記第１のＳｉＣ層と上記第２のＳｉＣ領域との間には、更に、上記第１のＳｉＣ層の一部を除去した領域の表面を覆うように第３のＳｉＣ領域を選択成長により介在させることが好ましい。
上記第１のＳｉＣ層をエッチングする場合に、エッチング表面に表面欠陥等が発生するために、上記第１のＳｉＣ層のエッチング表面に第３のＳｉＣ領域を形成して、かかる表面欠陥等の影響を除去した後に第２のＳｉＣ領域を形成することにより、かかる第２のＳｉＣ領域が表面欠陥等の影響を受けるのを防止できるためである。
【００１０】
上記第２のＳｉＣ領域は、上記第１のＳｉＣ層表面上の一部に積層されるように成長させた積み上げ型選択成長領域であることが好ましい。
【００１１】
上記第１のＳｉＣ層が第１の導電型であって、上記第２のＳｉＣ領域が第２の導電型であり、ｐｎ接合を形成することが好ましい。
このように、ＳｉＣ半導体装置にｐｎ接合部分を形成することにより、これを用いてダイオードやトランジスタ等のＳｉＣ半導体装置の形成が可能となるからである。
【００１２】
上記第２のＳｉＣ領域は、該第２のＳｉＣ領域上に形成される電極層とオーミック性接触を示す高キャリア濃度のコンタクト領域であることが好ましい。
これにより、上記第２ＳｉＣ領域上に、良好な電極形成が可能となるからである。
【００１３】
また、本発明は、上記第１のＳｉＣ層表面が平坦な凸部領域を有し、該凸部領域の第１のＳｉＣ層上に、ステップフロー成長により形成された第２のＳｉＣ領域を有することを特徴とするＳｉＣ半導体装置でもある。
【００１４】
上記ステップフロー成長により形成された導電性の第２のＳｉＣ領域は、上記第２のＳｉＣ領域のステップフロー成長において、上記第２のＳｉＣ領域の表面に形成される複数のステップを収束させて大きなステップとステップのない平坦な面とを形成し、上記大きなステップを上記凸部領域の第１のＳｉＣ層上以外に移動させることにより形成された平坦な表面を有する第２のＳｉＣ領域であることが好ましい。
このように、ステップフロー成長において、ステップを収束させて、大きなステップとその間の平坦な面を形成し、更に大きなステップを凸部領域の第１のＳｉＣ層上以外に移動させるように制御することにより、かかる凸部領域の第１のＳｉＣ層上に平坦な表面を有する第２のＳｉＣ層を形成できるからである。
【００１５】
上記平坦な表面を有する第２のＳｉＣ領域は、トランジスタのチャネル領域として用いることが、トランジスタの電子移動度向上等の観点から好ましい。
【００１６】
更に、本発明は、表面が平坦な凸部領域を有する上記第１のＳｉＣ層と、上記第１のＳｉＣ層の上記凸部領域上にステップフロー成長により形成された第１導電型の第２のＳｉＣ領域と、上記第２のＳｉＣ領域にチャネル領域が形成されるように上記第２のＳｉＣ領域上にゲート絶縁膜を介して設けられたゲート電極と、上記チャネル領域を挟むように上記第２のＳｉＣ領域および上記第１のＳｉＣ層中に設けられた第２導電型のソース領域およびドレイン領域と、上記ソース領域および上記ドレイン領域上に形成されたソース電極およびドレイン電極とを少なくとも備えることを特徴とするＳｉＣ半導体装置でもある。
【００１７】
また、本発明は、ＳｉＣ基板上に順次積層した第１導電型のＳｉＣ層、第２導電型のＳｉＣ層、第１導電型のＳｉＣ層からなる第１のＳｉＣ領域と、上記第１のＳｉＣ領域の表面から最下層部の上記第１導電型のＳｉＣ層に達するように形成されたトレンチと、上記トレンチ側壁の上記第１のＳｉＣ領域上に、上記トレンチ側壁のエッチング損傷を緩和するように選択成長された第２導電型の第２のＳｉＣ領域と、上記第２のＳｉＣ領域がチャネル層となるように上記第２のＳｉＣ領域上にゲート絶縁膜を介して設けられたゲート電極と、上記ＳｉＣ基板裏面上および上記第１のＳｉＣ領域表面上に夫々形成されたソース電極およびドレイン領域とを少なくとも備えることを特徴とするＳｉＣ半導体装置でもある。
【００１８】
また、本発明は、ＳｉＣ基板上に第１のＳｉＣ層を形成する工程と、上記第１のＳｉＣ層上の一部に選択成長用マスクを形成する工程と、上記選択成長用マスク以外の上記第１のＳｉＣ層上に、高いキャリア濃度を有する第２のＳｉＣ領域を選択成長させる工程とを備えることを特徴とするＳｉＣ半導体装置の製造方法でもある。
【００１９】
また、本発明は、更に、上記第１のＳｉＣ層上の一部を選択的に除去して除去領域を形成する工程を含み、上記第２のＳｉＣ領域が、上記第１のＳｉＣ層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域を形成する製造方法でもある。
【００２０】
また、本発明は、上記第２のＳｉＣ層を、ステップフロー成長させる製造方法でもある。
ここで、ステップフロー成長とは、成長条件を選択することにより、表面に階段状のステップを有するＳｉＣ基板において、結晶成長が上記ステップから横方向（基板表面に沿った方向）に進む成長をいう。かかるステップフロー成長を用いた場合、表面の比較的平坦な成長領域を形成することが可能となる。
【００２１】
また、本発明は、上記第１のＳｉＣ層表面を、表面が平坦な凸部領域を有するように加工する工程を含み、上記凸部領域の第１のＳｉＣ層上に、ステップフロー成長により導電性の第２のＳｉＣ領域を形成する製造方法でもある。
【００２２】
また、本発明は、更に、上記第２のＳｉＣ領域の表面から上記第１のＳｉＣ層に達するようにトレンチを形成する工程と、上記トレンチ側壁の上記第２のＳｉＣ領域上に、上記トレンチ側壁に形成された損傷を緩和するように第２の導電型の第３のＳｉＣ領域を形成する工程とを含む製造方法でもある。
【００２３】
【発明の実施の形態】
実施の形態１．
図１に、本発明の実施の形態１にかかる選択成長法を用いて形成したＳｉＣ半導体装置の断面図を示す。図中、１はＳｉＣ基板、２はｎ型ＳｉＣ層、２４はエッチングマスク兼選択成長マスク、２１は結晶成長により形成したｐ型ＳｉＣ領域を示す。
かかる選択成長法では、まず、ＳｉＣ基板１上に気相成長法等で積層形成されたｎ型ＳｉＣ層２上に、エッチング用マスクと選択成長用マスクを兼ねる例えばＳｉＯ２マスクを形成する。
続いて、例えば、ＣＦ４ガスとＯ２ガスの混合ガスを用いた反応性イオンエッチングにより、上記ＳｉＯ２マスクをエッチングマスクに用いてｎ型ＳｉＣ層２の一部をエッチング除去する。
続いて、プロパンおよびシランを原料ガスに用い、Ａｌをドーパントガスに用いた気相成長法により、上記ＳｉＯ２マスクを選択成長用マスクとして用いて、マスク２４形成部分以外の領域、即ちエッチング除去したｎ型ＳｉＣ層２中にｐ型ＳｉＣ２１を選択成長により形成する。
このように、本実施の形態にかかる選択成長法による不純物領域形成方法では、イオン注入法で不純物領域を形成した場合のような損傷や、活性化率の低さ、アニールによる高温処理の悪影響、イオン注入深さに依存した素子構造の制限等の問題がない。
即ち、本実施の形態では、イオン注入法のような不純物の活性化を行うための結晶成長温度以上の熱処理の必要がなく、結晶にも悪影響を及ぼさない。
また、結晶成長法を用いて形成した不純物領域には、イオンの打ち込みによる欠陥等の損傷がないため、キャリア移動度の顕著な低下もなく、チャネルとして用いた場合、特性の優れた半導体装置の製造が可能となる。
また、結晶成長法により三次元構造を作製するので、拡散法やイオン注入のように十分な不純物濃度の厚みを持つ拡散層が得られないという問題点がなくなり、素子構造の設計自由度が高くなる。
特に、ｐ型ＳｉＣ２１領域は結晶成長中に不純物を添加して形成するため、ｐ型不純物の場合でも、不純物の添加量を増やすことにより、イオン注入に比べ高い不純物濃度を得ることができる。
【００２４】
実施の形態２．
図２に、本発明の実施の形態２にかかる選択成長法を用いて形成したＳｉＣ半導体装置の断面図を示す。図中、１はＳｉＣ基板、２はｎ型ＳｉＣ層、２２は結晶成長により形成したｎ型ＳｉＣ層、２３は結晶成長により形成したｐ型ＳｉＣ領域を示す。
本実施の形態にかかるＳｉＣ半導体装置では、上記実施の形態１と同様に、ｎ型ＳｉＣ層をエッチングした後に、まずｎ型ＳｉＣ層２２を形成し、続いてｐ型ＳｉＣ層２３を形成し、不純物領域を形成している。
このように、本実施の形態では、ｎ型ＳｉＣ層２のエッチング界面と、ｎ型ＳｉＣ層２２およびｐ型ＳｉＣ層２３により形成されるｐｎ接合界面が異なるため、エッチング損傷の影響がｐｎ接合界面に及ばず、良好なｐｎ接合界面が得られる。このため、ｐｎ接合界面をダイオード等として用いる場合のかかる界面における漏れ電流の増加等を抑制することが可能となる。
【００２５】
尚、上記実施の形態１および２では、ｎ型ＳｉＣ層中にｐ型ＳｉＣ層を形成する例について示したが、ｐ型ＳｉＣ層中にｎ型ＳｉＣ層を形成する場合にも同様の効果を得ることができる。
また、導電性が同じで、不純物の種類や濃度の異なる選択成長層を形成することも可能である。
また、上記実施の形態１および２では、エッチングマスクが選択成長マスクを兼用したが、エッチングマスクとは別に選択成長マスクを形成することも可能である また、上記実施の形態１および２では、ｎ型ＳｉＣ層２の一部を除去する方法としてドライエッチングを用いたが、イオンミリングや湿式エッチング等、他のエッチング方法を用いることも可能である。
また、上記実施の形態１および２では、ｎ型ＳｉＣ２２、ｐ型ＳｉＣ２１の形成に気相結晶成長を用いる例を示したが、例えば、グラファイト製のるつぼ中で溶融したＳｉに、ＳｉＣ基板を浸けることにより、液相成長法により形成することも可能である。この場合、るつぼがＳｉに溶け込み、Ｃの供給源となる。また、導電型の制御は、溶融したＳｉにＡｌを加えることによりｐ型、窒素ガスを供給することによりｎ型が実現できる。
かかる液相成長法では、気相成長法を用いる場合に比べて低温成長が可能であり、熱がＳｉＣに及ぼす影響を少なくすることができる。尚、液相結晶成長を用いる場合には、選択成長マスクを用いることなく選択成長を行うことも可能である。
【００２６】
実施の形態３．
図３に、本発明の実施の形態３にかかる選択成長法を用いて形成したＳｉＣ半導体装置の断面図を示す。図中、１はＳｉＣ基板、２はｎ型ＳｉＣ層、２５は選択成長用マスク、２６は結晶成長により形成したｎ型ＳｉＣ領域を示す。
不純物濃度の高いｎ型ＳｉＣ領域２６は、選択成長用マスク２５を用いて、実施の形態１と同様の気相結晶成長法により、マスク上以外の部分に選択的に成長される。
本実施の形態もかかる選択成長法では、ｎ型ＳｉＣ層２のエッチングを行わずに、ｎ型ＳｉＣ領域２６の成長を行うため、界面はエッチング損傷の影響を受けない。従って、不純物濃度の高いｎ型ＳｉＣ領域２６を、ＳｉＣ半導体基板と、金属電極との接合部に用いることにより、接合部において良好なオーミック特性が得られる。
本実施の形態３では、ｎ型ＳｉＣ層２の上部の一部に、不純物濃度の高いｎ型ＳｉＣ領域２６を形成した場合について示したが、ｐ型ＳｉＣ層上にｐ型ＳｉＣ領域を、ｐ型ＳｉＣ層上にｎ型ＳｉＣ領域を、ｎ型ＳｉＣ層上にｐ型ＳｉＣ領域を形成する場合にも適用可能である。また、導電性が同じで不純物の種類や濃度の異なる領域を形成することも可能である。
【００２７】
実施の形態４．
図４に、本発明にかかる選択成長法を用いて作製した静電誘導型トランジスタの断面図を示す。図中、１はＳｉＣ基板、２はｎ型ＳｉＣ層、２７はｎ型ＳｉＣ層２の一部を取り除いた部分、２８はｎ型ＳｉＣ層２の一部を取り除いた部分２７に結晶成長により形成したｐ型ＳｉＣ領域、２９はソース電極、３０はドレイン電極、３１はゲート電極を示す。
かかる静電誘導型トランジスタは、ＳｉＣ基板１上にｎ型ＳｉＣ層２を形成した後、レジストマスク等をエッチングマスクに用いて、２７の部分を選択的に例えばＲＩＥ等によりエッチングし、続いて、２７の部分の底面にのみ結晶成長が起きるＳｉＣの選択成長条件でｎ型ＳｉＣ層２８を形成し、最後にソース電極２９、ドレイン電極３０、ゲート電極３１を夫々形成することにより作製する。
本実施の形態にかかる静電誘導型トランジスタでは、イオン注入法や拡散法を用いないため、損傷や高温熱処理の影響がなく、また不純物濃度や不純物層の厚みの選択の幅が広くなり、従来より良好な特性の静電誘導型トランジスタを実現することができる。
【００２８】
ここでは、本発明にかかる選択成長法を用いて作製した静電誘導型トランジスタについて述べたが、本発明は図５に示すようなｐｎ接合ダイオード、または図６に示すような接合型電界効果トランジスタ等にも適用可能である。
図５は、ｐｎ接合ダイオードの断面図であり、図中、１は基板、２はｎ型ＳｉＣ成長層、２１は結晶成長により形成したｐ型ＳｉＣ領域、３８は陽極電極、３９は表面保護膜、４０は陰極電極を示す。
また、図６は、接合型電界効果トランジスタの断面図であり、図中、１は基板、２はｎ型ＳｉＣ成長層、２９はソース電極、３０はドレイン電極、３１はゲート電極、４１は結晶成長により形成したｐ型ＳｉＣ領域を示す。
【００２９】
実施の形態５．
図７に、本発明の実施の形態５にかかるトレンチ型ＭＯＳＦＥＴの断面図を示す。図中、１は基板、２はｎ型ＳｉＣ層、５はｐ型ＳｉＣ層、６はエッチングにより作製したトレンチ部、７は再成長したｐ型領域の側壁上に形成したＭＯＳＦＥＴのチャネル部、８は絶縁膜、９はゲート電極、１０はソース電極、１１はドレイン電極、１３はｎ型ＳｉＣ層、３２はエッチング側面上に再成長したｐ型領域を示す。
図１１に示す従来のトレンチＭＯＳＦＥＴでは、例えば、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．３４， （１９９５）， Ｐｔ．１， ｐｐ．５５６７−５５７３ に示されるように、ｎ型ＳｉＣ成長層２の上に成長したｐ型ＳｉＣ成長層５の一部に、まずイオン注入でｎ型層１２を形成する。続いて、エッチングによりトレンチ部６を形成し、かかるエッチングで形成したトレンチ６の側壁部をＭＯＳＦＥＴのチャネル部７として用いている。
図１１中、１は基板、２はｎ型ＳｉＣ成長層、５はｐ型ＳｉＣ成長層、１２はイオン注入で形成したｎ型領域、６はエッチングにより作製したトレンチ部、７は側壁に形成したＭＯＳＦＥＴのチャネル部、８は絶縁膜、９はゲート電極、１０はソース電極、１１はドレイン電極である。かかるＭＯＳＦＥＴでは、ゲート電極９にゲート電圧を印荷することにより、ｐ型のＳｉＣ成長層５のチャネル部７にｎ型反転層が形成され、ソース１０、ドレイン間１１の電流を制御する。
しかし、従来構造のトレンチ型ＭＯＳＦＥＴでは、エッチングにより形成した側面をそのままチャネルとして用いるため、エッチングによって生じる側面表面の荒れや損傷がチャネルを走行するキャリアの移動度を低下させる原因となっていた。
特に、ＳｉＣに対しては、適当な湿式エッチング液がないため、一般に、プラズマやイオン照射を伴うドライエッチングが行われており、エッチングによる損傷や付着物の存在が問題となっていた。また、エッチング側面には、マスクパターンに起因する比較的大きい凹凸が存在し、素子特性の劣化の原因となっていた。
そこで、図７に示す本実施の形態にかかるトレンチ型ＭＯＳＦＥＴでは、従来と同様の方法で、例えば、ＣＦ４ガスとＯ２ガスの混合ガスを用いたＳｉＣ層の反応性イオンエッチングにより、トレンチ部６を作製する。
次に、選択成長用マスクとして、全面にＳｉＯ２層を形成した後、例えば、通常のフォトリソグラフィ工程とエッチング工程により、側面部分の酸化膜を取り除き、側面以外の試料の表面がＳｉＯ２層で覆われる選択成長用マスクを形成する。
次に、例えば、プロパンおよびシランを原料ガスに、Ａｌをドーパントガスに用いた気相成長により、トレンチ６の側壁のみにｐ型ＳｉＣ層３２を成長させる。
続いて、ＭＯＳ構造用の酸化膜を形成する。例えば、水蒸気分圧を含んだ酸素雰囲気でＳｉＣ表面の熱酸化を行い、ＳｉＯ２層を形成し、通常の除去工程を用いて必要箇所以外のＳｉＯ２層を取り除く。これによりｐ型ＳｉＣ層３２にチャネル部７が形成される。
このように、本実施の形態にかかるトレンチ型ＭＯＳＦＥＴでは、かかるｐ型ＳｉＣ層３２を有することによりトレンチ６のエッチングによって生じる側面の荒れや損傷が直接チャネル部７に影響を与えることがなくなり、チャネルのキャリア移動度の低下を防止することが可能となる。
【００３０】
また、エッチング側面上に選択成長したｐ型ＳｉＣ領域３２の反応性イオンエッチングにおいて、エッチングマスクの境界の形状に凹凸を設けることにより、トレンチ６内のエッチング側面が凸凹構造を有するように作製する。ことにより、ＳｉＣ層を実施の形態６に示すステップフロー成長により成長させることにより、ステップや段差のない平坦なｐ型ＳｉＣ領域３２を得ることができ、この部分をチャネルとして用いることにより、移動度の高い優れた特性のＭＯＳＦＥＴを実現できる。
尚、上記側面上に成長したチャネル層の表面を平坦にするために、かかるチャネル層表面が結晶面になるように結晶成長することが好ましい。更に、成長条件を選ぶことにより、上記結晶面に垂直な方向への成長速度を他の方向への成長速度より小さくすることにより、結晶面に垂直な方向の凹凸が少なくなり、平坦性に優れたを結晶面を得ることが可能となる。また、成長条件を選ぶことにより、結晶面上に生じた複数のステップが積み重なって大きなステップに変化して成長が進むようにすることにより、成長速度の遅い結晶面と集積したステップにより成る結晶面が形成され、更に平坦性に優れた結晶面を得ることが可能となる。
【００３１】
実施の形態６．
図８は、本発明の実施の形態にかかるオフ基板を用いた平坦なＳｉＣ層の成長方法を用いて形成した成長層を示すものある。
本実施の形態にかかる成長方法では、まず、ＳｉＣ基板を、結晶軸方向から一定のオフ角３７を有するようにＳｉＣ基板を準備する。かかるＳｉＣ基板は、図８に示すように、ｐ型ＳｉＣ層５表面に微細なステップ４２を有している。図８中、１は基板、５はｐ型ＳｉＣ成長層、３３はマスクパタンに従い、エッチングにより意図的に作製した凸構造、３４は凸構造３３上にステップフロー成長を用い成長したｐ型ＳｉＣ層を示す。
ステップフロー成長では、成長面の結晶方位の違いによって成長速度が異なる特性がある。成長前に成長速度の遅い方位に垂直な結晶面上に凸凹が存在する場合、凸凹上には成長速度の速い他の方位に垂直な結晶面が存在しその方位への成長が進む。成長に伴い様々な位置から始まった成長は衝突し不規則なステップを持った成長の遅い方位に垂直な面が形成され、各ステップは集積（バンチング）し、間隔の広い大きなステップと成長の遅い方位に垂直な結晶面で構成される面が形成される。
【００３２】
従来から、低温でポリタイプと呼ばれる結晶構造の均一な結晶成長層を得る方法としてステップフロー成長が行われ、例えば、Ｓｉｌｉｃｏｎ Ｃａｒｂｕｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ １９９５， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｓｉｘｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ Ｋｙｏｔｏ， Ｊａｐａｎ， １８−２１ Ｓｅｐｔｅｍｂｅｒ １９９５，ｐｐ８５−８８に示されるように、４Ｈ、６Ｈのポリタイプの約４度のオフ角度を持つオフ基板を用いて、ステップフロー成長を行うことによる、基板のポリタイプを反映した結晶成長層が製作されていた。
しかし、かかる従来のステップフローエピタキシ結晶成長では、平坦に研磨したオフ基板上に結晶成長を行っているが、結晶成長条件によっては、原因は明らかではないが、基板の欠陥等に起因する格子欠陥、基板と異なるポリタイプ、ステップバンチングによる大きなステップ等が、不規則に生じていた。これらの欠陥等は素子作製上、大きな問題となる。また、欠陥等の位置の制御ができないため、素子のチャネル領域等に欠陥等が位置し、素子が機能しえない場合もあった。また、大きなステップの位置や、かかるステップの間の平坦部分の位置の制御ができないため、ステップフロー成長の素子作製への応用自体が困難でもあった。
【００３３】
これに対して、本実施の形態では、凸構造３３上にステップフロー成長を行うことにより、ステップとステップとに間の部分の、結晶面と同様な平坦な面を凸構造３３上の成長層として用いることが可能となる。
即ち、本実施の形態では、最初に、通常の工程でエッチングマスクを形成し、例えば、ＣＦ４ガスとＯ２ガスの混合ガスを用いたＳｉＣ層の反応性イオンエッチングにより、図８のような凸構造のｐ型ＳｉＣ成長層５を形成する。
バンチングしたステップの位置は、一般に不規則で制御できないが、例えば、図８のような凸部構造３３を選択することにより、かかる構造の一定領域ではステップのない平坦面が得られる。即ち、例えば、プロパンとシランを原料ガスに気相成長を行う場合に、成長温度を１５００℃以上にし、プロパンの供給量をシランの供給量より多く設定することにより、大きなステップが横に進行する速度を、小さなステップの進行速度より大きくすることが可能となる。これにより、成長に伴ってステップがバンチングしながら横に移動し、その構造（図８の凸部領域）の端に行き着き、凸構造３３上の領域外に移動する。従って、例えば、チャネルの領域を他の領域より飛び出したり、凹んだり、傾いたりした形状にすることにより、バンチングしたステップの位置がチャネルの領域に重ならない様にすることができる。
【００３４】
このように、本実施の形態では、従来の平坦な基板に代わり、凸構造３３を形成しているので大きなステップなどの位置を、凸部以外の領域に意図的に制御できる。即ち、結晶表面に形成された微細なステップ４２を利用することにより、ステップフロー成長では、初期には不規則なステップが形成されるが、その後各ステップは集積し、間隔の広い大きなステップと、ステップ間の平坦な結晶面で構成される面が形成され、ステップ間では結晶面と同様な平坦な面が得られる。バンチングしたステップの位置は一般に不規則で制御できないが、例えば、図８に示すようにオフ基板上の凸構造３３上にステップフロー成長を行うと、凸構造３３の左端から移動していったステップが凸構造３３の右端に行き着き、凸構造３３外に移動することにより、凸構造３３上にはステップのない平坦な面が得られる。
【００３５】
実施の形態７．
図９は、本発明の実施の形態７にかかるステップフロー成長を用いて作製したチャネルをＭＯＳＦＥＴのチャネル部に用いた構造を示す。図中、１は基板、５はｐ型ＳｉＣ成長層、３３はマスクパタンに従い、エッチングにより意図的に作製した凸構造、３４は凸構造３３上にステップフロー成長を用い成長したｐ型ＳｉＣ層、３５はｎ型ＳｉＣ領域、３６はステップフロー成長を用い成長したｐ型ＳｉＣ層３４の上に形成したＭＯＳＦＥＴのチャネル部、３７は基板のオフ角度、８は絶縁膜、９はゲート電極、１０はソース電極、１１はドレイン電極を示す。 本実施の形態では、上記実施の形態６により、ｐ型ドーピングガスとしてＡｌを添加し、気相成長により、ｐ型ＳｉＣ層５上にステップフロー成長法でｐ型ＳｉＣ層３４を形成した後に、実施の形態２に示したのと同様の方法で、例えばＣＦ４ガスとＯ２ガスの混合ガスを用いてＳｉＣ層の反応性イオンエッチングした領域に、ｎ型ドーピングガスとして窒素を添加したガスを用いて、気相成長により、ｎ型ＳｉＣ領域３５を選択成長させる。
続いて、上記ｐ型ＳｉＣ層３４上に、絶縁膜８として、上記実施の形態５と同様に、酸素雰囲気でＳｉＣ表面の熱酸化を行い、ＳｉＯ２層を形成する。
続いて、ゲート電極９を形成し、また、ソース電極１０、ドレイン電極１１を夫々形成する。
これにより、上記ステップフロー成長層を用いて形成したｐ型ＳｉＣ層３５をチャネル領域に用いたＭＯＳＦＥＴが完成する。
かかるＭＯＳＦＥＴでは、チャネルに用いるｐ型ＳｉＣ層３５を平坦に形成することが可能であるため、チャネル内におけるキャリア移動度の低下のない、優れた特性のＭＯＳＦＥＴを得ることが可能となる。
尚、本実施の形態では、上記チャネルにステップフロー成長層を用いたが、かかる平坦層はｐｎ接合素子等にも用いることができる。
【００３６】
【発明の効果】
以上の説明から明らかなように、本発明では、ＳｉＣ半導体基板において、選択成長法により不純物領域を形成することにより、高い不純物濃度を得ることできるとともに、従来のイオン注入法で不純物領域を形成していた場合に発生していた不純物領域の損傷、アニールによる高温処理の悪影響を防止することが可能となる。
【００３７】
特に、本発明によれば、キャリア濃度が１×１０１９ｃｍ−３以上のｎ型のＳｉＣ領域またはキャリア濃度が５×１０１８ｃｍ−３以上のｐ型のＳｉＣ領域の形成が可能であり、従来のイオン注入法に比較して良好な不純物濃度を得ることが可能となる。
【００３８】
また、本発明にかかる選択成長にステップフロー成長を用いることにより、より平坦な選択成長層を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるＳｉＣ半導体基板の断面図である。
【図２】本発明の実施の形態２にかかるＳｉＣ半導体基板の断面図である。
【図３】本発明の実施の形態３にかかるＳｉＣ半導体基板の断面図である。
【図４】本発明の実施の形態４にかかる静電誘導型トランジスタの断面図である。
【図５】本発明の実施の形態４にかかるｐｎダイオードの断面図である。
【図６】本発明の実施の形態４にかかる接合型電界効果トランジスタの断面図である。
【図７】本発明の実施の形態５にかかるトレンチ型ＭＯＳＦＥＴの断面図である。
【図８】本発明の実施の形態６にかかる立体的な凸凹構造を作製したオフ基板上に結晶成長を行った場合の断面図である。
【図９】本発明の実施に形態７にかかるＭＯＳＦＥＴの断面図である。
【図１０】従来のイオン注入によりｎ型ＳｉＣ領域の一部にｐ型ＳｉＣ領域を形成した半導体基板の断面図である。
【図１１】従来のトレンチ型ＭＯＳＦＥＴの断面図である。
【符号の説明】
１ ＳｉＣ基板、２ ｎ型ＳｉＣ成長層、３ イオン注入の範囲を限定するためのマスク、４ イオン注入により形成したｐ型ＳｉＣ領域、５ ｐ型ＳｉＣ成長層、６ トレンチ、７ ＭＯＳＦＥＴのチャネル部、８ ゲート絶縁膜、９ ゲート電極、１０ ソース電極、１１ ドレイン電極、１２ イオン注入で形成したｎ型ＳｉＣ領域、１３ ｎ型ＳｉＣ層、２１ 結晶成長により形成したｐ型ＳｉＣ領域、２２ 結晶成長により形成したｎ型ＳｉＣ層、２３ 結晶成長により形成したｐ型ＳｉＣ領域、２４ エッチングマスク兼選択成長マスク、２５ 選択成長マスク、２６ 結晶成長により形成した不純物濃度の高いｎ型ＳｉＣ領域、２７ ｎ型ＳｉＣ層の一部を取り除いた部分、２８ 結晶成長により形成したｐ型ＳｉＣ領域、２９ ソース電極、３０ ドレイン電極、３１ ゲート電極、３２ エッチング側面上に再成長したｐ型ＳｉＣ領域、３３ 凸部構造、３４ステップフロー成長を用い成長したｐ型ＳｉＣ層、３５ ｎ型ＳｉＣ領域、３６ ＭＯＳＦＥＴのチャネル部、３７ 基板のオフ角度、３８ 陽極電極、３９表面保護膜、４０ 陰極電極、４１ 結晶成長により形成したｐ型ＳｉＣ領域。
【発明の属する技術分野】
本発明は、ＳｉＣ結晶の選択成長基板、選択成長方法およびこれを用いた半導体装置に関する。
【０００２】
【従来の技術】
ＳｉＣ結晶内に三次元的な不純物領域を形成する方法として、例えば、Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ １９９５， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｓｉｘｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ Ｋｙｏｔｏ， Ｊａｐａｎ， １８−２１ Ｓｅｐｔｅｍｂｅｒ １９９５， ｐｐ．５２５−５２７に示されるように、ＳｉＣ半導体基板を５００℃から９５０℃の高温に加熱した状態で、１４０、８０、３０ｋｅＶ等の加速電圧で窒素のイオン注入した後、１２００℃から１５００℃でＳｉＣ基板のアニールを行なうことにより、不純物を活性化させ不純物領域後形成を行っている。
図１０は、ｎ型領域の一部にイオン注入によりｐ型領域を形成したＳｉＣ半導体基板の断面図である。図中、１はＳｉＣ基板、２はｎ型ＳｉＣ層、３はイオン注入の範囲を限定するためのマスク、４はイオン注入により形成したｐ型ＳｉＣ領域を示す。
ＳｉＣ半導体にイオン注入を行う場合、他の半導体材料の場合と同様にＳｉＣ基板１上に気相成長法等を用いて形成したｎ型ＳｉＣ層２上にパターニングしたマスク３を形成し、かかるマスク３を用いてｎ型ＳｉＣ層２の一部にアクセプターとして働く不純物をイオン注入法で選択的に注入し、ｐ型ＳｉＣ領域４の形成を行っていた。
【０００３】
また、ＳｉＣ半導体層中に設けられたトレンチの側壁にチャネル領域を形成するトレンチＭＯＳＦＥＴを作製する場合には、例えば、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．３４， （１９９５）， Ｐｔ．１， ｐｐ．５５６７−５５７３ に示されるように、ｎ型ＳｉＣ成長層の上に成長したｐ型ＳｉＣ成長層の一部に、まずイオン注入でｎ型層を形成し、続いてエッチングによりトレンチ部を形成し、かかるエッチングで形成したトレンチの側壁部をそのままＭＯＳＦＥＴのチャネル部として用いていた。
【０００４】
【発明が解決しようとする課題】
イオン注入を用いた方法では、注入イオンの活性化率が低く、またイオン注入時にＳｉＣ半導体基板に損傷が入る等の問題があった。
即ち、イオン注入後に不純物の活性化を行うための熱処理には、１５００℃から１８００℃の高温が必要であるが、かかる温度は結晶成長温度より高いため結晶に悪影響を及ぼすとともに、かかる高温のアニール条件を用いても十分な活性化率は得られず、特にｐ型不純物の注入では１０％以下の活性化率しか得ることが出来なかった。また、イオン注入では、ＳｉＣ半導体基板に欠陥等の損傷が発生し、熱処理等によっても損傷は完全には回復しないため、かかる損傷に起因してキャリア移動度が低下することとなっていた。
また、不純物の拡散を用いて不純物領域を形成する方法では、ＳｉＣ半導体基板中での拡散係数が小さいため、十分な不純物濃度と厚みを有する拡散層が得られないという問題点があった。
また、上記トレンチＭＯＳＦＥＴでは、トレンチ形成時に発生したエッチング損傷により、チャネル領域における電子移動度の低下等が発生し、トランジスタ特性が劣化するという問題点があった。
そこで、本発明は、ＳｉＣ半導体基板中に十分な不純物濃度と厚みを有し、欠陥等の損傷の少ない不純物領域を有するＳｉＣ半導体基板を提供することを目的とする。
【０００５】
【課題を解決するための手段】
そこで、発明者らは、鋭意研究の結果、イオン注入法や拡散法に代えて、選択成長法を用いることにより、ＳｉＣ半導体基板中に、十分な不純物濃度と厚みを有し、欠陥等の損傷の少ない不純物領域を形成することができることを見出し、本発明を完成した。
【０００６】
即ち、本発明は、ＳｉＣ基板と、該ＳｉＣ基板上に形成された第１のＳｉＣ層とを少なくとも備えたＳｉＣ半導体装置において、上記第１のＳｉＣ層の一部に選択成長により第２のＳｉＣ領域を形成したことを特徴とするＳｉＣ半導体装置である。
本発明では、選択成長法により不純物領域の形成を行うために、従来のようにイオン注入法で不純物領域を形成した場合のような、十分なイオンの活性化が得られないといった問題点、結晶欠陥が増加するといった問題点、損傷が大きく、かつ熱処理等によっても回復しないため、漏れ電流等の整流特性への悪影響があるといった問題点、不純物添加層の深さが制限されるために、素子構造の設計が制限されるといった問題点、更には、基板を加熱しながら注入を行うことによるイオン注入装置の価格の高騰といった問題点を解消することができる。
【０００７】
また、本発明は、上記第１のＳｉＣ層の一部に選択成長された第２のＳｉＣ領域が、キャリア濃度１×１０１９ｃｍ−３以上のｎ型のＳｉＣ領域またはキャリア濃度５×１０１８ｃｍ−３以上のｐ型のＳｉＣ領域であることを特徴とするＳｉＣ半導体装置である。
従来のＳｉＣ半導体装置では、イオン注入法や拡散法を用いて不純物領域の形成を行っていたが、イオン注入法では、不純物の活性率が低く、十分な不純物濃度を得ることができず、特にｐ型不純物領域では活性率が１０％と極めて低かった。
これに対し、本発明にかかる選択成長を用いた場合は、十分な不純物濃度の不純物領域を形成することが可能となる。
即ち、従来のＳｉＣ半導体装置では、最高で、ｎ型では５×１０１８ｃｍ−３程度、ｐ型では１×１０１８ｃｍ−３程度の不純物濃度しか得ることができなかったが、本発明を用いることにより、ｎ型では１×１０１９ｃｍ−３程度、ｐ型では５×１０１８ｃｍ−３程度の不純物濃度を得ることが可能となる。
また、本発明では、イオン注入時の損傷の発生がないため、欠陥の無い不純物領域の形成が可能となる。
また、拡散法を用いる場合に比べて、十分な厚みを有する不純物領域の形成が可能となる。
【０００８】
上記第２のＳｉＣ領域は、上記第１のＳｉＣ層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域であることが好ましい。
このように、埋め込み領域を選択成長により形成することにより、かかる基板を用いて、通常のプレーナ構造の半導体装置の作製が可能となるからである。
【０００９】
上記第１のＳｉＣ層と上記第２のＳｉＣ領域との間には、更に、上記第１のＳｉＣ層の一部を除去した領域の表面を覆うように第３のＳｉＣ領域を選択成長により介在させることが好ましい。
上記第１のＳｉＣ層をエッチングする場合に、エッチング表面に表面欠陥等が発生するために、上記第１のＳｉＣ層のエッチング表面に第３のＳｉＣ領域を形成して、かかる表面欠陥等の影響を除去した後に第２のＳｉＣ領域を形成することにより、かかる第２のＳｉＣ領域が表面欠陥等の影響を受けるのを防止できるためである。
【００１０】
上記第２のＳｉＣ領域は、上記第１のＳｉＣ層表面上の一部に積層されるように成長させた積み上げ型選択成長領域であることが好ましい。
【００１１】
上記第１のＳｉＣ層が第１の導電型であって、上記第２のＳｉＣ領域が第２の導電型であり、ｐｎ接合を形成することが好ましい。
このように、ＳｉＣ半導体装置にｐｎ接合部分を形成することにより、これを用いてダイオードやトランジスタ等のＳｉＣ半導体装置の形成が可能となるからである。
【００１２】
上記第２のＳｉＣ領域は、該第２のＳｉＣ領域上に形成される電極層とオーミック性接触を示す高キャリア濃度のコンタクト領域であることが好ましい。
これにより、上記第２ＳｉＣ領域上に、良好な電極形成が可能となるからである。
【００１３】
また、本発明は、上記第１のＳｉＣ層表面が平坦な凸部領域を有し、該凸部領域の第１のＳｉＣ層上に、ステップフロー成長により形成された第２のＳｉＣ領域を有することを特徴とするＳｉＣ半導体装置でもある。
【００１４】
上記ステップフロー成長により形成された導電性の第２のＳｉＣ領域は、上記第２のＳｉＣ領域のステップフロー成長において、上記第２のＳｉＣ領域の表面に形成される複数のステップを収束させて大きなステップとステップのない平坦な面とを形成し、上記大きなステップを上記凸部領域の第１のＳｉＣ層上以外に移動させることにより形成された平坦な表面を有する第２のＳｉＣ領域であることが好ましい。
このように、ステップフロー成長において、ステップを収束させて、大きなステップとその間の平坦な面を形成し、更に大きなステップを凸部領域の第１のＳｉＣ層上以外に移動させるように制御することにより、かかる凸部領域の第１のＳｉＣ層上に平坦な表面を有する第２のＳｉＣ層を形成できるからである。
【００１５】
上記平坦な表面を有する第２のＳｉＣ領域は、トランジスタのチャネル領域として用いることが、トランジスタの電子移動度向上等の観点から好ましい。
【００１６】
更に、本発明は、表面が平坦な凸部領域を有する上記第１のＳｉＣ層と、上記第１のＳｉＣ層の上記凸部領域上にステップフロー成長により形成された第１導電型の第２のＳｉＣ領域と、上記第２のＳｉＣ領域にチャネル領域が形成されるように上記第２のＳｉＣ領域上にゲート絶縁膜を介して設けられたゲート電極と、上記チャネル領域を挟むように上記第２のＳｉＣ領域および上記第１のＳｉＣ層中に設けられた第２導電型のソース領域およびドレイン領域と、上記ソース領域および上記ドレイン領域上に形成されたソース電極およびドレイン電極とを少なくとも備えることを特徴とするＳｉＣ半導体装置でもある。
【００１７】
また、本発明は、ＳｉＣ基板上に順次積層した第１導電型のＳｉＣ層、第２導電型のＳｉＣ層、第１導電型のＳｉＣ層からなる第１のＳｉＣ領域と、上記第１のＳｉＣ領域の表面から最下層部の上記第１導電型のＳｉＣ層に達するように形成されたトレンチと、上記トレンチ側壁の上記第１のＳｉＣ領域上に、上記トレンチ側壁のエッチング損傷を緩和するように選択成長された第２導電型の第２のＳｉＣ領域と、上記第２のＳｉＣ領域がチャネル層となるように上記第２のＳｉＣ領域上にゲート絶縁膜を介して設けられたゲート電極と、上記ＳｉＣ基板裏面上および上記第１のＳｉＣ領域表面上に夫々形成されたソース電極およびドレイン領域とを少なくとも備えることを特徴とするＳｉＣ半導体装置でもある。
【００１８】
また、本発明は、ＳｉＣ基板上に第１のＳｉＣ層を形成する工程と、上記第１のＳｉＣ層上の一部に選択成長用マスクを形成する工程と、上記選択成長用マスク以外の上記第１のＳｉＣ層上に、高いキャリア濃度を有する第２のＳｉＣ領域を選択成長させる工程とを備えることを特徴とするＳｉＣ半導体装置の製造方法でもある。
【００１９】
また、本発明は、更に、上記第１のＳｉＣ層上の一部を選択的に除去して除去領域を形成する工程を含み、上記第２のＳｉＣ領域が、上記第１のＳｉＣ層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域を形成する製造方法でもある。
【００２０】
また、本発明は、上記第２のＳｉＣ層を、ステップフロー成長させる製造方法でもある。
ここで、ステップフロー成長とは、成長条件を選択することにより、表面に階段状のステップを有するＳｉＣ基板において、結晶成長が上記ステップから横方向（基板表面に沿った方向）に進む成長をいう。かかるステップフロー成長を用いた場合、表面の比較的平坦な成長領域を形成することが可能となる。
【００２１】
また、本発明は、上記第１のＳｉＣ層表面を、表面が平坦な凸部領域を有するように加工する工程を含み、上記凸部領域の第１のＳｉＣ層上に、ステップフロー成長により導電性の第２のＳｉＣ領域を形成する製造方法でもある。
【００２２】
また、本発明は、更に、上記第２のＳｉＣ領域の表面から上記第１のＳｉＣ層に達するようにトレンチを形成する工程と、上記トレンチ側壁の上記第２のＳｉＣ領域上に、上記トレンチ側壁に形成された損傷を緩和するように第２の導電型の第３のＳｉＣ領域を形成する工程とを含む製造方法でもある。
【００２３】
【発明の実施の形態】
実施の形態１．
図１に、本発明の実施の形態１にかかる選択成長法を用いて形成したＳｉＣ半導体装置の断面図を示す。図中、１はＳｉＣ基板、２はｎ型ＳｉＣ層、２４はエッチングマスク兼選択成長マスク、２１は結晶成長により形成したｐ型ＳｉＣ領域を示す。
かかる選択成長法では、まず、ＳｉＣ基板１上に気相成長法等で積層形成されたｎ型ＳｉＣ層２上に、エッチング用マスクと選択成長用マスクを兼ねる例えばＳｉＯ２マスクを形成する。
続いて、例えば、ＣＦ４ガスとＯ２ガスの混合ガスを用いた反応性イオンエッチングにより、上記ＳｉＯ２マスクをエッチングマスクに用いてｎ型ＳｉＣ層２の一部をエッチング除去する。
続いて、プロパンおよびシランを原料ガスに用い、Ａｌをドーパントガスに用いた気相成長法により、上記ＳｉＯ２マスクを選択成長用マスクとして用いて、マスク２４形成部分以外の領域、即ちエッチング除去したｎ型ＳｉＣ層２中にｐ型ＳｉＣ２１を選択成長により形成する。
このように、本実施の形態にかかる選択成長法による不純物領域形成方法では、イオン注入法で不純物領域を形成した場合のような損傷や、活性化率の低さ、アニールによる高温処理の悪影響、イオン注入深さに依存した素子構造の制限等の問題がない。
即ち、本実施の形態では、イオン注入法のような不純物の活性化を行うための結晶成長温度以上の熱処理の必要がなく、結晶にも悪影響を及ぼさない。
また、結晶成長法を用いて形成した不純物領域には、イオンの打ち込みによる欠陥等の損傷がないため、キャリア移動度の顕著な低下もなく、チャネルとして用いた場合、特性の優れた半導体装置の製造が可能となる。
また、結晶成長法により三次元構造を作製するので、拡散法やイオン注入のように十分な不純物濃度の厚みを持つ拡散層が得られないという問題点がなくなり、素子構造の設計自由度が高くなる。
特に、ｐ型ＳｉＣ２１領域は結晶成長中に不純物を添加して形成するため、ｐ型不純物の場合でも、不純物の添加量を増やすことにより、イオン注入に比べ高い不純物濃度を得ることができる。
【００２４】
実施の形態２．
図２に、本発明の実施の形態２にかかる選択成長法を用いて形成したＳｉＣ半導体装置の断面図を示す。図中、１はＳｉＣ基板、２はｎ型ＳｉＣ層、２２は結晶成長により形成したｎ型ＳｉＣ層、２３は結晶成長により形成したｐ型ＳｉＣ領域を示す。
本実施の形態にかかるＳｉＣ半導体装置では、上記実施の形態１と同様に、ｎ型ＳｉＣ層をエッチングした後に、まずｎ型ＳｉＣ層２２を形成し、続いてｐ型ＳｉＣ層２３を形成し、不純物領域を形成している。
このように、本実施の形態では、ｎ型ＳｉＣ層２のエッチング界面と、ｎ型ＳｉＣ層２２およびｐ型ＳｉＣ層２３により形成されるｐｎ接合界面が異なるため、エッチング損傷の影響がｐｎ接合界面に及ばず、良好なｐｎ接合界面が得られる。このため、ｐｎ接合界面をダイオード等として用いる場合のかかる界面における漏れ電流の増加等を抑制することが可能となる。
【００２５】
尚、上記実施の形態１および２では、ｎ型ＳｉＣ層中にｐ型ＳｉＣ層を形成する例について示したが、ｐ型ＳｉＣ層中にｎ型ＳｉＣ層を形成する場合にも同様の効果を得ることができる。
また、導電性が同じで、不純物の種類や濃度の異なる選択成長層を形成することも可能である。
また、上記実施の形態１および２では、エッチングマスクが選択成長マスクを兼用したが、エッチングマスクとは別に選択成長マスクを形成することも可能である また、上記実施の形態１および２では、ｎ型ＳｉＣ層２の一部を除去する方法としてドライエッチングを用いたが、イオンミリングや湿式エッチング等、他のエッチング方法を用いることも可能である。
また、上記実施の形態１および２では、ｎ型ＳｉＣ２２、ｐ型ＳｉＣ２１の形成に気相結晶成長を用いる例を示したが、例えば、グラファイト製のるつぼ中で溶融したＳｉに、ＳｉＣ基板を浸けることにより、液相成長法により形成することも可能である。この場合、るつぼがＳｉに溶け込み、Ｃの供給源となる。また、導電型の制御は、溶融したＳｉにＡｌを加えることによりｐ型、窒素ガスを供給することによりｎ型が実現できる。
かかる液相成長法では、気相成長法を用いる場合に比べて低温成長が可能であり、熱がＳｉＣに及ぼす影響を少なくすることができる。尚、液相結晶成長を用いる場合には、選択成長マスクを用いることなく選択成長を行うことも可能である。
【００２６】
実施の形態３．
図３に、本発明の実施の形態３にかかる選択成長法を用いて形成したＳｉＣ半導体装置の断面図を示す。図中、１はＳｉＣ基板、２はｎ型ＳｉＣ層、２５は選択成長用マスク、２６は結晶成長により形成したｎ型ＳｉＣ領域を示す。
不純物濃度の高いｎ型ＳｉＣ領域２６は、選択成長用マスク２５を用いて、実施の形態１と同様の気相結晶成長法により、マスク上以外の部分に選択的に成長される。
本実施の形態もかかる選択成長法では、ｎ型ＳｉＣ層２のエッチングを行わずに、ｎ型ＳｉＣ領域２６の成長を行うため、界面はエッチング損傷の影響を受けない。従って、不純物濃度の高いｎ型ＳｉＣ領域２６を、ＳｉＣ半導体基板と、金属電極との接合部に用いることにより、接合部において良好なオーミック特性が得られる。
本実施の形態３では、ｎ型ＳｉＣ層２の上部の一部に、不純物濃度の高いｎ型ＳｉＣ領域２６を形成した場合について示したが、ｐ型ＳｉＣ層上にｐ型ＳｉＣ領域を、ｐ型ＳｉＣ層上にｎ型ＳｉＣ領域を、ｎ型ＳｉＣ層上にｐ型ＳｉＣ領域を形成する場合にも適用可能である。また、導電性が同じで不純物の種類や濃度の異なる領域を形成することも可能である。
【００２７】
実施の形態４．
図４に、本発明にかかる選択成長法を用いて作製した静電誘導型トランジスタの断面図を示す。図中、１はＳｉＣ基板、２はｎ型ＳｉＣ層、２７はｎ型ＳｉＣ層２の一部を取り除いた部分、２８はｎ型ＳｉＣ層２の一部を取り除いた部分２７に結晶成長により形成したｐ型ＳｉＣ領域、２９はソース電極、３０はドレイン電極、３１はゲート電極を示す。
かかる静電誘導型トランジスタは、ＳｉＣ基板１上にｎ型ＳｉＣ層２を形成した後、レジストマスク等をエッチングマスクに用いて、２７の部分を選択的に例えばＲＩＥ等によりエッチングし、続いて、２７の部分の底面にのみ結晶成長が起きるＳｉＣの選択成長条件でｎ型ＳｉＣ層２８を形成し、最後にソース電極２９、ドレイン電極３０、ゲート電極３１を夫々形成することにより作製する。
本実施の形態にかかる静電誘導型トランジスタでは、イオン注入法や拡散法を用いないため、損傷や高温熱処理の影響がなく、また不純物濃度や不純物層の厚みの選択の幅が広くなり、従来より良好な特性の静電誘導型トランジスタを実現することができる。
【００２８】
ここでは、本発明にかかる選択成長法を用いて作製した静電誘導型トランジスタについて述べたが、本発明は図５に示すようなｐｎ接合ダイオード、または図６に示すような接合型電界効果トランジスタ等にも適用可能である。
図５は、ｐｎ接合ダイオードの断面図であり、図中、１は基板、２はｎ型ＳｉＣ成長層、２１は結晶成長により形成したｐ型ＳｉＣ領域、３８は陽極電極、３９は表面保護膜、４０は陰極電極を示す。
また、図６は、接合型電界効果トランジスタの断面図であり、図中、１は基板、２はｎ型ＳｉＣ成長層、２９はソース電極、３０はドレイン電極、３１はゲート電極、４１は結晶成長により形成したｐ型ＳｉＣ領域を示す。
【００２９】
実施の形態５．
図７に、本発明の実施の形態５にかかるトレンチ型ＭＯＳＦＥＴの断面図を示す。図中、１は基板、２はｎ型ＳｉＣ層、５はｐ型ＳｉＣ層、６はエッチングにより作製したトレンチ部、７は再成長したｐ型領域の側壁上に形成したＭＯＳＦＥＴのチャネル部、８は絶縁膜、９はゲート電極、１０はソース電極、１１はドレイン電極、１３はｎ型ＳｉＣ層、３２はエッチング側面上に再成長したｐ型領域を示す。
図１１に示す従来のトレンチＭＯＳＦＥＴでは、例えば、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．３４， （１９９５）， Ｐｔ．１， ｐｐ．５５６７−５５７３ に示されるように、ｎ型ＳｉＣ成長層２の上に成長したｐ型ＳｉＣ成長層５の一部に、まずイオン注入でｎ型層１２を形成する。続いて、エッチングによりトレンチ部６を形成し、かかるエッチングで形成したトレンチ６の側壁部をＭＯＳＦＥＴのチャネル部７として用いている。
図１１中、１は基板、２はｎ型ＳｉＣ成長層、５はｐ型ＳｉＣ成長層、１２はイオン注入で形成したｎ型領域、６はエッチングにより作製したトレンチ部、７は側壁に形成したＭＯＳＦＥＴのチャネル部、８は絶縁膜、９はゲート電極、１０はソース電極、１１はドレイン電極である。かかるＭＯＳＦＥＴでは、ゲート電極９にゲート電圧を印荷することにより、ｐ型のＳｉＣ成長層５のチャネル部７にｎ型反転層が形成され、ソース１０、ドレイン間１１の電流を制御する。
しかし、従来構造のトレンチ型ＭＯＳＦＥＴでは、エッチングにより形成した側面をそのままチャネルとして用いるため、エッチングによって生じる側面表面の荒れや損傷がチャネルを走行するキャリアの移動度を低下させる原因となっていた。
特に、ＳｉＣに対しては、適当な湿式エッチング液がないため、一般に、プラズマやイオン照射を伴うドライエッチングが行われており、エッチングによる損傷や付着物の存在が問題となっていた。また、エッチング側面には、マスクパターンに起因する比較的大きい凹凸が存在し、素子特性の劣化の原因となっていた。
そこで、図７に示す本実施の形態にかかるトレンチ型ＭＯＳＦＥＴでは、従来と同様の方法で、例えば、ＣＦ４ガスとＯ２ガスの混合ガスを用いたＳｉＣ層の反応性イオンエッチングにより、トレンチ部６を作製する。
次に、選択成長用マスクとして、全面にＳｉＯ２層を形成した後、例えば、通常のフォトリソグラフィ工程とエッチング工程により、側面部分の酸化膜を取り除き、側面以外の試料の表面がＳｉＯ２層で覆われる選択成長用マスクを形成する。
次に、例えば、プロパンおよびシランを原料ガスに、Ａｌをドーパントガスに用いた気相成長により、トレンチ６の側壁のみにｐ型ＳｉＣ層３２を成長させる。
続いて、ＭＯＳ構造用の酸化膜を形成する。例えば、水蒸気分圧を含んだ酸素雰囲気でＳｉＣ表面の熱酸化を行い、ＳｉＯ２層を形成し、通常の除去工程を用いて必要箇所以外のＳｉＯ２層を取り除く。これによりｐ型ＳｉＣ層３２にチャネル部７が形成される。
このように、本実施の形態にかかるトレンチ型ＭＯＳＦＥＴでは、かかるｐ型ＳｉＣ層３２を有することによりトレンチ６のエッチングによって生じる側面の荒れや損傷が直接チャネル部７に影響を与えることがなくなり、チャネルのキャリア移動度の低下を防止することが可能となる。
【００３０】
また、エッチング側面上に選択成長したｐ型ＳｉＣ領域３２の反応性イオンエッチングにおいて、エッチングマスクの境界の形状に凹凸を設けることにより、トレンチ６内のエッチング側面が凸凹構造を有するように作製する。ことにより、ＳｉＣ層を実施の形態６に示すステップフロー成長により成長させることにより、ステップや段差のない平坦なｐ型ＳｉＣ領域３２を得ることができ、この部分をチャネルとして用いることにより、移動度の高い優れた特性のＭＯＳＦＥＴを実現できる。
尚、上記側面上に成長したチャネル層の表面を平坦にするために、かかるチャネル層表面が結晶面になるように結晶成長することが好ましい。更に、成長条件を選ぶことにより、上記結晶面に垂直な方向への成長速度を他の方向への成長速度より小さくすることにより、結晶面に垂直な方向の凹凸が少なくなり、平坦性に優れたを結晶面を得ることが可能となる。また、成長条件を選ぶことにより、結晶面上に生じた複数のステップが積み重なって大きなステップに変化して成長が進むようにすることにより、成長速度の遅い結晶面と集積したステップにより成る結晶面が形成され、更に平坦性に優れた結晶面を得ることが可能となる。
【００３１】
実施の形態６．
図８は、本発明の実施の形態にかかるオフ基板を用いた平坦なＳｉＣ層の成長方法を用いて形成した成長層を示すものある。
本実施の形態にかかる成長方法では、まず、ＳｉＣ基板を、結晶軸方向から一定のオフ角３７を有するようにＳｉＣ基板を準備する。かかるＳｉＣ基板は、図８に示すように、ｐ型ＳｉＣ層５表面に微細なステップ４２を有している。図８中、１は基板、５はｐ型ＳｉＣ成長層、３３はマスクパタンに従い、エッチングにより意図的に作製した凸構造、３４は凸構造３３上にステップフロー成長を用い成長したｐ型ＳｉＣ層を示す。
ステップフロー成長では、成長面の結晶方位の違いによって成長速度が異なる特性がある。成長前に成長速度の遅い方位に垂直な結晶面上に凸凹が存在する場合、凸凹上には成長速度の速い他の方位に垂直な結晶面が存在しその方位への成長が進む。成長に伴い様々な位置から始まった成長は衝突し不規則なステップを持った成長の遅い方位に垂直な面が形成され、各ステップは集積（バンチング）し、間隔の広い大きなステップと成長の遅い方位に垂直な結晶面で構成される面が形成される。
【００３２】
従来から、低温でポリタイプと呼ばれる結晶構造の均一な結晶成長層を得る方法としてステップフロー成長が行われ、例えば、Ｓｉｌｉｃｏｎ Ｃａｒｂｕｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ １９９５， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｓｉｘｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ Ｋｙｏｔｏ， Ｊａｐａｎ， １８−２１ Ｓｅｐｔｅｍｂｅｒ １９９５，ｐｐ８５−８８に示されるように、４Ｈ、６Ｈのポリタイプの約４度のオフ角度を持つオフ基板を用いて、ステップフロー成長を行うことによる、基板のポリタイプを反映した結晶成長層が製作されていた。
しかし、かかる従来のステップフローエピタキシ結晶成長では、平坦に研磨したオフ基板上に結晶成長を行っているが、結晶成長条件によっては、原因は明らかではないが、基板の欠陥等に起因する格子欠陥、基板と異なるポリタイプ、ステップバンチングによる大きなステップ等が、不規則に生じていた。これらの欠陥等は素子作製上、大きな問題となる。また、欠陥等の位置の制御ができないため、素子のチャネル領域等に欠陥等が位置し、素子が機能しえない場合もあった。また、大きなステップの位置や、かかるステップの間の平坦部分の位置の制御ができないため、ステップフロー成長の素子作製への応用自体が困難でもあった。
【００３３】
これに対して、本実施の形態では、凸構造３３上にステップフロー成長を行うことにより、ステップとステップとに間の部分の、結晶面と同様な平坦な面を凸構造３３上の成長層として用いることが可能となる。
即ち、本実施の形態では、最初に、通常の工程でエッチングマスクを形成し、例えば、ＣＦ４ガスとＯ２ガスの混合ガスを用いたＳｉＣ層の反応性イオンエッチングにより、図８のような凸構造のｐ型ＳｉＣ成長層５を形成する。
バンチングしたステップの位置は、一般に不規則で制御できないが、例えば、図８のような凸部構造３３を選択することにより、かかる構造の一定領域ではステップのない平坦面が得られる。即ち、例えば、プロパンとシランを原料ガスに気相成長を行う場合に、成長温度を１５００℃以上にし、プロパンの供給量をシランの供給量より多く設定することにより、大きなステップが横に進行する速度を、小さなステップの進行速度より大きくすることが可能となる。これにより、成長に伴ってステップがバンチングしながら横に移動し、その構造（図８の凸部領域）の端に行き着き、凸構造３３上の領域外に移動する。従って、例えば、チャネルの領域を他の領域より飛び出したり、凹んだり、傾いたりした形状にすることにより、バンチングしたステップの位置がチャネルの領域に重ならない様にすることができる。
【００３４】
このように、本実施の形態では、従来の平坦な基板に代わり、凸構造３３を形成しているので大きなステップなどの位置を、凸部以外の領域に意図的に制御できる。即ち、結晶表面に形成された微細なステップ４２を利用することにより、ステップフロー成長では、初期には不規則なステップが形成されるが、その後各ステップは集積し、間隔の広い大きなステップと、ステップ間の平坦な結晶面で構成される面が形成され、ステップ間では結晶面と同様な平坦な面が得られる。バンチングしたステップの位置は一般に不規則で制御できないが、例えば、図８に示すようにオフ基板上の凸構造３３上にステップフロー成長を行うと、凸構造３３の左端から移動していったステップが凸構造３３の右端に行き着き、凸構造３３外に移動することにより、凸構造３３上にはステップのない平坦な面が得られる。
【００３５】
実施の形態７．
図９は、本発明の実施の形態７にかかるステップフロー成長を用いて作製したチャネルをＭＯＳＦＥＴのチャネル部に用いた構造を示す。図中、１は基板、５はｐ型ＳｉＣ成長層、３３はマスクパタンに従い、エッチングにより意図的に作製した凸構造、３４は凸構造３３上にステップフロー成長を用い成長したｐ型ＳｉＣ層、３５はｎ型ＳｉＣ領域、３６はステップフロー成長を用い成長したｐ型ＳｉＣ層３４の上に形成したＭＯＳＦＥＴのチャネル部、３７は基板のオフ角度、８は絶縁膜、９はゲート電極、１０はソース電極、１１はドレイン電極を示す。 本実施の形態では、上記実施の形態６により、ｐ型ドーピングガスとしてＡｌを添加し、気相成長により、ｐ型ＳｉＣ層５上にステップフロー成長法でｐ型ＳｉＣ層３４を形成した後に、実施の形態２に示したのと同様の方法で、例えばＣＦ４ガスとＯ２ガスの混合ガスを用いてＳｉＣ層の反応性イオンエッチングした領域に、ｎ型ドーピングガスとして窒素を添加したガスを用いて、気相成長により、ｎ型ＳｉＣ領域３５を選択成長させる。
続いて、上記ｐ型ＳｉＣ層３４上に、絶縁膜８として、上記実施の形態５と同様に、酸素雰囲気でＳｉＣ表面の熱酸化を行い、ＳｉＯ２層を形成する。
続いて、ゲート電極９を形成し、また、ソース電極１０、ドレイン電極１１を夫々形成する。
これにより、上記ステップフロー成長層を用いて形成したｐ型ＳｉＣ層３５をチャネル領域に用いたＭＯＳＦＥＴが完成する。
かかるＭＯＳＦＥＴでは、チャネルに用いるｐ型ＳｉＣ層３５を平坦に形成することが可能であるため、チャネル内におけるキャリア移動度の低下のない、優れた特性のＭＯＳＦＥＴを得ることが可能となる。
尚、本実施の形態では、上記チャネルにステップフロー成長層を用いたが、かかる平坦層はｐｎ接合素子等にも用いることができる。
【００３６】
【発明の効果】
以上の説明から明らかなように、本発明では、ＳｉＣ半導体基板において、選択成長法により不純物領域を形成することにより、高い不純物濃度を得ることできるとともに、従来のイオン注入法で不純物領域を形成していた場合に発生していた不純物領域の損傷、アニールによる高温処理の悪影響を防止することが可能となる。
【００３７】
特に、本発明によれば、キャリア濃度が１×１０１９ｃｍ−３以上のｎ型のＳｉＣ領域またはキャリア濃度が５×１０１８ｃｍ−３以上のｐ型のＳｉＣ領域の形成が可能であり、従来のイオン注入法に比較して良好な不純物濃度を得ることが可能となる。
【００３８】
また、本発明にかかる選択成長にステップフロー成長を用いることにより、より平坦な選択成長層を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるＳｉＣ半導体基板の断面図である。
【図２】本発明の実施の形態２にかかるＳｉＣ半導体基板の断面図である。
【図３】本発明の実施の形態３にかかるＳｉＣ半導体基板の断面図である。
【図４】本発明の実施の形態４にかかる静電誘導型トランジスタの断面図である。
【図５】本発明の実施の形態４にかかるｐｎダイオードの断面図である。
【図６】本発明の実施の形態４にかかる接合型電界効果トランジスタの断面図である。
【図７】本発明の実施の形態５にかかるトレンチ型ＭＯＳＦＥＴの断面図である。
【図８】本発明の実施の形態６にかかる立体的な凸凹構造を作製したオフ基板上に結晶成長を行った場合の断面図である。
【図９】本発明の実施に形態７にかかるＭＯＳＦＥＴの断面図である。
【図１０】従来のイオン注入によりｎ型ＳｉＣ領域の一部にｐ型ＳｉＣ領域を形成した半導体基板の断面図である。
【図１１】従来のトレンチ型ＭＯＳＦＥＴの断面図である。
【符号の説明】
１ ＳｉＣ基板、２ ｎ型ＳｉＣ成長層、３ イオン注入の範囲を限定するためのマスク、４ イオン注入により形成したｐ型ＳｉＣ領域、５ ｐ型ＳｉＣ成長層、６ トレンチ、７ ＭＯＳＦＥＴのチャネル部、８ ゲート絶縁膜、９ ゲート電極、１０ ソース電極、１１ ドレイン電極、１２ イオン注入で形成したｎ型ＳｉＣ領域、１３ ｎ型ＳｉＣ層、２１ 結晶成長により形成したｐ型ＳｉＣ領域、２２ 結晶成長により形成したｎ型ＳｉＣ層、２３ 結晶成長により形成したｐ型ＳｉＣ領域、２４ エッチングマスク兼選択成長マスク、２５ 選択成長マスク、２６ 結晶成長により形成した不純物濃度の高いｎ型ＳｉＣ領域、２７ ｎ型ＳｉＣ層の一部を取り除いた部分、２８ 結晶成長により形成したｐ型ＳｉＣ領域、２９ ソース電極、３０ ドレイン電極、３１ ゲート電極、３２ エッチング側面上に再成長したｐ型ＳｉＣ領域、３３ 凸部構造、３４ステップフロー成長を用い成長したｐ型ＳｉＣ層、３５ ｎ型ＳｉＣ領域、３６ ＭＯＳＦＥＴのチャネル部、３７ 基板のオフ角度、３８ 陽極電極、３９表面保護膜、４０ 陰極電極、４１ 結晶成長により形成したｐ型ＳｉＣ領域。
Claims (13)
- ＳｉＣ基板と、該ＳｉＣ基板上に形成された第１のＳｉＣ層とを少なくとも備えたＳｉＣ半導体装置において、
上記第１のＳｉＣ層の一部に選択成長により第２のＳｉＣ領域が形成され、
上記第２のＳｉＣ領域が、上記第１のＳｉＣ層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域であることを特徴とするＳｉＣ半導体装置。 - ＳｉＣ基板と、該ＳｉＣ基板上に形成された第１のＳｉＣ層とを少なくとも備えたＳｉＣ半導体装置において、
上記第１のＳｉＣ層の一部に選択成長により第２のＳｉＣ領域が形成され、
上記第２のＳｉＣ領域が、上記第１のＳｉＣ層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域であり、
上記第２のＳｉＣ領域が、キャリア濃度が１×１０ １９ ｃｍ −３ 以上のｎ型のＳｉＣ領域、またはキャリア濃度が５×１０ １８ ｃｍ −３ 以上のｐ型のＳｉＣ領域からなることを特徴とするＳｉＣ半導体装置。 - 上記第１のＳｉＣ層と上記第２のＳｉＣ領域との間に、更に、上記第１のＳｉＣ層の一部を除去した領域の表面を覆うように第３のＳｉＣ領域を選択成長により介在させることを特徴とする請求項１又は２に記載のＳｉＣ半導体装置。
- ＳｉＣ基板と、該ＳｉＣ基板上に形成された第１のＳｉＣ層とを少なくとも備えたＳｉＣ半導体装置において、
上記第１のＳｉＣ層の一部に選択成長により形成された第２のＳｉＣ領域を含み、
上記第１のＳｉＣ層の表面が平坦な凸部領域を有し、該凸部領域の該第１のＳｉＣ層上に、ステップフロー成長により形成された上記第２のＳｉＣ領域を有することを特徴とするＳｉＣ半導体装置。 - 上記ステップフロー成長により形成された導電性の第２のＳｉＣ領域が、上記第２のＳｉＣ領域のステップフロー成長において、上記第２のＳｉＣ領域の表面に形成される複数のステップを収束させて大きなステップとステップのない平坦な面とを形成し、上記大きなステップを上記凸部領域の第１のＳｉＣ層上以外に移動させることにより形成された平坦な表面を有する第２のＳｉＣ領域であることを特徴とする請求項４に記載のＳｉＣ半導体装置。
- 上記平坦な表面を有する上記第２のＳｉＣ領域を、トランジスタのチャネル領域として用いることを特徴とする請求項５に記載のＳｉＣ半導体装置。
- ＳｉＣ基板と、該ＳｉＣ基板上に形成された第１のＳｉＣ層とを少なくとも備えたＳｉＣ半導体装置において、
上記第１のＳｉＣ層の一部に選択成長により第２のＳｉＣ領域が形成されており、
表面が平坦な凸部領域を有する上記第１のＳｉＣ層と、
上記第１のＳｉＣ層の上記凸部領域上にステップフロー成長により形成された第１導電型の上記第２のＳｉＣ領域と、
上記第２のＳｉＣ領域にチャネル領域が形成されるように上記第２のＳｉＣ領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記チャネル領域を挟むように上記第２のＳｉＣ領域および上記第１のＳｉＣ層中に設けられた第２導電型のソース領域およびドレイン領域と、
上記ソース領域および上記ドレイン領域上に形成されたソース電極およびドレイン電極とを少なくとも備えることを特徴とするＳｉＣ半導体装置。 - ＳｉＣ基板と、該ＳｉＣ基板上に形成された第１のＳｉＣ層とを少なくとも備えたＳｉＣ半導体装置において、
上記ＳｉＣ基板上に順次積層した第１導電型のＳｉＣ層、第２導電型のＳｉＣ層、第１導電型のＳｉＣ層からなる上記第１のＳｉＣ領域と、
上記第１のＳｉＣ領域の表面から最下層部の上記第１導電型のＳｉＣ層に達するように形成されたトレンチと、
上記トレンチ側壁の上記第１のＳｉＣ領域上に、上記トレンチ側壁のエッチング損傷を 緩和するように選択成長された第２導電型の上記第２のＳｉＣ領域と、
上記第２のＳｉＣ領域がチャネル層となるように上記第２のＳｉＣ領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記ＳｉＣ基板裏面上および上記第１のＳｉＣ領域表面上に夫々形成されたソース電極およびドレイン領域とを少なくとも備えることを特徴とするＳｉＣ半導体装置。 - ＳｉＣ基板上に第１のＳｉＣ層を形成する工程と、
上記第１のＳｉＣ層上の一部に選択成長用マスクを形成する工程と、
上記選択成長用マスク以外の上記第１のＳｉＣ層上に、高いキャリア濃度を有する第２のＳｉＣ領域を選択成長させる工程とを含み、
上記第１のＳｉＣ層上の一部を選択的に除去して除去領域を形成し、
上記第２のＳｉＣ領域が、上記第１のＳｉＣ層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域を形成することを特徴とするＳｉＣ半導体装置の製造方法。 - 上記第２のＳｉＣ領域を、ステップフロー成長させることを特徴とする請求項９に記載のＳｉＣ半導体装置の製造方法。
- ＳｉＣ基板上に第１のＳｉＣ層を形成する工程と、
上記第１のＳｉＣ層上の一部に選択成長用マスクを形成する工程と、
上記選択成長用マスク以外の上記第１のＳｉＣ層上に、高いキャリア濃度を有する第２のＳｉＣ領域を選択成長させる工程とを含み、
上記第２のＳｉＣ領域を、ステップフロー成長させることを特徴とするＳｉＣ半導体装置の製造方法。 - 上記第１のＳｉＣ層表面が平坦な凸部領域を有し、該凸部領域の第１のＳｉＣ層上に、ステップフロー成長により導電性の上記第２のＳｉＣ領域を形成することを特徴とする請求項１０又は１１に記載のＳｉＣ半導体装置の製造方法。
- ＳｉＣ基板上に第１のＳｉＣ層を形成する工程と、
上記第１のＳｉＣ層上の一部に選択成長用マスクを形成する工程と、
上記選択成長用マスク以外の上記第１のＳｉＣ層上に、高いキャリア濃度を有する第２のＳｉＣ領域を選択成長させる工程とを含み、
上記第１のＳｉＣ層の表面から該第１のＳｉＣ層の下層領域に達するようにトレンチを形成し、上記トレンチ側壁のエッチング損傷を緩和するように、上記第１のＳｉＣ層の側壁上に上記第２のＳｉＣ領域を選択成長させることを特徴とするＳｉＣ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16292297A JP3600406B2 (ja) | 1997-06-19 | 1997-06-19 | ＳｉＣ半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16292297A JP3600406B2 (ja) | 1997-06-19 | 1997-06-19 | ＳｉＣ半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116840A JPH1116840A (ja) | 1999-01-22 |
| JP3600406B2 true JP3600406B2 (ja) | 2004-12-15 |
Family
ID=15763795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16292297A Expired - Lifetime JP3600406B2 (ja) | 1997-06-19 | 1997-06-19 | ＳｉＣ半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3600406B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9111844B2 (en) | 2013-08-01 | 2015-08-18 | Kabushiki Kaisha Toshiba | Semiconductor device having silicon carbide epitaxial layers and method of manufacturing the same |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4792645B2 (ja) * | 2001-03-12 | 2011-10-12 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP4719991B2 (ja) * | 2001-03-12 | 2011-07-06 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP2011181949A (ja) * | 2005-05-09 | 2011-09-15 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
| JP4775102B2 (ja) * | 2005-05-09 | 2011-09-21 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| US7629616B2 (en) * | 2007-02-28 | 2009-12-08 | Cree, Inc. | Silicon carbide self-aligned epitaxial MOSFET for high powered device applications |
| JP5307381B2 (ja) * | 2007-11-12 | 2013-10-02 | Ｈｏｙａ株式会社 | 半導体素子ならびに半導体素子製造法 |
| JP5332216B2 (ja) * | 2008-02-04 | 2013-11-06 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| JP5360639B2 (ja) * | 2008-02-05 | 2013-12-04 | 学校法人関西学院 | 表面改質単結晶ＳｉＣ基板、エピ成長層付き単結晶ＳｉＣ基板、半導体チップ、単結晶ＳｉＣ成長用種基板及び単結晶成長層付き多結晶ＳｉＣ基板の製造方法 |
| JP6230323B2 (ja) | 2013-08-01 | 2017-11-15 | 株式会社東芝 | 半導体装置 |
| US9224845B1 (en) * | 2014-11-12 | 2015-12-29 | Stmicroelectronics, Inc. | Silicon carbide static induction transistor and process for making a silicon carbide static induction transistor |
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1997
- 1997-06-19 JP JP16292297A patent/JP3600406B2/ja not_active Expired - Lifetime
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| US9111844B2 (en) | 2013-08-01 | 2015-08-18 | Kabushiki Kaisha Toshiba | Semiconductor device having silicon carbide epitaxial layers and method of manufacturing the same |
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| Publication number | Publication date |
|---|---|
| JPH1116840A (ja) | 1999-01-22 |
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| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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