JP3600406B2 - SiC半導体装置とその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SiC結晶の選択成長基板、選択成長方法およびこれを用いた半導体装置に関する。
【0002】
【従来の技術】
SiC結晶内に三次元的な不純物領域を形成する方法として、例えば、Silicon Carbide and Related Materials 1995, Proceedings of the Sixth International Conference Kyoto, Japan, 18−21 September 1995, pp.525−527に示されるように、SiC半導体基板を500℃から950℃の高温に加熱した状態で、140、80、30keV等の加速電圧で窒素のイオン注入した後、1200℃から1500℃でSiC基板のアニールを行なうことにより、不純物を活性化させ不純物領域後形成を行っている。
図10は、n型領域の一部にイオン注入によりp型領域を形成したSiC半導体基板の断面図である。図中、1はSiC基板、2はn型SiC層、3はイオン注入の範囲を限定するためのマスク、4はイオン注入により形成したp型SiC領域を示す。
SiC半導体にイオン注入を行う場合、他の半導体材料の場合と同様にSiC基板1上に気相成長法等を用いて形成したn型SiC層2上にパターニングしたマスク3を形成し、かかるマスク3を用いてn型SiC層2の一部にアクセプターとして働く不純物をイオン注入法で選択的に注入し、p型SiC領域4の形成を行っていた。
【0003】
また、SiC半導体層中に設けられたトレンチの側壁にチャネル領域を形成するトレンチMOSFETを作製する場合には、例えば、Japanese Journal of Applied Physics Vol.34, (1995), Pt.1, pp.5567−5573 に示されるように、n型SiC成長層の上に成長したp型SiC成長層の一部に、まずイオン注入でn型層を形成し、続いてエッチングによりトレンチ部を形成し、かかるエッチングで形成したトレンチの側壁部をそのままMOSFETのチャネル部として用いていた。
【0004】
【発明が解決しようとする課題】
イオン注入を用いた方法では、注入イオンの活性化率が低く、またイオン注入時にSiC半導体基板に損傷が入る等の問題があった。
即ち、イオン注入後に不純物の活性化を行うための熱処理には、1500℃から1800℃の高温が必要であるが、かかる温度は結晶成長温度より高いため結晶に悪影響を及ぼすとともに、かかる高温のアニール条件を用いても十分な活性化率は得られず、特にp型不純物の注入では10%以下の活性化率しか得ることが出来なかった。また、イオン注入では、SiC半導体基板に欠陥等の損傷が発生し、熱処理等によっても損傷は完全には回復しないため、かかる損傷に起因してキャリア移動度が低下することとなっていた。
また、不純物の拡散を用いて不純物領域を形成する方法では、SiC半導体基板中での拡散係数が小さいため、十分な不純物濃度と厚みを有する拡散層が得られないという問題点があった。
また、上記トレンチMOSFETでは、トレンチ形成時に発生したエッチング損傷により、チャネル領域における電子移動度の低下等が発生し、トランジスタ特性が劣化するという問題点があった。
そこで、本発明は、SiC半導体基板中に十分な不純物濃度と厚みを有し、欠陥等の損傷の少ない不純物領域を有するSiC半導体基板を提供することを目的とする。
【0005】
【課題を解決するための手段】
そこで、発明者らは、鋭意研究の結果、イオン注入法や拡散法に代えて、選択成長法を用いることにより、SiC半導体基板中に、十分な不純物濃度と厚みを有し、欠陥等の損傷の少ない不純物領域を形成することができることを見出し、本発明を完成した。
【0006】
即ち、本発明は、SiC基板と、該SiC基板上に形成された第1のSiC層とを少なくとも備えたSiC半導体装置において、上記第1のSiC層の一部に選択成長により第2のSiC領域を形成したことを特徴とするSiC半導体装置である。
本発明では、選択成長法により不純物領域の形成を行うために、従来のようにイオン注入法で不純物領域を形成した場合のような、十分なイオンの活性化が得られないといった問題点、結晶欠陥が増加するといった問題点、損傷が大きく、かつ熱処理等によっても回復しないため、漏れ電流等の整流特性への悪影響があるといった問題点、不純物添加層の深さが制限されるために、素子構造の設計が制限されるといった問題点、更には、基板を加熱しながら注入を行うことによるイオン注入装置の価格の高騰といった問題点を解消することができる。
【0007】
また、本発明は、上記第1のSiC層の一部に選択成長された第2のSiC領域が、キャリア濃度1×1019cm−3以上のn型のSiC領域またはキャリア濃度5×1018cm−3以上のp型のSiC領域であることを特徴とするSiC半導体装置である。
従来のSiC半導体装置では、イオン注入法や拡散法を用いて不純物領域の形成を行っていたが、イオン注入法では、不純物の活性率が低く、十分な不純物濃度を得ることができず、特にp型不純物領域では活性率が10%と極めて低かった。
これに対し、本発明にかかる選択成長を用いた場合は、十分な不純物濃度の不純物領域を形成することが可能となる。
即ち、従来のSiC半導体装置では、最高で、n型では5×1018cm−3程度、p型では1×1018cm−3程度の不純物濃度しか得ることができなかったが、本発明を用いることにより、n型では1×1019cm−3程度、p型では5×1018cm−3程度の不純物濃度を得ることが可能となる。
また、本発明では、イオン注入時の損傷の発生がないため、欠陥の無い不純物領域の形成が可能となる。
また、拡散法を用いる場合に比べて、十分な厚みを有する不純物領域の形成が可能となる。
【0008】
上記第2のSiC領域は、上記第1のSiC層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域であることが好ましい。
このように、埋め込み領域を選択成長により形成することにより、かかる基板を用いて、通常のプレーナ構造の半導体装置の作製が可能となるからである。
【0009】
上記第1のSiC層と上記第2のSiC領域との間には、更に、上記第1のSiC層の一部を除去した領域の表面を覆うように第3のSiC領域を選択成長により介在させることが好ましい。
上記第1のSiC層をエッチングする場合に、エッチング表面に表面欠陥等が発生するために、上記第1のSiC層のエッチング表面に第3のSiC領域を形成して、かかる表面欠陥等の影響を除去した後に第2のSiC領域を形成することにより、かかる第2のSiC領域が表面欠陥等の影響を受けるのを防止できるためである。
【0010】
上記第2のSiC領域は、上記第1のSiC層表面上の一部に積層されるように成長させた積み上げ型選択成長領域であることが好ましい。
【0011】
上記第1のSiC層が第1の導電型であって、上記第2のSiC領域が第2の導電型であり、pn接合を形成することが好ましい。
このように、SiC半導体装置にpn接合部分を形成することにより、これを用いてダイオードやトランジスタ等のSiC半導体装置の形成が可能となるからである。
【0012】
上記第2のSiC領域は、該第2のSiC領域上に形成される電極層とオーミック性接触を示す高キャリア濃度のコンタクト領域であることが好ましい。
これにより、上記第2SiC領域上に、良好な電極形成が可能となるからである。
【0013】
また、本発明は、上記第1のSiC層表面が平坦な凸部領域を有し、該凸部領域の第1のSiC層上に、ステップフロー成長により形成された第2のSiC領域を有することを特徴とするSiC半導体装置でもある。
【0014】
上記ステップフロー成長により形成された導電性の第2のSiC領域は、上記第2のSiC領域のステップフロー成長において、上記第2のSiC領域の表面に形成される複数のステップを収束させて大きなステップとステップのない平坦な面とを形成し、上記大きなステップを上記凸部領域の第1のSiC層上以外に移動させることにより形成された平坦な表面を有する第2のSiC領域であることが好ましい。
このように、ステップフロー成長において、ステップを収束させて、大きなステップとその間の平坦な面を形成し、更に大きなステップを凸部領域の第1のSiC層上以外に移動させるように制御することにより、かかる凸部領域の第1のSiC層上に平坦な表面を有する第2のSiC層を形成できるからである。
【0015】
上記平坦な表面を有する第2のSiC領域は、トランジスタのチャネル領域として用いることが、トランジスタの電子移動度向上等の観点から好ましい。
【0016】
更に、本発明は、表面が平坦な凸部領域を有する上記第1のSiC層と、上記第1のSiC層の上記凸部領域上にステップフロー成長により形成された第1導電型の第2のSiC領域と、上記第2のSiC領域にチャネル領域が形成されるように上記第2のSiC領域上にゲート絶縁膜を介して設けられたゲート電極と、上記チャネル領域を挟むように上記第2のSiC領域および上記第1のSiC層中に設けられた第2導電型のソース領域およびドレイン領域と、上記ソース領域および上記ドレイン領域上に形成されたソース電極およびドレイン電極とを少なくとも備えることを特徴とするSiC半導体装置でもある。
【0017】
また、本発明は、SiC基板上に順次積層した第1導電型のSiC層、第2導電型のSiC層、第1導電型のSiC層からなる第1のSiC領域と、上記第1のSiC領域の表面から最下層部の上記第1導電型のSiC層に達するように形成されたトレンチと、上記トレンチ側壁の上記第1のSiC領域上に、上記トレンチ側壁のエッチング損傷を緩和するように選択成長された第2導電型の第2のSiC領域と、上記第2のSiC領域がチャネル層となるように上記第2のSiC領域上にゲート絶縁膜を介して設けられたゲート電極と、上記SiC基板裏面上および上記第1のSiC領域表面上に夫々形成されたソース電極およびドレイン領域とを少なくとも備えることを特徴とするSiC半導体装置でもある。
【0018】
また、本発明は、SiC基板上に第1のSiC層を形成する工程と、上記第1のSiC層上の一部に選択成長用マスクを形成する工程と、上記選択成長用マスク以外の上記第1のSiC層上に、高いキャリア濃度を有する第2のSiC領域を選択成長させる工程とを備えることを特徴とするSiC半導体装置の製造方法でもある。
【0019】
また、本発明は、更に、上記第1のSiC層上の一部を選択的に除去して除去領域を形成する工程を含み、上記第2のSiC領域が、上記第1のSiC層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域を形成する製造方法でもある。
【0020】
また、本発明は、上記第2のSiC層を、ステップフロー成長させる製造方法でもある。
ここで、ステップフロー成長とは、成長条件を選択することにより、表面に階段状のステップを有するSiC基板において、結晶成長が上記ステップから横方向(基板表面に沿った方向)に進む成長をいう。かかるステップフロー成長を用いた場合、表面の比較的平坦な成長領域を形成することが可能となる。
【0021】
また、本発明は、上記第1のSiC層表面を、表面が平坦な凸部領域を有するように加工する工程を含み、上記凸部領域の第1のSiC層上に、ステップフロー成長により導電性の第2のSiC領域を形成する製造方法でもある。
【0022】
また、本発明は、更に、上記第2のSiC領域の表面から上記第1のSiC層に達するようにトレンチを形成する工程と、上記トレンチ側壁の上記第2のSiC領域上に、上記トレンチ側壁に形成された損傷を緩和するように第2の導電型の第3のSiC領域を形成する工程とを含む製造方法でもある。
【0023】
【発明の実施の形態】
実施の形態1.
図1に、本発明の実施の形態1にかかる選択成長法を用いて形成したSiC半導体装置の断面図を示す。図中、1はSiC基板、2はn型SiC層、24はエッチングマスク兼選択成長マスク、21は結晶成長により形成したp型SiC領域を示す。
かかる選択成長法では、まず、SiC基板1上に気相成長法等で積層形成されたn型SiC層2上に、エッチング用マスクと選択成長用マスクを兼ねる例えばSiO2マスクを形成する。
続いて、例えば、CF4ガスとO2ガスの混合ガスを用いた反応性イオンエッチングにより、上記SiO2マスクをエッチングマスクに用いてn型SiC層2の一部をエッチング除去する。
続いて、プロパンおよびシランを原料ガスに用い、Alをドーパントガスに用いた気相成長法により、上記SiO2マスクを選択成長用マスクとして用いて、マスク24形成部分以外の領域、即ちエッチング除去したn型SiC層2中にp型SiC21を選択成長により形成する。
このように、本実施の形態にかかる選択成長法による不純物領域形成方法では、イオン注入法で不純物領域を形成した場合のような損傷や、活性化率の低さ、アニールによる高温処理の悪影響、イオン注入深さに依存した素子構造の制限等の問題がない。
即ち、本実施の形態では、イオン注入法のような不純物の活性化を行うための結晶成長温度以上の熱処理の必要がなく、結晶にも悪影響を及ぼさない。
また、結晶成長法を用いて形成した不純物領域には、イオンの打ち込みによる欠陥等の損傷がないため、キャリア移動度の顕著な低下もなく、チャネルとして用いた場合、特性の優れた半導体装置の製造が可能となる。
また、結晶成長法により三次元構造を作製するので、拡散法やイオン注入のように十分な不純物濃度の厚みを持つ拡散層が得られないという問題点がなくなり、素子構造の設計自由度が高くなる。
特に、p型SiC21領域は結晶成長中に不純物を添加して形成するため、p型不純物の場合でも、不純物の添加量を増やすことにより、イオン注入に比べ高い不純物濃度を得ることができる。
【0024】
実施の形態2.
図2に、本発明の実施の形態2にかかる選択成長法を用いて形成したSiC半導体装置の断面図を示す。図中、1はSiC基板、2はn型SiC層、22は結晶成長により形成したn型SiC層、23は結晶成長により形成したp型SiC領域を示す。
本実施の形態にかかるSiC半導体装置では、上記実施の形態1と同様に、n型SiC層をエッチングした後に、まずn型SiC層22を形成し、続いてp型SiC層23を形成し、不純物領域を形成している。
このように、本実施の形態では、n型SiC層2のエッチング界面と、n型SiC層22およびp型SiC層23により形成されるpn接合界面が異なるため、エッチング損傷の影響がpn接合界面に及ばず、良好なpn接合界面が得られる。このため、pn接合界面をダイオード等として用いる場合のかかる界面における漏れ電流の増加等を抑制することが可能となる。
【0025】
尚、上記実施の形態1および2では、n型SiC層中にp型SiC層を形成する例について示したが、p型SiC層中にn型SiC層を形成する場合にも同様の効果を得ることができる。
また、導電性が同じで、不純物の種類や濃度の異なる選択成長層を形成することも可能である。
また、上記実施の形態1および2では、エッチングマスクが選択成長マスクを兼用したが、エッチングマスクとは別に選択成長マスクを形成することも可能である また、上記実施の形態1および2では、n型SiC層2の一部を除去する方法としてドライエッチングを用いたが、イオンミリングや湿式エッチング等、他のエッチング方法を用いることも可能である。
また、上記実施の形態1および2では、n型SiC22、p型SiC21の形成に気相結晶成長を用いる例を示したが、例えば、グラファイト製のるつぼ中で溶融したSiに、SiC基板を浸けることにより、液相成長法により形成することも可能である。この場合、るつぼがSiに溶け込み、Cの供給源となる。また、導電型の制御は、溶融したSiにAlを加えることによりp型、窒素ガスを供給することによりn型が実現できる。
かかる液相成長法では、気相成長法を用いる場合に比べて低温成長が可能であり、熱がSiCに及ぼす影響を少なくすることができる。尚、液相結晶成長を用いる場合には、選択成長マスクを用いることなく選択成長を行うことも可能である。
【0026】
実施の形態3.
図3に、本発明の実施の形態3にかかる選択成長法を用いて形成したSiC半導体装置の断面図を示す。図中、1はSiC基板、2はn型SiC層、25は選択成長用マスク、26は結晶成長により形成したn型SiC領域を示す。
不純物濃度の高いn型SiC領域26は、選択成長用マスク25を用いて、実施の形態1と同様の気相結晶成長法により、マスク上以外の部分に選択的に成長される。
本実施の形態もかかる選択成長法では、n型SiC層2のエッチングを行わずに、n型SiC領域26の成長を行うため、界面はエッチング損傷の影響を受けない。従って、不純物濃度の高いn型SiC領域26を、SiC半導体基板と、金属電極との接合部に用いることにより、接合部において良好なオーミック特性が得られる。
本実施の形態3では、n型SiC層2の上部の一部に、不純物濃度の高いn型SiC領域26を形成した場合について示したが、p型SiC層上にp型SiC領域を、p型SiC層上にn型SiC領域を、n型SiC層上にp型SiC領域を形成する場合にも適用可能である。また、導電性が同じで不純物の種類や濃度の異なる領域を形成することも可能である。
【0027】
実施の形態4.
図4に、本発明にかかる選択成長法を用いて作製した静電誘導型トランジスタの断面図を示す。図中、1はSiC基板、2はn型SiC層、27はn型SiC層2の一部を取り除いた部分、28はn型SiC層2の一部を取り除いた部分27に結晶成長により形成したp型SiC領域、29はソース電極、30はドレイン電極、31はゲート電極を示す。
かかる静電誘導型トランジスタは、SiC基板1上にn型SiC層2を形成した後、レジストマスク等をエッチングマスクに用いて、27の部分を選択的に例えばRIE等によりエッチングし、続いて、27の部分の底面にのみ結晶成長が起きるSiCの選択成長条件でn型SiC層28を形成し、最後にソース電極29、ドレイン電極30、ゲート電極31を夫々形成することにより作製する。
本実施の形態にかかる静電誘導型トランジスタでは、イオン注入法や拡散法を用いないため、損傷や高温熱処理の影響がなく、また不純物濃度や不純物層の厚みの選択の幅が広くなり、従来より良好な特性の静電誘導型トランジスタを実現することができる。
【0028】
ここでは、本発明にかかる選択成長法を用いて作製した静電誘導型トランジスタについて述べたが、本発明は図5に示すようなpn接合ダイオード、または図6に示すような接合型電界効果トランジスタ等にも適用可能である。
図5は、pn接合ダイオードの断面図であり、図中、1は基板、2はn型SiC成長層、21は結晶成長により形成したp型SiC領域、38は陽極電極、39は表面保護膜、40は陰極電極を示す。
また、図6は、接合型電界効果トランジスタの断面図であり、図中、1は基板、2はn型SiC成長層、29はソース電極、30はドレイン電極、31はゲート電極、41は結晶成長により形成したp型SiC領域を示す。
【0029】
実施の形態5.
図7に、本発明の実施の形態5にかかるトレンチ型MOSFETの断面図を示す。図中、1は基板、2はn型SiC層、5はp型SiC層、6はエッチングにより作製したトレンチ部、7は再成長したp型領域の側壁上に形成したMOSFETのチャネル部、8は絶縁膜、9はゲート電極、10はソース電極、11はドレイン電極、13はn型SiC層、32はエッチング側面上に再成長したp型領域を示す。
図11に示す従来のトレンチMOSFETでは、例えば、Japanese Journal of Applied Physics Vol.34, (1995), Pt.1, pp.5567−5573 に示されるように、n型SiC成長層2の上に成長したp型SiC成長層5の一部に、まずイオン注入でn型層12を形成する。続いて、エッチングによりトレンチ部6を形成し、かかるエッチングで形成したトレンチ6の側壁部をMOSFETのチャネル部7として用いている。
図11中、1は基板、2はn型SiC成長層、5はp型SiC成長層、12はイオン注入で形成したn型領域、6はエッチングにより作製したトレンチ部、7は側壁に形成したMOSFETのチャネル部、8は絶縁膜、9はゲート電極、10はソース電極、11はドレイン電極である。かかるMOSFETでは、ゲート電極9にゲート電圧を印荷することにより、p型のSiC成長層5のチャネル部7にn型反転層が形成され、ソース10、ドレイン間11の電流を制御する。
しかし、従来構造のトレンチ型MOSFETでは、エッチングにより形成した側面をそのままチャネルとして用いるため、エッチングによって生じる側面表面の荒れや損傷がチャネルを走行するキャリアの移動度を低下させる原因となっていた。
特に、SiCに対しては、適当な湿式エッチング液がないため、一般に、プラズマやイオン照射を伴うドライエッチングが行われており、エッチングによる損傷や付着物の存在が問題となっていた。また、エッチング側面には、マスクパターンに起因する比較的大きい凹凸が存在し、素子特性の劣化の原因となっていた。
そこで、図7に示す本実施の形態にかかるトレンチ型MOSFETでは、従来と同様の方法で、例えば、CF4ガスとO2ガスの混合ガスを用いたSiC層の反応性イオンエッチングにより、トレンチ部6を作製する。
次に、選択成長用マスクとして、全面にSiO2層を形成した後、例えば、通常のフォトリソグラフィ工程とエッチング工程により、側面部分の酸化膜を取り除き、側面以外の試料の表面がSiO2層で覆われる選択成長用マスクを形成する。
次に、例えば、プロパンおよびシランを原料ガスに、Alをドーパントガスに用いた気相成長により、トレンチ6の側壁のみにp型SiC層32を成長させる。
続いて、MOS構造用の酸化膜を形成する。例えば、水蒸気分圧を含んだ酸素雰囲気でSiC表面の熱酸化を行い、SiO2層を形成し、通常の除去工程を用いて必要箇所以外のSiO2層を取り除く。これによりp型SiC層32にチャネル部7が形成される。
このように、本実施の形態にかかるトレンチ型MOSFETでは、かかるp型SiC層32を有することによりトレンチ6のエッチングによって生じる側面の荒れや損傷が直接チャネル部7に影響を与えることがなくなり、チャネルのキャリア移動度の低下を防止することが可能となる。
【0030】
また、エッチング側面上に選択成長したp型SiC領域32の反応性イオンエッチングにおいて、エッチングマスクの境界の形状に凹凸を設けることにより、トレンチ6内のエッチング側面が凸凹構造を有するように作製する。ことにより、SiC層を実施の形態6に示すステップフロー成長により成長させることにより、ステップや段差のない平坦なp型SiC領域32を得ることができ、この部分をチャネルとして用いることにより、移動度の高い優れた特性のMOSFETを実現できる。
尚、上記側面上に成長したチャネル層の表面を平坦にするために、かかるチャネル層表面が結晶面になるように結晶成長することが好ましい。更に、成長条件を選ぶことにより、上記結晶面に垂直な方向への成長速度を他の方向への成長速度より小さくすることにより、結晶面に垂直な方向の凹凸が少なくなり、平坦性に優れたを結晶面を得ることが可能となる。また、成長条件を選ぶことにより、結晶面上に生じた複数のステップが積み重なって大きなステップに変化して成長が進むようにすることにより、成長速度の遅い結晶面と集積したステップにより成る結晶面が形成され、更に平坦性に優れた結晶面を得ることが可能となる。
【0031】
実施の形態6.
図8は、本発明の実施の形態にかかるオフ基板を用いた平坦なSiC層の成長方法を用いて形成した成長層を示すものある。
本実施の形態にかかる成長方法では、まず、SiC基板を、結晶軸方向から一定のオフ角37を有するようにSiC基板を準備する。かかるSiC基板は、図8に示すように、p型SiC層5表面に微細なステップ42を有している。図8中、1は基板、5はp型SiC成長層、33はマスクパタンに従い、エッチングにより意図的に作製した凸構造、34は凸構造33上にステップフロー成長を用い成長したp型SiC層を示す。
ステップフロー成長では、成長面の結晶方位の違いによって成長速度が異なる特性がある。成長前に成長速度の遅い方位に垂直な結晶面上に凸凹が存在する場合、凸凹上には成長速度の速い他の方位に垂直な結晶面が存在しその方位への成長が進む。成長に伴い様々な位置から始まった成長は衝突し不規則なステップを持った成長の遅い方位に垂直な面が形成され、各ステップは集積(バンチング)し、間隔の広い大きなステップと成長の遅い方位に垂直な結晶面で構成される面が形成される。
【0032】
従来から、低温でポリタイプと呼ばれる結晶構造の均一な結晶成長層を得る方法としてステップフロー成長が行われ、例えば、Silicon Carbude and Related Materials 1995, Proceedings of the Sixth International Conference Kyoto, Japan, 18−21 September 1995,pp85−88に示されるように、4H、6Hのポリタイプの約4度のオフ角度を持つオフ基板を用いて、ステップフロー成長を行うことによる、基板のポリタイプを反映した結晶成長層が製作されていた。
しかし、かかる従来のステップフローエピタキシ結晶成長では、平坦に研磨したオフ基板上に結晶成長を行っているが、結晶成長条件によっては、原因は明らかではないが、基板の欠陥等に起因する格子欠陥、基板と異なるポリタイプ、ステップバンチングによる大きなステップ等が、不規則に生じていた。これらの欠陥等は素子作製上、大きな問題となる。また、欠陥等の位置の制御ができないため、素子のチャネル領域等に欠陥等が位置し、素子が機能しえない場合もあった。また、大きなステップの位置や、かかるステップの間の平坦部分の位置の制御ができないため、ステップフロー成長の素子作製への応用自体が困難でもあった。
【0033】
これに対して、本実施の形態では、凸構造33上にステップフロー成長を行うことにより、ステップとステップとに間の部分の、結晶面と同様な平坦な面を凸構造33上の成長層として用いることが可能となる。
即ち、本実施の形態では、最初に、通常の工程でエッチングマスクを形成し、例えば、CF4ガスとO2ガスの混合ガスを用いたSiC層の反応性イオンエッチングにより、図8のような凸構造のp型SiC成長層5を形成する。
バンチングしたステップの位置は、一般に不規則で制御できないが、例えば、図8のような凸部構造33を選択することにより、かかる構造の一定領域ではステップのない平坦面が得られる。即ち、例えば、プロパンとシランを原料ガスに気相成長を行う場合に、成長温度を1500℃以上にし、プロパンの供給量をシランの供給量より多く設定することにより、大きなステップが横に進行する速度を、小さなステップの進行速度より大きくすることが可能となる。これにより、成長に伴ってステップがバンチングしながら横に移動し、その構造(図8の凸部領域)の端に行き着き、凸構造33上の領域外に移動する。従って、例えば、チャネルの領域を他の領域より飛び出したり、凹んだり、傾いたりした形状にすることにより、バンチングしたステップの位置がチャネルの領域に重ならない様にすることができる。
【0034】
このように、本実施の形態では、従来の平坦な基板に代わり、凸構造33を形成しているので大きなステップなどの位置を、凸部以外の領域に意図的に制御できる。即ち、結晶表面に形成された微細なステップ42を利用することにより、ステップフロー成長では、初期には不規則なステップが形成されるが、その後各ステップは集積し、間隔の広い大きなステップと、ステップ間の平坦な結晶面で構成される面が形成され、ステップ間では結晶面と同様な平坦な面が得られる。バンチングしたステップの位置は一般に不規則で制御できないが、例えば、図8に示すようにオフ基板上の凸構造33上にステップフロー成長を行うと、凸構造33の左端から移動していったステップが凸構造33の右端に行き着き、凸構造33外に移動することにより、凸構造33上にはステップのない平坦な面が得られる。
【0035】
実施の形態7.
図9は、本発明の実施の形態7にかかるステップフロー成長を用いて作製したチャネルをMOSFETのチャネル部に用いた構造を示す。図中、1は基板、5はp型SiC成長層、33はマスクパタンに従い、エッチングにより意図的に作製した凸構造、34は凸構造33上にステップフロー成長を用い成長したp型SiC層、35はn型SiC領域、36はステップフロー成長を用い成長したp型SiC層34の上に形成したMOSFETのチャネル部、37は基板のオフ角度、8は絶縁膜、9はゲート電極、10はソース電極、11はドレイン電極を示す。 本実施の形態では、上記実施の形態6により、p型ドーピングガスとしてAlを添加し、気相成長により、p型SiC層5上にステップフロー成長法でp型SiC層34を形成した後に、実施の形態2に示したのと同様の方法で、例えばCF4ガスとO2ガスの混合ガスを用いてSiC層の反応性イオンエッチングした領域に、n型ドーピングガスとして窒素を添加したガスを用いて、気相成長により、n型SiC領域35を選択成長させる。
続いて、上記p型SiC層34上に、絶縁膜8として、上記実施の形態5と同様に、酸素雰囲気でSiC表面の熱酸化を行い、SiO2層を形成する。
続いて、ゲート電極9を形成し、また、ソース電極10、ドレイン電極11を夫々形成する。
これにより、上記ステップフロー成長層を用いて形成したp型SiC層35をチャネル領域に用いたMOSFETが完成する。
かかるMOSFETでは、チャネルに用いるp型SiC層35を平坦に形成することが可能であるため、チャネル内におけるキャリア移動度の低下のない、優れた特性のMOSFETを得ることが可能となる。
尚、本実施の形態では、上記チャネルにステップフロー成長層を用いたが、かかる平坦層はpn接合素子等にも用いることができる。
【0036】
【発明の効果】
以上の説明から明らかなように、本発明では、SiC半導体基板において、選択成長法により不純物領域を形成することにより、高い不純物濃度を得ることできるとともに、従来のイオン注入法で不純物領域を形成していた場合に発生していた不純物領域の損傷、アニールによる高温処理の悪影響を防止することが可能となる。
【0037】
特に、本発明によれば、キャリア濃度が1×1019cm−3以上のn型のSiC領域またはキャリア濃度が5×1018cm−3以上のp型のSiC領域の形成が可能であり、従来のイオン注入法に比較して良好な不純物濃度を得ることが可能となる。
【0038】
また、本発明にかかる選択成長にステップフロー成長を用いることにより、より平坦な選択成長層を得ることが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態1にかかるSiC半導体基板の断面図である。
【図2】本発明の実施の形態2にかかるSiC半導体基板の断面図である。
【図3】本発明の実施の形態3にかかるSiC半導体基板の断面図である。
【図4】本発明の実施の形態4にかかる静電誘導型トランジスタの断面図である。
【図5】本発明の実施の形態4にかかるpnダイオードの断面図である。
【図6】本発明の実施の形態4にかかる接合型電界効果トランジスタの断面図である。
【図7】本発明の実施の形態5にかかるトレンチ型MOSFETの断面図である。
【図8】本発明の実施の形態6にかかる立体的な凸凹構造を作製したオフ基板上に結晶成長を行った場合の断面図である。
【図9】本発明の実施に形態7にかかるMOSFETの断面図である。
【図10】従来のイオン注入によりn型SiC領域の一部にp型SiC領域を形成した半導体基板の断面図である。
【図11】従来のトレンチ型MOSFETの断面図である。
【符号の説明】
1 SiC基板、2 n型SiC成長層、3 イオン注入の範囲を限定するためのマスク、4 イオン注入により形成したp型SiC領域、5 p型SiC成長層、6 トレンチ、7 MOSFETのチャネル部、8 ゲート絶縁膜、9 ゲート電極、10 ソース電極、11 ドレイン電極、12 イオン注入で形成したn型SiC領域、13 n型SiC層、21 結晶成長により形成したp型SiC領域、22 結晶成長により形成したn型SiC層、23 結晶成長により形成したp型SiC領域、24 エッチングマスク兼選択成長マスク、25 選択成長マスク、26 結晶成長により形成した不純物濃度の高いn型SiC領域、27 n型SiC層の一部を取り除いた部分、28 結晶成長により形成したp型SiC領域、29 ソース電極、30 ドレイン電極、31 ゲート電極、32 エッチング側面上に再成長したp型SiC領域、33 凸部構造、34ステップフロー成長を用い成長したp型SiC層、35 n型SiC領域、36 MOSFETのチャネル部、37 基板のオフ角度、38 陽極電極、39表面保護膜、40 陰極電極、41 結晶成長により形成したp型SiC領域。
Claims (13)
- SiC基板と、該SiC基板上に形成された第1のSiC層とを少なくとも備えたSiC半導体装置において、
上記第1のSiC層の一部に選択成長により第2のSiC領域が形成され、
上記第2のSiC領域が、上記第1のSiC層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域であることを特徴とするSiC半導体装置。 - SiC基板と、該SiC基板上に形成された第1のSiC層とを少なくとも備えたSiC半導体装置において、
上記第1のSiC層の一部に選択成長により第2のSiC領域が形成され、
上記第2のSiC領域が、上記第1のSiC層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域であり、
上記第2のSiC領域が、キャリア濃度が1×10 19 cm −3 以上のn型のSiC領域、またはキャリア濃度が5×10 18 cm −3 以上のp型のSiC領域からなることを特徴とするSiC半導体装置。 - 上記第1のSiC層と上記第2のSiC領域との間に、更に、上記第1のSiC層の一部を除去した領域の表面を覆うように第3のSiC領域を選択成長により介在させることを特徴とする請求項1又は2に記載のSiC半導体装置。
- SiC基板と、該SiC基板上に形成された第1のSiC層とを少なくとも備えたSiC半導体装置において、
上記第1のSiC層の一部に選択成長により形成された第2のSiC領域を含み、
上記第1のSiC層の表面が平坦な凸部領域を有し、該凸部領域の該第1のSiC層上に、ステップフロー成長により形成された上記第2のSiC領域を有することを特徴とするSiC半導体装置。 - 上記ステップフロー成長により形成された導電性の第2のSiC領域が、上記第2のSiC領域のステップフロー成長において、上記第2のSiC領域の表面に形成される複数のステップを収束させて大きなステップとステップのない平坦な面とを形成し、上記大きなステップを上記凸部領域の第1のSiC層上以外に移動させることにより形成された平坦な表面を有する第2のSiC領域であることを特徴とする請求項4に記載のSiC半導体装置。
- 上記平坦な表面を有する上記第2のSiC領域を、トランジスタのチャネル領域として用いることを特徴とする請求項5に記載のSiC半導体装置。
- SiC基板と、該SiC基板上に形成された第1のSiC層とを少なくとも備えたSiC半導体装置において、
上記第1のSiC層の一部に選択成長により第2のSiC領域が形成されており、
表面が平坦な凸部領域を有する上記第1のSiC層と、
上記第1のSiC層の上記凸部領域上にステップフロー成長により形成された第1導電型の上記第2のSiC領域と、
上記第2のSiC領域にチャネル領域が形成されるように上記第2のSiC領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記チャネル領域を挟むように上記第2のSiC領域および上記第1のSiC層中に設けられた第2導電型のソース領域およびドレイン領域と、
上記ソース領域および上記ドレイン領域上に形成されたソース電極およびドレイン電極とを少なくとも備えることを特徴とするSiC半導体装置。 - SiC基板と、該SiC基板上に形成された第1のSiC層とを少なくとも備えたSiC半導体装置において、
上記SiC基板上に順次積層した第1導電型のSiC層、第2導電型のSiC層、第1導電型のSiC層からなる上記第1のSiC領域と、
上記第1のSiC領域の表面から最下層部の上記第1導電型のSiC層に達するように形成されたトレンチと、
上記トレンチ側壁の上記第1のSiC領域上に、上記トレンチ側壁のエッチング損傷を 緩和するように選択成長された第2導電型の上記第2のSiC領域と、
上記第2のSiC領域がチャネル層となるように上記第2のSiC領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記SiC基板裏面上および上記第1のSiC領域表面上に夫々形成されたソース電極およびドレイン領域とを少なくとも備えることを特徴とするSiC半導体装置。 - SiC基板上に第1のSiC層を形成する工程と、
上記第1のSiC層上の一部に選択成長用マスクを形成する工程と、
上記選択成長用マスク以外の上記第1のSiC層上に、高いキャリア濃度を有する第2のSiC領域を選択成長させる工程とを含み、
上記第1のSiC層上の一部を選択的に除去して除去領域を形成し、
上記第2のSiC領域が、上記第1のSiC層の一部を除去した領域を埋めるように成長させた埋め込み型選択成長領域を形成することを特徴とするSiC半導体装置の製造方法。 - 上記第2のSiC領域を、ステップフロー成長させることを特徴とする請求項9に記載のSiC半導体装置の製造方法。
- SiC基板上に第1のSiC層を形成する工程と、
上記第1のSiC層上の一部に選択成長用マスクを形成する工程と、
上記選択成長用マスク以外の上記第1のSiC層上に、高いキャリア濃度を有する第2のSiC領域を選択成長させる工程とを含み、
上記第2のSiC領域を、ステップフロー成長させることを特徴とするSiC半導体装置の製造方法。 - 上記第1のSiC層表面が平坦な凸部領域を有し、該凸部領域の第1のSiC層上に、ステップフロー成長により導電性の上記第2のSiC領域を形成することを特徴とする請求項10又は11に記載のSiC半導体装置の製造方法。
- SiC基板上に第1のSiC層を形成する工程と、
上記第1のSiC層上の一部に選択成長用マスクを形成する工程と、
上記選択成長用マスク以外の上記第1のSiC層上に、高いキャリア濃度を有する第2のSiC領域を選択成長させる工程とを含み、
上記第1のSiC層の表面から該第1のSiC層の下層領域に達するようにトレンチを形成し、上記トレンチ側壁のエッチング損傷を緩和するように、上記第1のSiC層の側壁上に上記第2のSiC領域を選択成長させることを特徴とするSiC半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16292297A JP3600406B2 (ja) | 1997-06-19 | 1997-06-19 | SiC半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16292297A JP3600406B2 (ja) | 1997-06-19 | 1997-06-19 | SiC半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1116840A JPH1116840A (ja) | 1999-01-22 |
JP3600406B2 true JP3600406B2 (ja) | 2004-12-15 |
Family
ID=15763795
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16292297A Expired - Lifetime JP3600406B2 (ja) | 1997-06-19 | 1997-06-19 | SiC半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3600406B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9111844B2 (en) | 2013-08-01 | 2015-08-18 | Kabushiki Kaisha Toshiba | Semiconductor device having silicon carbide epitaxial layers and method of manufacturing the same |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4792645B2 (ja) * | 2001-03-12 | 2011-10-12 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
JP4719991B2 (ja) * | 2001-03-12 | 2011-07-06 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
JP2011181949A (ja) * | 2005-05-09 | 2011-09-15 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
JP4775102B2 (ja) * | 2005-05-09 | 2011-09-21 | 住友電気工業株式会社 | 半導体装置の製造方法 |
US7629616B2 (en) * | 2007-02-28 | 2009-12-08 | Cree, Inc. | Silicon carbide self-aligned epitaxial MOSFET for high powered device applications |
JP5307381B2 (ja) * | 2007-11-12 | 2013-10-02 | Hoya株式会社 | 半導体素子ならびに半導体素子製造法 |
JP5332216B2 (ja) * | 2008-02-04 | 2013-11-06 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
JP5360639B2 (ja) * | 2008-02-05 | 2013-12-04 | 学校法人関西学院 | 表面改質単結晶SiC基板、エピ成長層付き単結晶SiC基板、半導体チップ、単結晶SiC成長用種基板及び単結晶成長層付き多結晶SiC基板の製造方法 |
JP6230323B2 (ja) | 2013-08-01 | 2017-11-15 | 株式会社東芝 | 半導体装置 |
US9224845B1 (en) * | 2014-11-12 | 2015-12-29 | Stmicroelectronics, Inc. | Silicon carbide static induction transistor and process for making a silicon carbide static induction transistor |
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---|---|---|---|---|
US9111844B2 (en) | 2013-08-01 | 2015-08-18 | Kabushiki Kaisha Toshiba | Semiconductor device having silicon carbide epitaxial layers and method of manufacturing the same |
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Publication number | Publication date |
---|---|
JPH1116840A (ja) | 1999-01-22 |
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Legal Events
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R150 | Certificate of patent or registration of utility model |
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