JP4783975B2

JP4783975B2 - Ｍｉｓ半導体装置およびその製造方法

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Publication number: JP4783975B2
Application number: JP2000353926A
Authority: JP
Inventors: 大輔岸本; 祐一原田; 学武井; 勝典上野
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2000-11-21
Filing date: 2000-11-21
Publication date: 2011-09-28
Anticipated expiration: 2020-11-21
Also published as: JP2002158356A

Description

【０００１】
【発明の属する技術分野】
この発明は、金属−絶縁膜−半導体からなるゲート構造をもつＭＩＳ半導体装置、特に薄膜半導体層を利用したエミッタ構造を有する縦形のＭＩＳ半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
高耐圧ＭＩＳ半導体装置の１種として絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor 以下ＩＧＢＴと記す）が知られている。
図１５は、従来のＩＧＢＴであるプレーナゲート型の縦形ＩＧＢＴの単位構造であるユニットセルの断面図である。このＩＧＢＴはノンパンチスルー型であり、図の下側からコレクタ電極29、ｐ⁺コレクタ層28、ｎ^-ドリフト層21、ｐベース領域26、ｐ⁺コンタクト領域26a 、ｎ⁺エミッタ領域27、ゲート絶縁膜25、ゲート電極23およびエミッタ電極30で構成される。
【０００３】
図１６は、従来の別のＩＧＢＴであるトレンチゲート型の縦形ＩＧＢＴのユニットセルの断面図である。このＩＧＢＴはノンパンチスルー型であり、図の下側からコレクタ電極39、ｐ⁺コレクタ層38、ｎ^-ドリフト層31、ｐベース領域36、ｐ⁺コンタクト領域36a 、ｎ⁺エミッタ領域37、エミッタ電極40で構成される。このＩＧＢＴではトレンチ46内にゲート絶縁膜35を介して、ゲート電極33が埋め込まれている。
【０００４】
【発明が解決しようとする課題】
しかし、図１５のような従来のＩＧＢＴには３つの欠点がある。
１つは、ゲート電極23が半導体基板の表面に形成されるために、微細化が困難なことである。そのため低オン電圧化が困難であり、オン電圧とターンオフ損失のトレードオフの改善が困難である。
【０００５】
２つめはｎ⁺エミッタ領域27の周囲のｐベース領域26に正孔電流が流れることである。この正孔電流による電圧降下が原因で、ｎ⁺エミッタ領域27、ｐベース領域26、ｎ^-ドリフト層21、ｐ⁺コレクタ層28からなる寄生サイリスタがラッチアップし、電流がゲート信号で制御できなくなる問題がある。
３つめは、双方向デバイスとして逆電圧を印加した場合、エミッタ部のｐ⁺コンタクト領域26a からｎ^-ドリフト層21に多量の正孔が注入され、大きな漏れ電流が流れる問題がある。この第３の問題を解消するために、ｐ⁺コンタクト領域26a の不純物濃度を下げると、上記の寄生サイリスタがさらにラッチアップしやすくなる問題があった。
【０００６】
図１６のトレンチゲートＩＧＢＴにおいても、上に述べた寄生サイリスタがラッチアップする問題と逆漏れ電流の問題とは同様であり、更にｐ⁺コンタクト領域36a とｎ⁺エミッタ領域37とに共に接触するエミッタ電極40が半導体基板の表面に形成されるために、微細化が困難な問題がある。そのため低オン電圧化が困難であり、オン電圧とターンオフ損失のトレードオフの改善が困難である。
【０００７】
この発明の目的は、上記の問題を解決して、オン電圧とターンオフ損失のトレードオフを改善し、寄生サイリスタがラッチアップせず、かつ逆電圧印加時の漏れ電流が少ないＭＩＳ半導体装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために本発明のＭＩＳ半導体装置は、エミッタ部分を薄膜化・微細化するものである。まず、第一導電型半導体基板上に絶縁膜を介して形成されたゲート電極と、ゲート電極の側面および上面を覆う絶縁膜と、ゲート電極上の絶縁膜上に形成された第一導電型薄膜半導体層と、ゲート電極の側面の絶縁膜を伝って半導体基板と第一導電型薄膜半導体層とを接続する連結半導体部と、ゲート電極上の薄膜半導体層の一部にゲート電極の側面の絶縁膜面から所定距離隔て薄膜半導体層を横断して形成された第二導電型ベース領域と、薄膜半導体層の連結半導体部から遠い側の端部に形成された第一導電型エミッタ領域と、第一導電型エミッタ領域と第二導電型ベース領域とに共に接触して設けられたエミッタ電極と、半導体基板の裏面側に形成されたコレクタ電極とを備え、絶縁膜を介してのゲート電極とエミッタ電極がエミッタ領域とベース領域とに共に接触する部分が対峙しているものとする。
【０００９】
すなわち、第二導電型ベース領域と第一導電型エミッタ領域とを絶縁膜で包まれたゲート電極上の薄膜半導体層に形成することにより、微細加工を適用しやすくなるので、セルを微細化してオン電圧を下げることができる。また、エミッタ部の第一導電型エミッタ領域を第二導電型ベース領域に接して形成されていると、その第一導電型エミッタ領域と第二導電型べ一ス領域の境界に沿ってベース領域内を流れる電流の成分が減るため、電圧降下が小さくなって寄生サイリスタがラッチアップしにくくなる。
【００１０】
更に寄生サイリスタがラッチアップしにくいことから、第二導電型ベース領域の不純物濃度を下げることができる。その結果、逆電圧印加時に第二導電型ベース領域から第一導電型半導体基板に注入される第二導電型キャリアの量が減り、逆方向漏れ電流を低減することができる。連結半導体部は半導体薄膜層であっても半導体基板の一部であってもよい。
【００１１】
薄膜半導体層の連結半導体部に近い表面上に絶縁膜を介して第四の電極を備えれば、順電圧印加時にこの第四の電極に電圧を印加することにより、連結半導体部の電位を上げて、ゲート電極の角に起因する電界集中を緩和することができる。ゲート電極の角が丸められていれば、ゲート電極の角に起因する電界集中が回避できる。
【００１２】
また、第一導電型半導体基板上に絶縁膜を介して形成されたエミッタ電極と、向き合ったエミッタ電極の側面を覆う絶縁膜と、エミッタ電極上に形成された第一導電型薄膜半導体層と、エミッタ電極の側面の絶縁膜を伝って半導体基板と第一導電型薄膜半導体層とを接続する連結半導体部と、半導体基板表面からエミッタ電極上の薄膜半導体層の一部にエミッタ電極の側面の絶縁膜面から所定距離隔て薄膜半導体層を横断して形成された第二導電型ベース領域と、薄膜半導体層の連結半導体部から遠い側の端部に形成された第一導電型エミッタ領域と、第二導電型ベース領域上に絶縁膜を介して設けられたゲート電極と、半導体基板の裏面側に形成されたコレクタ電極とを備え、絶縁膜を介してのゲート電極とエミッタ電極がエミッタ領域とベース領域とに共に接触する部分が対峙しているＭＩＳ半導体装置とする。
【００１３】
すなわち、第二導電型ベース領域と第一導電型エミッタ領域とをエミッタ電極上の薄膜半導体層に形成し、薄膜半導体層の上に絶縁膜を介してゲート電極を設けた構造としても、微細加工を適用しやすくなりセル幅を細くして、オン電圧を下げることができる。
この場合も連結半導体部が薄膜半導体層であっても半導体基板の一部であっても良い。
【００１４】
エミッタ電極の角が丸められていれば、エミッタ電極の角に起因する電界集中が回避できる。薄膜半導体層の連結半導体部の幅Wを１０μm以下とすれば、セル幅を細くして、オン電圧を下げることができる。
薄膜半導体層の形成には、横方向エピタキシャル成長技術（Epitaxial Layer Overgrowth 以下ＥＬＯと記す）を適用する。その具体的な方法としては、分子線エピタキシー法（Molecular Beam Epitaxy 以下ＭＢＥと記す）、化学気相蒸着法（Chemical Vaper Deposition 以下ＣＶＤと記す）、液相エピタキシー法（Liquid Phase Epitaxy 以下ＬＰＥと記す）を利用することができる。
【００１５】
ＭＢＥを使う場合は、指向性の揃った分子線の直進性を利用する。分子線を水平に近い角度（例えば水平面に対して１０度）で照射し、薄膜の側面により多くの分子線を照射し、逆に薄膜の表面には分子線がほとんど供給されないようにして、薄膜を横方向にエピタキシャル成長させることができる。
ＣＶＤ、ＬＰＥを使う場合は、異方性成長を利用する。これは、結晶の面方位によって、安定で平坦化しやすく成長速度が遅い面と、荒れやすく不安定で、原子の取り込みが盛んにおこなわれる成長速度が速い面とがあり、その成長速度の差を利用する。ＭＢＥにおいても異方性成長を利用することができる。
【００１６】
結晶成長の異方性は、材料によって異なる。シリコンであれば、（111）面が安定化し易く、（110）面は荒れやすい。ガリウム砒素であれば、（100）面が安定化し易く、それ以外の面は荒れやすい。
従って、第一導電型半導体基板がシリコンのときは、表面を（111）面とすれば、異方性を利用して容易に平坦な表面を得ることができる。
【００１７】
そして、薄膜半導体層の側面が（110）面であれば、横方向の成長速度が速くなる。第一電導型半導体基板がガリウムひ素（ＧａＡｓ）の場合には、表面を（100）面とすれば、異方性を利用して容易に平坦な表面を得ることができる。
【００１８】
【００１９】
第二導電型ベース領域の不純物濃度を１０¹⁵個／cm³より低くすると、ベース領域内を流れる電流による電圧降下のため寄生サイリスタのラッチアップを起こし易くなる。逆に１０¹⁸個／cm³より高くすると、逆電圧印加時にベース領域から半導体基板に少数キャリアの注入量が増えて、漏れ電流が大きくなってしまう。
【００２０】
半導体基板の裏面側に第二導電型コレクタ領域を備えるものはＩＧＢＴであり、それを欠くものはＭＯＳＦＥＴである。本発明はエミッタ部分に関するものであり、コレクタ構造は任意である。上記のようなＭＩＳ半導体装置の製造方法としては、第一導電型半導体基板上に連結半導体部と薄膜半導体層とをエピタキシャル成長により形成するものとする。
【００２１】
エピタキシャル成長により、結晶性の良い連結半導体部と薄膜半導体層とが形成される。
エミッタ電極上に薄膜半導体層が形成されたＭＩＳ半導体装置の場合も同様である。
或いは、第一導電型半導体基板上にマスクを形成する工程と、等方性エッチングをおこなう工程と、酸化膜を形成する工程と、エッチングをおこなった凹部にポリシリコンを充填する工程と、ポリシリコン上に酸化膜を形成する工程と、エッチングされない第一導電型半導体基板の表面上に薄膜半導体層をエピタキシャル成長により形成すれば、半導体基板の連結半導体部の上に結晶性の良い薄膜半導体層が形成される。
【００２２】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して説明する。
［実施例１］
図１は、この発明の第１の実施形態に係るＩＧＢＴの単位構造であるユニットセルの断面図である。
【００２３】
高抵抗のｎ^-半導体基板 1上に例えば酸化膜の絶縁膜 2を介してポリシリコンからなるゲート電極 3が形成されている。ゲート電極 3の側面および上面はそれぞれ例えば酸化膜の絶縁膜4 、5 により覆われている。ｎ^-半導体基板 1の表面からゲート電極 3の側方の連結半導体部12を経てゲート電極 3の上まで薄膜半導体層11が形成されており、その薄膜半導体層11の連結半導体部12から遠い端部にｐベース領域6 、ｎ⁺エミッタ領域7 が形成されている。10はｐベース領域6 、ｎ⁺エミッタ領域7 に共通に接触して設けられたエミッタ電極である。ｎ^-半導体基板 1の裏面側には、ｐコレクタ領域8 が形成され、コレクタ電極9 が設けられている。このＩＧＢＴでは、絶縁膜５がゲート絶縁膜である。
【００２４】
図２（ａ）〜（ｄ）および図３（ａ）〜（ｄ）は第１の実施形態に係るＩＧＢＴの主要な製造工程ごとに示した工程順の断面図である。なお、以下の説明では、ｎチャネル型のＩＧＢＴを例示する。
以下、第一の実施形態に係るＩＧＢＴの製造方法を図に従って説明する。まず、高抵抗のｎ^-半導体基板 1を準備し、熱酸化またはＣＶＤ法によってこのｎ^-半導体基板1の表面を覆う絶縁膜 2を、形成する。次いで、絶縁膜 2の上にゲート電極 3となるポリシリコン層を形成する［図２（ａ）］。
【００２５】
次に、図示しないマスクによって絶縁膜 2とゲート電極 3をストライプ状にパターニングした［同図（ｂ）］後、開口部に絶縁膜 4を熱酸化またはＣＶＤによって形成する［同図（ｃ）］。
次に、表面を平滑化するためポリシングをおこない、ゲート電極3と絶縁膜4との高さを等しくする［同図（ｄ）］。
【００２６】
次に、該ゲート電極3と絶縁膜4の上に絶縁膜5を形成した［図３（ａ）］後、図示しないマスクにより絶縁膜4の中央部をストライプ状に窓開けする［同図（ｂ）］。
次に、ＭＢＥまたはＣＶＤまたはＬＰＥによりｎ^-半導体基板 1の露出部からエピタキシャル成長をおこない、ｎ^-型の連結半導体部12を経て、薄膜半導体層11が横方向に伸びるような形状を形成する。
【００２７】
エピタキシャル成長にＭＢＥを使う場合は、指向性の揃った分子線の直進性を使って、特定の面だけに大量の分子を供給し、他の面には供給しないことによって、分子の供給を受けた面だけを選択的に成長させる。
図４（ａ）〜（ｃ）はこの成長過程を説明する基板表面の斜視断面図である。ゲート電極3を絶縁膜2 、4、5 で覆った状態［図４（ａ）］から、ＭＢＥを開始し、連結半導体部12が絶縁膜5 の上面の高さに達するまでは、分子線x3を基板に対して垂直に照射する［図４（ｂ）］。
【００２８】
連結半導体部12が絶縁膜5 の上面の高さに到達したら、分子線x4を水平面から仰角１０度以下の低い角度で入射させ、薄膜半導体層11の側面が伸びるようにする［図４（ｃ）］。
このとき、薄膜半導体層11において、側面への単位面積当たりの分子線供給量は、上面への供給量に比べて５倍以上に多くなる。その結果、薄膜半導体層11が横方向に伸びる速度は、上方向に伸びる速度の５倍以上となる。
【００２９】
図４（ｃ）では、薄膜半導体層11は図の右方向にだけ伸びることになるが、左右対称に伸びることが望ましいので、成長中に基板の向きを変えて、左側が伸びるように分子線x4が供給されるようにすると良い。成長中に絶えず基板を回転させて、これを達成しても良い。また、分子線ソースを基板の両側に配置し、分子線x4と、左右対称な向きをもつ分子線とを同時に２方向から供給しても良い。
【００３０】
材料としてシリコンを場合は、ＭＢＥの成長条件は次のように選ぶ。
エピタキシャル成長は、１０^-7から１０^-2Paの超高真空チャンバー内でおこなう。分子線の供給源としては以下に挙げるものがある。固体シリコンを電子銃で蒸発させる方法、クヌードセンセルにより、固体シリコンを加熱し、昇華蒸発させる方法、ガスソースで供給する方法などである。ガスソースには、モノシラン（ＳｉＨ₄）、モノクロロシラン（ＳｉＨ₃Ｃｌ）、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）、トリクロロシラン（ＳｉＨＣｌ₃）、テトラクロロシラン（ＳｉＣｌ₄）、ジシラン（Ｓｉ₂Ｈ₆）などがある。
【００３１】
基板温度は３００℃から１０００℃、成長速度は０．１μm /hから１００μm /h程度とする。ただし、エピタキシャル成長の反応過程が供給律速となる領域が望ましいので、基板温度は７００℃から１０００℃の範囲とするのがより望ましい。一方、絶縁膜5 の表面にポリシリコンが析出する可能性があり、これは、エピタキシャル成長による薄膜半導体層11の形状や結晶品質、デバイス特性に悪影響を及ぼすので、避ける方が良い。このような観点からは、成長速度が遅い方がポリシリコンの析出を抑えられるので望ましい。しかし、極端に遅い成長速度は、量産性を損なう結果になるので、そのことも加味すると、成長速度は１μm /hから２μm /h程度とするのがよいと考えられる。
【００３２】
仮に絶縁膜5 上に微小なポリシリコンの核ができたとしても、ポリシリコンが巨大化する前に、ガスのエッチング作用を利用してこれを除去することができる。強いエッチング作用を有するのは、ＳｉＨ₃Ｃｌ、ＳｉＨ₂Ｃｌ₂、ＳｉＨＣｌ₃、ＳｉＣｌ₄等のハロゲン元素を含むガスである。また、ＳｉＨ₄やＳｉ₂Ｈ₆に微量の塩酸ガス（ＨＣｌ）を加えて供給しても、ＨＣｌのエッチング作用により、ポリシリコンの析出を抑えることができる。
【００３３】
ＭＢＥ成長による薄膜半導体層11の形状制御において、上に述べたように面毎の分子の供給速度差による効果に加え、補助的に異方性成長を利用することができる。これは同じ成長環境の下で面方位によって成長速度が異なることを利用するものである。ここでは薄膜半導体層11の表面に平坦化し易く、安定で成長速度の遅い面方位を選び、側面に荒れやすく不安定で原子のとりこみが盛んで成長速度の速い面方位を選ぶ。
【００３４】
エッチング作用を持つガスを用いて安定面を更に安定化することができる。すなわち、仮に微小な望ましくない方位の結晶核ができても、これをエッチングして取り去り、成長を防止することができる。ここでいうエッチング作用は、上記絶縁膜上でのエッチング作用と同じ原理であり、ハロゲン元素を含むガスが有効である。
【００３５】
エピタキシャル成長にＣＶＤまたはＬＰＥを使う場合は、主に異方性成長作用を利用する。その原理は、上記ＭＢＥの項で述べたものと同じである。
例えばシリコン基板を使う場合、表面を（111）面とし、ストライプ方向を＜112＞方向とし、薄膜の側面に（110）面を露出させるのが有利である。その理由はシリコンの（111）面は平坦化して安定となる性質があり、成長に必要な核を作りにくい。これに対し、（110）面は荒れやすく原子を吸収しやすいので、（110）面の方が（111）面よりも成長速度が速くなる。従って、横方向に長いエピタキシャル薄膜を形成するには上面を（111）面とし、ストライプ方向を＜112＞方向とし、その結果側面が（110 ）面となるようにするとよい。
【００３６】
同じ理由により、ガリウムひ素基板を使う場合は上面を（100）面とし、側面に（100）面および（111）面が現れない方位を選ぶとよい。
シリコンのＣＶＤ成長条件は、基板温度１０００℃から１４２３℃の範囲でＳｉＨ₄、ＳｉＨ₃Ｃｌ、ＳｉＨ₂Ｃｌ₂、ＳｉＨＣｌ₃、ＳｉＣｌ₄、Ｓｉ₂ Ｈ₆などのガスを供給し０．１μm /hから１００μm /hの範囲の成長速度とするのがよい。なかでもポリシリコンを析出させないで、しかも量産性を確保する観点から、１μm /hから１０μm /hの範囲が良いと思われる。
【００３７】
シリコンのＬＰＥ成長条件は、６００℃から１０００℃の範囲のＳｎやＩｎなどの金属の融液にＳｉを飽和状態になるまで溶かし込み、同じ温度の基板に接触させ徐々に降温し、０．１μm /hから１００μm /hの範囲の成長速度とするのがよい。
エピタキシャル成長時に薄膜半導体層11に不純物をドープする場合は、次のようにおこなう。
【００３８】
ＭＢＥおよびＣＶＤにおいて、ドナー不純物をドープするには、成長中にアルシン（ＡｓＨ₃）またはフォスフィン（ＰＨ₃）ガスを同時に供給する。アクセプタ不純物をドープするには、成長中にジボラン（Ｂ₂Ｈ₆）ガスを同時に供給する。
ＬＰＥにおいて、ドナー不純物をドープするには、砒素（Ａｓ）または燐（Ｐ）を融液に溶かし込む。アクセプタ不純物をドープするには、ほう素（Ｂ）を融液に溶かし込む。
【００３９】
次に、イオン注入と熱拡散によってｐベース領域6とｎ⁺エミッタ領域7を形成する［図３（ｃ）］。ここで、ｐベース領域6のドーズ量は１０¹¹〜１０¹⁴/cm² とし、熱拡散した後の不純物濃度を１０¹⁵〜１０¹⁸/cm³とするのが望ましい。また、ｎ⁺エミッタ領域7のドーズ量は１０¹³/cm²以上とし、熱拡散した後の不純物濃度を１０¹⁷/cm³以上とするのが望ましい。
【００４０】
次に、ｎ^-半導体基板 1の裏面に、イオン注入と熱拡散によりｐ⁺コレクタ領域8を形成し、最後にコレクタ電極9とエミッタ電極10を形成して、ｎチャネル型ＩＧＢＴ13が完成する［同図（ｄ）］。
耐圧が６００V 級のＩＧＢＴ13の典型的な寸法の範囲を図５を使って説明する．まず、連結半導体部12の幅Wは１０μm以下とするのが望ましい。Wが1μm以下となっても、電流の大半は絶縁膜5 付近に形成される蓄積層を流れるのでオン抵抗は増加しない。薄膜半導体層11の厚さtは１０μm以下とするのが望ましく、この値が薄くなるほどWl、W2、W3の値を小さくすることができる。薄膜半導体層11の厚さtが１μmであれば、W1、W2、W3はそれぞれ、２μm、２μm、１μm以下とすることができる。ユニットセルの幅としては２０μm以下と、従来の半分以下に縮小できることになる。
【００４１】
薄膜半導体層11の厚さtを０．１μm とすると、W1、W2、W3もそれぞれ、０．２μm、０．２μm、０．２μmとすることができる。このとき、セル幅を決定する要因は、デザインルールか、または連結半導体部12の幅W となり、より一層セルを高密度化できる。
絶縁膜の厚さtg1、tg2、tg3はそれぞれ、０．１μm、１μm、１μm以下とするのが望ましい。しかし、tg2とtg3を薄くし過ぎると、ゲート電極3 の角に起因する電界集中によってアバランシェ降伏が起こりやすくなる。ゲート電極3 の厚さtpは１０μm以下とするのが望ましいが、ゲート抵抗が巨大にならないよう０．０１μm以上とするとよい。
【００４２】
６００V 耐圧品ではｎ^-半導体基板１の厚さtsは、約１００μm程度、ｐコレクタ層8 の厚さは０．１μm以上で、最大３００μm程度である。
このＩＧＢＴは、ｎ⁺エミッタ領域7 とｐベース領域6とが薄膜半導体層11であり、ｎ⁺エミッタ領域7 がｐベース領域6に隣接して形成されているため、微細加工技術を適用しやすく、セル幅を細かくすることができる。例えばオン電圧とターンオフ損失との相関曲線が従来より約３０% 改善された。
【００４３】
連結半導体部12では、電流の大半は絶縁膜4 付近に形成される蓄積層を流れるので、連結半導体部12の細さのためにオン抵抗が増加することはない。
さらに、このＩＧＢＴはオン動作時に、薄膜半導体層11のｐベース領域6を流れる正孔電流がｎ⁺エミッタ領域7との境界から遠い領域を通るため、寄生サイリスタがラッチアップしにくい特徴がある。ラッチアップ耐量は従来品の１０倍以上になるというシミュレーションが、実際の素子でほぼ確認された。
【００４４】
さらにこのＩＧＢＴは、寄生サイリスタがラッチアップしにくいので、ｐベース領域6 の不純物濃度を１０¹⁵〜１０¹⁸個／cm³まで下げることができる。その結果、逆電圧印加時にｐベース領域6からｎ^-ドリフト層1 への正孔の注入量が減り、漏れ電流を低減できる特徴がある。ｐベース領域6 の不純物濃度を１０¹⁵個／cm³とすれば、漏れ電流は従来の約１／１００に低減できる。従って、このＩＧＢＴ13はリーク電流の少ない双方向デバイスとして使用できる。
【００４５】
なお、本発明はエミッタ構造にかかわるもので、コレクタ構造は任意である。従って、ＩＧＢＴ以外にＭＯＳＦＥＴ等にも適用される。
［実施例２］
図６は、本発明の第二の実施形態に係るＩＧＢＴの断面図である。なお、図１と対応する部分には同一符号を付してあり、詳細な説明は省略している。
【００４６】
図１の実施例１と異なる点は、薄膜半導体層11の上に絶縁膜13およびフイールドプレート電極14が形成されている点である。
順電圧印加時にこのフィールドプレート電極14に正の電圧を印加すると、連結半導体部12の電位が持ち上がり、ゲート電極3 の角に起因する電界集中を緩和できる。これにより、アバランシェ降伏が起こりにくくなり順耐圧を向上できる利点がある。耐圧が６００V 級のＩＧＢＴの場合、約５% の耐圧向上が見られた。
【００４７】
［実施例３］
図７は、本発明の第三の実施形態に係るＩＧＢＴの断面図である。図１と対応する部分には同一符号を付してあり、詳細な説明は省略している。
本実施形態が第１の実施形態のＩＧＢＴと異なる点は、ゲート電極3 をｐベース領域6の上部に、エミッタ電極をｐベース領域6およびｎ⁺エミッタ領域7の下部に配置したことである。
【００４８】
本実施形態では第１の実施形態と比較してゲート電極3 の形成が容易となる利点がある。また本実施形態の製造方法で第1の実施形態と異なる点を以下に挙げる。
ｎ^-半導体基板1の表面に絶縁膜2を形成した後、フォトエッチング工程を利用して絶縁膜2をパターニングし、それをマスクとしてｎ^-半導体基板1に軽いエッチングをほどこし、その結果できるくぼみにエミッタ電極10を形成する。次いで絶縁膜2にエピタキシャル成長をおこなうための窓開けをし、第１の実施形態のＩＧＢＴと同様に横方向に伸びるエピタキシャル成長をおこない、薄膜半導体層11を形成する。ここで、窓開けの幅Wは第１の実施形態と異なり、１０μm 以上と広くてもよい。次いで、ｐベース領域6とｎ⁺エミッタ領域7を形成し、その上面に絶縁膜5 とゲート電極3を形成する。これ以外の工程は第１の実施形態と同様である。絶縁膜5 はゲート絶縁膜となる。
【００４９】
エミッタ電極10の形成後にエピタキシャル成長をおこなうため、エミッタ電極10としては、多結晶シリコンか、タングステン等の高融点金属を用いることが必要である。
［実施例４］
図８は本発明の第四の実施形態に係るＩＧＢＴの断面図である。
【００５０】
第１の実施形態において、このようにゲート電極3と絶縁膜2 、4 、5 の形状が丸みを帯びるようにすると、電界集中が緩和されアバランシェ降伏が起こりにくくなり耐圧が向上する。耐圧が６００V 級のＩＧＢＴの場合、約１０% の耐圧向上が見られた。図９（ａ）〜（ｄ）は第三の実施形態に係るゲート電極3と絶縁膜2 、4 、5 の形状に丸みを帯びさせる製造工程を示した工程順の断面図である。
【００５１】
ｎ^-半導体基板1上に例えばフォトレジスト等のマスクとなる材料をパターニングし、硝酸、ふっ酸、酢酸系のエッチング液で等方性エッチングをほどこす［図９（ａ）］。
マスク材を除去した後、表面を熱酸化し次いでゲート電極3 となるポリシリコン層を形成する［同図（ｂ）］。
【００５２】
次いでポリシリコン層をポリシングして平坦化し、酸化膜5 を形成する［同図（ｃ）］。
この酸化膜5 に窓開けする［同図（ｃ）］。
これ以後の工程は第１の実施形態と同様にエピタキシャル成長により薄膜半導体層を堆積し、以後のプロセスを続ける。
【００５３】
他の第２、第３の実施形態においても、このようにゲート電極3と絶縁膜2 、4、5 の形状が丸みを帯びるようにすると、電界集中が緩和されアバランシェ降伏が起こりにくくなり耐圧が向上する。これまでの例で薄膜半導体層をＭＢＥで成長する場合( 異方性成長を利用しない場合) は、面方位に制限がないので、薄膜半導体層のパターンについて極めて自由度が高い。図１０はＭＢＥで円形の薄膜半導体層11a を成長した例の斜視断面図である。このようなパターン形状とすることもできる。
【００５４】
ＣＶＤ、ＬＰＥによる場合は、面方位が重要になるので、適当な方位を選んだストライプ形状とするのが好ましい。
［参考例１］
図１１は、本発明の参考例１に係るＩＧＢＴの断面図である。なお、図１と対応する部分には同一符号を付してあり、詳細な説明は省略している。
【００５５】
以下、参考例１に係るＩＧＢＴを、その製造方法に従って説明する。
ｎ^-半導体基板1の表面層にｐベース領域6を形成し、さらその表面層にｎ⁺エミッタ領域7が形成されている。表面からｐベース領域6を貫通しｎ^-半導体基板1に達する第一トレンチ16が形成され、その第一トレンチ内16に絶縁膜5を介してポリシリコンからなるゲート電極3が充填されている。第一トレンチ16に近接して、表面からｎ⁺エミッタ領域7を貫通しｐベース領域6 に達する第二トレンチ17が形成され、その第二トレンチ17内にエミッタ電極10が充填されている。ｎ^-半導体基板 1の裏面側には、ｐコレクタ領域8 が形成され、コレクタ電極9 が設けられている。
【００５６】
絶縁膜2とエミッタ電極との間隔tが少なくとも１０μm 以下で、１μm 程度とするのが望ましい。
本参考例１が第一の実施形態と異なる点は、エミッタ電極10をトレンチ内に埋め込んだことである。ゲート電極3 だけでなくエミッタ電極10も第一トレンチ14に近接して半導体装置基板を掘り下げた第二トレンチ17内に埋めることにより、エミッタ部のｐベース領域6を薄層化している。その結果、第一の実施形態と同様にユニットセルの微細化が可能になり、オン電圧が低減されまたラッチアップ耐量が増大する。
【００５７】
以上説明した半導体装置において、耐圧構造としては従来用いられている技術を用いることができる。図１２、１３、１４に耐圧構造を加えた例を示した。ソース電極は省略している。
図１２は、薄膜半導体層11が形成された活性部の周囲に、ガードリングx5を形成したものの斜視断面図である。図１３は、活性部の周囲にフィールドプレートx6を形成した例であり、周囲の絶縁膜中に導電性材料をストライプ状に形成したものである。ゲート電極の形成と同時に形成することができる。図１４は、活性部の周囲に抵抗性フィールドプレートとして、抵抗性窒化膜x7を形成したものである。これらはいずれも活性部の周囲の電界を緩和して高耐圧化を図っている。
【００５８】
【発明の効果】
以上説明したように本発明によれば、ＭＩＳ半導体装置のエミッタ部を薄膜構造とすることによって微細加工を適用しやすくなるので、セル幅を細くし、オン電圧を下げることができて、オン電圧とターンオフ損失のトレードオフの改善が可能になる。
【００５９】
【００６０】
本発明は、薄膜半導体層を利用することにより、従来の半導体基板に作りこんだＭＩＳ半導体装置より画期的な性能向上が図れることを示した重要な発明である。
【図面の簡単な説明】
【図１】本発明実施例１のＩＧＢＴの断面図
【図２】（ａ）〜（ｄ）は実施例１のＩＧＢＴの主な製造工程ごとの断面図
【図３】（ａ）〜（ｄ）は図２（ｄ）に続く実施例１のＩＧＢＴの主な製造工程ごとの断面図
【図４】（ａ）〜（ｃ）はＭＢＥによる成長過程を説明する斜視断面図
【図５】本発明実施例１のＩＧＢＴの各部寸法の説明図
【図６】本発明実施例２のＩＧＢＴの断面図
【図７】本発明実施例３のＩＧＢＴの断面図
【図８】本発明実施例４のＩＧＢＴの断面図
【図９】（ａ）〜（ｄ）は実施例４のＩＧＢＴの主な製造工程ごとの断面図
【図１０】ＭＢＥによるパターンの例の斜視断面図
【図１１】本発明参考例１のＩＧＢＴの断面図
【図１２】耐圧構造を加えた斜視断面図その１
【図１３】耐圧構造を加えた斜視断面図その２
【図１４】耐圧構造を加えた斜視断面図その３
【図１５】従来のプレーナゲートＩＧＢＴの断面図
【図１６】従来のトレンチゲートＩＧＢＴの断面図
【符号の説明】
1、21、31・・・ｎ^-半導体基板
2、22、32・・・絶縁膜
3、23、33・・・ゲート電極
4、24・・・絶縁膜
5、25、35・・・ゲート絶縁膜
6、26、36・・・ｐベース領域
7、27、37・・・ｎ⁺エミッタ領域
8、28、38・・・ｐ⁺コレクタ層
9、29、39・・・コレクタ電極
10、30、40・・・エミッタ電極
11、11a ・・・薄膜半導体層
12 ・・・連結半導体部
13・・・ＩＧＢＴ
14・・・絶縁膜
15・・・フィールドプレート
16・・・第一トレンチ
17・・・第二トレンチ
26a 、36a ・・ｐ⁺コンタクト領域
46・・・トレンチ
x3、x4・・・分子線
x5・・・ガードリング
x6・・・フィールドプレート
x7・・・抵抗性フィールドプレート

Claims

第一導電型半導体基板上に絶縁膜を介して形成されたゲート電極と、ゲート電極の側面および上面を覆う絶縁膜と、ゲート電極上の絶縁膜上に形成された第一導電型薄膜半導体層と、ゲート電極の側面の絶縁膜を伝って半導体基板と第一導電型薄膜半導体層とを接続する連結半導体部と、ゲート電極上方の薄膜半導体層の一部にゲート電極の側面の絶縁膜面から所定距離隔て薄膜半導体層を横断して形成された第二導電型ベース領域と、薄膜半導体層の連結半導体部から遠い側の端部に形成された第一導電型エミッタ領域と、第一導電型エミッタ領域と第二導電型ベース領域とに共に接触して設けられたエミッタ電極と、半導体基板の裏面側に形成されたコレクタ電極とを備え、絶縁膜を介してのゲート電極とエミッタ電極がエミッタ領域とベース領域とに共に接触する部分が対峙していることを特徴とするＭＩＳ半導体装置。
連結半導体部が半導体基板の一部であることを特徴とする請求項１に記載のＭＩＳ半導体装置。
連結半導体部が半導体薄膜層からなることを特徴とする請求項１に記載のＭＩＳ半導体装置。
薄膜半導体層の連結半導体部に近い表面上に絶縁膜を介して第四の電極を備えることを特徴とする請求項２または３に記載のＭＩＳ半導体装置。
ゲート電極の角が丸められていることを特徴とする請求項２ないし４のいずれかに記載のＭＩＳ半導体装置。
第一導電型半導体基板上に絶縁膜を介して形成されたエミッタ電極と、向き合ったエミッタ電極の側面を覆う絶縁膜と、エミッタ電極上に形成された第一導電型薄膜半導体層と、エミッタ電極の側面の絶縁膜を伝って半導体基板と第一導電型薄膜半導体層とを接続する連結半導体部と、半導体基板表面からエミッタ電極上の薄膜半導体層の一部にエミッタ電極の側面の絶縁膜面から所定距離隔て薄膜半導体層を横断して形成された第二導電型ベース領域と、薄膜半導体層の連結半導体部から遠い側の端部に形成された第一導電型エミッタ領域と、第二導電型ベース領域上に絶縁膜を介して設けられたゲート電極と、半導体基板の裏面側に形成されたコレクタ電極とを備え、絶縁膜を介してのゲート電極とエミッタ電極がエミッタ領域とベース領域とに共に接触する部分が対峙していることを特徴とするＭＩＳ半導体装置。
連結半導体部が半導体基板の一部であることを特徴とする請求項６に記載のＭＩＳ半導体装置。
連結半導体部が半導体薄膜層からなることを特徴とする請求項６に記載のＭＩＳ半導体装置。
エミッタ電極の角が丸められていることを特徴とする請求項７または８に記載の半導体装置。
連結半導体部の幅Wが１０μm以下であることを特徴とする請求項１ないし９のいずれかに記載のＭＩＳ半導体装置。
薄膜半導体層の厚さtが１０μm 以下であることを特徴とする請求項１ないし１０のいずれかに記載のＭＩＳ半導体装置。
第一電導型半導体基板がシリコン基板であり、表面が（111）面であることを特徴とする請求項１ないし１１のいずれかに記載の半導体装置。
薄膜半導体層の側面が（110）面であることを特徴とする請求項１２に記載の半導体装置。
第一電導型半導体基板がガリウムひ素であり、表面が（100）面であることを特徴とする請求項１ないし１１のいずれかに記載の半導体装置。
第二導電型ベース領域の不純物濃度が１０¹⁵〜１０¹⁸個／cm³の範囲内にあることを特徴とする請求項１ないし１４のいずれかに記載のＭＩＳ半導体装置。
半導体基板の裏面側に第二導電型コレクタ領域を備えることを特徴とする請求項１ないし１５のいずれかに記載のＭＩＳ半導体装置。
第一導電型半導体基板上に絶縁膜を介して形成されたゲート電極と、ゲート電極の側面および上面を覆う絶縁膜と、ゲート電極上の絶縁膜上に形成された第一導電型薄膜半導体層と、ゲート電極の側面の絶縁膜を伝って半導体基板と第一導電型薄膜半導体層とを接続する連結半導体部と、ゲート電極上方の薄膜半導体層の一部にゲート電極の側面の絶縁膜面から所定距離隔て薄膜半導体層を横断して形成された第二導電型ベース領域と、薄膜半導体層の連結半導体部から遠い側の端部に形成された第一導電型エミッタ領域と、第一導電型エミッタ領域と第二導電型ベース領域とに共に接触して設けられたエミッタ電極と、半導体基板の裏面側に形成されたコレクタ電極とを備え、絶縁膜を介してのゲート電極とエミッタ電極がエミッタ領域とベース領域とに共に接触する部分が対峙しているＭＩＳ半導体装置の製造方法において、ゲート電極と絶縁膜の形成された第一導電型半導体基板上に連結半導体部と薄膜半導体層とをエピタキシャル成長により形成することを特徴とするＭＩＳ半導体装置の製造方法。
第一導電型半導体基板上に絶縁膜を介して形成されたエミッタ電極と、エミッタ電極の側面を覆う絶縁膜と、エミッタ電極上に形成された第一導電型薄膜半導体層と、エミッタ電極の側面の絶縁膜を伝って半導体基板と第一導電型薄膜半導体層とを接続する連結半導体部と、エミッタ電極上の薄膜半導体層の一部にエミッタ電極の側面の絶縁膜面から所定距離隔て薄膜半導体層を横断して形成された第二導電型ベース領域と、薄膜半導体層の連結半導体部から遠い側の端部に形成された第一導電型エミッタ領域と、第二導電型ベース領域上に絶縁膜を介して設けられたゲート電極と、半導体基板の裏面側に形成されたコレクタ電極とを備え、絶縁膜を介してのゲート電極とエミッタ電極がエミッタ領域とベース領域とに共に接触する部分が対峙しているＭＩＳ半導体装置の製造方法において、エミッタ電極と絶縁膜の形成された第一導電型半導体基板上に連結半導体部と薄膜半導体層とをエピタキシャル成長により形成することを特徴とするＭＩＳ半導体装置の製造方法。
第一導電型半導体基板上に絶縁膜を介して形成されたエミッタ電極と、エミッタ電極の側面を覆う絶縁膜と、エミッタ電極上に形成された第一導電型薄膜半導体層と、エミッタ電極の側面の絶縁膜を伝って半導体基板と第一導電型薄膜半導体層とを接続する連結半導体部と、エミッタ電極上の薄膜半導体層の一部にエミッタ電極の側面の絶縁膜面から所定距離隔て薄膜半導体層を横断して形成された第二導電型ベース領域と、薄膜半導体層の連結半導体部から遠い側の端部に形成された第一導電型エミッタ領域と、第二導電型ベース領域上に絶縁膜を介して設けられたゲート電極と、半導体基板の裏面側に形成されたコレクタ電極とを備え、絶縁膜を介してのゲート電極とエミッタ電極がエミッタ領域とベース領域とに共に接触する部分が対峙しているＭＩＳ半導体装置の製造方法において、第一導電型半導体基板上にマスクを形成する工程と、等方性エッチングをおこなう工程と、酸化膜を形成する工程と、エッチングをおこなった凹部にポリシリコンを充填する工程と、ポリシリコン上に酸化膜を形成する工程と、エッチングされない第一導電型半導体基板の表面上に薄膜半導体層をエピタキシャル成長により形成する工程とを有することを特徴とするＭＩＳ半導体装置の製造方法。