JP6510920B2 - ドライバ回路及びそれを備えたデジタルアンプ - Google Patents

Description

本発明は、ドライバ回路及びそれを備えたデジタルアンプに関する。

ドライバ回路は、モータ駆動回路、ＤＣ／ＤＣコンバータ等に用いられる。ドライバ回路の出力段は、例えば、ＰＭＯＳＦＥＴ（Ｐチャネル金属酸化物半導体電界効果トランジスタ）及びＮＭＯＳＦＥＴ（Ｎチャネル金属酸化物半導体電界効果トランジスタ）からなるＣＭＯＳＦＥＴ（相補型金属酸化物半導体電界効果トランジスタ）で構成される。ドライバ回路において、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴが同時にオンすると貫通電流が流れる。ＰＭＯＳＦＥＴのゲート信号の入力タイミングとＮＭＯＳＦＥＴのゲート信号の入力タイミングとをずらすことにより貫通電流の発生を防止することができる。

特許文献１には、貫通電流を防止するために遅延回路部、プリドライバ及び最終段ドライバから構成されるドライバ回路が開示されている。

特許文献２には、遅延させたパルス信号を出力ＰＭＯＳトランジスタ又は出力ＮＭＯＳトランジスタに入力することにより貫通電流を防止する回路が開示されている。

特許文献３には、２つのＣＭＯＳトランジスタを用いることにより出力ドライバ回路を出力波形が遷移している間は小さなスルーレートで駆動させ、出力波形が遷移した後は大きなスルーレートで駆動させる回路が開示されている。

特開平５−３２７４４４号公報 特開２０１３−１５７６７０号公報 特開２００８−１７１３８号公報

特許文献１に記載されたドライバ回路においては、最終段ドライバは、第１のドライバ及び第２のドライバから構成される。最終段ドライバのうち第２のドライバにおいて、入力信号が変化した後に、第２のドライバのすべてのトランジスタが遅延回路部において設定された遅延時間の間オフ状態となり、第２のドライバのＰＭＯＳトランジスタ及び第２のドライバのＮＭＯＳトランジスタを通して貫通電流が流れない。しかしながら、第１のドライバがスイッチングするタイミングは、入力信号が変化した後であるが第２のドライバのすべてのトランジスタが遅延回路部において設定された遅延時間の間オフ状態となる前である。したがって、第２のトランジスタのＰＭＯＳトランジスタがオン状態となりかつ第１のトランジスタのＮＭＯＳトランジスタがオン状態となる時間が存在する。そのため、第２のトランジスタのＰＭＯＳトランジスタ及び第１のトランジスタのＮＭＯＳトランジスタを通して貫通電流が流れる。

また、特許文献２に記載されたドライバ回路においては、貫通電流を防止するために遅延させた信号を出力ＰＭＯＳトランジスタ又は出力ＮＭＯＳトランジスタに入力し、出力ＰＭＯＳトランジスタ及び出力ＮＭＯＳトランジスタの両方がオフ状態となる時間を設けている。その結果、出力信号が不確定である時間が存在する。

さらに、特許文献３に記載されたドライバ回路においては、出力信号のスルーレートを制御するため、２つのＣＭＯＳトランジスタの出力を接続した構成が採用されている。このドライバ回路では、一方のＰＭＯＳトランジスタがオンする時、他方のＰＭＯＳトランジスタがオンする時間を一方のＰＭＯＳトランジスタがオンする時間より所定の時間遅らせ、一方のＮＭＯＳトランジスタがオンする時、他方のＮＭＯＳトランジスタがオンする時間を一方のＮＭＯＳトランジスタがオンする時間より所定の時間遅らせている。これにより、出力ドライバ回路を出力波形が遷移している間は小さなスルーレートで駆動させ、出力波形の遷移完了後は大きなスルーレートで駆動させる。また、他方のＰＭＯＳトランジスタと他方のＮＭＯＳトランジスタが両方ともオフしている時間が存在するため、結果的に他方のＰＭＯＳトランジスタ及び他方のＮＭＯＳトランジスタを通して貫通電流が流れない。しかしながら、上記の特許文献３では、他方のＰＭＯＳトランジスタ及び一方のＮＭＯＳトランジスタを通して貫通電流が流れないことについては開示されていない。

本発明は、出力信号が不確定となる時間が短縮されつつ貫通電流が防止されるとともに消費電力が低減されるドライバ回路及びそれを備えたデジタルアンプを提供することを目的とする。

本発明に係るドライバ回路は、主出力回路部を有する。主出力回路部は、高電位端子と第１の出力端子との間に接続される第１のトランジスタと、低電位端子と第１の出力端子との間に接続される第２のトランジスタとを含む。第１のトランジスタがオフしかつ第２のトランジスタがオンすることにより第１の出力端子が第１の電位になる。第１のトランジスタがオンしかつ第２のトランジスタがオフすることにより第１の出力端子が第２の電位になる。第１及び第２のトランジスタがオフすることにより第１の出力端子が高インピーダンス状態になる。

また、本発明に係るドライバ回路は、補助出力回路部を有する。補助出力回路部は、高電位端子と第２の出力端子との間に接続される第３のトランジスタと、低電位端子と第２の出力端子との間に接続される第４のトランジスタとを含む。第３のトランジスタがオフしかつ第４のトランジスタがオンすることにより第２の出力端子が第１の電位になる。第３のトランジスタがオンしかつ第４のトランジスタがオフすることにより第２の出力端子が第２の電位になる。

さらに、本発明に係るドライバ回路は、制御回路部を有する。制御回路部は、第１の出力端子が第１の電位から高インピーダンス状態を経由して第２の電位に切り替わり第２の電位から高インピーダンス状態を経由して第１の電位に切り替わるように主出力回路部を制御する。第１の出力端子が第１の電位から高インピーダンス状態に切り替わって第１の時間の経過後かつ第１の出力端子が高インピーダンス状態から第２の電位に切り替わる第２の時間の到達前に第２の出力端子が第１の電位から第２の電位に切り替わるように補助出力回路部を制御する。第１の出力端子が第２の電位から高インピーダンス状態に切り替わって第３の時間の経過後かつ第１の出力端子が高インピーダンス状態から第１の電位に切り替わる第４の時間の到達前に第２の出力端子が第２の電位から第１の電位に切り替わるように補助出力回路部を制御する。第１の出力端子と第２の出力端子とは共通に接続される。第１の電位はローレベル又はハイレベルのうち一方のレベルであり、第２の電位はローレベル又はハイレベルのうち他方のレベルである。なお、第１の時間と第２の時間とは等しくてもよく異なっていてもよい。また、第３の時間と第４の時間とは等しくてもよく異なっていてもよい。

第１及び第２のトランジスタのオン抵抗は、第３及び第４のトランジスタのオン抵抗よりも小さい。

第１及び第２のトランジスタのゲート幅は、第３及び第４のトランジスタのゲート幅よりも大きい。

第１及び第２のトランジスタのゲート幅は、第３及び第４のトランジスタのゲート幅の１０倍以上である。

第１及び第２のトランジスタのゲート幅は、第３及び第４のトランジスタのゲート幅の１００倍以上である。

制御回路部は、入力信号に応答して第１、第２、第３の制御信号を生成する。第１の制御信号を第１のトランジスタの制御端子に与える。第２の制御信号を第２のトランジスタの制御端子に与える。第３の制御信号を第３及び第４のトランジスタの制御端子に与える。 第１の制御信号は、入力信号の第１の変化から第５の時間遅延して第２の電位から第１の電位に変化する。第２の制御信号は、入力信号の第１の変化から第６の時間遅延して第２の電位から第１の電位に変化する。第３の制御信号は、入力信号の第１の変化から第７の時間遅延して第２の電位から第１の電位に変化する。第１の制御信号は、入力信号の第２の変化から第８の時間遅延して第１の電位から第２の電位に変化する。第２の制御信号は、入力信号の第２の変化から第９の時間遅延して第１の電位から第２の電位に変化する。第３の制御信号は、入力信号の第２の変化から第１０の時間遅延して第１の電位から第２の電位に変化する。第５の時間は、第６の時間及び第７の時間よりも長い。第７の時間は、第６の時間よりも長い。第９の時間は、第８の時間及び第１０の時間よりも長い。第１０の時間は、第８の時間よりも長い。第１のトランジスタは、第１の制御信号が第２の電位のときにオフし、第１の制御信号が第１の電位のときにオンする。第２のトランジスタは、第２の制御信号が第２の電位のときにオンし、第２の制御信号が第１の電位のときにオフする。第３のトランジスタは、第３の制御信号が第２の電位のときにオフし、第３の制御信号が第１の電位のときにオンする。第４のトランジスタは、第３の制御信号が第２の電位のときにオンする。第３の制御信号が第１の電位のときにオフする。

制御回路部は、入力信号に応答して第１の論理信号及び第２の論理信号を生成する入力信号変換部と、第１の論理信号に基づいて第１の制御信号を生成し、第２の論理信号に基づいて第２の制御信号を生成するプリドライバ回路部と、入力信号、第１の論理信号及び第２の論理信号に基づいて、第３の制御信号を生成する補助出力回路駆動切替部とを含む。第１の論理信号は、入力信号の第１の変化から第１１の時間遅延して、第３の電位から第４の電位に変化し、入力信号の第２の変化と共に第４の電位から第３の電位に変化する。第２の論理信号は、入力信号の第１の変化と共に第３の電位から第４の電位に変化し、入力信号の第２の変化から第１２の時間遅延して、第４の電位から第３の電位に変化する。第３の電位はローレベル又はハイレベルのうち一方のレベルであり、第４の電位はローレベル又はハイレベルのうち他方のレベルである。

補助出力回路駆動切替部は、入力信号を遅延させることにより切替信号を生成する第１の遅延回路と、切替信号に基づいて第１の制御信号を第３の制御信号として出力する状態と、第２の制御信号を第３の制御信号として出力する状態とに切り替えられるスイッチとを含む。

補助出力回路駆動切替部は、入力信号、第１の制御信号及び第２の制御信号に基づいて第３の制御信号を生成する複数の論理回路を含む。

プリドライバ回路部は、第１の論理信号を遅延することにより第１の制御信号を生成する複数の第１のインバータと、第２の論理信号を遅延させることにより第２の制御信号を生成する複数の第２のインバータとを含む。

複数の第１のインバータの各々は、第５及び第６のトランジスタを含む。複数の第２のインバータの各々は、第７及び第８のトランジスタを含む。複数のインバータの第５及び第６のトランジスタのゲート幅は、初段から最終段にかけて増加する。複数のインバータの第７及び第８のトランジスタのゲート幅は、初段から最終段にかけて増加する。

複数のインバータの第５及び第６のトランジスタのゲート幅は、例えば、初段から最終段にかけて２〜１０倍ずつ増加する。複数のインバータの第７及び第８のトランジスタのゲート幅は、例えば、初段から最終段にかけて２〜１０倍ずつ増加する。

入力信号変換部は、入力信号を遅延させることにより遅延信号を生成する第２の遅延回路と、入力信号及び遅延信号に基づいて、第１の論理信号を生成する第１の論理回路と、入力信号及び遅延信号に基づいて、第２の論理信号を生成する第２の論理回路とを含む。

また、本発明に係るデジタルアンプは、上記のドライバ回路を備える。

本発明によれば、出力信号が不確定となる時間が短縮されつつ貫通電流が防止されるとともに消費電力が低減されるドライバ回路及びそれを備えたデジタルアンプを提供することができる。

本発明の実施の形態に係るドライバ回路の回路図である。 本発明の実施の形態に係るドライバ回路におけるタイミング図である。 ドライバ回路に流れる貫通電流の回路経路を説明するための回路図である。 本発明の実施の形態に係るドライバ回路の遅延回路部の回路図である。 本発明の実施の形態に係るドライバ回路のプリドライバ回路部の回路図である。 本発明の実施の形態に係るドライバ回路の補助出力回路駆動切替部の一例を示す回路図である。 図６の補助出力回路駆動切替部におけるタイミング図である。 本発明の実施の形態に係るドライバ回路の補助出力回路駆動切替部の他の例を示す回路図である。 図８の補助出力回路駆動切替部におけるタイミング図である。 本発明の実施の形態に係るドライバ回路を用いたＥ級アンプの回路図である。

以下、本発明の実施の形態を図面を参照しながら説明する。

図１は、本発明の実施の形態に係るドライバ回路５００の回路図である。

図１において、ドライバ回路５００は、制御回路部１００、主出力回路部２００、補助出力回路部３００から構成される。

制御回路部１００は、入力信号変換部１１０、プリドライバ回路部１２０及び補助出力回路駆動切替部１３０から構成される。制御回路部１００は、主出力回路部２００及び補助出力回路部３００を制御するために用いられる。

入力信号変換部１１０は、遅延回路部１１１、論理積回路（以下、ＡＮＤ回路と呼ぶ。）１１２及び論理和回路（以下、ＯＲ回路と呼ぶ。）１１３から構成される。入力信号変換部１１０は、論理積信号（以下、ＡＮＤ信号と呼ぶ。）ＡＳ及び論理和信号（以下、ＯＲ信号と呼ぶ。）ＯＳを生成するために用いられる。なお、入力信号変換部１１０のＡＮＤ回路及びＯＲ回路は、ＡＮＤ回路及びＯＲ回路に限られず、否定論理積回路（ＮＡＮＤ回路）により構成されてもよい。

プリドライバ回路部１２０は、インバータ１２１〜１２６から構成される。プリドライバ回路部１２０は、入力信号変換部１１０の駆動能力を高めるために用いられる。

補助出力回路駆動切替部１３０は、補助出力回路部３００を駆動するために用いられる。

主出力回路部２００は、例えば、外部回路のパワートランジスタ（図示せず。）を駆動するために用いられる。パワートランジスタは例えばＤ級増幅器やＥ級増幅器等のいわゆるデジタルアンプを構成する。主出力回路部２００は、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２で構成される。

補助出力回路部３００は、ＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２で構成される。補助出力回路部３００は、出力端子４００の出力状態をローレベルＬ又はハイレベルＨに固定するために用いられる。出力状態をローレベルＬ又はハイレベルＨに固定することにより耐ノイズ性を向上させる。

主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２のゲート幅は、補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のゲート幅よりも大きい。ＰＭＯＳＦＥＴ２０１のゲート幅は、例えば、１０００μｍ〜１００００μｍである。ＮＭＯＳＦＥＴ２０２のゲート幅は、例えば、１０００μｍ〜１００００μｍである。ＰＭＯＳＦＥＴ３０１のゲート幅は、例えば、１０μｍ〜１００μｍである。ＮＭＯＳＦＥＴ３０２のゲート幅は、例えば、１０μｍ〜１００μｍである。すなわち、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２のゲート幅は、補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のゲート幅より１０〜１０００倍大きい。

次に、図１のドライバ回路５００の回路構成及び回路接続について説明する。

入力端子１には、遅延回路部１１１の入力端子、ＡＮＤ回路１１２の一方の入力端子、ＯＲ回路１１３の一方の入力端子、及び補助出力回路駆動切替部１３０の第１の入力端子１３０ａが接続される。遅延回路部１１１の出力端子は、ＡＮＤ回路１１２の他方の入力端子及びＯＲ回路１１３の他方の入力端子に接続される。ＡＮＤ回路１１２の出力端子はインバータ１２１の入力端子に接続される。インバータ１２１の出力端子はインバータ１２２の入力端子に接続される。インバータ１２２の出力端子はインバータ１２３の入力端子に接続される。インバータ１２３の出力端子は、補助出力回路駆動切替部１３０の第２の入力端子１３０ｂ、及び主出力回路部２００のＰＭＯＳＦＥＴ２０１のゲートＧに接続される。ＯＲ回路１１３の出力端子はインバータ１２４の入力端子に接続される。インバータ１２４の出力端子はインバータ１２５の入力端子に接続される。インバータ１２５の出力端子はインバータ１２６の入力端子に接続される。インバータ１２６の出力端子は、補助出力回路駆動切替部１３０の第３の入力端子１３０ｃ、及び主出力回路部２００のＮＭＯＳＦＥＴ２０２のゲートＧに接続される。ＰＭＯＳＦＥＴ２０１のソースＳは電源端子ＶＤＤに接続される。ＰＭＯＳＦＥＴ２０１のドレインＤは出力端子４００に接続される。ＮＭＯＳＦＥＴ２０２のソースＳはグランド端子ＧＮＤに接続される。ＮＭＯＳＦＥＴ２０２のドレインＤは出力端子４００に接続される。補助出力回路駆動切替部１３０の出力端子は、ＰＭＯＳＦＥＴ３０１のゲートＧ及びＮＭＯＳＦＥＴ３０２のゲートＧに接続される。ＰＭＯＳＦＥＴ３０１のソースＳは電源端子ＶＤＤに接続される。ＰＭＯＳＦＥＴ３０１のドレインＤは出力端子４００に接続される。ＮＭＯＳＦＥＴ３０２のソースＳはグランド端子ＧＮＤに接続される。ＮＭＯＳＦＥＴ３０２のドレインＤは出力端子４００に接続される。なお、電源端子ＶＤＤは、特許請求の範囲に記載の高電位端子に相当する。グランド端子ＧＮＤは、特許請求の範囲に記載の低電位端子に相当する。ここで、低電位端子とは、高電位端子に比べて低い電位に置かれる端子を指す。本発明の実施形態ではグランド(零電位)であるが、負の電位が供給されるようにしてもよく、また、高電位よりも低い正の電位が供給されるようにしてもよい。

次に、図１のドライバ回路５００の信号の流れについて説明する。

入力信号ＩＮは、制御回路部１００の遅延回路部１１１の入力端子、制御回路部１００のＡＮＤ回路１１２の一方の入力端子、制御回路部１００のＯＲ回路１１３の一方の入力端子、及び補助出力回路駆動切替部１３０の第一の入力端子１３０ａに入力される。入力信号ＩＮとしては、周波数が比較的高い、例えば、１３．５６ＭＨｚのクロック信号が用いられる。１３．５６ＭＨｚのクロック信号は、ＮＦＣ（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ；近距離無線通信）で用いられる。なお、入力信号ＩＮの周波数は、上記の数値に限定されない。入力信号ＩＮの周波数は、例えば、５００ｋＨｚ〜１０ＭＨｚでもよい。

遅延信号Ｄは、遅延回路部１１１により生成され、ＡＮＤ回路１１２の他方の入力端子及びＯＲ回路１１３の他方の入力端子に入力される。遅延信号Ｄは、入力信号ＩＮに対して、数ｎｓｅｃ遅延する。

ＡＮＤ信号ＡＳは、ＡＮＤ回路１１２により、入力信号ＩＮ及び遅延信号Ｄから生成され、プリドライバ回路部１２０のインバータ１２１の入力端子に入力される。なお、ＡＮＤ信号ＡＳは、特許請求の範囲に記載の第１の論理信号に相当する。

ＯＲ信号ＯＳは、ＯＲ回路１１３により、入力信号ＩＮ及び遅延信号Ｄから生成され、プリドライバ回路部１２０のインバータ１２４の入力端子に入力される。なお、ＯＲ信号ＯＳは、特許請求の範囲に記載の第２の論理信号に相当する。

ＰＭＯＳ信号ＰＴは、プリドライバ回路部１２０により、ＡＮＤ信号ＡＳから生成され、補助出力回路駆動切替部１３０の第２の入力端子１３０ｂ、及び主出力回路部２００のＰＭＯＳＦＥＴ２０１のゲートＧに入力される。ＰＭＯＳ信号ＰＴにより主出力回路部２００のＰＭＯＳＦＥＴ２０１が駆動される。なお、ＰＭＯＳ信号ＰＴは、特許請求の範囲に記載の第１の制御信号に相当する。

ＮＭＯＳ信号ＮＴは、プリドライバ回路部１２０により、ＯＲ信号ＯＳから生成され、補助出力回路駆動切替部１３０の第３の入力端子１３０ｃ、及び主出力回路部２００のＮＭＯＳＦＥＴ２０２のゲートＧに入力される。ＮＭＯＳ信号ＮＴにより主出力回路部２００のＮＭＯＳＦＥＴ２０２が駆動される。なお、ＮＭＯＳ信号ＮＴは、特許請求の範囲に記載の第２の制御信号に相当する。

補助出力回路信号ＭＳは、入力信号ＩＮ、ＰＭＯＳ信号ＰＴ及びＮＭＯＳ信号ＮＴから生成され、補助出力回路部３００のＰＭＯＳＦＥＴ３０１のゲートＧ及びＮＭＯＳＦＥＴ３０２のゲートＧに入力される。補助出力回路信号ＭＳにより補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２が駆動される。なお、補助出力回路信号ＭＳは、特許請求の範囲に記載の第３の制御信号に相当する。

出力信号ＯＵＴは、ＰＭＯＳ信号ＰＴ、ＮＭＯＳ信号ＮＴ及び補助出力回路信号ＭＳから生成され、出力端子４００に与えられる。出力端子４００には、例えば、パワートランジスタ（図示せず）が接続される。

次に、ドライバ回路５００の回路動作について図２を参照して説明する。図２は、図１の本発明の実施の形態に係るドライバ回路５００におけるタイミング図である。

時刻ｔ０において、入力信号ＩＮはローレベルＬである。遅延信号ＤはローレベルＬである。ＡＮＤ信号ＡＳはローレベルＬである。ＯＲ信号ＯＳはローレベルＬである。ＰＭＯＳ信号ＰＴはハイレベルＨである。ＮＭＯＳ信号ＮＴはハイレベルＨである。主出力回路部２００の出力状態はローレベルＬである。補助出力回路信号ＭＳはハイレベルＨである。補助出力回路部３００の出力状態はローレベルＬである。出力信号ＯＵＴはローレベルＬである。時刻ｔ０では、ＰＭＯＳＦＥＴ２０１及びＰＭＯＳＦＥＴ３０１はオフ状態であり、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２はオン状態である。以下、1つ前の時刻と同じ状態である信号については、説明を省略する。なお、ＡＮＤ信号ＡＳ及びＯＲ信号ＯＳがローレベルＬである状態は、特許請求の範囲に記載の第３の電位に相当する。ＡＮＤ信号ＡＳ及びＯＲ信号ＯＳがハイレベルＨである状態は、特許請求の範囲に記載の第４の電位に相当する。

時刻ｔ１において、入力信号ＩＮがローレベルＬからハイレベルＨに変化すると、ＯＲ信号ＯＳがローレベルＬからハイレベルＨに変化する。

時刻ｔ２において、時刻ｔ１からプリドライバ回路部１２０による遅延時間（ｔ２−ｔ１）が経過すると、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化する。ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化すると、ＮＭＯＳＦＥＴ２０２はオン状態からオフ状態に変化する。そのため、主出力回路部２００の出力状態がローレベルＬから不確定状態Ｈｉ−Ｚ（高インピーダンス状態）に変化する。なお、高インピーダンス状態はフローティング状態とも称される。時刻ｔ２において、ＰＭＯＳＦＥＴ２０１、ＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ２０２はオフ状態であり、ＮＭＯＳＦＥＴ３０２はオン状態である。

時刻ｔ３において、補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化する。補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化すると、ＰＭＯＳＦＥＴ３０１はオフ状態からオン状態になり、ＮＭＯＳＦＥＴ３０２はオン状態からオフ状態になる。ＰＭＯＳＦＥＴ３０１がオフ状態からオン状態になり、ＮＭＯＳＦＥＴ３０２がオン状態からオフ状態になると、補助出力回路部３００の出力状態がローレベルＬからハイレベルＨに変化する。補助出力回路部３００の出力状態がローレベルＬからハイレベルＨに変化すると、出力信号ＯＵＴがローレベルＬからハイレベルＨに変化する。時刻ｔ３において、ＰＭＯＳＦＥＴ２０１、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２はオフ状態であり、ＰＭＯＳＦＥＴ３０１はオン状態である。

時刻ｔ４において、時刻ｔ１から遅延回路部１１１による遅延時間（ｔ４−ｔ１）が経過すると、遅延信号ＤがローレベルＬからハイレベルＨに変化する。遅延信号ＤがローレベルＬからハイレベルＨに変化すると、ＡＮＤ信号ＡＳがローレベルＬからハイレベルＨに変化する。

時刻ｔ５において、時刻ｔ４からプリドライバ回路部１２０による遅延時間（ｔ５−ｔ４）が経過すると、ＰＭＯＳ信号ＰＴがハイレベルＨからローレベルＬに変化する。ＰＭＯＳ信号ＰＴがハイレベルＨからローレベルＬに変化すると、ＰＭＯＳＦＥＴ２０１はオフ状態からオン状態に変化する。そのため、主出力回路部２００の出力状態が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）からハイレベルＨに変化する。時刻ｔ５において、ＰＭＯＳＦＥＴ２０１及びＰＭＯＳＦＥＴ３０１はオン状態であり、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２はオフ状態である。

これらのように、時刻ｔ２からｔ５にかけて、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２の両方がオフ状態の間に、ＰＭＯＳＦＥＴ３０１がオフ状態からオン状態に切り替えられ、ＮＭＯＳＦＥＴ３０２がオン状態からオフ状態に切り替えられる。その後、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２がオフ状態の間に、ＰＭＯＳＦＥ２０１がオフ状態からオン状態に切り替えられる。そのため、ＰＭＯＳＦＥＴ２０１からＮＭＯＳＦＥＴ３０２への貫通電流及びＰＭＯＳＦＥＴ３０１からＮＭＯＳＦＥＴ２０２への貫通電流を防止することができる。

補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化するタイミングは、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）にある時刻ｔ２〜ｔ５の期間内の時刻ｔ３である。時刻ｔ３は、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化する時刻ｔ２の後である。時刻ｔ２〜ｔ３の期間はＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ２０２が共にオフ状態であるので、この期間でＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ２０２には貫通電流は流れない。言い換えれば、補助出力回路信号ＭＳは、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）である期間内において、ＮＭＯＳＦＥＴ２０２のオフ状態が確定した後にＰＭＯＳＦＥＴ３０１をオン状態にする。このような信号を用いた制御によって、ＰＭＯＳＦＥＴ３０１からＮＭＯＳＦＥＴ２０２に流れる貫通電流を防止することができる。

時刻ｔ６において、入力信号ＩＮがハイレベルＨからローレベルＬに変化すると、ＡＮＤ信号ＡＳがローレベルＬからハイレベルＨに変化する。

時刻ｔ７において、時刻ｔ６からプリドライバ回路部１２０による遅延時間（ｔ７−ｔ６）が経過すると、ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化する。ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化すると、ＰＭＯＳＦＥＴ２０１はオン状態からオフ状態に変化する。そのため、主出力回路部２００の出力状態がハイレベルＨから不確定状態Ｈｉ−Ｚ（高インピーダンス状態）に変化する。時刻ｔ７において、ＰＭＯＳＦＥＴ２０１、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２はオフ状態であり、ＰＭＯＳＦＥＴ３０１はオン状態である。

時刻ｔ８において、補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化する。補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化すると、ＰＭＯＳＦＥＴ３０１はオン状態からオフ状態に変化し、ＮＭＯＳＦＥＴ３０２はオフ状態からオン状態に変化する。ＰＭＯＳＦＥＴ３０１がオン状態からオフ状態に変化し、ＮＭＯＳＦＥＴ３０２がオフ状態からオン状態に変化すると、補助出力回路部３００の出力状態がハイレベルＨからローレベルＬに変化する。補助出力回路部３００の出力状態がハイレベルＨからローレベルＬに変化すると、出力信号ＯＵＴがローレベルＨからハイレベルＬに変化する。時刻ｔ８において、ＰＭＯＳＦＥＴ２０１、ＮＭＯＳＦＥＴ２０２及びＰＭＯＳＦＥＴ３０１はオフ状態であり、ＮＭＯＳＦＥＴ３０２はオン状態である。

時刻ｔ９において、時刻ｔ６から後遅延回路部１１１による遅延時間（ｔ９−ｔ６）が経過すると、遅延信号ＤがハイレベルＨからローレベルＬに変化する。遅延信号ＤがハイレベルＨからローレベルＬに変化すると、ＯＲ信号ＯＳがハイレベルＨからローレベルＬに変化する。

時刻ｔ１０において、時刻ｔ９からプリドライバ回路部１２０による遅延時間（ｔ１０−ｔ９）が経過すると、ＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化する。ＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化すると、ＮＭＯＳＦＥＴ２０２がオフ状態からオン状態に変化する。そのため、主出力回路部２００の出力状態が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）からローレベルＬに変化する。時刻ｔ９において、ＰＭＯＳＦＥＴ２０１及びＰＭＯＳＦＥＴ３０１はオフ状態であり、ＮＭＯＳＦＥＴ２０２及びＮＭＯＳＦＥＴ３０２はオン状態である。

これらのように、時刻ｔ６からｔ１０にかけて、ＮＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２がオフ状態の間に、ＰＭＯＳＦＥＴ２０１がオン状態からオフ状態に切り替えられる。その後、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２の両方がオフ状態の間に、ＰＭＯＳＦＥＴ３０１がオン状態からオフ状態に切り替られえ、ＮＭＯＳＦＥＴ３０２がオフ状態からオン状態に切り替えられる。その後、ＰＭＯＳＦＥＴ２０１及びＰＭＯＳＦＥＴ３０１がオフ状態の間にＮＭＯＳＦＥＴ２０２がオフ状態からオン状態に切り替えられる。そのため、ＰＭＯＳＦＥＴ２０１からＮＭＯＳＦＥＴ３０２への貫通電流及びＰＭＯＳＦＥＴ３０１からＮＭＯＳＦＥＴ２０２への貫通電流を防止することができる。

補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化するタイミングは、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）にある時刻ｔ７〜ｔ１０の期間内の時刻ｔ８である。時刻ｔ８は、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化する時刻ｔ７の後である。時刻ｔ７〜ｔ８の期間はＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ３０２が共にオフ状態であるので、この期間でＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ３０２には貫通電流は流れなくなる。言い換えれば、補助出力回路信号ＭＳは、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）である期間内において、ＰＭＯＳＦＥＴ２０１のオフ状態が確定した後にＮＭＯＳＦＥＴ３０２をオン状態にする。このような信号を用いた制御によって、ＰＭＯＳＦＥＴ２０１からＮＭＯＳＦＥＴ３０２に流れる貫通電流を防止することができる。

以上のように、本発明の実施の形態のドライバ回路５００においては、遅延回路部１１１により主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２が共にオフ状態である時間が設定され、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２がオフ状態である間に補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のオンオフ状態が切り替えられる。それにより、主出力回路部２００のＰＭＯＳＦＥＴ２０１から補助出力回路部３００のＮＭＯＳＦＥＴ３０２への貫通電流、及び補助出力回路部３００のＰＭＯＳＦＥＴ３０１から主出力回路部２００のＮＭＯＳＦＥＴ２０２への貫通電流を防止することができる。また、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２がオフ状態である間に補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のオンオフ状態が切り替えられるため、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２がオフ状態である間でも、ハイレベルＨ又はローレベルＬの出力信号ＯＵＴが出力端子４００に出力される。その結果、出力信号ＯＵＴの状態が不確定となる時間が低減される。

主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２のゲート幅は大きいため、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２のオン抵抗は小さい。そのため、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２が共にオフ状態である時間が設定されない場合、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２に大きな貫通電流が流れ、消費電力が大きくなる。そのため、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２を通る貫通電流が防止されると、消費電力が低減される。

図３は、ドライバ回路５００に流れる貫通電流の回路経路を説明するための回路図である。

主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２が共にオフ状態である時間が設定されない場合には、ＰＭＯＳＦＥＴ２０１、ＮＭＯＳＦＥＴ２０２、ＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２に貫通電流ｉ１〜ｉ４が流れる。貫通電流ｉ１は、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２に流れる。貫通電流ｉ２は、ＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ３０２に流れる。貫通電流ｉ３は、ＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ２０２に流れる。貫通電流ｉ４は、ＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２に流れる。

本発明の実施の形態のドライバ回路５００においては、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）である期間を設けることにより、貫通電流ｉ１の発生を防止する。また、主出力回路部２００が不確定状態Ｈｉ−Ｚ（高インピーダンス状態）である期間において、補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のオンオフ状態を切り替えるため、貫通電流ｉ２及び貫通電流ｉ３の発生が防止される。なお、本発明の実施形態では貫通電流ｉ４の発生の防止対策は施していないが、補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２には、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２よりもオン抵抗が大きなＭＯＳＦＥＴが用いられるため、大きな貫通電流は流れない。もちろん、貫通電流ｉ４が流れないようにするためにＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２が同時にオフする、いわゆるデッドタイムを設けるようにしてもよい。

図４は、本発明の実施の形態に係るドライバ回路５００の遅延回路部１１１の回路図である。プリドライバ回路部１２０の基本回路構成は図４に示した遅延回路部１１１とほぼ同じである。

遅延回路部１１１は、インバータ１１１−１〜１１１−ｎのインバータｎ個から構成される。これらのインバータには、たとえばＰＭＯＳＦＥＴとＮＭＯＳＦＥＴで構成したＣＭＯＳインバータを用いる。

インバータ１１１−１〜１１１−ｎはそれぞれ直列に接続される。インバータ１１１−１に入力される入力信号ＩＮは、インバータ１１１−１〜１１１−ｎにより遅延され、遅延信号Ｄが出力される。

遅延回路部１１１は、上記の構成に限定されず、入力信号ＩＮを遅延し、遅延信号Ｄを生成するのであれば、どのような回路構成でもよい。例えば、トランジスタ、抵抗、キャパシタを組み合せた積分回路を数段用いてもよい。

図５は、本発明の実施の形態に係るドライバ回路５００のプリドライバ回路部１２０の回路図である。

図５において、プリドライバ回路部１２０は、インバータ１２１（１２４）〜１２３（１２６）から構成される。インバータ１２１（１２４）は、ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）及びＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）から構成される。インバータ１２２（１２５）は、ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）及びＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）から構成される。インバータ１２３（１２６）は、ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）及びＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）から構成される。

ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のゲート幅はＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲート幅より小さい。ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲート幅は、ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のゲート幅より小さい。例えば、ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のゲート幅は、ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲート幅の１／１０倍であり、ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲート幅は、ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のゲート幅の１／１０倍である。より具体的には、例えば、ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）ゲート幅は１０μｍ、ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲート幅は１００μｍである。ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のゲート幅は１０００μｍである。なお、ゲート幅は上記の数値に限定されない。

ＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のゲート幅は、ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅より小さい。ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅は、ＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のゲート幅より小さい。例えば、ＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のゲート幅は、ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅の１／１０倍であり、ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅は、ＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のゲート幅の１／１０倍である。より具体的には、例えば、ＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）ゲート幅は５μｍ、ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅は５０μｍ、ＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のゲート幅は５００μｍである。なお、ゲート幅は上記の数値に限定されない。

プリドライバ１２０は、まず最終段のインバータ１２３（１２６）が主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２を十分に駆動できる大きさに設定される。次にインバータ１２２（１２５）が、インバータ１２３（１２６）を、インバータ１２１（１２４）がインバータ１２２（１２５）をそれぞれ十分に駆動できる大きさにそれぞれ設定される。このため初段のインバータ１２１（１２４）の大きさが一番小さく、最終段のインバータ１２３（１２６）の大きさが一番大きくなる。

次に、図５のプリドライバ回路部１２０の回路接続について説明する。

インバータ１２１（１２４）のＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のゲートＧ及びＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のゲートＧは、入力信号変換部１１０のＡＮＤ回路（ＯＲ回路）に接続される。ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のソースＳは電源端子ＶＤＤに接続される。ＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のソースＳはグランド端子ＧＮＤに接続される。ＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のドレインＤ及びＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のドレインＤは共通に接続され、インバータ１２２のＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のゲートＧ及びＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲートＧに接続される。ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のソースＳは電源端子ＶＤＤに接続される。ＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のソースＳはグランド端子ＧＮＤに接続される。ＰＭＯＳＦＥＴ１２２ａ（１２５ａ）のドレインＤ及びＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のドレインＤは共通に接続され、インバータ１２３（１２６）のＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のゲートＧ及びＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のゲートＧに接続される。ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のソースＳは電源端子ＶＤＤに接続される。ＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のソースＳはグランド端子ＧＮＤに接続される。ＰＭＯＳＦＥＴ１２３ａ（１２６ａ）のドレインＤ及びＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のドレインＤは共通に接続され、補助出力回路駆動切替部１３０の第２の入力端子１３０ｂ（第３の入力端子１３０ｃ）及び主出力回路部２００のＰＭＯＳＦＥＴ２０１（ＮＭＯＳＦＥＴ２０２）のゲートＧに接続される。

次に、図５のプリドライバ回路部１２０の信号の流れについて説明する。

ＡＮＤ信号ＡＳ（ＯＲ信号ＯＳ）は、インバータ１２１のＰＭＯＳＦＥＴ１２１ａ（１２４ａ）のゲートＧ及びＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のゲートＧに入力される。入力されたＡＮＤ信号ＡＳ（ＯＲ信号ＯＳ）は、インバータ１２１〜１２３（１２４〜１２６）により遅延され、ＰＭＯＳ信号ＰＴ（ＮＭＯＳ信号ＮＴ）として出力される。

インバータ１２３（１２６）のＰＭＯＳＦＥＴ１２３ａ（１２６ａ）及びＮＭＯＳＦＥＴ１２３ｂ（１２６ｂ）のゲート幅は、インバータ１２２（１２５）のＰＭＯＳＦＥＴ１２２ａ（１２５ａ）及びＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅より大きい。インバータ１２２（１２５）のＰＭＯＳＦＥＴ１２２ａ（１２５ａ）及びＮＭＯＳＦＥＴ１２２ｂ（１２５ｂ）のゲート幅は、インバータ１２１（１２４）のＰＭＯＳＦＥＴ１２１ａ（１２４ａ）及びＮＭＯＳＦＥＴ１２１ｂ（１２４ｂ）のゲート幅より大きい。このように、初段のから最終段にかけてインバータ１２３（１２６）のサイズを大きくすることにより、ＡＮＤ信号ＡＳ（ＯＲ信号ＯＳ）のドライブ能力（スルーレート）を大きくしてＰＭＯＳ信号ＰＴ（ＮＭＯＳ信号ＮＴ）として出力される。

以上のように、プリドライバ回路部１２０は、入力信号変換部１１０からのＡＮＤ信号ＡＳ及びＯＲ信号ＯＳを、ドライブ能力（スルーレート）を大きくした状態でＰＭＯＳ信号ＰＴ及びＮＭＯＳ信号ＮＴとして主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２に伝搬させる。これにより、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２を駆動させる。

図６は、本発明の実施の形態に係るドライバ回路５００の補助出力回路駆動切替部１３０の一例を示す回路図である。

図６において、補助出力回路駆動切替部１３０は、遅延回路１３２及びスイッチ１３１から構成される。

次に、図６の補助出力回路駆動切替部１３０とその前段、後段との回路接続について説明する。

補助出力回路駆動切替部１３０の遅延回路１３２の入力端子は入力端子１に接続される。補助出力回路駆動切替部１３０の遅延回路１３２の出力端子はスイッチ１３１の制御端子に接続される。プリドライバ回路部１２０のインバータ１２３の出力端子は、主出力回路部２００のＰＭＯＳＦＥＴ２０１のゲートＧ及び補助出力回路駆動切替部１３０のスイッチ１３１の第１の接点１３１ａに接続される。プリドライバ回路部１２０のインバータ１２６の出力端子は、主出力回路部２００のＮＭＯＳＦＥＴ２０２のゲートＧ及び補助出力回路駆動切替部１３０のスイッチ１３１の第２の接点１３１ｂに接続される。補助出力回路駆動切替部１３０のスイッチ１３１の中点１３１ｃは、補助出力回路部３００のＰＭＯＳＦＥＴ３０１のゲートＧ及びＮＭＯＳＦＥＴ３０２のゲートＧに接続される。

次に、図６の補助出力回路駆動切替部１３０の信号について説明する。

入力信号ＩＮは遅延回路１３２の入力端子に入力される。入力信号ＩＮに基づいて、遅延回路１３２からの信号がスイッチ１３１の切り替えを行う。

ＰＭＯＳ信号ＰＴは、プリドライバ回路部１２０により生成され、補助出力回路駆動切替部１３０のスイッチ１３１の第１の接点１３１ａ、及び主出力回路部２００のＰＭＯＳＦＥＴ２０１のゲートＧに入力される。ＰＭＯＳ信号ＰＴにより主出力回路部２００のＰＭＯＳＦＥＴ２０１が駆動される。

ＮＭＯＳ信号ＮＴは、プリドライバ回路部１２０により生成され、補助出力回路駆動切替部１３０のスイッチ１３１の第２の接点１３１ｂ、及び主出力回路部２００のＮＭＯＳＦＥＴ２０２のゲートＧに入力される。ＮＭＯＳ信号ＮＴにより主出力回路部２００のＮＭＯＳＦＥＴ２０２が駆動される。

補助出力回路信号ＭＳは、入力信号ＩＮ、ＰＭＯＳ信号ＰＴ及びＮＭＯＳ信号ＮＴから生成され、補助出力回路部３００のＰＭＯＳＦＥＴ３０１のゲートＧ及びＮＭＯＳＦＥＴ３０２のゲートＧに入力される。補助出力回路信号ＭＳにより補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２が駆動される。

次に、図６の補助出力回路駆動切替部１３０の動作について図７を参照して説明する。図７は、図６の本発明の実施の形態に係るドライバ回路５００の補助出力回路駆動切替部１３０におけるタイミング図である。

時刻ｔ０において、入力信号ＩＮはローレベルＬである。ＰＭＯＳ信号ＰＴはハイレベルＨである。ＮＭＯＳ信号ＮＴはハイレベルＨである。スイッチ１３１は第１の接点１３１ａに接続している。そのため、ＰＭＯＳ信号ＰＴにより補助出力回路信号ＭＳはハイレベルＨである。以下、1つ前の時刻と同じ信号状態である信号については、説明を省略する。

時刻ｔ１において、入力信号ＩＮがローレベルＬからハイレベルＨに変化する。その後、 時刻ｔ２において、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化する。

時刻ｔ３において、時刻ｔ１から遅延回路１３２による遅延時間（ｔ３−ｔ１）が経過すると、スイッチ１３１が第１の接点１３１aから第２の接点１３１ｂに切り替えられる。そのため、ＮＭＯＳ信号ＮＴにより補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化する。時刻ｔ５において、ＰＭＯＳ信号ＰＴがハイレベルＨからローレベルＬに変化する。

時刻ｔ６において、入力信号ＩＮがハイレベルＨからローレベルＬに変化する。その後、時刻ｔ７において、ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化する。

時刻ｔ８において、時刻ｔ６から遅延回路１３２による遅延時間（ｔ８−ｔ６）が経過すると、スイッチ１３１が第２の接点１３１ｂから第１の接点１３１aに切り替えられる。そのため、ＰＭＯＳ信号ＰＴにより、補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化する。時刻ｔ１０において、ＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化する。

このようにして、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化した後でありかつＰＭＯＳ信号ＰＴがハイレベルＨからローレベルＬに変化する前に、補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化する。また、ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化した一定時間後でかつＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化する前に、補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化する。これにより、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２の両方がオフ状態である期間内において補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のオンオフ状態を切り替えることができる。

図８は、本発明の実施の形態に係るドライバ回路５００の補助出力回路駆動切替部１３０の他の例を示す回路図である。図８において、補助出力回路駆動切替部１３０は、インバータ１３３ａ及び否定論理積回路１１３ｂ〜１１３ｄ（以下、ＮＡＮＤ回路１１３ｂ〜１１３ｄと呼ぶ。）から構成される。

インバータ１３３ａの入力端子は入力端子１に接続される。インバータ１３３ａの出力端子はＮＡＮＤ回路１３３ｂの一方の入力端子に接続される。ＮＡＮＤ回路１３３ｂの他方の入力端子はインバータ１２３の出力端子に接続される。ＮＡＮＤ回路１３３ｃの一方の入力端子は入力端子１に接続される。ＮＡＮＤ回路１３３ｃの他方の入力端子はインバータ１２６の出力端子に接続される。ＮＡＮＤ回路１３３ｂの出力端子はＮＡＮＤ回路１３３ｄの一方の入力端子に接続される。ＮＡＮＤ回路１３３ｃの出力端子はＮＡＮＤ回路１３３ｄの他方の入力端子に接続される。ＮＡＮＤ回路１３３ｄの出力端子は補助出力回路部３００のＰＭＯＳＦＥＴ３０１のゲートＧ及びＮＭＯＳＦＥＴ３０２のゲートＧに接続される。

次に、図８の補助出力回路駆動切替部１３０の信号について説明する。

入力信号ＩＮは、インバータ１３３ａの入力端子及びＮＡＮＤ回路１３３ｃの一方の入力端子に入力される。

反転信号ＩＮＶは、インバータ１３３ａにより生成され、ＮＡＮＤ回路１３３ｂの一方の入力端子に入力される。

ＰＭＯＳ信号ＰＴは、ＮＡＮＤ回路１３３ｂの他方の入力端子に入力される。

否定論理積信号ＮＡ１（以下、ＮＡＮＤ信号ＮＡ１と呼ぶ。）は、ＰＭＯＳ信号ＰＴ及び反転信号ＩＮＶにより生成され、ＮＡＮＤ回路１３３ｄの一方の入力端子に入力される。

ＮＭＯＳ信号ＮＴは、ＮＡＮＤ回路１３３ｃの他方の入力端子に入力される。

否定論理積信号ＮＡ２（以下、ＮＡＮＤ信号ＮＡ２と呼ぶ。）は、ＮＭＯＳ信号ＮＴ及び入力信号ＩＮにより生成され、ＮＡＮＤ回路１３３ｄの他方の入力端子に入力される。

補助出力回路信号ＭＳは、ＮＡＮＤ信号ＮＡ１及びＮＡＮＤ信号ＮＡ２により生成され、補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のゲートＧに入力される。

次に、図８の補助出力回路駆動切替部１３０の動作について図９を参照して説明する。図９は、図８の補助出力回路駆動切替部１３０におけるタイミング図である。

時刻ｔ０において、入力信号ＩＮはローレベルＬである。反転信号ＩＮＶはハイレベルＨである。ＰＭＯＳ信号ＰＴはハイレベルＨである。ＮＡＮＤ信号ＮＡ１はローレベルＬである。ＮＭＯＳ信号ＮＴはハイレベルＨである。ＮＡＮＤ信号ＮＡ２はハイレベルＨである。補助出力回路信号ＭＳはハイレベルＨである。

時刻ｔ１から時刻ｔ２にかけて、入力信号ＩＮがローレベルＬからハイレベルＨに変化すると、反転信号ＩＮＶがハイレベルＨからローレベルＬに変化する。それにより、ＮＡＮＤ信号ＮＡ１がローレベルＬからハイレベルＨに変化する。また、ＮＡＮＤ信号ＮＡ２がハイレベルＨからローレベルＬに変化する。

時刻ｔ２から時刻ｔ３にかけて、ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化すると、ＮＡＮＤ信号ＮＡ２がローレベルＬからハイレベルＨに変化する。それにより、補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化する。その後、時刻ｔ５において、ＰＭＯＳ信号ＰＴはハイレベルＨからローレベルＬに変化する。

時刻ｔ６から時刻ｔ７にかけて、入力信号ＩＮがハイレベルＨからローレベルＬに変化すると、反転信号ＩＮＶがローレベルＬからハイレベルＨに変化する。

時刻ｔ７から時刻ｔ８にかけて、ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化すると、ＮＡＮＤ信号ＮＡ１がハイレベルＨからローレベルＬに変化する。それにより、補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化する。その後、時刻ｔ８から時刻ｔ１０にかけて、ＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化する。

以上のように、入力信号ＩＮ、ＰＭＯＳ信号ＰＴ及びＮＭＯＳ信号ＮＴから補助出力回路信号ＭＳを生成することができる。ＮＭＯＳ信号ＮＴがハイレベルＨからローレベルＬに変化した一定時間後でかつＰＭＯＳ信号ＰＴがハイレベルＨからローレベルＬに変化する一定時間前に、補助出力回路信号ＭＳがハイレベルＨからローレベルＬに変化する。また、ＰＭＯＳ信号ＰＴがローレベルＬからハイレベルＨに変化した一定時間後でかつＮＭＯＳ信号ＮＴがローレベルＬからハイレベルＨに変化する一定時間前に、補助出力回路信号ＭＳがローレベルＬからハイレベルＨに変化する。これにより、主出力回路部２００のＰＭＯＳＦＥＴ２０１及びＮＭＯＳＦＥＴ２０２の両方がオフ状態である期間内において補助出力回路部３００のＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０２のオンオフ状態を切り替えることができる。

次に、上記実施の形態に係るドライバ回路を備えたデジタルアンプの一例として、Ｅ級増幅器について説明する。図１０は、本発明の形態に係るドライバ回路５００を用いたＥ級増幅器の回路図である。

図１０に示すように、Ｅ級増幅器６００は、ドライバ回路５００、ＮＭＯＳＦＥＴ６０１、コイル６０２、コイル６０３、コンデンサ６０４、コンデンサ６０５及び抵抗６０６から構成される。

ドライバ回路５００の出力端子４００は、ＮＭＯＳＦＥＴ６０１のゲートＧに接続される。ＮＭＯＳＦＥＴ６０１のドレインＤはグランド端子ＧＮＤに接続される。ＮＭＯＳＦＥＴ６０１のソースＳはノードＮ１０に接続される。コイル６０２の一方の端子は電源端子ＶＤＤに接続される。コイル６０２の他方の端子は、ノードＮ１０に接続される。ノードＮ１０は、ノードＮ１１を介してコイル６０３の一方の端子に接続される。コイル６０３の他方の端子はコンデンサ６０５の一方の端子に接続される。コンデンサ６０５の他方の端子は抵抗６０６の一端に接続される。抵抗６０６の他方の端子はグランド端子ＧＮＤに接続される。コンデンサ６０４の一方の端子はノードＮ１１に接続される。コンデンサ６０４の他方の端子はグランド端子ＧＮＤに接続される。

従来のドライバ回路を用いたＥ級増幅器では、ＮＭＯＳＦＥＴ６０１のゲート容量が小さい場合、貫通電流による消費電力を無視することができなくなる。そのため、本発明のドライバ回路５００を用いたＥ級増幅器６００にＮＭＯＳＦＥＴ６０１にゲート容量が小さいＭＯＳＦＥＴが用いられる場合には、貫通電流防止による消費電力の低減の効果がより高くなる。ゲート容量が小さいＭＯＳＦＥＴの材料としては、例えば、ＧａＮ（ガリウムナイトライド）が用いられる。具体的には、ドライバ回路５００をゲート容量が１．５ｎＦのＧａＮのＭＯＳＦＥＴに接続した場合、同じゲート幅を有するＳｉのＭＯＳＦＥＴに接続した場合に比べて、消費電流を１０％程度削減できることを知見した。なお、ＮＭＯＳＦＥＴ６０１の材料は、ＧａＮ（窒化ガリウム）に限定されるものではない。例えば、ＧａＡｓ（砒化ガリウム）、ＳｉＣ（単価珪素）又はＳｉ（シリコン）であってもよい。また、デジタルアンプとしては、Ｅ級増幅器だけでなく、Ｄ級増幅器、Ｆ級増幅器、Ｇ級増幅器又はＨ級増幅器であってもよい。使用するＭＯＳＦＥＴゲート容量が小さいほど本発明による貫通電流防止の効果が期待される。

本発明は、モータ駆動回路、ＤＣ／ＤＣコンバータ等に利用することができる。そのため、本発明は、産業上の利用可能性は高い。

１，１３０ａ，１３０ｂ，１３０ｃ 入力端子
１００ 制御回路部
１１０ 入力信号変換部
１１１ 遅延回路部
１１１−１〜１１１−ｎ，１２１〜１２６，１３３ａ インバータ
１２１ａ〜１２３ａ，２０１，３０１ ＰＭＯＳＦＥＴ
１２１ｂ〜１２３ｂ，２０２，３０２，６０１ ＮＭＯＳＦＥＴ
１１２ 論理積回路
１１３ 論理和回路
１２０ プリドライバ回路部
１３０ 補助出力回路駆動切替部
１３１ａ，１３１ｂ 接点
１３１ｃ 中点
１３２ 遅延回路
１３３ スイッチ
１３３ｂ〜１３３ｄ 否定論理積回路
２００ 主出力回路部
３００ 補助出力回路部
４００ 出力端子
５００ ドライバ回路
６００ Ｅ級増幅器
６０２，６０３ コイル
６０４，６０５ コンデンサ
６０６ 抵抗
ＧＮＤ グランド（低電位端子）
Ｎ１０，Ｎ１１ ノード
ＶＤＤ 電源（高電位端子）

Claims (14)

1. 高電位端子と第１の出力端子との間に接続される第１のトランジスタと、低電位端子と前記第１の出力端子との間に接続される第２のトランジスタとを含み、前記第１のトランジスタがオフしかつ前記第２のトランジスタがオンすることにより前記第１の出力端子が第１の電位になり、前記第１のトランジスタがオンしかつ前記第２のトランジスタがオフすることにより前記第１の出力端子が第２の電位になり、前記第１及び第２のトランジスタがオフすることにより前記第１の出力端子が高インピーダンス状態になる主出力回路部と、
   前記高電位端子と第２の出力端子との間に接続される第３のトランジスタと、前記低電位端子と前記第２の出力端子との間に接続される第４のトランジスタとを含み、前記第３のトランジスタがオフしかつ前記第４のトランジスタがオンすることにより前記第２の出力端子が前記第１の電位になり、前記第３のトランジスタがオンしかつ前記第４のトランジスタがオフすることにより前記第２の出力端子が前記第２の電位になる補助出力回路部と、
   前記第１の出力端子が前記第１の電位から前記高インピーダンス状態を経由して前記第２の電位に切り替わり前記第２の電位から前記高インピーダンス状態を経由して前記第１の電位に切り替わるように前記主出力回路部を制御し、前記第１の出力端子が前記第１の電位から前記高インピーダンス状態に切り替わって第１の時間の経過後かつ前記第１の出力端子が前記高インピーダンス状態から前記第２の電位に切り替わる第２の時間の到達前に前記第２の出力端子が前記第１の電位から前記第２の電位に切り替わり、前記第１の出力端子が前記第２の電位から前記高インピーダンス状態に切り替わって第３の時間の経過後かつ前記第１の出力端子が前記高インピーダンス状態から前記第１の電位に切り替わる第４の時間の到達前に前記第２の出力端子が前記第２の電位から前記第１の電位に切り替わるように前記補助出力回路部を制御する制御回路部とを備え、
   前記第１の出力端子と前記第２の出力端子とは共通に接続され、
   前記第１の電位はローレベル又はハイレベルのうち一方のレベルであり、
   前記第２の電位はローレベル又はハイレベルのうち他方のレベルであり、
   前記第１及び第２のトランジスタのオン抵抗は、前記第３及び第４のトランジスタのオン抵抗よりも小さい、ドライバ回路。
2. 前記第１及び第２のトランジスタのゲート幅は、前記第３及び第４のトランジスタのゲート幅よりも大きい、請求項１に記載のドライバ回路。
3. 高電位端子と第１の出力端子との間に接続される第１のトランジスタと、低電位端子と前記第１の出力端子との間に接続される第２のトランジスタとを含み、前記第１のトランジスタがオフしかつ前記第２のトランジスタがオンすることにより前記第１の出力端子が第１の電位になり、前記第１のトランジスタがオンしかつ前記第２のトランジスタがオフすることにより前記第１の出力端子が第２の電位になり、前記第１及び第２のトランジスタがオフすることにより前記第１の出力端子が高インピーダンス状態になる主出力回路部と、
   前記高電位端子と第２の出力端子との間に接続される第３のトランジスタと、前記低電位端子と前記第２の出力端子との間に接続される第４のトランジスタとを含み、前記第３のトランジスタがオフしかつ前記第４のトランジスタがオンすることにより前記第２の出力端子が前記第１の電位になり、前記第３のトランジスタがオンしかつ前記第４のトランジスタがオフすることにより前記第２の出力端子が前記第２の電位になる補助出力回路部と、
   前記第１の出力端子が前記第１の電位から前記高インピーダンス状態を経由して前記第２の電位に切り替わり前記第２の電位から前記高インピーダンス状態を経由して前記第１の電位に切り替わるように前記主出力回路部を制御し、前記第１の出力端子が前記第１の電位から前記高インピーダンス状態に切り替わって第１の時間の経過後かつ前記第１の出力端子が前記高インピーダンス状態から前記第２の電位に切り替わる第２の時間の到達前に前記第２の出力端子が前記第１の電位から前記第２の電位に切り替わり、前記第１の出力端子が前記第２の電位から前記高インピーダンス状態に切り替わって第３の時間の経過後かつ前記第１の出力端子が前記高インピーダンス状態から前記第１の電位に切り替わる第４の時間の到達前に前記第２の出力端子が前記第２の電位から前記第１の電位に切り替わるように前記補助出力回路部を制御する制御回路部とを備え、
   前記第１の出力端子と前記第２の出力端子とは共通に接続され、
   前記第１の電位はローレベル又はハイレベルのうち一方のレベルであり、
   前記第２の電位はローレベル又はハイレベルのうち他方のレベルであり、
   前記第１及び第２のトランジスタのゲート幅は、前記第３及び第４のトランジスタのゲート幅よりも大きい、ドライバ回路。
4. 前記第１及び第２のトランジスタのゲート幅は、前記第３及び第４のトランジスタのゲート幅の１０倍以上である、請求項１〜３のいずれか一項に記載のドライバ回路。
5. 前記第１及び第２のトランジスタのゲート幅は、前記第３及び第４のトランジスタのゲート幅の１００倍以上である、請求項１〜４のいずれか一項に記載のドライバ回路。
6. 前記制御回路部は、入力信号に応答して第１、第２、第３の制御信号を生成し、前記第１の制御信号を前記第１のトランジスタの制御端子に与え、前記第２の制御信号を前記第２のトランジスタの制御端子に与え、前記第３の制御信号を前記第３及び第４のトランジスタの制御端子に与え、
   前記第１の制御信号は、前記入力信号の第１の変化から第５の時間遅延して前記第２の電位から前記第１の電位に変化し、
   前記第２の制御信号は、前記入力信号の前記第１の変化から第６の時間遅延して前記第２の電位から前記第１の電位に変化し、
   前記第３の制御信号は、前記入力信号の前記第１の変化から第７の時間遅延して前記第２の電位から前記第１の電位に変化し、
   前記第１の制御信号は、前記入力信号の第２の変化から第８の時間遅延して前記第１の電位から前記第２の電位に変化し、
   前記第２の制御信号は、前記入力信号の前記第２の変化から第９の時間遅延して前記第１の電位から前記第２の電位に変化し、
   前記第３の制御信号は、前記入力信号の前記第２の変化から第１０の時間遅延して前記第１の電位から前記第２の電位に変化し、
   前記第５の時間は、前記第６の時間及び前記第７の時間よりも長く、
   前記第７の時間は、前記第６の時間よりも長く、
   前記第９の時間は、前記第８の時間及び前記第１０の時間よりも長く、
   前記第１０の時間は、前記第８の時間よりも長く、
   前記第１のトランジスタは、前記第１の制御信号が前記第２の電位のときにオフし、前記第１の制御信号が前記第１の電位のときにオンし、
   前記第２のトランジスタは、前記第２の制御信号が前記第２の電位のときにオンし、前記第２の制御信号が前記第１の電位のときにオフし、
   前記第３のトランジスタは、前記第３の制御信号が前記第２の電位のときにオフし、前記第３の制御信号が前記第１の電位のときにオンし、
   前記第４のトランジスタは、前記第３の制御信号が前記第２の電位のときにオンし、前記第３の制御信号が前記第１の電位のときにオフする、請求項１〜５のいずれか一項に記載のドライバ回路。
7. 前記制御回路部は、
   前記入力信号に応答して第１の論理信号及び第２の論理信号を生成する入力信号変換部と、
   前記第１の論理信号に基づいて前記第１の制御信号を生成し、前記第２の論理信号に基づいて前記第２の制御信号を生成するプリドライバ回路部と、
   前記入力信号、前記第１の論理信号及び前記第２の論理信号に基づいて、前記第３の制御信号を生成する補助出力回路駆動切替部とを含み、
   前記第１の論理信号は、前記入力信号の前記第１の変化から第１１の時間遅延して、第３の電位から第４の電位に変化し、前記入力信号の前記第２の変化と共に第４の電位から第３の電位に変化し、
   前記第２の論理信号は、前記入力信号の前記第１の変化と共に第３の電位から第４の電位に変化し、前記入力信号の前記第２の変化から第１２の時間遅延して、第４の電位から第３の電位に変化し、
   前記第３の電位はローレベル又はハイレベルのうち一方のレベルであり、
   前記第４の電位はローレベル又はハイレベルのうち他方のレベルである、請求項６に記載のドライバ回路。
8. 前記補助出力回路駆動切替部は、
   前記入力信号を遅延させることにより切替信号を生成する第１の遅延回路と、
   前記切替信号に基づいて前記第１の制御信号を前記第３の制御信号として出力する状態と、前記第２の制御信号を前記第３の制御信号として出力する状態とに切り替えられるスイッチとを含む、請求項７に記載のドライバ回路。
9. 前記補助出力回路駆動切替部は、
   前記入力信号、前記第１の制御信号及び前記第２の制御信号に基づいて前記第３の制御信号を生成する複数の論理回路を含む、請求項７に記載のドライバ回路。
10. 前記プリドライバ回路部は、
    前記第１の論理信号を遅延することにより前記第１の制御信号を生成する複数の第１のインバータと、
    前記第２の論理信号を遅延させることにより前記第２の制御信号を生成する複数の第２のインバータとを含む、請求項７〜９のいずれか一項に記載のドライバ回路。
11. 前記複数の第１のインバータの各々は、第５及び第６のトランジスタを含み、
    前記複数の第２のインバータの各々は、第７及び第８のトランジスタを含み、
    前記複数のインバータの前記第５及び第６のトランジスタのゲート幅は、初段から最終段にかけて増加し、
    前記複数のインバータの前記第７及び第８のトランジスタのゲート幅は、初段から最終段にかけて増加する、請求項１０に記載のドライバ回路。
12. 前記複数のインバータの前記第５及び第６のトランジスタのゲート幅は、初段から最終段にかけて２〜１０倍ずつ増加し、
    前記複数のインバータの前記第７及び第８のトランジスタのゲート幅は、初段から最終段にかけて２〜１０倍ずつ増加する、請求項１０又は１１に記載のドライバ回路。
13. 前記入力信号変換部は、
    前記入力信号を遅延させることにより遅延信号を生成する第２の遅延回路部と、
    前記入力信号及び前記遅延信号に基づいて、前記第１の論理信号を生成する第１の論理回路と、
    前記入力信号及び前記遅延信号に基づいて、前記第２の論理信号を生成する第２の論理回路とを含む、請求項７〜１２のいずれか一項に記載のドライバ回路。
14. 請求項１〜１３のいずれか一項に記載のドライバ回路を備えたデジタルアンプ。

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