JP3003577B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3003577B2 JP3003577B2 JP8190993A JP19099396A JP3003577B2 JP 3003577 B2 JP3003577 B2 JP 3003577B2 JP 8190993 A JP8190993 A JP 8190993A JP 19099396 A JP19099396 A JP 19099396A JP 3003577 B2 JP3003577 B2 JP 3003577B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に高速な動作を必要とするＬＳＩのデータ出力部
に用いられる出力インピーダンスコントロール回路に関
する。
し、特に高速な動作を必要とするＬＳＩのデータ出力部
に用いられる出力インピーダンスコントロール回路に関
する。
【０００２】
【従来の技術】近年、高性能なマイクロプロセッサ（Ｍ
ＰＵ）の登場により、ワークステーションやパーソナル
コンピュータの性能は飛躍的に向上しているが、マルチ
メディア時代には、画像、音声等の膨大なデータ処理が
必要とされるため、より高速処理が可能なコンピュータ
が求められている。したがって、この要求を満たすため
にはＭＰＵの性能のみならず、メモリやコントローラ等
の周辺ＬＳＩの処理速度の向上が必須である。ＬＳＩ間
のインターフェースについて言えば、これまで５Ｖ電源
に対応してきたＴＴＬインターフェースでは、もはや５
０ＭＨｚ以上の動作は難しくなっている。その主な理由
として、信号振幅が大きいため、（ａ）信号線・電源ノ
イズの発生、（ｂ）反射雑音・クロストークノイズの発
生、（ｃ）消費電力の増大等が挙げられる。
ＰＵ）の登場により、ワークステーションやパーソナル
コンピュータの性能は飛躍的に向上しているが、マルチ
メディア時代には、画像、音声等の膨大なデータ処理が
必要とされるため、より高速処理が可能なコンピュータ
が求められている。したがって、この要求を満たすため
にはＭＰＵの性能のみならず、メモリやコントローラ等
の周辺ＬＳＩの処理速度の向上が必須である。ＬＳＩ間
のインターフェースについて言えば、これまで５Ｖ電源
に対応してきたＴＴＬインターフェースでは、もはや５
０ＭＨｚ以上の動作は難しくなっている。その主な理由
として、信号振幅が大きいため、（ａ）信号線・電源ノ
イズの発生、（ｂ）反射雑音・クロストークノイズの発
生、（ｃ）消費電力の増大等が挙げられる。
【０００３】それに対し、ＬＳＩ間の伝達信号を小振幅
化することにより上記問題点の改善がかなりなされてき
た。小振幅インターフェースとして、ＬＶＴＴＬ、ＧＴ
Ｌ、ＣＴＴが次々に開発され、最近ではＨＳＴＬやＳＴ
−ＢＵＳ等の新規インターフェースも開発されている。
これらの小振幅インターフェースの登場により、１００
ＭＨｚ付近の動作は現実のものとなったが、それ以上の
周波数で動作させる場合、伝達信号の反射が最大の問題
となる。ここでＬＳＩ間の伝達信号の反射の弊害につい
て考える。一般に伝送線路間すなわち図５（ａ）のよう
に、信号発生源側の出力トランジスタ３１、伝送線路３
２、負荷側のインバータ３４に接続された終端抵抗３３
の間のインピーダンスのマッチングがとれている場合
は、図５（ｂ）のように受信端（負荷部）の波形に乱れ
は生じない。しかしインピーダンスマッチングがとれて
いない場合では、受信端で伝達信号の反射が起こり、図
５（ｃ）に示す乱れた波形となる。このような乱れた波
形を次段のＬＳＩが受ける場合、波形を取り込むタイミ
ングにより“Ｌ”にも“Ｈ”にもなってしまう。もし
“Ｈ”を取り込むべきときに、“Ｌ”を取り込んでしま
うと、装置が誤動作することになる。見方を変えると、
伝達信号の反射によりアクセス自体に遅れが発生してい
るともいえる。
化することにより上記問題点の改善がかなりなされてき
た。小振幅インターフェースとして、ＬＶＴＴＬ、ＧＴ
Ｌ、ＣＴＴが次々に開発され、最近ではＨＳＴＬやＳＴ
−ＢＵＳ等の新規インターフェースも開発されている。
これらの小振幅インターフェースの登場により、１００
ＭＨｚ付近の動作は現実のものとなったが、それ以上の
周波数で動作させる場合、伝達信号の反射が最大の問題
となる。ここでＬＳＩ間の伝達信号の反射の弊害につい
て考える。一般に伝送線路間すなわち図５（ａ）のよう
に、信号発生源側の出力トランジスタ３１、伝送線路３
２、負荷側のインバータ３４に接続された終端抵抗３３
の間のインピーダンスのマッチングがとれている場合
は、図５（ｂ）のように受信端（負荷部）の波形に乱れ
は生じない。しかしインピーダンスマッチングがとれて
いない場合では、受信端で伝達信号の反射が起こり、図
５（ｃ）に示す乱れた波形となる。このような乱れた波
形を次段のＬＳＩが受ける場合、波形を取り込むタイミ
ングにより“Ｌ”にも“Ｈ”にもなってしまう。もし
“Ｈ”を取り込むべきときに、“Ｌ”を取り込んでしま
うと、装置が誤動作することになる。見方を変えると、
伝達信号の反射によりアクセス自体に遅れが発生してい
るともいえる。
【０００４】複数のＬＳＩを使い装置を構築する場合、
ＬＳＩ間すべてにおいてインピーダンスマッチングがと
れている状態が理想的であるが、現実的に拡散プロセス
ばらつきによりＬＳＩの出力インピーダンスを均一にす
ることは難しい。また仮にＬＳＩチップ上で出力部を特
定のインピーダンスにあわせることができたとしても、
ＬＳＩを実装したときのパッケージやプリント基板のイ
ンダクタンスや容量の影響でマッチングがずれる可能性
もある。以上の点から出力インピーダンスをＬＳＩ製造
後、可変できる自由度を持たないと安定な高周波動作は
難しくなる。
ＬＳＩ間すべてにおいてインピーダンスマッチングがと
れている状態が理想的であるが、現実的に拡散プロセス
ばらつきによりＬＳＩの出力インピーダンスを均一にす
ることは難しい。また仮にＬＳＩチップ上で出力部を特
定のインピーダンスにあわせることができたとしても、
ＬＳＩを実装したときのパッケージやプリント基板のイ
ンダクタンスや容量の影響でマッチングがずれる可能性
もある。以上の点から出力インピーダンスをＬＳＩ製造
後、可変できる自由度を持たないと安定な高周波動作は
難しくなる。
【０００５】このような問題に対し、出力波形の反射を
抑えるために図６（ａ）に示す出力インピーダンスコン
トロール回路が提案されている。この回路は出力インピ
ーダンスを外付け抵抗の値により可変できるようにした
ものである。同図に示すように、任意の可変電位（ＶＡ
Ｌ）を作るため電源間に接続された外付け抵抗２１と、
この外付け抵抗２１に対してそれぞれ並列接続された複
数個、ここでは３個のＮＭＯＳトランジスタ２２ａ〜２
２ｃと、１つの固定電位（ＶＲＥＦ）を作るため電源間
に接続された２つの内部抵抗２３ａ，２３ｂと、これら
の電位ＶＡＬとＶＲＥＦを比較するためのコンパレータ
２４と、このコンパレータ２４での比較電位を外部から
供給されるクロックに同期させて取り込むレジスタ２５
と、このレジスタ２５からの“Ｈ”，“Ｌ”信号に応じ
て加減算するクロック同期型アップダウンカウンタ２６
を備えている。
抑えるために図６（ａ）に示す出力インピーダンスコン
トロール回路が提案されている。この回路は出力インピ
ーダンスを外付け抵抗の値により可変できるようにした
ものである。同図に示すように、任意の可変電位（ＶＡ
Ｌ）を作るため電源間に接続された外付け抵抗２１と、
この外付け抵抗２１に対してそれぞれ並列接続された複
数個、ここでは３個のＮＭＯＳトランジスタ２２ａ〜２
２ｃと、１つの固定電位（ＶＲＥＦ）を作るため電源間
に接続された２つの内部抵抗２３ａ，２３ｂと、これら
の電位ＶＡＬとＶＲＥＦを比較するためのコンパレータ
２４と、このコンパレータ２４での比較電位を外部から
供給されるクロックに同期させて取り込むレジスタ２５
と、このレジスタ２５からの“Ｈ”，“Ｌ”信号に応じ
て加減算するクロック同期型アップダウンカウンタ２６
を備えている。
【０００６】また、このアップダウンカウンタ２６に基
づいて最終的なインピーダンスを決定するために、前記
アップダウンカウンタ２６のディジタル信号を一時的に
蓄える３個のラッチ群２７ａ〜２７ｃと、このラッチ２
７ａ〜２７ｃからの信号を受け、かつ内部信号ＩＮ，Ｉ
ＮＢおよびＨｉインピーダンス制御信号Ｈｉ−Ｚを入力
とし、次段出力トランジスタ群を駆動する３入力の論理
ゲート２８ｂ〜２８ｄ，２８ｆ〜２８ｈと、内部信号と
Ｈｉインピーダンス制御信号により次段出力トランジス
タ群を駆動する２入力の論理ゲート２８ａ，２８ｅと、
前記論理ゲート２８ａ〜２８ｈにより駆動される並列接
続された出力トランジスタ２９ａ〜２９ｈとが設けられ
る。ここで、ＮＭＯＳトランジスタ群２２ａ，２２ｂ，
２２ｃと、出力トランジスタ２９ｂ，２９ｃ，２９ｄお
よび２９ｆ，２９ｇ，２９ｈの各サイズはそれぞれこの
順で整数比３：２：１の関係になっている。また出力ト
ランジスタ２９ａ，２９ｅは、出力インピーダンスの上
限値となるサイズとされる。
づいて最終的なインピーダンスを決定するために、前記
アップダウンカウンタ２６のディジタル信号を一時的に
蓄える３個のラッチ群２７ａ〜２７ｃと、このラッチ２
７ａ〜２７ｃからの信号を受け、かつ内部信号ＩＮ，Ｉ
ＮＢおよびＨｉインピーダンス制御信号Ｈｉ−Ｚを入力
とし、次段出力トランジスタ群を駆動する３入力の論理
ゲート２８ｂ〜２８ｄ，２８ｆ〜２８ｈと、内部信号と
Ｈｉインピーダンス制御信号により次段出力トランジス
タ群を駆動する２入力の論理ゲート２８ａ，２８ｅと、
前記論理ゲート２８ａ〜２８ｈにより駆動される並列接
続された出力トランジスタ２９ａ〜２９ｈとが設けられ
る。ここで、ＮＭＯＳトランジスタ群２２ａ，２２ｂ，
２２ｃと、出力トランジスタ２９ｂ，２９ｃ，２９ｄお
よび２９ｆ，２９ｇ，２９ｈの各サイズはそれぞれこの
順で整数比３：２：１の関係になっている。また出力ト
ランジスタ２９ａ，２９ｅは、出力インピーダンスの上
限値となるサイズとされる。
【０００７】この出力インピーダンスコントロール回路
では、任意の外付け抵抗２１を接続することによりＶＡ
Ｌの電位が決まる。仮にアップダウンカウンタ２６の出
力が“０００”で、ＮＭＯＳトランジスタ２２ａ〜２２
ｃがすべてＯＦＦ状態とすると、ＶＡＬのレベルは０Ｖ
となり、ＶＲＥＦの電位の方が高くなる。このとき、ラ
ッチ２７ａ〜２７ｃの出力も“０００”とすると、並列
分割された出力トランジスタのうち、２９ｂ〜２９ｄ，
２９ｆ〜２９ｈはＯＦＦし、１対の２９ａ，２９ｅだけ
ＯＮ／ＯＦＦ動作するので、現状出力インピーダンスは
一番大きい値になる。このときコンパレータ２４は
“Ｈ”を出力し、そのデータが外部供給クロックの立ち
上がり（もしくは立ち下がり）エッジに同期してレジス
タ２５に取り込まれる。そしてアップダウンカウンタ２
６もクロックに同期してカウントアップ（０００→００
１）する。その結果ＮＭＯＳトランジスタの１つ２２ｃ
がＯＮし、ＶＡＬの電位が上昇する。
では、任意の外付け抵抗２１を接続することによりＶＡ
Ｌの電位が決まる。仮にアップダウンカウンタ２６の出
力が“０００”で、ＮＭＯＳトランジスタ２２ａ〜２２
ｃがすべてＯＦＦ状態とすると、ＶＡＬのレベルは０Ｖ
となり、ＶＲＥＦの電位の方が高くなる。このとき、ラ
ッチ２７ａ〜２７ｃの出力も“０００”とすると、並列
分割された出力トランジスタのうち、２９ｂ〜２９ｄ，
２９ｆ〜２９ｈはＯＦＦし、１対の２９ａ，２９ｅだけ
ＯＮ／ＯＦＦ動作するので、現状出力インピーダンスは
一番大きい値になる。このときコンパレータ２４は
“Ｈ”を出力し、そのデータが外部供給クロックの立ち
上がり（もしくは立ち下がり）エッジに同期してレジス
タ２５に取り込まれる。そしてアップダウンカウンタ２
６もクロックに同期してカウントアップ（０００→００
１）する。その結果ＮＭＯＳトランジスタの１つ２２ｃ
がＯＮし、ＶＡＬの電位が上昇する。
【０００８】その後、再びコンパレータでＶＡＬとＶＲ
ＥＦの比較を行い、ＶＲＥＦの電位の方が高い場合、前
と同じ動作により、カウントアップ（００１→０１０）
し、ＮＭＯＳトランジスタが別の組み合わせでＯＮ／Ｏ
ＦＦ（２２ｂ／２２ｃ）し、ＶＡＬの電位を上げる。以
上の動作を繰り返しながら図６（ｂ）のようにカウント
アップし、外付け抵抗２１に比例したディジタル信号に
近づけていく。そしてＶＡＬの電位があるところまで上
がると、ＶＲＥＦよりも高くなり、アップダウンカウン
タはカウントダウンする。その後カウントアップ・ダウ
ンを繰り返しながらアップダウンカウンタは平衡値に達
する。そして外部制御信号Ｇによりラッチ２７ａ〜２７
ｃを開き出力トランジスタ２９ｂ〜２９ｄ，２９ｆ〜２
９ｈのＯＮ／ＯＦＦ関係を決定し、ラッチを閉じること
によりその状態を保持する。出力インピーダンスが確定
するまでには、同図のように外部から供給される数サイ
クルのクロック信号が必要になる。
ＥＦの比較を行い、ＶＲＥＦの電位の方が高い場合、前
と同じ動作により、カウントアップ（００１→０１０）
し、ＮＭＯＳトランジスタが別の組み合わせでＯＮ／Ｏ
ＦＦ（２２ｂ／２２ｃ）し、ＶＡＬの電位を上げる。以
上の動作を繰り返しながら図６（ｂ）のようにカウント
アップし、外付け抵抗２１に比例したディジタル信号に
近づけていく。そしてＶＡＬの電位があるところまで上
がると、ＶＲＥＦよりも高くなり、アップダウンカウン
タはカウントダウンする。その後カウントアップ・ダウ
ンを繰り返しながらアップダウンカウンタは平衡値に達
する。そして外部制御信号Ｇによりラッチ２７ａ〜２７
ｃを開き出力トランジスタ２９ｂ〜２９ｄ，２９ｆ〜２
９ｈのＯＮ／ＯＦＦ関係を決定し、ラッチを閉じること
によりその状態を保持する。出力インピーダンスが確定
するまでには、同図のように外部から供給される数サイ
クルのクロック信号が必要になる。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は出力インピーダンスを所望する値に調整する
には、外部からクロックを供給する必要があるため、非
同期式のＬＳＩには適さない。さらにＡＣ的に出力イン
ピーダンスが決定するため、高速動作のＬＳＩに使用す
る場合、ノイズ等の影響でレジスタやカウンタのビット
が反転し、希望とは異なる値の出力インピーダンスにな
るおそれがある。
集積回路は出力インピーダンスを所望する値に調整する
には、外部からクロックを供給する必要があるため、非
同期式のＬＳＩには適さない。さらにＡＣ的に出力イン
ピーダンスが決定するため、高速動作のＬＳＩに使用す
る場合、ノイズ等の影響でレジスタやカウンタのビット
が反転し、希望とは異なる値の出力インピーダンスにな
るおそれがある。
【００１０】本発明の目的は、かかる高速ＬＳＩ等にお
いて、出力インピーダンスを高速にかつ安定に決定し、
同期式ののＬＳＩのみならず非同期式のＬＳＩにも適用
可能な半導体集積回路を提供することにある。
いて、出力インピーダンスを高速にかつ安定に決定し、
同期式ののＬＳＩのみならず非同期式のＬＳＩにも適用
可能な半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回
路、特に出力インピーダンスコントロール回路は、複数
の参照電位を発生させる参照電位発生手段と、外付け抵
抗の抵抗値に対応した１つの電位を発生する単一電位発
生手段と、前記複数の参照電位と１つの電位を比較して
１つの電位の電位を判別し、この判別した電位に対応す
る信号を出力する電位判別手段と、前記電位判別手段の
判別出力に基づいて対応するコード信号を出力するコー
ドゲート手段と、このコードゲート手段のコード出力に
より駆動されてその出力インピーダンスを変化させる複
数の出力トランジスタ回路とを備え、前記参照電位発生
手段とこれに接続される電源との間、前記単一電位発生
手段とこれに接続される電源との間、前記判別手段の出
力端にそれぞれスイッチ手段を有し、かつ前記コードゲ
ート手段の出力端にラッチ手段を有し、前記ラッチ手段
により前記コードゲート手段の出力をラッチすると同時
に前記スイッチ手段をＯＦＦするように構成したことを
特徴とする。
路、特に出力インピーダンスコントロール回路は、複数
の参照電位を発生させる参照電位発生手段と、外付け抵
抗の抵抗値に対応した１つの電位を発生する単一電位発
生手段と、前記複数の参照電位と１つの電位を比較して
１つの電位の電位を判別し、この判別した電位に対応す
る信号を出力する電位判別手段と、前記電位判別手段の
判別出力に基づいて対応するコード信号を出力するコー
ドゲート手段と、このコードゲート手段のコード出力に
より駆動されてその出力インピーダンスを変化させる複
数の出力トランジスタ回路とを備え、前記参照電位発生
手段とこれに接続される電源との間、前記単一電位発生
手段とこれに接続される電源との間、前記判別手段の出
力端にそれぞれスイッチ手段を有し、かつ前記コードゲ
ート手段の出力端にラッチ手段を有し、前記ラッチ手段
により前記コードゲート手段の出力をラッチすると同時
に前記スイッチ手段をＯＦＦするように構成したことを
特徴とする。
【００１２】また、本発明においては、複数の参照電位
を発生させる参照電位発生手段と、外付け抵抗の抵抗値
に対応した１つの電位を発生する単一電位発生手段と、
前記複数の参照電位と１つの電位を比較して１つの電位
の電位を判別し、この判別した電位に対応する信号を出
力する電位判別手段と、前記電位判別手段の判別出力に
基づいて対応するコード信号を出力するコードゲート手
段と、このコードゲート手段のコード出力により駆動さ
れてその出力インピーダンスを変化させる複数の出力ト
ランジスタ回路とを備え、前記コードゲート手段は、ド
レインもしくはソースが最高電位もしくは最低電位に接
続された複数個のＭＯＳトランジスタがそれぞれ複数個
単位で組を構成し、各組間ではＭＯＳトランジスタの前
記最高電位と最低電位の接続形態がそれぞれ異なるとと
もに、いずれか１つの組が選択され、選択されたときに
は組を構成するＭＯＳトランジスタのそれぞれのソース
もしくはドレインから電位を出力することを特徴とす
る。
を発生させる参照電位発生手段と、外付け抵抗の抵抗値
に対応した１つの電位を発生する単一電位発生手段と、
前記複数の参照電位と１つの電位を比較して１つの電位
の電位を判別し、この判別した電位に対応する信号を出
力する電位判別手段と、前記電位判別手段の判別出力に
基づいて対応するコード信号を出力するコードゲート手
段と、このコードゲート手段のコード出力により駆動さ
れてその出力インピーダンスを変化させる複数の出力ト
ランジスタ回路とを備え、前記コードゲート手段は、ド
レインもしくはソースが最高電位もしくは最低電位に接
続された複数個のＭＯＳトランジスタがそれぞれ複数個
単位で組を構成し、各組間ではＭＯＳトランジスタの前
記最高電位と最低電位の接続形態がそれぞれ異なるとと
もに、いずれか１つの組が選択され、選択されたときに
は組を構成するＭＯＳトランジスタのそれぞれのソース
もしくはドレインから電位を出力することを特徴とす
る。
【００１３】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の出
力インピーダンスコントロール回路である。この回路で
は、１つの固定電位（ＶＤＣ）を作るため電源ＶＤＤと
ＧＮＤの間に接続された外付け抵抗１と、これに直列接
続された内部抵抗２ａ，２ｂと、複数の固定電位（ＶＲ
ＥＦ１〜ＶＲＥＦ９）を作るため電源間に接続された複
数の内部抵抗３ａ〜３ｉと、これらの電位ＶＤＣとＶＲ
ＥＦ１〜ＶＲＥＦ９を比較するための複数のコンパレー
タ４ａ〜４ｉと、これらコンパレータの隣あった出力の
不一致を検出するためのＥＸ−ＯＲゲート５ａ〜５ｈ
と、これらＥＸ−ＯＲゲート５ａ〜５ｈの出力を受け、
ディジタル信号（０００〜１１１）を発生させる複数の
ＮＭＯＳトランジスタから構成されたＮＭＯＳゲート６
を備えている。また、最終的な出力インピーダンスを決
定するために、２入力以上の論理ゲート７ａ〜７ｈと、
これら論理ゲート７ａ〜７ｈによって駆動される並列分
割した出力トランジスタ８ａ〜８ｈとが設けられる。
参照して説明する。図１は本発明の第１の実施形態の出
力インピーダンスコントロール回路である。この回路で
は、１つの固定電位（ＶＤＣ）を作るため電源ＶＤＤと
ＧＮＤの間に接続された外付け抵抗１と、これに直列接
続された内部抵抗２ａ，２ｂと、複数の固定電位（ＶＲ
ＥＦ１〜ＶＲＥＦ９）を作るため電源間に接続された複
数の内部抵抗３ａ〜３ｉと、これらの電位ＶＤＣとＶＲ
ＥＦ１〜ＶＲＥＦ９を比較するための複数のコンパレー
タ４ａ〜４ｉと、これらコンパレータの隣あった出力の
不一致を検出するためのＥＸ−ＯＲゲート５ａ〜５ｈ
と、これらＥＸ−ＯＲゲート５ａ〜５ｈの出力を受け、
ディジタル信号（０００〜１１１）を発生させる複数の
ＮＭＯＳトランジスタから構成されたＮＭＯＳゲート６
を備えている。また、最終的な出力インピーダンスを決
定するために、２入力以上の論理ゲート７ａ〜７ｈと、
これら論理ゲート７ａ〜７ｈによって駆動される並列分
割した出力トランジスタ８ａ〜８ｈとが設けられる。
【００１４】ここで、コンパレータ４ａ〜４ｉは、図２
に示すように、ＰＭＯＳトランジスタ９ａ〜９ｃと、Ｎ
ＭＯＳトランジスタ９ｄ，９ｅと、インバータ（バッフ
ァ）９ｇで構成される差動増幅回路として構成される。
また、ＮＭＯＳゲート６は、３個のＭＯＳトランジスタ
が１組となり、各ＭＯＳトランジスタのドレインもしく
はソースをＶＤＤもしくはＧＮＤに接続し、選択的にゲ
ートを“Ｈ”とすることで、２進数のパターン（０００
〜１１１）を作成する。また、前記出力トランジスタ８
ａ〜８ｈのサイズは、出力トランジスタ８ａ，８ｅは出
力インピーダンスの上限値となるサイズとされ、出力ト
ランジスタ８ｂ〜８ｄ，８ｆ〜８ｈはそれぞれこの順序
で３：２：１の整数比のサイズとされている。
に示すように、ＰＭＯＳトランジスタ９ａ〜９ｃと、Ｎ
ＭＯＳトランジスタ９ｄ，９ｅと、インバータ（バッフ
ァ）９ｇで構成される差動増幅回路として構成される。
また、ＮＭＯＳゲート６は、３個のＭＯＳトランジスタ
が１組となり、各ＭＯＳトランジスタのドレインもしく
はソースをＶＤＤもしくはＧＮＤに接続し、選択的にゲ
ートを“Ｈ”とすることで、２進数のパターン（０００
〜１１１）を作成する。また、前記出力トランジスタ８
ａ〜８ｈのサイズは、出力トランジスタ８ａ，８ｅは出
力インピーダンスの上限値となるサイズとされ、出力ト
ランジスタ８ｂ〜８ｄ，８ｆ〜８ｈはそれぞれこの順序
で３：２：１の整数比のサイズとされている。
【００１５】この出力インピーダンスコントロルー回路
によれば、任意の外付け抵抗１を接続することにより、
抵抗２ａ，２ｂとの間の電位分割によりＶＤＣが決ま
る。ここで、内部抵抗２ａは本来は無くてもよいが、外
付け抵抗１を０Ωにしたとき、次に述べるコンパレータ
の２つ入力の電位差がゼロにならないようにするために
設けている。このＶＤＣが複数のコンパレータ４ａ〜４
ｉに共通に入力される。各コンパレータ４ａ〜４ｉの入
力の一方には、電源間に挿入されて電源を分圧する複数
の抵抗３ａ〜３ｉにより得られる複数の固定電位ＶＲＥ
Ｆ１〜ＶＲＥＦ９が入力される。コンパレータ４ａ〜４
ｉについては、ＶＲＥＦ１〜ＶＲＥＦ９のレベルに応じ
てトランジスタサイズ９ａ〜９ｃを変え、小振幅の電位
差を確実に増幅できるようにする。
によれば、任意の外付け抵抗１を接続することにより、
抵抗２ａ，２ｂとの間の電位分割によりＶＤＣが決ま
る。ここで、内部抵抗２ａは本来は無くてもよいが、外
付け抵抗１を０Ωにしたとき、次に述べるコンパレータ
の２つ入力の電位差がゼロにならないようにするために
設けている。このＶＤＣが複数のコンパレータ４ａ〜４
ｉに共通に入力される。各コンパレータ４ａ〜４ｉの入
力の一方には、電源間に挿入されて電源を分圧する複数
の抵抗３ａ〜３ｉにより得られる複数の固定電位ＶＲＥ
Ｆ１〜ＶＲＥＦ９が入力される。コンパレータ４ａ〜４
ｉについては、ＶＲＥＦ１〜ＶＲＥＦ９のレベルに応じ
てトランジスタサイズ９ａ〜９ｃを変え、小振幅の電位
差を確実に増幅できるようにする。
【００１６】ここで、ＶＤＣの電位がＶＲＥＦ４より高
く、ＶＲＥＦ５より低いとした場合、コンパレータ群４
ａ〜４ｉの出力は４ａ〜４ｄは、“Ｈ”を出力し、４ｅ
〜４ｈは“Ｌ”を出力する。これらの出力に対し、次段
のＥＸ−ＯＲは５ａ〜５ｃおよび５ｅ〜５ｈはそれぞれ
の入力であるコンパレータ間の出力が一致しているので
“Ｌ”を出力し、ＥＸ−ＯＲ５ｄのみ入力であるコンパ
レータ間が不一致となっているので“Ｈ”を出力する。
この“Ｈ”出力信号によりＮＭＯＳゲート６の対応する
ＭＯＳトランジスタのゲートに選択的に“Ｈ”が入力さ
れるため、ディジタルパターンの“１００”が出力され
る。
く、ＶＲＥＦ５より低いとした場合、コンパレータ群４
ａ〜４ｉの出力は４ａ〜４ｄは、“Ｈ”を出力し、４ｅ
〜４ｈは“Ｌ”を出力する。これらの出力に対し、次段
のＥＸ−ＯＲは５ａ〜５ｃおよび５ｅ〜５ｈはそれぞれ
の入力であるコンパレータ間の出力が一致しているので
“Ｌ”を出力し、ＥＸ−ＯＲ５ｄのみ入力であるコンパ
レータ間が不一致となっているので“Ｈ”を出力する。
この“Ｈ”出力信号によりＮＭＯＳゲート６の対応する
ＭＯＳトランジスタのゲートに選択的に“Ｈ”が入力さ
れるため、ディジタルパターンの“１００”が出力され
る。
【００１７】これにより、次段ゲート７ｂ〜７ｄ，７ｆ
〜７ｈの選択／非選択が決まり、さらに選択されたゲー
トの出力に基づいて次段の出力トランジスタ８ａ〜８ｈ
のＯＮ／ＯＦＦが決まる。実際には内部信号ＩＮ，ＩＮ
Ｂにより出力トランジスタ８ｂ〜８ｄもしくは８ｆ〜８
ｈのＯＮ／ＯＦＦ（“Ｈ”，“Ｌ”）が決まる。これに
より出力インピーダンスが決定される。すなわち、外付
け抵抗１に所定の抵抗のものを用いることにより、これ
に対応した出力インピーダンスに決定されることにな
る。この場合、外付け抵抗と内部抵抗群との関係につい
ては、あらかじめ何Ωの外付け抵抗を接続したとき、ど
のＥＸ−ＯＲの１出力が“Ｈ”となりディジタルパター
ンを選択し、選択されたディジタルパターンによりどの
程度の出力インピーダンスとなるかを決めておけばよ
い。
〜７ｈの選択／非選択が決まり、さらに選択されたゲー
トの出力に基づいて次段の出力トランジスタ８ａ〜８ｈ
のＯＮ／ＯＦＦが決まる。実際には内部信号ＩＮ，ＩＮ
Ｂにより出力トランジスタ８ｂ〜８ｄもしくは８ｆ〜８
ｈのＯＮ／ＯＦＦ（“Ｈ”，“Ｌ”）が決まる。これに
より出力インピーダンスが決定される。すなわち、外付
け抵抗１に所定の抵抗のものを用いることにより、これ
に対応した出力インピーダンスに決定されることにな
る。この場合、外付け抵抗と内部抵抗群との関係につい
ては、あらかじめ何Ωの外付け抵抗を接続したとき、ど
のＥＸ−ＯＲの１出力が“Ｈ”となりディジタルパター
ンを選択し、選択されたディジタルパターンによりどの
程度の出力インピーダンスとなるかを決めておけばよ
い。
【００１８】このように、この実施形態の出力インピー
ダンスコントロール回路では、外付け抵抗１を接続する
ことにより外部クロックや、アップデート用の制御ピン
を必要とすることなく、電源投入もしくは外付け抵抗の
接続により即、出力インピーダンスが決定する。したが
って非同期品のＬＳＩにも適用可能である。また出力ト
ランジスタ用の電源ＶＤＤＱを１．２ＶにすればＧＴ
Ｌ、３．０ＶにすればＣＴＴ、１．５ＶにすればＨＳＴ
Ｌ等各種インターフェースに適用できる。ＤＣ的に出力
インピーダンスが決まるので、ＡＣ的に決まる従来の回
路よりも安定である。なお、この実施形態では、３ｂｉ
ｔすなわち８通りの組み合わせが可能な回路例を示した
が、チップサイズの制約がなければ４ｂｉｔ以上の構成
が可能であることは言うまでもない。
ダンスコントロール回路では、外付け抵抗１を接続する
ことにより外部クロックや、アップデート用の制御ピン
を必要とすることなく、電源投入もしくは外付け抵抗の
接続により即、出力インピーダンスが決定する。したが
って非同期品のＬＳＩにも適用可能である。また出力ト
ランジスタ用の電源ＶＤＤＱを１．２ＶにすればＧＴ
Ｌ、３．０ＶにすればＣＴＴ、１．５ＶにすればＨＳＴ
Ｌ等各種インターフェースに適用できる。ＤＣ的に出力
インピーダンスが決まるので、ＡＣ的に決まる従来の回
路よりも安定である。なお、この実施形態では、３ｂｉ
ｔすなわち８通りの組み合わせが可能な回路例を示した
が、チップサイズの制約がなければ４ｂｉｔ以上の構成
が可能であることは言うまでもない。
【００１９】本発明の第２の実施形態を図３に示す。な
お、第１の実施形態と等価な部分には同一符号を付して
詳細な説明は省略している。前記第１の実施形態では複
数のコンパレータを用いており、その回路は抵抗群から
の小振幅の差電位をＭＯＳレベルに変換する機能を有し
ている。しかし貫通電流が流れてしまうため消費電流を
少なくする必要のあるＬＳＩに適用する場合には、電流
削減が必要になる。そこで、この第２の実施形態では、
ＮＭＯＳゲート６のディジタルパターンの出力端にラッ
チ１０ａ〜１０ｃを設け、コンパレータ４ａ〜４ｉと共
に制御信号Ｇにより駆動させる構成としている。また、
コンパレータ４ａ〜４ｉは、図４に示すように、ＰＭＯ
Ｓトランジスタ９ａ〜９ｃと、ＮＭＯＳトランジスタ９
ｄ〜９ｆと、インバータ９ｇとで差動増幅回路として構
成されているが、このインバータ９ｇの入力端にＭＯＳ
トランジスタ９ｆを接続し、制御信号Ｇにより動作させ
るように構成している。さらに、抵抗２ｂと電源との間
にＰＭＯＳトランジスタ１１ａを、抵抗３ｉと電源との
間にＰＭＯＳトランジスタ１１ｂをそれぞれ介挿し、前
記制御信号Ｇにより駆動させるように構成される。
お、第１の実施形態と等価な部分には同一符号を付して
詳細な説明は省略している。前記第１の実施形態では複
数のコンパレータを用いており、その回路は抵抗群から
の小振幅の差電位をＭＯＳレベルに変換する機能を有し
ている。しかし貫通電流が流れてしまうため消費電流を
少なくする必要のあるＬＳＩに適用する場合には、電流
削減が必要になる。そこで、この第２の実施形態では、
ＮＭＯＳゲート６のディジタルパターンの出力端にラッ
チ１０ａ〜１０ｃを設け、コンパレータ４ａ〜４ｉと共
に制御信号Ｇにより駆動させる構成としている。また、
コンパレータ４ａ〜４ｉは、図４に示すように、ＰＭＯ
Ｓトランジスタ９ａ〜９ｃと、ＮＭＯＳトランジスタ９
ｄ〜９ｆと、インバータ９ｇとで差動増幅回路として構
成されているが、このインバータ９ｇの入力端にＭＯＳ
トランジスタ９ｆを接続し、制御信号Ｇにより動作させ
るように構成している。さらに、抵抗２ｂと電源との間
にＰＭＯＳトランジスタ１１ａを、抵抗３ｉと電源との
間にＰＭＯＳトランジスタ１１ｂをそれぞれ介挿し、前
記制御信号Ｇにより駆動させるように構成される。
【００２０】この回路においては、出力インピーダンス
を決定する前には制御信号Ｇを“Ｌ”にしておく。その
際ラッチ回路１０ａ〜１０ｃはスルー状態となるように
する。インピーダンスが決定される動作は図１と同じで
ある。次に、制御信号Ｇを“Ｈ”とし、ディジタルコー
ドをラッチすると同時に、コンパレータ４ａ〜４ｈに流
れる電流をＰＭＯＳトランジスタ９ａをＯＦＦすること
でカットする。またＮＭＯＳトランジスタ９ｆをＯＮす
ることでインバータの入力レベルを“Ｌ”固定とし、次
段のインバータ９ｇの貫通電流を防ぐ。さらに抵抗２
ａ，２ｂと抵抗３ａ〜３ｉを流れる電流についてもＰＭ
ＯＳトランジスタ１１ａ，１１ｂをＯＦＦさせることで
カットする。この機能を追加することによりスタンバイ
電流を大幅に削減できる。なお、この第２の実施形態に
ついてもＧＴＬ，ＣＴＴ，ＨＳＴＬ等の小振幅インター
フェースに対応可能で、同期型のみならず非同期のＬＳ
Ｉにも適用が可能であることは第１の実施形態と同じで
ある。
を決定する前には制御信号Ｇを“Ｌ”にしておく。その
際ラッチ回路１０ａ〜１０ｃはスルー状態となるように
する。インピーダンスが決定される動作は図１と同じで
ある。次に、制御信号Ｇを“Ｈ”とし、ディジタルコー
ドをラッチすると同時に、コンパレータ４ａ〜４ｈに流
れる電流をＰＭＯＳトランジスタ９ａをＯＦＦすること
でカットする。またＮＭＯＳトランジスタ９ｆをＯＮす
ることでインバータの入力レベルを“Ｌ”固定とし、次
段のインバータ９ｇの貫通電流を防ぐ。さらに抵抗２
ａ，２ｂと抵抗３ａ〜３ｉを流れる電流についてもＰＭ
ＯＳトランジスタ１１ａ，１１ｂをＯＦＦさせることで
カットする。この機能を追加することによりスタンバイ
電流を大幅に削減できる。なお、この第２の実施形態に
ついてもＧＴＬ，ＣＴＴ，ＨＳＴＬ等の小振幅インター
フェースに対応可能で、同期型のみならず非同期のＬＳ
Ｉにも適用が可能であることは第１の実施形態と同じで
ある。
【００２１】
【発明の効果】以上説明したように本発明は、発生され
る複数の参照電位と、外付け抵抗の抵抗値に対応した１
つの電位を比較して１つの電位の電位を判別し、この判
別した電位に対応する信号を出力し、この判別出力に基
づいて対応するコード信号を出力し、このコードゲート
手段のコード出力により出力トランジスタ回路を駆動し
て出力インピーダンスを変化させる構成としているの
で、小振幅インターフェースが必要な高速ＬＳＩにおい
て、より高速にかつ安定に、出力インピーダンスを決定
することができる。さらに、外部クロックが不要なた
め、非同期式のＬＳＩにも適用が可能である。また制御
端子を１本増設することで、低消費電力を要求されるＬ
ＳＩへの対応も可能である。これらのことから本発明
は、今後更なるＬＳＩの高速化（２００ＭＨｚ以上）へ
の要求に対して十分効果を発揮する。さらに、請求項１
のスイッチ手段やラッチ手段を備えることにより、貫通
電流を防ぎつつ、スタンバイ電流を大幅に削減すること
が可能である。また、請求項２のＭＯＳゲートにより、
コードゲート手段を簡易な回路とすることが可能とな
る。
る複数の参照電位と、外付け抵抗の抵抗値に対応した１
つの電位を比較して１つの電位の電位を判別し、この判
別した電位に対応する信号を出力し、この判別出力に基
づいて対応するコード信号を出力し、このコードゲート
手段のコード出力により出力トランジスタ回路を駆動し
て出力インピーダンスを変化させる構成としているの
で、小振幅インターフェースが必要な高速ＬＳＩにおい
て、より高速にかつ安定に、出力インピーダンスを決定
することができる。さらに、外部クロックが不要なた
め、非同期式のＬＳＩにも適用が可能である。また制御
端子を１本増設することで、低消費電力を要求されるＬ
ＳＩへの対応も可能である。これらのことから本発明
は、今後更なるＬＳＩの高速化（２００ＭＨｚ以上）へ
の要求に対して十分効果を発揮する。さらに、請求項１
のスイッチ手段やラッチ手段を備えることにより、貫通
電流を防ぎつつ、スタンバイ電流を大幅に削減すること
が可能である。また、請求項２のＭＯＳゲートにより、
コードゲート手段を簡易な回路とすることが可能とな
る。
【図１】本発明にかかる出力インピーダンスコントロー
ル回路の第１の実施形態の回路図である。
ル回路の第１の実施形態の回路図である。
【図２】図１のコンパレータの回路図である。
【図３】本発明の第２の実施形態の回路図である。
【図４】図３のコンパレータの回路図である。
【図５】出力インピーダンスが伝送線路に与える影響を
説明するための図である。
説明するための図である。
【図６】従来の出力インピーダンスコントロール回路の
一例の回路図とその動作を説明するためのタイミング図
である。
一例の回路図とその動作を説明するためのタイミング図
である。
１ 外付け抵抗 ２ａ，２ｂ 抵抗 ３ａ〜３ｉ 抵抗 ４ａ〜４ｉ コンパレータ ５ａ〜５ｈ ＥＸ−ＯＲゲート ６ ＮＭＯＳゲート ７Ａ〜７ｈ 論理ゲート ８ａ〜８ｈ 出力トランジスタ ９ａ〜９ｆ ＭＯＳトランジスタ １０ａ〜１０ｃ ラッチ １１ａ，１１ｂ ＰＭＯＳトランジスタ
Claims (5)
- 【請求項１】 複数の参照電位を発生させる参照電位発
生手段と、外付け抵抗の抵抗値に対応した１つの電位を
発生する単一電位発生手段と、前記複数の参照電位と１
つの電位を比較して１つの電位の電位を判別し、この判
別した電位に対応する信号を出力する電位判別手段と、
前記電位判別手段の判別出力に基づいて対応するコード
信号を出力するコードゲート手段と、このコードゲート
手段のコード出力により駆動されてその出力インピーダ
ンスを変化させる複数の出力トランジスタ回路とを備
え、前記参照電位発生手段とこれに接続される電源との
間、前記単一電位発生手段とこれに接続される電源との
間、前記判別手段の出力端にそれぞれスイッチ手段を有
し、かつ前記コードゲート手段の出力端にラッチ手段を
有し、前記ラッチ手段により前記コードゲート手段の出
力をラッチすると同時に前記スイッチ手段をＯＦＦする
ように構成したことを特徴とする半導体集積回路。 - 【請求項２】 複数の参照電位を発生させる参照電位発
生手段と、外付け抵抗の抵抗値に対応した１つの電位を
発生する単一電位発生手段と、前記複数の参照電位と１
つの電位を比較して１つの電位の電位を判別し、この判
別した電位に対応する信号を出力する電位判別手段と、
前記電位判別手段の判別出力に基づいて対応するコード
信号を出力するコードゲート手段と、このコードゲート
手段のコード出力により駆動されてその出力インピーダ
ンスを変化させる複数の出力トランジスタ回路とを備
え、前記コードゲート手段は、ドレインもしくはソース
が最高電位もしくは最低電位に接続された複数個のＭＯ
Ｓトランジスタがそれぞれ複数個単位で組を構成し、各
組間ではＭＯＳトランジスタの前記最高電位と最低電位
の接続形態がそれぞれ異なるとともに、いずれか１つの
組が選択され、選択されたときには組を構成するＭＯＳ
トランジスタのそれぞれのソースもしくはドレインから
電位を出力することを特徴とする半導体集積回路。 - 【請求項３】 前記参照電位発生手段は複数の参照電位
を発生させるため電源間に接続された複数の抵抗で構成
され、前記単一電位発生手段は電源間に接続された外付
け抵抗および複数の抵抗で構成され、前記電位判別手段
は、前記複数の参照電位と１つの電位と比較を行う複数
のコンパレータと、前記複数のコンパレータのうち隣接
する参照電位での比較を行う２つのコンパレータの出力
がそれぞれ入力される複数の排他的論理和（ＥＸ−Ｏ
Ｒ）ゲートとで構成され、前記コードゲート手段は前記
ＥＸ−ＯＲゲートの出力を入力として対応する２進数の
信号を作成して出力する複数のＭＯＳトランジスタから
なるＭＯＳゲートとで構成されてなる請求項１または２
記載の半導体集積回路。 - 【請求項４】 前記出力トランジスタ回路は、前記ＭＯ
Ｓゲートの２進数出力を１つの入力とし、その他の入力
信号を１つ以上有する複数の論理ゲートと、前記論理ゲ
ートにより駆動されて出力インピーダンスを変化させる
並列接続された複数の出力トランジスタを備える請求項
１ないし３のいずれかに記載の半導体集積回路。 - 【請求項５】 前記複数の論理ゲートのその他の入力信
号は内部信号とハイインピーダンス制御信号である請求
項５記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190993A JP3003577B2 (ja) | 1996-07-19 | 1996-07-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190993A JP3003577B2 (ja) | 1996-07-19 | 1996-07-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041803A JPH1041803A (ja) | 1998-02-13 |
| JP3003577B2 true JP3003577B2 (ja) | 2000-01-31 |
Family
ID=16267088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8190993A Expired - Fee Related JP3003577B2 (ja) | 1996-07-19 | 1996-07-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003577B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4002378B2 (ja) | 1999-12-27 | 2007-10-31 | エルピーダメモリ株式会社 | 電子回路 |
| FR2886746B1 (fr) * | 2005-06-06 | 2007-08-10 | Atmel Corp | Regulation du niveau de tension de sortie |
| KR100849065B1 (ko) * | 2005-12-15 | 2008-07-30 | 주식회사 하이닉스반도체 | 동기식 메모리 장치의 드라이버 및 오디티 임피던스 조절방법 |
| US7427878B2 (en) * | 2006-06-01 | 2008-09-23 | Fujitsu Limited | Low-voltage differential signal driver for high-speed digital transmission |
| JP4205744B2 (ja) * | 2006-08-29 | 2009-01-07 | エルピーダメモリ株式会社 | キャリブレーション回路及びこれを備える半導体装置、並びに、半導体装置の出力特性調整方法 |
-
1996
- 1996-07-19 JP JP8190993A patent/JP3003577B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1041803A (ja) | 1998-02-13 |
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