JP6501325B1 - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 本発明の電圧生成回路180は、出力ノードHV_Gに昇圧電圧Vcpを出力するチャージポンプ200と、出力ノードHV_Gと出力ノードHV_Sとの間に接続された抵抗RVOVと、出力ノードHV_Sと基準電位との間に並列に接続された第1および第2の電流経路P1、P2とを含む電流源回路とを有する。第1の電流経路P1は、抵抗RREGと第1のDAC220を含み、第1のDACは、電圧生成コードVSに応じた第1の定電流IAを生成し、第2の電流経路P2は、第2のDAC230を含み、第2のDAC230は、電圧生成コードVSを反転したコードに応じた第2の定電流IBを生成する。これにより、出力ノードHV_Sに、昇圧電圧Vcpを降下した駆動電圧Vdvが生成される。
【選択図】 図3
Description
さらに本発明は、レベルシフタを用いることなく所望の駆動電圧を生成することができる電圧生成回路を提供することを目的とする。
さらに本発明は、基板バイアス効果を考慮した駆動電圧を生成することができる電圧生成回路を提供することを目的とする。
さらに本発明は、電圧生成用の抵抗値を一定にし電流源の電流を可変することで電圧を生成することができる電圧生成回路を提供することを目的とする。
110:メモリセルアレイ
120:入出力バッファ
130:アドレスレジスタ
140:制御部
150:ワード線選択回路
160:ページバッファ/センス回路
170:列選択回路
180、180A、180B:電圧生成回路
200:チャージポンプ
210:コンパレータ
220、222、230、232:DAC
Claims (18)
- 昇圧した電圧を第1のノードに出力する昇圧回路と、
前記第1のノードと第2のノードとの間に接続された第1の抵抗と、
前記第2のノードと基準電位との間に並列に接続された第1および第2の電流経路とを含む電流源回路とを有し、
第1の電流経路は、第2の抵抗と当該第2の抵抗に直列に接続された第1の電流源を含み、第1の電流源は、第1のデジタルコードに応じた第1の定電流を生成し、
第2の電流経路は、前記第1の電流源と同一構成の第2の電流源を含み、第2の電流源は、第1のデジタルコードを反転した第2のデジタルコードに応じた第2の定電流を生成し、
第1および第2のデジタルコードにより決定された電圧を第2のノードに生成する、電圧生成回路。 - 第1の抵抗を流れる電流は、前記第1の定電流と前記第2の定電流を合計した電流である、請求項1に記載の電圧生成回路。
- 第1の電流源は、第1のデジタルコードに基づき選択的に動作される複数の電流源を含み、第2の電流源は、第2のデジタルコードに基づき選択的に動作される複数の電流源を含む、請求項1または2に記載の電圧生成回路。
- 電圧生成回路はさらに、第1のデジタルコードを反転する反転回路を含み、第1のデジタルコードが第1の電流源に供給され、前記反転回路により反転された第2のデジタルコードが前記第2の電流源に供給される、請求項1に記載の電圧生成回路。
- 第1および第2のデジタルコードは、第2のノードから出力される電圧を調整するためのトリミング情報を含む、請求項1に記載の電圧生成回路。
- 第1の電流経路はさらに、前記第1の電流源と並列に接続された第3の電流源を含み、第3の電流源は、第3のデジタルコードに応じた第3の定電流を生成し、
第1の電流経路には、第1の定電流と第3の定電流を合計した電流が流れる、請求項1ないし5いずれか1つに記載の電圧生成回路。 - 第3のデジタルコードは、第1のノードから出力される電圧と第2のノードから出力される電圧との差を調整する、請求項6に記載の電圧生成回路。
- 第2の電流経路はさらに、前記第2の電流源と並列に接続された第4の電流源を含み、第4の電流源は、第4のデジタルコードに応じた第4の定電流を生成し、
第4の電流経路には、第2の定電流と第4の定電流を合計した電流が流れる、請求項1ないし7いずれか1つに記載の電圧生成回路。 - 前記第4のデジタルコードは、前記第2のノードから出力される電圧の大きさに応じて可変される、請求項8に記載の電圧生成回路。
- 前記第1の電流経路は、第2の抵抗と第1の電流源との間に保護素子を含み、前記第2の電流経路は、第2ノードと第2の電流源との間に保護素子を含む、請求項1ないし9いずれか1つに記載の電圧生成回路。
- 第1の抵抗および第2の抵抗は、導電性のポリシリコンから構成される、請求項1ないし10いずれか1つに記載の電圧生成回路。
- 前記昇圧回路に含まれるMOSトランジスタは高耐圧用であり、前記電流源回路に含まれるMOSトランジスタは、前記昇圧回路のトランジスタと比較して低耐圧用である、請求項1に記載の電圧生成回路。
- 電圧生成回路はさらに、第1の電流経路の第3のノードの電圧と基準電圧VREFとを比較し、比較結果に基づき前記昇圧回路の動作を制御するコンパレータを含む、請求項1ないし12いずれか1つに記載の電圧生成回路。
- 請求項1ないし13いずれか1つに記載の電圧生成回路と、
メモリセルアレイと、
前記メモリセルアレイに関する動作を制御するコントローラと、
前記メモリセルアレイを駆動する駆動回路とを含み、
前記電圧生成回路の第2のノードに生成された電圧は、前記駆動回路に供給される、半導体記憶装置。 - 前記駆動回路は、N型のMOSトランジスタを含み、第1のノードの電圧がMOSトランジスタのゲートに供給され、第2のノードの電圧がMOSトランジスタのドレインに供給される、請求項14に記載の半導体記憶装置。
- 前記コントローラは、メモリセルアレイのプログラムを行うとき、前記第1および第2のデジタルコードを介して第2のノードにプログラム電圧を生成させる、請求項14に記載の半導体記憶装置。
- 前記コントローラは、メモリセルアレイの消去を行うとき、前記第1および第2のデジタルコードを介して第2のノードに消去電圧を生成させる、請求項14に記載の半導体記憶装置。
- 前記メモリセルアレイは、NANDストリングを含む、請求項14に記載の半導体記憶装置。
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