JPH01259751A - 昇圧回路 - Google Patents
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- JPH01259751A JPH01259751A JP63085951A JP8595188A JPH01259751A JP H01259751 A JPH01259751 A JP H01259751A JP 63085951 A JP63085951 A JP 63085951A JP 8595188 A JP8595188 A JP 8595188A JP H01259751 A JPH01259751 A JP H01259751A
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- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 238000010586 diagram Methods 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
この発明は電圧の昇圧を行なう昇圧回路に係り、特に不
揮発性半導体メモリに内蔵される昇圧回路に関する。
揮発性半導体メモリに内蔵される昇圧回路に関する。
(従来の技術)
最近、浮遊ゲート構造を持ち、電気的にデータの消去や
再書き込みが行なえる不揮発性半導体メモリが、従来の
紫外線消去型の不揮発性半導体メモリに変わって普及し
始めている。このような電気的消去、再書き込み可能な
不揮発性半導体メモリにおけるデータの書き込みや消去
は、ファラーノルドハイムのトンネル効果を利用して、
例えば100人〜200人程度の薄い酸化膜を介して浮
遊ゲートに電子を注入したり、また浮遊ゲートから電子
を放出したりすることにより行われている。このデータ
の書き込みや消去を行なうときには通常の電圧よりも十
分に高い電圧が用いられる。この高電圧の電流容量は極
めて小さくてもよい。このため、この高電圧はメモリと
同一の集積回路内に設けられ、通常の電源電圧、例えば
5vを昇圧する昇圧回路から供給されている。従って、
集積回路に外部から供給する電源電圧は1種類でよいの
で、使用者にとっては有利である。
再書き込みが行なえる不揮発性半導体メモリが、従来の
紫外線消去型の不揮発性半導体メモリに変わって普及し
始めている。このような電気的消去、再書き込み可能な
不揮発性半導体メモリにおけるデータの書き込みや消去
は、ファラーノルドハイムのトンネル効果を利用して、
例えば100人〜200人程度の薄い酸化膜を介して浮
遊ゲートに電子を注入したり、また浮遊ゲートから電子
を放出したりすることにより行われている。このデータ
の書き込みや消去を行なうときには通常の電圧よりも十
分に高い電圧が用いられる。この高電圧の電流容量は極
めて小さくてもよい。このため、この高電圧はメモリと
同一の集積回路内に設けられ、通常の電源電圧、例えば
5vを昇圧する昇圧回路から供給されている。従って、
集積回路に外部から供給する電源電圧は1種類でよいの
で、使用者にとっては有利である。
第12図は従来の昇圧回路の構成を示す回路図である。
電源電圧VCCと昇圧された電圧vppを得る回路点と
の間には複数個のNチャネルMO8)ランジスタフ1の
ソース、ドレイン間が直列に挿入されている。これら各
トランジスタ71のゲートはそれぞれのソースに接続さ
れている。さらに、各トランジスタ71それぞれのゲー
トにはコンデンサ72の一端が接続されており、これら
各コンデンサ72の他端には、第13図のタイミングチ
ャートで示すように互いにH”レベル期間が重ならない
ようなりロック信号φ1とφ2が交互に供給される。
の間には複数個のNチャネルMO8)ランジスタフ1の
ソース、ドレイン間が直列に挿入されている。これら各
トランジスタ71のゲートはそれぞれのソースに接続さ
れている。さらに、各トランジスタ71それぞれのゲー
トにはコンデンサ72の一端が接続されており、これら
各コンデンサ72の他端には、第13図のタイミングチ
ャートで示すように互いにH”レベル期間が重ならない
ようなりロック信号φ1とφ2が交互に供給される。
このような構成の昇圧回路はコンデンサを用いた周知の
ものであり、例えば5Vの電源電圧VCCがクロック信
号φ1.φ2に同期して順次昇圧され、高電圧VPPと
して例えば20Vが得られる。
ものであり、例えば5Vの電源電圧VCCがクロック信
号φ1.φ2に同期して順次昇圧され、高電圧VPPと
して例えば20Vが得られる。
第14図はこの昇圧回路の基本回路の構成を示す回路図
である。この基本回路はトランジスタ71Aとコンデン
サ72Aとからなる1段目の回路と、トランジスタ71
Bとコンデンサ72Bとからなる2段目の回路とから構
成されており、第12図の従来回路はこの2段構成から
なる基本回路を複数個、継続接続して構成される。そし
て、例えば電源電圧VCCが5Vのときに高電圧VPP
として20Vを得るためには、この基本回路は10個前
後必要になる。
である。この基本回路はトランジスタ71Aとコンデン
サ72Aとからなる1段目の回路と、トランジスタ71
Bとコンデンサ72Bとからなる2段目の回路とから構
成されており、第12図の従来回路はこの2段構成から
なる基本回路を複数個、継続接続して構成される。そし
て、例えば電源電圧VCCが5Vのときに高電圧VPP
として20Vを得るためには、この基本回路は10個前
後必要になる。
次に、この第14図の基本回路の動作を第15図のタイ
ミングチャートを用いて説明する。まず、タロツク信号
φ1.ψ2が共に″L″レベルのときには、トランジス
タ71A、 71Bが共にオフし、トランジスタ71A
、 71Bの各ドレインが接続されている回路点73.
74はそれぞれ以前の電位v73゜V74をそれぞれ維
持する。
ミングチャートを用いて説明する。まず、タロツク信号
φ1.ψ2が共に″L″レベルのときには、トランジス
タ71A、 71Bが共にオフし、トランジスタ71A
、 71Bの各ドレインが接続されている回路点73.
74はそれぞれ以前の電位v73゜V74をそれぞれ維
持する。
次にφ1が“Hルーベル、φ2が“L”レベルのとき、
回路点73の電位はコンデンサ72Aによりクロック信
号φ1の振幅Vφ分だけ上昇し、(V 73+ Vφ)
となる。このとき、トランジスタ71Aがオン状態にな
り、回路点74はこのトランジスタ71Aを介して(V
73+ Vφ−V th)まで充電される。ただし、
Vthはトランジスタ71の閾値電圧である。
回路点73の電位はコンデンサ72Aによりクロック信
号φ1の振幅Vφ分だけ上昇し、(V 73+ Vφ)
となる。このとき、トランジスタ71Aがオン状態にな
り、回路点74はこのトランジスタ71Aを介して(V
73+ Vφ−V th)まで充電される。ただし、
Vthはトランジスタ71の閾値電圧である。
次に再びクロック信号φ1.φ2が共に“L”レベルに
なると、トランジスタ71A、 71Bが共にオフし、
回路点73.74は以前の電位をそれぞれ維持する。
なると、トランジスタ71A、 71Bが共にオフし、
回路点73.74は以前の電位をそれぞれ維持する。
次にφ1が“L”レベル、φ2が”H”レベルのとき、
回路点74の電位はコンデンサ72Bによりクロック信
号φ2の振幅Vφ分だけ上昇し、(V 74+Vψ)と
なる。このとき、トランジスタ71Aはオフ状態であり
、トランジスタ71Bがオン状態になるため、回路点7
5はこのトランジスタ71Bを介して(V 74+Vφ
−V th)まで充電される。
回路点74の電位はコンデンサ72Bによりクロック信
号φ2の振幅Vφ分だけ上昇し、(V 74+Vψ)と
なる。このとき、トランジスタ71Aはオフ状態であり
、トランジスタ71Bがオン状態になるため、回路点7
5はこのトランジスタ71Bを介して(V 74+Vφ
−V th)まで充電される。
以ド、この動作が繰り返されることにより、基本回路1
個当りで(Vφ−V th)の電位だけ昇圧され、最終
的に必要な高電圧VPPが得られる。
個当りで(Vφ−V th)の電位だけ昇圧され、最終
的に必要な高電圧VPPが得られる。
しかしながら実際の昇圧回路では、昇圧された電圧を使
用する際にこの電圧から電流が流れ出る。
用する際にこの電圧から電流が流れ出る。
このため、第16図のタイミングチャートに示すように
、回路点73の電位は、クロック信号φ1で持上げられ
た後、オン状態になったトランジスタ71Aを通して電
流が流れることによりvしたけ低下し、回路点74の電
位は、クロック信号φ2で持上げられた後、オン状態に
なったトランジスタ71Bを通して電流が流れることに
より、Vしたけ低下する。従って、実際の回路で基本回
路1個当りで昇圧される電位は2 (Vφ−Vth−V
L)となる。
、回路点73の電位は、クロック信号φ1で持上げられ
た後、オン状態になったトランジスタ71Aを通して電
流が流れることによりvしたけ低下し、回路点74の電
位は、クロック信号φ2で持上げられた後、オン状態に
なったトランジスタ71Bを通して電流が流れることに
より、Vしたけ低下する。従って、実際の回路で基本回
路1個当りで昇圧される電位は2 (Vφ−Vth−V
L)となる。
このように従来の昇圧回路では、各基本回路で昇圧され
た電位がトランジスタの閾値電圧分だけ低下するため、
クロック信号の振幅、つまり電源電圧V。Cが最低限3
Vは必要となる。すなわち、上記のように基本回路1個
当りで昇圧される電位ハ2 (v<6 vth−VL
)となる。通常、トランジスタの閾値電圧vthは、後
段の基本回路になるに従ってバックゲート効果の影響が
大きくなるために、順次大きくなっていく。トランジス
タ71として初期の閾値電圧がOvのIタイプ(イント
リンシックタイプ)のものを使用した場合でも、最悪の
場合、その閾値電圧は1V程度になる。従って、VLを
I■と仮定し、基本回路を10個用いてVPPとして2
0Vを得ようとすると、VφつまりVCCの最低値とし
て3Vが必要になる。また、基本回路の数をむやみに増
加させると、リーク電流等により昇圧効率の低下を招く
ため、10個前後が限界である。また、チップ面積の増
加も著しい。
た電位がトランジスタの閾値電圧分だけ低下するため、
クロック信号の振幅、つまり電源電圧V。Cが最低限3
Vは必要となる。すなわち、上記のように基本回路1個
当りで昇圧される電位ハ2 (v<6 vth−VL
)となる。通常、トランジスタの閾値電圧vthは、後
段の基本回路になるに従ってバックゲート効果の影響が
大きくなるために、順次大きくなっていく。トランジス
タ71として初期の閾値電圧がOvのIタイプ(イント
リンシックタイプ)のものを使用した場合でも、最悪の
場合、その閾値電圧は1V程度になる。従って、VLを
I■と仮定し、基本回路を10個用いてVPPとして2
0Vを得ようとすると、VφつまりVCCの最低値とし
て3Vが必要になる。また、基本回路の数をむやみに増
加させると、リーク電流等により昇圧効率の低下を招く
ため、10個前後が限界である。また、チップ面積の増
加も著しい。
このように従来の昇圧回路は、動作電源電圧マージンが
小さく、特に低電圧動作が不利であるという欠点がある
。さらに、基本回路1個当りの昇圧効率が低いために所
望する出力電圧を得るために多くの基本回路を設ける必
要があり、集積化する際に占有面積が大きくなるという
欠点がある。
小さく、特に低電圧動作が不利であるという欠点がある
。さらに、基本回路1個当りの昇圧効率が低いために所
望する出力電圧を得るために多くの基本回路を設ける必
要があり、集積化する際に占有面積が大きくなるという
欠点がある。
(発明が解決しようとする課題)
このように従来の昇圧回路では、動作電源電圧マージン
が小さく低電圧動作が不利である、集積化する際の占有
面積が増大するという欠点がある。
が小さく低電圧動作が不利である、集積化する際の占有
面積が増大するという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、低電圧動作が可能であり、集積化す
る際の占有面積の縮小を図ることができる昇圧回路を提
供することにある。
あり、その目的は、低電圧動作が可能であり、集積化す
る際の占有面積の縮小を図ることができる昇圧回路を提
供することにある。
[発明の構成]
(課題を解決するための手段)
この発明の昇圧回路は、入力信号が印加される第1の回
路点と、上記第1の回路点と第2の回路点との間に挿入
された第1の容量と、第1のクロック信号が印加される
第3の回路点と、上記第2の回路点と上記第3の回路点
との間に挿入され第3の回路点に印加される第1のクロ
ック信号のレベルシフトを行なう第1のレベルシフト手
段と、上記第1の回路点と第4の回路点との間に挿入さ
れ第1の回路点の電位に応じて導通制御される第1のト
ランジスタと、上記第4の回路点と第5の回路点との間
に挿入された第2の容量と、上記第1のクロック信号と
パルス期間が重複しない第2のクロック信号が印加され
る第6の回路点と、上記第5の回路点と上記第6の回路
点との間に挿入され第6の回路点に印加される第2のク
ロック信号のレベルシフトを行なう第2のレベルシフト
手段と、上記第4の回路点と出力を取出す第7の回路点
との間に挿入され第4の回路点の電位に応じて導通制御
される第2のトランジスタとからなる基本回路を複数個
継続接続して構成したことを特徴とする。
路点と、上記第1の回路点と第2の回路点との間に挿入
された第1の容量と、第1のクロック信号が印加される
第3の回路点と、上記第2の回路点と上記第3の回路点
との間に挿入され第3の回路点に印加される第1のクロ
ック信号のレベルシフトを行なう第1のレベルシフト手
段と、上記第1の回路点と第4の回路点との間に挿入さ
れ第1の回路点の電位に応じて導通制御される第1のト
ランジスタと、上記第4の回路点と第5の回路点との間
に挿入された第2の容量と、上記第1のクロック信号と
パルス期間が重複しない第2のクロック信号が印加され
る第6の回路点と、上記第5の回路点と上記第6の回路
点との間に挿入され第6の回路点に印加される第2のク
ロック信号のレベルシフトを行なう第2のレベルシフト
手段と、上記第4の回路点と出力を取出す第7の回路点
との間に挿入され第4の回路点の電位に応じて導通制御
される第2のトランジスタとからなる基本回路を複数個
継続接続して構成したことを特徴とする。
(作用)
この発明による昇圧回路では、第1、第2のレベルシフ
ト手段により第1、第2のクロック信号の振幅が電源電
圧以上にレベルシフトされる。これにより、第1、第2
の容量を介して第1、第4の回路点の電位を上昇させる
際の電位上昇分が大きくなり、第7の回路点には大きな
電圧が出力される。
ト手段により第1、第2のクロック信号の振幅が電源電
圧以上にレベルシフトされる。これにより、第1、第2
の容量を介して第1、第4の回路点の電位を上昇させる
際の電位上昇分が大きくなり、第7の回路点には大きな
電圧が出力される。
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。
。
第1図はこの発明に係る昇圧回路の構成を示す回路図で
ある。電源電圧VCCと回路点11との間にはNチャネ
ルMOSトランジスタ12が接続されている。このトラ
ンジスタ12のゲートは電源電圧VCCに接続されてお
り、このトランジスタ12は常時オン状態にされている
。また、上記回路点11と出力電圧VPPを得る回路点
13との間には複数個の基本回路20が継続接続されて
いる。
ある。電源電圧VCCと回路点11との間にはNチャネ
ルMOSトランジスタ12が接続されている。このトラ
ンジスタ12のゲートは電源電圧VCCに接続されてお
り、このトランジスタ12は常時オン状態にされている
。また、上記回路点11と出力電圧VPPを得る回路点
13との間には複数個の基本回路20が継続接続されて
いる。
上記各基本回路20はそれぞれ、2個のNチャネルMO
Sトランジスタ21.22.2個のコンデンサ23、2
4及び信号反転機能を持つ2個のレベルシフト回路25
.28とを備えている。各基本回路20において、上記
一方のトランジスタ21のソースとゲートは回路点27
(第1の回路点)に共通接続されている。この回路点2
7には一方のコンデンサ23の一端が接続されている。
Sトランジスタ21.22.2個のコンデンサ23、2
4及び信号反転機能を持つ2個のレベルシフト回路25
.28とを備えている。各基本回路20において、上記
一方のトランジスタ21のソースとゲートは回路点27
(第1の回路点)に共通接続されている。この回路点2
7には一方のコンデンサ23の一端が接続されている。
上記コンデンサ23の他端が接続された回路点28(第
2の回路点)には、回路点29(第3の回路点)に供給
されるクロック信号φ1のレベルシフトを行なう一方の
レベルシフト回路25の出力クロック信号φ1′が供給
される。
2の回路点)には、回路点29(第3の回路点)に供給
されるクロック信号φ1のレベルシフトを行なう一方の
レベルシフト回路25の出力クロック信号φ1′が供給
される。
上記一方のトランジスタ21のドレインは回路点30(
第4の回路点)に接続されている。上記他方のトランジ
スタ22のソースとゲートは上記回路点3゜に共通に接
続されている。この回路点30には他方のコンデンサ2
4の一端が接続されている。上記コンデンサ24の他端
が接続された回路点31(第5の回路点)には、回路点
32(第6の回路点)に供給されるクロック信号φ2の
レベルシフトを行なう他方のレベルシフト回路26の出
力クロック信号φ2′が供給される。また、上記他方の
トランジスタ22のドレインは出力を取出す回路点33
(第7の回路点)に接続されている。そして、上記各基
本回路20は、回路点27が前記回路点11もしくは前
段の基本回路の回路点38に接続されることにより、多
段継続接続されている。
第4の回路点)に接続されている。上記他方のトランジ
スタ22のソースとゲートは上記回路点3゜に共通に接
続されている。この回路点30には他方のコンデンサ2
4の一端が接続されている。上記コンデンサ24の他端
が接続された回路点31(第5の回路点)には、回路点
32(第6の回路点)に供給されるクロック信号φ2の
レベルシフトを行なう他方のレベルシフト回路26の出
力クロック信号φ2′が供給される。また、上記他方の
トランジスタ22のドレインは出力を取出す回路点33
(第7の回路点)に接続されている。そして、上記各基
本回路20は、回路点27が前記回路点11もしくは前
段の基本回路の回路点38に接続されることにより、多
段継続接続されている。
第2図は上記実施例の昇圧回路で使用されるレベルシフ
ト回路25.2[iの具体的な構成を示す回路図である
。電源電圧V。0が印加される回路点41(第8の回路
点)には単方向性導通素子42の一端が接続されている
。この単方向性導通素子42は電源電圧VCC側から他
方側にのみ電流を流し得る特性を有しており、その他端
は回路点43(第10の回路点)に接続されている。上
記回路点43にはPチャネルMO5hランジスタ44の
ソースが接続されており、このトランジスタ44のドレ
インにはNチャネルMOSトランジスタ45のドレイン
が接続されている。上記トランジスタ45のソースは、
アース電圧VSSが印加される回路点46に接続されて
いる。上記トランジスタ44.45のゲートは、前記ク
ロック信号φ1もしくはφ2が印加される回路点47に
共通に接続されており、この両トランジスタ44.45
でCMOSインバータ48が構成されている。そして、
このインバータ48の出力信号としてクロック信号φ1
′もしくはφ2′が得られる。上記回路点47にはイン
バータ49の入力端が接続されており、このインバータ
49の出力端はコンデンサ50の一端に接続されている
。また、このコンデンサ50の他端は上記回路点43に
接続されている。
ト回路25.2[iの具体的な構成を示す回路図である
。電源電圧V。0が印加される回路点41(第8の回路
点)には単方向性導通素子42の一端が接続されている
。この単方向性導通素子42は電源電圧VCC側から他
方側にのみ電流を流し得る特性を有しており、その他端
は回路点43(第10の回路点)に接続されている。上
記回路点43にはPチャネルMO5hランジスタ44の
ソースが接続されており、このトランジスタ44のドレ
インにはNチャネルMOSトランジスタ45のドレイン
が接続されている。上記トランジスタ45のソースは、
アース電圧VSSが印加される回路点46に接続されて
いる。上記トランジスタ44.45のゲートは、前記ク
ロック信号φ1もしくはφ2が印加される回路点47に
共通に接続されており、この両トランジスタ44.45
でCMOSインバータ48が構成されている。そして、
このインバータ48の出力信号としてクロック信号φ1
′もしくはφ2′が得られる。上記回路点47にはイン
バータ49の入力端が接続されており、このインバータ
49の出力端はコンデンサ50の一端に接続されている
。また、このコンデンサ50の他端は上記回路点43に
接続されている。
第3図は上記第1図の実施例回路から1個の基本回路2
0を抜出して示す回路図であり、第4図は上記各レベル
シフト回路25.28に供給されるクロック信号φ1.
φ2とそれぞれの出力クロック信号φ1′、φ2′との
関係を示すタイミングチャートである。第4図のタイミ
ングチャートに示すように、クロック信号φ1.φ2は
互いに“L”レベル期間が重ならないような信号にされ
ている。
0を抜出して示す回路図であり、第4図は上記各レベル
シフト回路25.28に供給されるクロック信号φ1.
φ2とそれぞれの出力クロック信号φ1′、φ2′との
関係を示すタイミングチャートである。第4図のタイミ
ングチャートに示すように、クロック信号φ1.φ2は
互いに“L”レベル期間が重ならないような信号にされ
ている。
ここで、第2図のレベルシフト回路25.26内の単方
向性導通素子42として、例えば第5図の回路図に示す
ように、ゲートが電源電圧VCCの回路点41に接続さ
れたNチャネルMOS)ランジスタ51が使用可能であ
る。
向性導通素子42として、例えば第5図の回路図に示す
ように、ゲートが電源電圧VCCの回路点41に接続さ
れたNチャネルMOS)ランジスタ51が使用可能であ
る。
次に、上記のように構成された回路の動作を説明する。
第6図は上記第5図のように構成されたレベルシフト回
路における、人力クロック信号φと出力クロック信号φ
′及び回路点43の信号電位V43の変化を示すタイミ
ングチャートであり、第7図はVCCを5vに設定した
ときの、φとφ′及びV43の代表的な電圧値をまとめ
て示した図である。
路における、人力クロック信号φと出力クロック信号φ
′及び回路点43の信号電位V43の変化を示すタイミ
ングチャートであり、第7図はVCCを5vに設定した
ときの、φとφ′及びV43の代表的な電圧値をまとめ
て示した図である。
まず、入力クロック信号φが“H”レベルのときは、イ
ンバータ49の出力信号はアース電圧すなわち、Ovに
なる。このとき、コンデンサ50はトランジスタ51を
介して(Vcc−Vth)まで充電される。なお、Vt
hはNチャネルMOS)ランジスタの閾値電圧であり、
バックゲート電圧が加わった状態ではこの値は1v程度
になる。従って、入力クロック信号φが“H”レベルの
ときの電位V43は4v程度になる。また、このとき、
インバータ48内のPチャネルMOS)ランジスタ44
はオフし、NチャネルMOSトランジスタ45はオンす
る。このため、出力クロック信号φ′としてOvが出力
される。
ンバータ49の出力信号はアース電圧すなわち、Ovに
なる。このとき、コンデンサ50はトランジスタ51を
介して(Vcc−Vth)まで充電される。なお、Vt
hはNチャネルMOS)ランジスタの閾値電圧であり、
バックゲート電圧が加わった状態ではこの値は1v程度
になる。従って、入力クロック信号φが“H”レベルの
ときの電位V43は4v程度になる。また、このとき、
インバータ48内のPチャネルMOS)ランジスタ44
はオフし、NチャネルMOSトランジスタ45はオンす
る。このため、出力クロック信号φ′としてOvが出力
される。
次に、入力クロック信号φが“L″レベルOv)に変化
すると、インバータ49の出力信号が“H2レベルのV
。0になり、コンデンサ50を介して回路点43の電位
がVcoたけシフトされる。
すると、インバータ49の出力信号が“H2レベルのV
。0になり、コンデンサ50を介して回路点43の電位
がVcoたけシフトされる。
これにより電位VCCは(2Vcc−Vth)まで上昇
する。この値は約9vである。このとき、トランジスタ
51のゲート電位は−(Vcc Vth)であり、そ
の値は一4■なので、このトランジスタ51はオフ状態
になる。一方、入力クロック信号φが“、L”レベルな
ので、インバータ48内のPチャネルMO,S)ランジ
スタ44がオンし、NチャネルMOS)ランジスタ45
がオフする。このため、出力クロック信号φ′として、
上記昇圧された(2Vcc−Vth)が出力される。以
下、同様にして入力クロック信号φがL”レベルになる
毎に、出力クロック信号φ′はVCCよりも高い電位に
昇圧される。
する。この値は約9vである。このとき、トランジスタ
51のゲート電位は−(Vcc Vth)であり、そ
の値は一4■なので、このトランジスタ51はオフ状態
になる。一方、入力クロック信号φが“、L”レベルな
ので、インバータ48内のPチャネルMO,S)ランジ
スタ44がオンし、NチャネルMOS)ランジスタ45
がオフする。このため、出力クロック信号φ′として、
上記昇圧された(2Vcc−Vth)が出力される。以
下、同様にして入力クロック信号φがL”レベルになる
毎に、出力クロック信号φ′はVCCよりも高い電位に
昇圧される。
このようにして、高レベルがVCCよりも高い電位にシ
フトされたクロック信号φ1′及びφ2′が、第1図の
各基本回路20内に設けられたレベルシフト回路25.
28から出力される。
フトされたクロック信号φ1′及びφ2′が、第1図の
各基本回路20内に設けられたレベルシフト回路25.
28から出力される。
一方、第3図に示す各基本回路20では、クロック信号
φ1′が“H”レベル、φ2′が“L“レベルのとき、
回路点27の電位はコンデンサ23によリフロック信号
φ1′の振幅Vφ分だけ上昇し、V27+V、φとなる
。このとき、トランジスタ21がオン状態になり、回路
点30は前記放電電流を考慮しテ(V27+ V <6
− Vth −VL ) マで充電サレル。
φ1′が“H”レベル、φ2′が“L“レベルのとき、
回路点27の電位はコンデンサ23によリフロック信号
φ1′の振幅Vφ分だけ上昇し、V27+V、φとなる
。このとき、トランジスタ21がオン状態になり、回路
点30は前記放電電流を考慮しテ(V27+ V <6
− Vth −VL ) マで充電サレル。
クロック信号φ1′が“L″レベルφ2′が“H″レベ
ルときは、回路点30の電位かコンデンサ24によりク
ロック信号φ2の振幅Vφ分だけ上昇し、v30+vφ
となる。このとき、トランジスタ21はオフ状態であり
、トランジスタ22がオン状態になるため、回路点33
は前記放電電流を考慮し”’C(V30+Vφ−Vth
VL )まで充電される。
ルときは、回路点30の電位かコンデンサ24によりク
ロック信号φ2の振幅Vφ分だけ上昇し、v30+vφ
となる。このとき、トランジスタ21はオフ状態であり
、トランジスタ22がオン状態になるため、回路点33
は前記放電電流を考慮し”’C(V30+Vφ−Vth
VL )まで充電される。
以下、この動作が繰り返されることにより、基本回路1
個当りテ2 (VφVth−VL ) (7)電位だけ
昇圧され、最終的に必要な高電圧VPPが得られる。
個当りテ2 (VφVth−VL ) (7)電位だけ
昇圧され、最終的に必要な高電圧VPPが得られる。
ここで、Vφはレベルシフトされており、従来の値より
も高くされているので、基本回路1個当りの昇圧電圧は
電源電圧の値が同じであれば従来よりも十分に高くする
ことができる。また、最終的な昇圧電圧VPPの値が同
じであれば、上記実施例装置では電源電圧VCCの値を
低くしても動作し、動作電源電圧マージンを大きくする
ことができる。しかも、基本回路1個当りの昇圧電圧を
高くすることができるため、所望する電圧を少ない数の
基本回路によって得ることができ、集積化する際の占有
面積の増大を防止することができる。
も高くされているので、基本回路1個当りの昇圧電圧は
電源電圧の値が同じであれば従来よりも十分に高くする
ことができる。また、最終的な昇圧電圧VPPの値が同
じであれば、上記実施例装置では電源電圧VCCの値を
低くしても動作し、動作電源電圧マージンを大きくする
ことができる。しかも、基本回路1個当りの昇圧電圧を
高くすることができるため、所望する電圧を少ない数の
基本回路によって得ることができ、集積化する際の占有
面積の増大を防止することができる。
第8図は、前記単方向性導通素子42としてダイオード
52を用いた場合の、レベルシフト回路25もしくは2
Bの全体の構成を示す回路図である。上記ダイオード5
2の順方向バイアス電圧をVDとすると、このレベルシ
フト回路では出力クロック信号φ′として(2Vcc
Vo)の振幅が得られる。
52を用いた場合の、レベルシフト回路25もしくは2
Bの全体の構成を示す回路図である。上記ダイオード5
2の順方向バイアス電圧をVDとすると、このレベルシ
フト回路では出力クロック信号φ′として(2Vcc
Vo)の振幅が得られる。
VDの値は製造プロセス条件によって異なるが、通常は
約0,6V程度であるため、第5図のレベルシフト回路
の場合よりも低電圧動作に適している。
約0,6V程度であるため、第5図のレベルシフト回路
の場合よりも低電圧動作に適している。
第9図は、上記実施例の昇圧回路で使用されるレベルシ
フト回路25.26の他の具体的な構成を示す回路図で
ある。電源電圧VCCが印加される回路点41(第8の
回路点)と回路点43(第10の回路点)との間にはN
チャネルMOSトランジスタ53(第3のトランジスタ
)のソース、ドレイン間が挿入されている。このトラン
ジスタ53のゲートは回路点54(第11の回路点)に
接続されている。
フト回路25.26の他の具体的な構成を示す回路図で
ある。電源電圧VCCが印加される回路点41(第8の
回路点)と回路点43(第10の回路点)との間にはN
チャネルMOSトランジスタ53(第3のトランジスタ
)のソース、ドレイン間が挿入されている。このトラン
ジスタ53のゲートは回路点54(第11の回路点)に
接続されている。
さらに上記回路点41と上記回路点54との間にはNチ
ャネルMO5)ランジスタ55(第4のトランジスタ)
のソース、ドレイン間が挿入されている。
ャネルMO5)ランジスタ55(第4のトランジスタ)
のソース、ドレイン間が挿入されている。
このトランジスタ55のゲートは上記回路点54に接続
されている。
されている。
上記回路点43にはPチャネルMOSトランジスタ44
のソースが接続されており、このトランジスタ44のド
レインにはNチャネルMO3)ランジスタ45のドレイ
ンが接続されている。上記トランジスタ45のソースは
、アース電圧VSSが印加される回路点46(第8の回
路点)に接続されている。
のソースが接続されており、このトランジスタ44のド
レインにはNチャネルMO3)ランジスタ45のドレイ
ンが接続されている。上記トランジスタ45のソースは
、アース電圧VSSが印加される回路点46(第8の回
路点)に接続されている。
上記トランジスタ44.45のゲートは、前記クロック
信号φ1もしくはφ2が印加される回路点47に共通に
接続されており、この両トランジスタ44゜45でCM
OSインバータ48が構成されている。そして、このイ
ンバータ48の出力信号としてクロック信号φ1′ も
しくはφ2′が得られる。上記回路点47にはインバー
タ49の入力端が接続されており、このインバータ49
の出力端はコンデンサ50の一端に接続されている。ま
た、このコンデンサ50の他端は上記回路点43に接続
されている。さらに上記回路点47と回路点54との間
にはコンデンサ56が挿入されている。
信号φ1もしくはφ2が印加される回路点47に共通に
接続されており、この両トランジスタ44゜45でCM
OSインバータ48が構成されている。そして、このイ
ンバータ48の出力信号としてクロック信号φ1′ も
しくはφ2′が得られる。上記回路点47にはインバー
タ49の入力端が接続されており、このインバータ49
の出力端はコンデンサ50の一端に接続されている。ま
た、このコンデンサ50の他端は上記回路点43に接続
されている。さらに上記回路点47と回路点54との間
にはコンデンサ56が挿入されている。
第10図は上記第9図のように構成されたレベルシフト
回路における、入力クロック信号φ、出力クロック信号
φ′、回路点43の信号電位V43及び回路点54の信
号電位V54の変化を示すタイミングチャートであり、
第11図はVCCを5Vに設定したときの、φ、φ′、
V43及びV54の代表的な電圧値をまとめて示した図
である。まず、入力クロック信号φが“L”レベルのと
き、コンデンサ56はトランジスタ55を介して(V
c c Vttl)まで充電される。このとき、トラ
ンジスタ55の閾値電圧vthは、バックゲート電圧が
加わるため1V程度である。従って、回路点54の電位
V54は4V程度になる。また、このとき、トランジス
タ53はオフ状態になる。
回路における、入力クロック信号φ、出力クロック信号
φ′、回路点43の信号電位V43及び回路点54の信
号電位V54の変化を示すタイミングチャートであり、
第11図はVCCを5Vに設定したときの、φ、φ′、
V43及びV54の代表的な電圧値をまとめて示した図
である。まず、入力クロック信号φが“L”レベルのと
き、コンデンサ56はトランジスタ55を介して(V
c c Vttl)まで充電される。このとき、トラ
ンジスタ55の閾値電圧vthは、バックゲート電圧が
加わるため1V程度である。従って、回路点54の電位
V54は4V程度になる。また、このとき、トランジス
タ53はオフ状態になる。
次にクロック信号φが“H″レベル変化すると、回路点
54の電位V54はコンデンサ56を介して信号φの振
幅分だけ上昇し、9V程度まで昇圧される。このとき、
トランジスタ53がオンするため、このトランジスタ5
3を介して回路点43がVCCに近い値まで充電される
。また、入力クロック信号φがH”レベルのときは、イ
ンバータ48内のPチャネルMOSトランジスタ44が
オフし、NチャネルMOSトランジスタ45がオンする
。このため、出力クロック信号φ′としてOvが出力さ
れる。
54の電位V54はコンデンサ56を介して信号φの振
幅分だけ上昇し、9V程度まで昇圧される。このとき、
トランジスタ53がオンするため、このトランジスタ5
3を介して回路点43がVCCに近い値まで充電される
。また、入力クロック信号φがH”レベルのときは、イ
ンバータ48内のPチャネルMOSトランジスタ44が
オフし、NチャネルMOSトランジスタ45がオンする
。このため、出力クロック信号φ′としてOvが出力さ
れる。
次に、再び入力クロック信号φが′L”レベルに変化す
ると、インバータ49の出力信号が“H″レベルvco
になり、コンデンサ50を介して回路点43の電位がv
ccだけシフトされる。これにより電位V43は2Vc
cである10■程度まで上昇する。このとき、インバー
タ48内のPチャネルMOSトランジスタ44がオンし
、NチャネルMOSトランジスタ45がオフする。この
ため、出力クロック信号φ′として、上記昇圧された1
0Vの電圧が出力される。以下、同様にして入力クロッ
ク信号φが′L”レベルになる毎に、出力クロック信号
φ′はほぼ2Vccの電位に昇圧されて出力される。従
って、このような構成のレベルシフト回路を第1図の実
施例回路で使用すれば、より低い電源電圧で動作させる
ことができる。
ると、インバータ49の出力信号が“H″レベルvco
になり、コンデンサ50を介して回路点43の電位がv
ccだけシフトされる。これにより電位V43は2Vc
cである10■程度まで上昇する。このとき、インバー
タ48内のPチャネルMOSトランジスタ44がオンし
、NチャネルMOSトランジスタ45がオフする。この
ため、出力クロック信号φ′として、上記昇圧された1
0Vの電圧が出力される。以下、同様にして入力クロッ
ク信号φが′L”レベルになる毎に、出力クロック信号
φ′はほぼ2Vccの電位に昇圧されて出力される。従
って、このような構成のレベルシフト回路を第1図の実
施例回路で使用すれば、より低い電源電圧で動作させる
ことができる。
[発明の効果]
以上説明したようにこの発明によれば、第1、第2のレ
ベルシフト手段により第1、第2のクロック信号の振幅
を電源電圧以上にレベルシフトさせ、第1、第2の容量
を介して第1、第4の回路点の電位上昇分が大きくなる
ようにしたので、低電圧動作が可能であり、集積化する
際の占有面積の縮小を図ることができる昇圧回路を提供
することができる。
ベルシフト手段により第1、第2のクロック信号の振幅
を電源電圧以上にレベルシフトさせ、第1、第2の容量
を介して第1、第4の回路点の電位上昇分が大きくなる
ようにしたので、低電圧動作が可能であり、集積化する
際の占有面積の縮小を図ることができる昇圧回路を提供
することができる。
第1図はこの発明に係る昇圧回路の構成を示す回路図、
第2図は上記実施例回路で使用されるレベルシフト回路
の具体的な構成を示す回路図、第3図は上記実施例回路
を構成する基本回路を抜出して示す回路図、第4図は上
記実施例回路で使用されるクロック信号のタイミングチ
ャート、第5図は第2図のレベルシフト回路をさらに具
体的に示す回路図、第6図は上記実施例回路の動作を説
明するためのタイミングチャート、第7図は上記実施例
回路の代表的な電圧値をまとめて示す図、第8図は第2
図のレベルシフト回路の他の具体例を示す回路図、第9
図は上記実施例回路で使用されるレベルシフト回路の他
の具体的な構成を示す回路図、第10図は上記第9図の
レベルシフト回路の動作を説明するためのタイミングチ
ャート、第11図は第9図のレベルシフト回路の代表的
な電圧値をまとめて示す図、第12図は従来の昇圧回路
の回路図、第13図は上記従来回路で使用されるクロッ
ク信号のタイミングチャート、第14図は上記従来の昇
圧回路の基本回路の構成を示す回路図、第15図及び第
16図はそれぞれ従来回路のタイミングチャートである
。 20・・・基本回路、21.22・・・NチャネルMO
3)ランジスタ、23.24.50・・・コンデンサ、
25.28・・・レベルシフト回路、42・・・単方向
性通電素子、48・・・CMOSインバータ、49・・
・インバータ。 出願人代理人 弁理士 鈴江武彦 第1図 ss 第2図 Cpl φ2 第3図 。 44図 第5図 第6図 第7図 cc 第8図 第10図 第12図 第13図 第14図
第2図は上記実施例回路で使用されるレベルシフト回路
の具体的な構成を示す回路図、第3図は上記実施例回路
を構成する基本回路を抜出して示す回路図、第4図は上
記実施例回路で使用されるクロック信号のタイミングチ
ャート、第5図は第2図のレベルシフト回路をさらに具
体的に示す回路図、第6図は上記実施例回路の動作を説
明するためのタイミングチャート、第7図は上記実施例
回路の代表的な電圧値をまとめて示す図、第8図は第2
図のレベルシフト回路の他の具体例を示す回路図、第9
図は上記実施例回路で使用されるレベルシフト回路の他
の具体的な構成を示す回路図、第10図は上記第9図の
レベルシフト回路の動作を説明するためのタイミングチ
ャート、第11図は第9図のレベルシフト回路の代表的
な電圧値をまとめて示す図、第12図は従来の昇圧回路
の回路図、第13図は上記従来回路で使用されるクロッ
ク信号のタイミングチャート、第14図は上記従来の昇
圧回路の基本回路の構成を示す回路図、第15図及び第
16図はそれぞれ従来回路のタイミングチャートである
。 20・・・基本回路、21.22・・・NチャネルMO
3)ランジスタ、23.24.50・・・コンデンサ、
25.28・・・レベルシフト回路、42・・・単方向
性通電素子、48・・・CMOSインバータ、49・・
・インバータ。 出願人代理人 弁理士 鈴江武彦 第1図 ss 第2図 Cpl φ2 第3図 。 44図 第5図 第6図 第7図 cc 第8図 第10図 第12図 第13図 第14図
Claims (3)
- (1)入力信号が印加される第1の回路点と、上記第1
の回路点と第2の回路点との間に挿入された第1の容量
と、 第1のクロック信号が印加される第3の回路点と、 上記第2の回路点と上記第3の回路点との間に挿入され
第3の回路点に印加される第1のクロック信号のレベル
シフトを行なう第1のレベルシフト手段と、 上記第1の回路点と第4の回路点との間に挿入され第1
の回路点の電位に応じて導通制御される第1のトランジ
スタと、 上記第4の回路点と第5の回路点との間に挿入された第
2の容量と、 上記第1のクロック信号とパルス期間が重複しない第2
のクロック信号が印加される第6の回路点と、 上記第5の回路点と上記第6の回路点との間に挿入され
第6の回路点に印加される第2のクロック信号のレベル
シフトを行なう第2のレベルシフト手段と、 上記第4の回路点と出力を取出す第7の回路点との間に
挿入され第4の回路点の電位に応じて導通制御される第
2のトランジスタと からなる基本回路を複数個継続接続して構成したことを
特徴とする昇圧回路。 - (2)前記第1、第2のレベルシフト手段のそれぞれが
、 第1、第2の電源電圧が印加される第8、第9の回路点
と、 上記第8の回路点と第10の回路点との間に挿入された
単方向性通電素子と、 上記第10の回路点と上記第9の回路点との間に挿入さ
れ前記第1もしくは第2のクロック信号を反転する第1
の反転回路と、 前記第1もしくは第2のクロック信号を反転する第2の
反転回路と、 上記第2の反転回路の出力端と上記第10の回路点との
間に挿入された第3の容量と から構成されている請求項1記載の昇圧回路。 - (3)前記第1、第2のレベルシフト手段のそれぞれが
、 第1、第2の電源電圧が印加される第8、第9の回路点
と、 上記第8の回路点と第10の回路点との間にソース、ド
レイン間が挿入された第3のトランジスタと、 上記第8の回路点と上記第3のトランジスタのゲートが
接続された第11の回路点との間にソース、ドレイン間
が挿入されゲートが上記第8の回路点に接続された第4
のトランジスタと、 上記第10の回路点と上記第9の回路点との間に挿入さ
れ前記第1もしくは第2のクロック信号を反転する第1
の反転回路と、 前記第1もしくは第2のクロック信号を反転する第2の
反転回路と、 上記第2の反転回路の出力端と上記第10の回路点との
間に挿入された第3の容量と、 前記第1もしくは第2のクロック信号の印加点と上記第
3のトランジスタのゲートとの間に挿入された第4の容
量と から構成されている請求項1記載の昇圧回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63085951A JPH01259751A (ja) | 1988-04-07 | 1988-04-07 | 昇圧回路 |
US07/332,325 US4970409A (en) | 1988-04-07 | 1989-04-03 | Voltage multiplier for nonvolatile semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63085951A JPH01259751A (ja) | 1988-04-07 | 1988-04-07 | 昇圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01259751A true JPH01259751A (ja) | 1989-10-17 |
Family
ID=13873067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63085951A Pending JPH01259751A (ja) | 1988-04-07 | 1988-04-07 | 昇圧回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4970409A (ja) |
JP (1) | JPH01259751A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2005353760A (ja) * | 2004-06-09 | 2005-12-22 | Toshiba Corp | 半導体集積回路、昇圧回路及びキャパシタ |
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JP2009095236A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | チャージポンプ回路 |
JP2009095235A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | チャージポンプ回路 |
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DE69226627T2 (de) * | 1992-05-15 | 1998-12-24 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza, Mailand/Milano | Generator für Signale mit höher Frequenz und nicht-überlappenden Phasen |
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US5811990A (en) * | 1993-10-15 | 1998-09-22 | Micron Technology, Inc. | Voltage pump and a level translator circuit |
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US5642073A (en) | 1993-12-06 | 1997-06-24 | Micron Technology, Inc. | System powered with inter-coupled charge pumps |
JP3148070B2 (ja) * | 1994-03-29 | 2001-03-19 | 株式会社東芝 | 電圧変換回路 |
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