JP4750842B2 - パラメータ制御回路 - Google Patents
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Description
一方で、LSIチップ間の信号伝送、LSIチップ内の複数の素子間あるいは回路ブロック間での信号伝送、ボード間やネットワーク装置間の信号伝送などにおいて、デジタル信号を高速に処理する必要がある。特に、LSIチップ間、素子間、ボード間、装置間で信号を入出力するインターフェース回路の高速化が要求されている。
このような問題に対処するために、回路のパラメータを変えて異なる回路特性を実現する方法が考えられている。例えば、周波数に対するパラメータを予めROM等に記憶しておき、ROMに記憶されているパラメータを選択することで、回路特性を可変する。このような従来技術の一つとして、特許文献1などでは、電力増幅回路でのバイアスを可変する技術が開示されている。
また、特許文献1などのように、パラメータを予めROM等に記憶しておく場合は、今後、インターフェースの種類が増えて、動作速度の種類の増加や動作モードの多様化が進むと、その都度、ROMのデータを更新しなければならなくなる。さらに、どの回路がどのバージョンのインターフェースに対応したものであるかを管理することも困難になる。
差動型イコライザは、回路パラメータに基づいて制御されるとともに、前記第1トランジスタのドレインと前記第2トランジスタのドレインとの間に接続される可変容量コンデンサを含み、可変容量コンデンサは複数のバラクタを有する。
周波数検出部は、インターフェース回路に入力するクロックまたは前記データから再生されるクロックからインターフェース回路が現在どのくらいの周波数で動いているかを検出し、パラメータ算出制御部に引き渡す。パラメータ算出制御部は、インターフェース回路が、検出した周波数で最適に動作するように、差動型イコライザの回路パラメータを算出し、差動型イコライザに設定する。例えば、クロック周波数が高くなれば、パラメータ算出制御部は、高周波でも動作するように、差動型イコライザの特性を制御する。逆に、クロック周波数が低くなれば、パラメータ算出制御部は、低周波で最適に動作するように、差動型イコライザの特性を制御する。
また、別の一形態では、複数の速度のデータを入出力するインターフェース回路に、回路パラメータを可変できる差動型イコライザと、入出力するデータからクロックを再生するクロック再生部と、クロック再生部が再生したクロック周波数を検出する周波数検出部とを設けている。また、周波数検出部が検出した周波数によって適切な回路パラメータを算出し、差動型イコライザを制御するパラメータ算出制御部を有している。
また、上記形態において、バラクタは直列接続され、直列接続されるノードに回路パラメータが供給されることを特徴とする。
また、パラメータ算出制御部は、回路パラメータをアナログ電圧で出力し、イコライザの特性をアナログ電圧で制御することを特徴とする。
本発明の別の一形態では、複数の速度のデータを入出力するインターフェース回路と、インターフェース回路に入力するクロックまたはデータから再生されるクロックの周波数を検出する周波数検出部と、インターフェース回路の特性を可変するイコライザと、周波数検出部が検出した周波数に応じて、イコライザの回路パラメータを算出し、イコライザの特性を制御するパラメータ算出制御部と、パラメータ算出制御部が出力するアナログ電圧をデジタルコードに変換するA/D変換部と、デジタルコードをデコードしてデコード信号を出力するデコーダと、デコード信号が入力される単極増幅器と、を含み、単極増幅器は、並列接続される複数のバッファと、複数のバッファのそれぞれに接続されるとともにデコード信号によって制御される複数のスイッチとを含むことを特徴とする。
本発明の別の一形態では、複数の速度のデータを入出力するインターフェース回路と、インターフェース回路に入力するクロックまたはデータから再生されるクロックの周波数を検出する周波数検出部と、インターフェース回路の特性を可変するイコライザと、周波数検出部が検出した周波数に応じて、イコライザの回路パラメータを算出し、イコライザの特性を制御するパラメータ算出制御部とを有し、パラメータ算出制御部は、回路パラメータをアナログ電流で出力し、イコライザは、前記アナログ電流が供給される第1トランジスタおよび第2トランジスタと前記第2トランジスタに接続される第3トランジスタおよび第4トランジスタとを含むカレントミラー回路と、前記第4トランジスタに流れる電流によって制御されるとともに相補信号が入力される第5トランジスタおよび第6トランジスタとを含む差動増幅器と、を含むことを特徴とする。
また、本発明に関連する技術では、回路の動作クロックに応じて電圧制御発振器の特性を制御する。周波数検出部は、回路の動作クロックのクロック周波数を検出し、パラメータ算出制御部は、電圧制御発振器のパラメータを算出し、電圧制御発振器の特性を制御する。例えば、回路の動作クロックが速ければ、電圧制御発振器の発振周波数が高くなるように制御し、逆に、動作クロックが遅ければ、電圧制御発振器の発振周波数が低くなるように制御する。
上述した形態における好ましい例では、パラメータ算出制御部は、イコライザの回路特性を、アナログ電圧やアナログ電流、或いは、デジタルコードなどの方法で制御する。これにより、使用している回路に合った制御方法を用いることができる。特に、周波数検出部やパラメータの算出部分を共用化することができるので、回路の無駄をなくすことができる。さらに、A/D変換器やD/A変換器を設けることによって、アナログ電圧の制御方法からデジタルコードによる制御方法に変換したり、逆に、デジタルコードによる制御方法からアナログ電圧やアナログ電流などによる制御方法に変換することもできる。これにより、アナログとデジタルのが混在した回路の制御も容易に行うことが可能となる。
図1は、伝送用LSI(非図示)の中の送信側のインターフェース回路100の構成を示している。インターフェース回路100は、Dラッチ回路103、イコライザ104、周波数検出部106、パラメータ算出制御部107で構成される。
イコライザ104は、パラメータ算出制御部107が算出した回路パラメータに応じて、Dラッチ回路103が出力する相補のデータの信号特性を可変し、伝送用LSIの外部に相補のデータ105(OUT、OUTx)を出力する。
パラメータ算出制御部107は、周波数検出部106が検出した周波数でイコライザ104が最適な回路特性になるように、イコライザ104の回路パラメータを算出し、イコライザ104に設定する。
次に、図2は、伝送用LSI(非図示)の中の受信側のインターフェース回路200の構成を示している。インターフェース回路200は、イコライザ203、Dラッチ回路204、周波数検出部206、パラメータ算出制御部207で構成される。
Dラッチ回路204は、イコライザ203が出力する相補のデータをクロック202に同期させ、単極のデータ205を伝送用LSI内に出力する。
パラメータ算出制御部207は、周波数検出部206が検出した周波数でイコライザ203が最適な回路特性になるように、イコライザ203の回路パラメータを算出し、イコライザ203に設定する。
尚、周波数検出部206と図1の周波数検出部106、パラメータ算出制御部207と図1のパラメータ算出制御部107、イコライザ203と図1のイコライザ104は、それぞれ同じ回路構成で実現できる。これらの構成要素の回路例は、後で詳しく説明する。
(第1の実施形態)
第1の実施形態に係るパラメータ制御回路は、図1のイコライザ104、周波数検出部106、パラメータ算出制御部107、或いは、図2のイコライザ203、周波数検出部206、パラメータ算出制御部207によって構成される。図4(a)において、401は、周波数検出部106あるいは206と、パラメータ算出制御部107あるいは207とを実現する回路である。また、402は、イコライザ104あるいは203を実現する回路で、パラメータ算出制御部107あるいは207が出力するパラメータ出力403によって特性を可変する。尚、本実施形態の場合のパラメータ出力403は電圧値で与えられる。
ここで、反転遅延素子DL41とアンド回路AND41とで構成される回路は、図4(b)および(c)のように動作する。図4(b)は、クロック102の周波数が高い場合を示し、図4(c)は、クロック102の周波数が低い場合を示している。反転遅延素子DL41の出力信号は、クロック102よりも少し遅延して出力されるので、アンド回路AND41は、クロック102のエッジ付近にパルスを出力する。このパルスは、クロック102の周波数が低い場合は、単位時間当たりの個数が少なく、逆に、クロック102の周波数が高い場合は、単位時間当たりの個数が多くなる。
第2の実施形態に係るパラメータ制御回路は、第1の実施形態と同様に、図1から図3における周波数検出部106あるいは206、パラメータ算出制御部107あるいは207、イコライザ104あるいは203によって構成される。図5において、501は、周波数検出部106あるいは206と、パラメータ算出制御部107あるいは207と、を実現する回路である。また、502は、イコライザ104あるいは203に相当する差動増幅器で、パラメータ算出制御部107あるいは207が出力するパラメータ出力503によって特性を可変する。本実施形態の場合のパラメータ出力503は電流値で与えられる。
第3の実施形態に係るパラメータ制御回路は、デジタル的にイコライザの特性を制御する。図6において、600は、図1または図2のインターフェース回路と同様に、データとクロックを入力してデータを出力するインターフェース回路である。601はデータ入力、602はクロック、603は単極増幅器、604はデータ出力、605はクロック602のクロック周波数を検出してnビットのデジタルコードを出力する周波数検出部、606は周波数検出部605が出力するnビットの周波数検出値に基づいて単極増幅器603の回路パラメータを設定するパラメータ算出制御部、をそれぞれ示している。尚、同図の中で、本発明に係るパラメータ制御回路を構成する主な要素は、周波数検出部605、パラメータ算出制御部606および単極増幅器603である。
(第4の実施形態)
第4の実施形態に係るパラメータ制御回路は、第1から第3の実施形態を複合した構成の回路である。第1から第3の実施形態は、イコライザの特性を制御するパラメータとして、アナログの電圧値、アナログの電流値およびデジタルデータを用い、1つのイコライザだけを制御対象とした。しかし、実際のインターフェース回路では、例えば、受信側、送信側、さらにクロックを分配するクロック回路など、インターフェース回路の中に特性を調整しなければいけない複数の箇所が存在する。図7に示す本実施形態のパラメータ制御回路は、周波数検出部やパラメータ算出制御部の一部を共通化し、複数のイコライザの特性を可変する。
図8に示す第5の実施形態に係るパラメータ制御回路は、第3の実施形態のデジタル式のパラメータ制御回路の応用例である。パラメータ算出制御部801の構成だけが図6のパラメータ算出制御部606と異なり、それ以外の部分は、図6と同じなので説明を省略する。
第1から第5の実施形態は、インターフェース回路のデータ入出力部のイコライザの特性を、クロック周波数に応じて、最適な特性に制御する実施形態であったが、第6の実施形態に係るパラメータ制御回路は、イコライザではなく、クロックを生成するPLL回路に適用した例である。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
Claims (6)
- 複数の速度のデータを入出力するインターフェース回路と、
前記インターフェース回路に入力するクロックまたは前記データから再生されるクロックの周波数を検出する周波数検出部と、
相補信号を受け取る第1トランジスタおよび第2トランジスタを含むとともに、前記インターフェース回路の特性を可変する差動型イコライザと、
前記周波数検出部が検出した前記周波数に応じて、前記差動型イコライザの回路パラメータを算出し、前記差動型イコライザの特性を制御するパラメータ算出制御部と
を有し、
前記差動型イコライザは前記パラメータに基づいて制御されるとともに、前記第1トランジスタのドレインと前記第2トランジスタのドレインとの間に接続される可変容量コンデンサを含み、
前記可変容量コンデンサは複数のバラクタを有すること
を特徴とするパラメータ制御回路。 - 前記データからクロックを再生するクロック再生部
を有することを特徴とする請求項1に記載のパラメータ制御回路。 - 前記バラクタは直列接続され、前記直列接続されるノードに前記パラメータが供給されること
を特徴とする請求項1または請求項2に記載のパラメータ制御回路。 - 請求項1に記載のパラメータ制御回路において、
前記パラメータ算出制御部は、前記回路パラメータをアナログ電圧で出力し、前記差動型イコライザの特性を前記アナログ電圧で制御することを特徴とするパラメータ制御回路。 - 複数の速度のデータを入出力するインターフェース回路と、
前記インターフェース回路に入力するクロックまたは前記データから再生されるクロックの周波数を検出する周波数検出部と、
前記インターフェース回路の特性を可変するイコライザと、
前記周波数検出部が検出した前記周波数に応じて、前記イコライザの回路パラメータを算出し、前記イコライザの特性を制御するパラメータ算出制御部と、
前記パラメータ算出制御部が出力するアナログ電圧をデジタルコードに変換するA/D変換部と、
前記デジタルコードをデコードしてデコード信号を出力するデコーダと、
前記デコード信号が入力される単極増幅器と、
を含み、
前記単極増幅器は、並列接続される複数のバッファと、前記複数のバッファのそれぞれに接続されるとともに前記デコード信号によって制御される複数のスイッチとを含むこと
を特徴とするパラメータ制御回路。 - 複数の速度のデータを入出力するインターフェース回路と、
前記インターフェース回路に入力するクロックまたは前記データから再生されるクロックの周波数を検出する周波数検出部と、
前記インターフェース回路の特性を可変するイコライザと、
前記周波数検出部が検出した前記周波数に応じて、前記イコライザの回路パラメータを算出し、前記イコライザの特性を制御するパラメータ算出制御部と
を有し、
前記パラメータ算出制御部は、前記回路パラメータをアナログ電流で出力し、
前記イコライザは、前記アナログ電流が供給される第1トランジスタおよび第2トランジスタと前記第2トランジスタに接続される第3トランジスタおよび第4トランジスタとを含むカレントミラー回路と、前記第4トランジスタに流れる電流によって制御されるとともに相補信号が入力される第5トランジスタおよび第6トランジスタとを含む差動増幅器と、を含むこと
を特徴とするパラメータ制御回路。
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