JP4864978B2 - デジタル・アナログ変換回路 - Google Patents

Description

この発明は、デジタルデータのデジタル値に対応する電圧値を有する出力電圧を供給する回路に関し、さらに詳しくは、負荷容量を有する液晶パネル等を駆動する駆動装置におけるデジタル・アナログ変換回路に関する。

従来のデジタル・アナログ変換回路では、例えば、抵抗分圧回路を用いた基準電圧生成回路によってデジタルデータのビット精度に対応する複数の基準電圧を生成し、セレクタを用いて複数の基準電圧のうちデジタルデータのデジタル値に対応する基準電圧を選択し、選択した基準電圧をバッファへ供給する形式が主流であった。しかしながら、ビット精度の増加に伴ってセレクタの回路規模が指数的に増大するため、高精細ドライバの回路面積の低減化は困難であった。特に、液晶ドライバでは、高精細化・高階調化とともに回路面積の低減化が求められており、これらを同時に実現することは困難であった。

そこで、特許文献１では、電圧軸だけでなく時間軸にもビット解像度を持たせることにより、セレクタの回路規模を低減している。詳しくは、電圧値が段階的に変化するステップ電圧を複数の基準電圧線の各々に供給し、サンプリングスイッチ回路を用いて複数の基準電圧線に供給された複数のステップ電圧のうちデジタルデータの上位ビットのデジタル値に対応するステップ電圧を選択し、選択されたステップ電圧をホールドコンデンサに蓄積し、蓄積された電圧を出力バッファで増幅して出力する。
特許第３２３５１２１号公報

しかしながら、スイッチ（サンプリングスイッチ回路）およびコンデンサ（ホールドコンデンサ）で構成されるサンプル・ホールド回路がバッファの前段に設けられているので、スイッチフィールドスルー雑音を抑制するためには、サンプル・ホールド回路を構成するコンデンサの容量値を充分に大きくする（通常、数ｐＦ）必要がある。したがって、基準電圧生成回路から出力バッファまでの信号経路における時定数がサンプル・ホールド回路の分だけ大きくなるので、出力電圧の応答が遅くなり、デジタル値に対応する電圧値（目標電圧値）と実際に出力された出力電圧の電圧値との差（セトリング誤差）が生じるおそれがあった。

ここで、サンプル・ホールド回路の抵抗値を小さくして基準電圧生成回路から出力バッファまでの信号経路における時定数を小さくしようとすると、スイッチのオン抵抗を低減するためにスイッチのサイズが大きくなり、その分、スイッチフィールドスルー雑音が増大する。この場合、スイッチフィールドスルー雑音の増大を抑制するためには、コンデンサの容量値を大きくする必要があるが、回路規模が増大するだけでなく、その分、時定数も増加するため、本来の目的である時定数低減の効果が小さい。また、ステップ電圧の基となる基準電圧を生成する抵抗分圧回路（ラダー抵抗）の抵抗値を低くすることで基準電圧生成回路から出力バッファまでの信号経路における時定数を低減する手段が考えられるが、抵抗分圧回路における貫通電流が増大し、消費電力の増大を招いてしまう。このように、従来の構成では、基準電圧生成回路から出力バッファまでの信号経路における時定数を小さくしてセトリング誤差を少なくすることは困難である。

また、高解像度化，高階調化が進む程、出力電圧のセトリング時間が短くなり、出力電圧の電圧値がデジタル値に対応する目標電圧値に到達できず、セトリング誤差が生じる。セトリング誤差が大きくなり過ぎるとデジタル値と出力電圧の電圧値との線形的な関係が破綻し、出力電圧の単調増加性を確保することができない。

そこで、本発明は、セトリング誤差の少ないデジタル・アナログ変換回路を提供することを目的とする。さらに詳しくは、基準電圧生成回路から出力バッファまでの信号経路における時定数の低減化や出力電圧の変化速度の高速化により、セトリング誤差の少なくすることを目的とする。

この発明の１つの局面に従うと、デジタル・アナログ変換回路は、デジタルデータのデジタル値に対応する電圧値を有する出力電圧を生成し、駆動対象である負荷容量へ当該出力電圧を供給する。デジタル・アナログ変換回路は、電圧値が段階的に変化する複数のステップ電圧のうち上記デジタルデータのデジタル値に対応するステップ電圧を選択する選択部と、上記選択部によって選択されたステップ電圧を増幅する増幅部と、上記デジタルデータのデジタル値に対応する期間だけ上記増幅部によって増幅されたステップ電圧を上記出力電圧として供給する出力部とを備える。上記複数のステップ電圧の各々において、当該ステップ電圧の各段には、互いに異なるデジタル値が割り当てられている。

上記デジタル・アナログ変換回路では、選択部と増幅部との間にスイッチとコンデンサとで構成されるサンプル・ホールド回路を設けずに、増幅部の後段に接続された出力部と駆動対象の負荷容量とでサンプル・ホールド回路を構成することにより、ステップ電圧の供給源から増幅部までの信号経路における時定数を大幅に減少させることができる。これにより、回路規模を低減するとともに出力電圧の応答性を高速化することができ、セトリング誤差を少なくすることができる。また、駆動対象が液晶パネルである場合、負荷容量は、通常、数十ｐＦと大きく、スイッチフィールドスルー雑音の影響を無視することができるので、出力部における抵抗値を充分に小さくすることができ、出力部から負荷容量までの時定数を低減することができる。

また、デジタル・アナログ変換回路は、電圧値が段階的に変化する複数のステップ電圧のうち上記デジタルデータのデジタル値に対応するステップ電圧を選択する選択部と、上記デジタルデータのデジタル値に対応する期間だけ、上記選択部によって選択されたステップ電圧を上記出力電圧として出力する出力部とを備える。上記複数のステップ電圧の各々において、当該ステップ電圧の各段には、互いに異なるデジタル値が割り当てられており、当該ステップ電圧の初段のセトリング時間は当該ステップ電圧の２段目以降の各段のセトリング時間よりも長い。また、上記出力部は、例えば、上記選択部によって選択されたステップ電圧を保持する電圧保持部と、上記電圧保持部によって保持された電圧を増幅し上記出力電圧として出力する増幅部とからなる。

上記デジタル・アナログ変換回路では、ステップ電圧の初段のセトリング時間内に出力電圧の電圧値を初段の電圧値に到達させることができる。これにより、セトリング誤差を少なくすることができ、出力電圧の単調増加性を保証することができる。

また、デジタル・アナログ変換回路は、電圧値が段階的に変化する複数のステップ電圧のうち上記デジタルデータのデジタル値に対応するステップ電圧を選択する選択部と、上記デジタルデータのデジタル値に対応する期間だけ、上記選択部によって選択されたステップ電圧を上記出力電圧として出力する出力部とを備える。上記複数のステップ電圧の各々において、当該ステップ電圧の各段には、互いに異なるデジタル値が割り当てられており、当該ステップ電圧の初段の電圧値は、当該初段に割り当てられたデジタル値に対応する目標電圧値よりも高い。また、上記出力部は、例えば、上記選択部によって選択されたステップ電圧を保持する電圧保持部と、上記電圧保持部によって保持された電圧を増幅し上記出力電圧として出力する増幅部とからなる。

上記デジタル・アナログ変換回路では、ステップ電圧の初段のセトリング時間において、出力電圧の電圧値の変化速度を高速化することができる。これにより、初段のセトリング時間内に出力電圧の電圧値をステップ電圧の初段に対応する目標電圧値に到達させることができ、出力電圧の単調増加性を保証することができる。

好ましくは、上記複数のステップ電圧の各々において、当該ステップ電圧の２段目以降の各段の電圧値は、当該各段に割り当てられたデジタル値に対応する目標電圧値よりも高い。

上記デジタル・アナログ変換回路では、ステップ電圧の２段目以降の各段のセトリング時間において、出力電圧の電圧値の変化速度を高速化することができる。これにより、２段目以降の各段のセトリング時間内に出力電圧の電圧値をステップ電圧の各段に対応する目標電圧値に到達させることができ、デジタル値と出力電圧の電圧値との線形性をさらに向上させることができる。

好ましくは、上記デジタル・アナログ変換回路は、上記出力電圧の時定数の大きさに応じて、上記複数のステップ電圧の各々について当該ステップ電圧の初段のセトリング時間を調整するセトリング時間調整部をさらに備える。

上記デジタル・アナログ変換回路では、ステップ電圧の初段におけるセトリング誤差の増大を抑制することができ、出力電圧の単調増加性をさらに保証することができる。

好ましくは、上記デジタル・アナログ変換回路は、上記出力電圧の時定数の大きさに応じて、上記複数のステップ電圧の各々について当該ステップ電圧の初段の電圧値を調整するエンファシス調整部をさらに備える。

上記デジタル・アナログ変換回路では、ステップ電圧の初段におけるセトリング誤差の増大を抑制することができ、出力電圧の単調増加性をさらに保証することができる。

好ましくは、上記デジタル・アナログ変換回路は、上記出力電圧の時定数の大きさに応じて、上記複数のステップ電圧の各々について当該ステップ電圧の２段目以降の各段の電圧値を調整するエンファシス調整部をさらに備える。

上記デジタル・アナログ変換回路では、出力電圧の時定数の大きさの変化に応じてステップ電圧の２段目以降の各段のエンファシス量を調整することによって、デジタル値と出力電圧の電圧値との線形性の向上を維持することができる。

また、デジタル・アナログ変換回路は、上記デジタルデータのデジタル値を実際の出力電圧の電圧値との対応関係が線形的である補正デジタル値に置換する変換部と、複数のステップ電圧のうち上記変換部によって変換されたデジタルデータの補正デジタル値に対応するステップ電圧を選択する選択部と、上記変換部によって変換されたデジタルデータの補正デジタル値に対応する期間だけ上記選択部によって選択されたステップ電圧を上記出力電圧として出力する出力部とを備える。また、上記出力部は、例えば、上記選択部によって選択されたステップ電圧を保持する電圧保持部と、上記電圧保持部によって保持された電圧を増幅し上記出力電圧として出力する増幅部とからなる。

上記デジタル・アナログ変換回路では、デジタル値と出力電圧の電圧値との関係が線形的になるので、セトリング誤差を少なくすることができ、出力電圧の単調増加性を保証することができる。

以上のように、デジタル値に対応する目標電圧値と出力電圧の電圧値との差（セトリング誤差）を少なくすることができる。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（第１の実施形態）
図１は、この発明の第１の実施形態による駆動装置の構成を示す。駆動装置１０は、基準電圧生成回路１０１と、クロック生成回路１０２と、ステップ電圧生成回路１０３と、ラッチ回路１０４，選択回路１０５，バッファ１０６，スイッチ１０７を含むデジタル・アナログ変換回路（ＤＡＣ回路）１１０とを備える。この駆動装置１０は、ｎビット精度（ｎは自然数）の階調データに示された階調度（デジタル値）に対応する電圧値を有する出力電圧を供給する。また、この駆動装置１０は、電圧値が段階的に変化する複数のステップ電圧の中から階調データに対応するステップ電圧を選択し、選択したステップ電圧を階調データに対応する期間だけ出力する。すなわち、この駆動装置１０では、電圧軸に加えて時間軸にもビット解像度を持たせている。

基準電圧生成回路１０１は、例えば、ラダー抵抗であり、階調データＤ−ＤＡＴＡのビット精度に対応する複数の基準電圧を生成する。すなわち、基準電圧生成回路１０１は、２^ｎ個のデジタル値に一対一で対応する２^ｎ個の電圧値（目標電圧値）を示す２^ｎ個の基準電圧を生成する。

クロック生成回路１０２は、ステップ電圧の生成およびステップ電圧の出力期間を制御するためのクロック信号ＣＬＫを生成する。ここでは、クロック信号ＣＬＫは、１水平期間中に、ステップ電圧の開始タイミングを決定するための基準パルスと、ステップ電圧の電圧値が変化するタイミングを決定する２^ｍ個（ｍは自然数，ｍ＜ｎ）の付加パルスとを含んでいる。

ステップ電圧生成回路１０３は、クロック生成回路１０２からのクロック信号ＣＬＫに同期して、電圧値が２^ｍ段階に変化する２^ｎ−ｍ個のステップ電圧を生成する。詳しくは、ステップ電圧生成回路１０３に含まれる２^ｎ−ｍ個の合成部１３１−１，１３１−２，１３１−３，・・・の各々は、２^ｎ個の基準電圧のうち２^ｍ個の基準電圧を受け、２^ｍ個の基準電圧を電圧値の低い方から順番にクロック信号ＣＬＫに同期して選択する。

ラッチ回路１０４は、ｎビットの階調データＤ−ＤＡＴＡを受け、階調データＤ−ＤＡＴＡのうち上位（ｎ−ｍ）ビットのデジタル値を選択回路１０５へ出力し、下位ｍビットのデジタル値をスイッチ１０７へ出力する。

選択回路１０５は、ステップ電圧生成回路１０３によって生成された２^ｎ−ｍ個のステップ電圧の中からラッチ回路１０４からの階調データＤ−ＤＡＴＡの上位（ｎ−ｍ）ビットのデジタル値に対応するステップ電圧を選択する。

バッファ１０６は、選択回路１０５によって選択されたステップ電圧を増幅し、増幅したステップ電圧を出力する。

スイッチ１０７は、ラッチ回路１０４からの階調データＤ−ＤＡＴＡの下位ｍビットのデジタル値に対応する期間だけ、バッファ１０６によって増幅出力されたステップ電圧を出力する。詳しくは、スイッチ１０７は、クロック信号ＣＬＫのうち基準パルスから階調データＤ−ＤＡＴＡの下位ｍビットのデジタル値に対応する付加パルスまでの間の期間だけステップ電圧を出力する。これにより、階調データＤ−ＤＡＴＡのデジタル値に対応する電圧値を有する出力電圧Ｖｏｕｔが液晶パネル２０の負荷容量２１へ供給される。

ここで、図２を参照しつつ、ステップ電圧について説明する。ステップ電圧生成回路１０３において生成される２^ｎ−ｍ個のステップ電圧の各々には、２^ｎ個のデジタル値のうち上位（ｎ−ｍ）ビットの値が同一である２^ｍ個のデジタル値が割り当てられている。すなわち、２^ｎ−ｍ個のステップ電圧の各々は（ｎ−ｍ）ビット精度に対応する。

また、ステップ電圧の初段には２^ｍ個のデジタル値のうち最小のデジタル値が割り当てられ、ステップ電圧の２段目には２番目に小さいデジタル値が割り当てられ、ステップ電圧の最終段（２^ｍ段目）には最大のデジタル値が割り当てられている。すなわち、２^ｎ−ｍ個のステップ電圧の各々では、電圧値がｎビット精度で１階調分ずつ段階的に増加する。

このようなステップ電圧を生成するために、ステップ電圧生成回路１０３において、２^ｎ−ｍ個の合成部の各々には、２^ｎ個のデジタル値のうち上位（ｎ−ｍ）ビットの値が同一である２^ｍ個のデジタル値が割り当てられており、２^ｎ−ｍ個の合成部の各々は、２^ｍ個のデジタル値に対応する２^ｍ個の電圧を受け、２^ｍ個の電圧を電圧値が小さい方から順番に選択する。

また、本実施形態では、ステップ電圧の各段の電圧値は、各段に割り当てられたデジタル値に対応する目標電圧値に相当する。すなわち、ここでは、２^ｎ−ｍ個の合成部の各々は、２^ｍ個のデジタル値に一対一で対応する２^ｍ個の基準電圧を受ける。ここで、ｎ＝１０，ｍ＝２であるとすると、ステップ電圧ＳＶ２には、上位８ビットの値が「00000001」である４個のデジタル値が割り当てられる。また、ステップ電圧ＳＶ２の各段の電圧値は、次のようになる。
・１段目：基準電圧Ｖ４（デジタル値「0000000100」に対応する目標電圧値）
・２段目：基準電圧Ｖ５（デジタル値「0000000101」に対応する目標電圧値）
・３段目：基準電圧Ｖ６（デジタル値「0000000110」に対応する目標電圧値）
・４段目：基準電圧Ｖ７（デジタル値「0000000111」に対応する目標電圧値）
また、ステップ電圧の各段の出力時間（セトリング時間）は、クロック信号ＣＬＫの各パルスによって決定される。例えば、ステップ電圧生成回路１０３は、クロック信号ＣＬＫのうち基準パルスの立ち上がりエッジに同期してステップ電圧の初段となる電圧の出力を開始し、基準パルスの次に発生する付加パルスの立ち上がりエッジに同期してステップ電圧の初段となる電圧の出力を停止しステップ電圧の２段目となる電圧の出力を開始する。この場合、ステップ電圧の初段のセトリング時間は、基準パルスの立ち上がりエッジと付加パルスの立ち上がりエッジとで決定される。例えば、ｍ＝２であるとすると、ステップ電圧の各段のセトリング時間は、次のように決定することができる。
・１段目のセトリング時間Ｓｅｔ１：基準パルスＰｒから付加パルスＰａ１までの期間
・２段目のセトリング時間Ｓｅｔ２：付加パルスＰａ１からＰａ２までの期間
・３段目のセトリング時間Ｓｅｔ３：付加パルスＰａ２からＰａ３までの期間
・４段目のセトリング時間Ｓｅｔ４：付加パルスＰａ３からＰａ４までの期間
さらに、スイッチ１０７では、２^ｍ個のデジタル値（ｍビットのデジタル値）の各々に対してステップ電圧の出力期間が予め定められている。例えば、２^ｍ個のデジタル値のうち最小のデジタル値には「クロック信号ＣＬＫの基準パルスの立ち上がりエッジから次に発生する付加パルスの立ち上がりエッジまでの期間だけステップ電圧を出力する」ことが定められている。例えば、ｍ＝２であるとすると、各デジタル値に対するステップ電圧の出力期間は、次のように定められている。
・デジタル値「00」：基準パルスＰｒから付加パルスＰａ１までの期間
・デジタル値「01」：基準パルスＰｒから付加パルスＰａ２までの期間
・デジタル値「10」：基準パルスＰｒから付加パルスＰａ３までの期間
・デジタル値「11」：基準パルスＰｒから付加パルスＰａ４までの期間
図３は、液晶表示装置の全体構成を示す。液晶表示装置は、液晶パネル２０と、ゲートドライバ３０と、図１に示した駆動装置１０とを備える。液晶パネル２０では、複数の液晶容量（負荷容量）２１がマトリクス状に配置され、複数のゲート線Ｇ１，Ｇ２，Ｇ３，・・・および複数のソース線Ｓ１，Ｓ２，Ｓ３，Ｓ４，・・・が設けられている。駆動装置１０は、複数のソース線Ｓ１，Ｓ２，Ｓ３，Ｓ４，・・・に対応する複数のＤＡＣ回路１１０を含む。複数のＤＡＣ回路１１０の各々は、階調データＤ−ＤＡＴＡのデジタル値に応じた電圧値を有する出力電圧を、そのＤＡＣ回路に対応するソース線に供給する。ゲートドライバ３０は、液晶パネル２０のゲート線Ｇ１，Ｇ２，Ｇ３，・・・を順番に選択し、選択したゲート線に接続されたトランジスタを導通状態にする。これにより、ＤＡＣ回路１１０からの出力電圧は、ソース線を介して液晶容量２１へ供給される。

次に、図４を参照しつつ、図１に示した駆動装置による動作について説明する。なお、ここでは、ｎ＝１０，ｍ＝２であり、ラッチ回路１０４に与えられる階調データＤ−ＤＡＴＡのデジタル値は「0000000110」であるものとする。

まず、ステップ電圧生成回路１０３は、クロック信号ＣＬＫに同期して、２^１０−２個のステップ電圧ＳＶ１，ＳＶ２，ＳＶ３，・・・を生成する。ステップ電圧ＳＶ１，ＳＶ２，ＳＶ３，・・・の各々は、電圧値が２^２段階に変化する。

次に、ラッチ回路１０４は、階調データＤ−ＤＡＴＡを受け、上位８ビットのデジタル値「00000001」を選択回路１０５へ出力し、下位２ビットのビット値「10」をスイッチ１０７へ出力する。

選択回路１０５は、ラッチ回路１０４からのデジタル値「00000001」に対応するステップ電圧ＳＶ２を選択する。バッファ１０６は、選択回路１０５によって選択されたステップ電圧ＳＶ２を増幅出力する。

スイッチ１０７は、ラッチ回路１０４からのデジタル値「10」に対応する期間だけ（すなわち、クロック信号ＣＬＫのうち基準パルスＰｒの立ち上がりエッジから付加パルスＰａ３の立ち上がりエッジまでの期間だけ）、バッファ１０６からのステップ電圧ＳＶ２を出力する。したがって、出力電圧Ｖｏｕｔの電圧値は、セトリング時間Ｓｅｔ１内では電圧値Ｖ４まで上昇し、セトリング時間Ｓｅｔ２内では電圧値Ｖ５まで上昇し、セトリング時間Ｓｅｔ３内では電圧値Ｖ６まで上昇する。クロック信号ＣＬＫの付加パルスＰａ３の立ち上がりエッジが発生すると、スイッチ１０７は、ステップ電圧ＳＶ２の出力を停止する。これにより、出力電圧Ｖｏｕｔの電圧値は、最終的に、基準電圧Ｖ６の電圧値と同一になる。すなわち、液晶パネルの負荷容量２１には、デジタル値「0000000110」に対応する目標電圧値（基準電圧Ｖ６の電圧値）を有する出力電圧Ｖｏｕｔが供給されたことになる。

この構成によれば、選択回路１０５とバッファ１０６との間にサンプル・ホールド回路を設ける必要がないので、基準電圧生成回路１０１からバッファ１０６までの信号経路における時定数を小さくすることができる。したがって、基準電圧生成回路１０１から負荷容量２１までの信号経路における時定数を大幅に減少させることができる。これにより、回路規模を低減するとともに出力電圧の応答性を高速化することができ、セトリング誤差を少なくすることができる。

また、液晶パネルの負荷容量２１は、通常、数十ｐＦと大きく、スイッチ１０７によるスイッチフィールドスルー雑音の影響を無視することができるため、スイッチ１０７のサイズを大きくしてオン抵抗を低減し、バッファ１０６から負荷容量２１までの信号経路における時定数を小さくすることができる。

さらに、基準電圧生成回路１０１から負荷容量２１までの信号経路における時定数（出力電圧の時定数）を低減させるために基準電圧生成回路の抵抗値を低くしなくても良いので、消費電力の増大を懸念する必要がない。

（第２の実施形態）
この発明の第２の実施形態による駆動装置は、図１に示した構成と同様であるが、クロック生成回路１０２およびステップ電圧生成回路１０３による処理が異なる。

クロック生成回路１０２は、ステップ電圧の初段のセトリング時間に相当する期間（基準パルスと最初の付加パルスとで決定される期間）がステップ電圧の（２^ｍ−１）段のセトリング時間に相当する（２^ｍ−１）個の期間の各々（２^ｍ個の付加パルスで決定される（２^ｍ−１）個の期間の各々）よりも長いクロック信号ＣＬＫ’を生成する。

ステップ電圧生成回路１０３は、クロック信号に同期して、初段のセトリング時間が２段目以降の各段のセトリング時間よりも長い２^ｎ−ｍ個のステップ電圧を生成する。また、ステップ電圧の初段の電圧値は、初段に割り当てられたデジタル値に対応する目標電圧値に相当し、ステップ電圧の２段目以降の各段の電圧値は、各段に割り当てられたデジタル値に対応する目標電圧値にエンファシス量αを加算した電圧値に相当する。

ここで、図５を参照しつつ、本実施形態におけるステップ電圧について説明する。本実施形態では、ステップ電圧の初段の電圧値は、初段に割り当てられたデジタル値に対応する目標電圧値である。ステップ電圧の２段目以降の各段の電圧値は、「各段に割り当てられたデジタル値に対応する目標電圧値」に「エンファシス量α」を加算した電圧値に相当する。

このようなステップ電圧を生成するために、ステップ電圧生成回路１０３の２^ｎ−ｍ個の合成部の各々は、ステップ電圧の初段に対応する目標電圧値を示す電圧（すなわち、基準電圧）を受けるとともに、初段以外の（２^ｍ−１）個の段に対応する（２^ｍ−１）個の電圧を受ける。（２^ｍ−１）個の電圧の各々の電圧値は、目標電圧値にエンファシス量αを加算した電圧値に相当する。

ここで、ｎ＝１０，ｍ＝２であるとすると、ステップ電圧ＳＶ２には、上位８ビットの値が「00000001」である４個のデジタル値が割り当てられる。また、「エンファシス量α」＝「１階調分の電圧値」であるとすると、ステップ電圧ＳＶ２の各段の電圧値は、次のようになる。
・１段目：基準電圧Ｖ４（デジタル値「0000000100」に対応する目標電圧値）
・２段目：基準電圧Ｖ６（デジタル値「0000000101」に対応する目標電圧値（Ｖ５）＋エンファシス量α）
・３段目：基準電圧Ｖ７（デジタル値「0000000110」に対応する目標電圧値（Ｖ６）＋エンファシス量α）
・４段目：基準電圧Ｖ８（デジタル値「0000000111」に対応する目標電圧値（Ｖ７）＋エンファシス量α）
また、ステップ電圧の各段のセトリング時間およびステップ電圧の出力期間の制御は、第１の実施形態と同様の手順で実行される。しかし、本実施形態では、クロック信号ＣＬＫのうちステップ電圧の初段のセトリング時間に相当する期間が延長されているので、セトリング時間Ｓｅｔ１は図２の場合よりも長く、セトリング時間Ｓｅｔ２，Ｓｅｔ３，Ｓｅｔ４の各々は図２の場合よりも短い。また、下位ｍビットに対応するステップ電圧の出力期間は、図２の場合よりも長くなる。

次に、図６Ａ，図６Ｂを参照しつつ、本実施形態による駆動装置の動作について説明する。なお、ここでは、ステップ電圧ＳＶ２を出力する場合を例に挙げて説明する。

出力電圧Ｖｏｕｔの時定数が大きい程、出力電圧Ｖｏｕｔの電圧値の上昇速度が遅くなり、出力電圧Ｖｏｕｔの電圧値がステップ電圧の各段の電圧値に到達するために要する時間が長くなる。図６Ａのように、ステップ電圧の各段のセトリング時間Ｓｅｔ１，Ｓｅｔ２，Ｓｅｔ３，Ｓｅｔ４が均等であると、出力電圧Ｖｏｕｔの電圧値がステップ電圧ＳＶ２の初段の電圧値に到達する前にステップ電圧ＳＶ２の初段から２段目へと電圧値が変化してしまうおそれがあり、ステップ電圧の初段においてセトリング誤差が生じてしまう。

一方、図６Ｂのように、ステップ電圧の初段のセトリング時間Ｓｅｔ１が他のセトリング時間Ｓｅｔ２，Ｓｅｔ３，Ｓｅｔ４よりも長い場合、セトリング時間Ｓｅｔ１に出力電圧Ｖｏｕｔがステップ電圧ＳＶ２の初段の電圧値に到達することが可能であり、ステップ電圧の初段におけるセトリング誤差を少なくすることができる。さらに、ステップ電圧の２段目以降の各段の電圧値は目標電圧値よりも高いので、出力電圧Ｖｏｕｔの電圧値の上昇速度を速くすることができ、ステップ電圧の各段におけるセトリング誤差を少なくすることができる。

ここで、図７を参照しつつ、デジタル値と出力電圧の電圧値との関係を説明する。図６Ａの場合、ステップ電圧の初段でのセトリング誤差が大きいとデジタル値と出力電圧の電圧値との線形的な関係が破綻する現象（所謂、リピートコード）が生じ、デジタル値と出力電圧の電圧値との関係は、ラインＬｉｎｅ１のようになる。

一方、図６Ｂの場合、ステップ電圧の初段でのセトリング誤差を少なくすることができるので、ｎビット精度よりも粗い（ｎ−ｍ）ビット精度を向上させることができ、出力電圧の単調増加性を保証することができる。さらに、ステップ電圧の２段目以降の各段において出力電圧Ｖｏｕｔの電圧値の上昇速度を速くすることができるので、セトリング時間が短くても出力電圧Ｖｏｕｔの電圧値を目標電圧値にすることができる。よって、デジタル値と出力電圧の電圧値との関係は、ラインＬｉｎｅ２のように線形的になり、リピートコードを防止することができ、（ｎ−ｍ）ビット精度だけでなくｎビット精度も向上させることができる。

以上のように、ステップ電圧の初段のセトリング時間を長くすることによって、初段のセトリング時間内に出力電圧の電圧値を初段の電圧値に到達させることができる。これにより、セトリング誤差を少なくすることができ、リピートコードの発生を防止することができる。このように、ＤＡＣ回路としての機能が破綻しないので、超高精度な線形性が要求されないアプリケーションには十分に適用可能である。

また、２段目以降の電圧値を目標電圧値よりも高くすることによって、出力電圧の電圧値の上昇速度を速くすることができる。これにより、セトリング時間内に出力電圧の電圧値を目標電圧値に到達させることができ、デジタル値と出力電圧の電圧値との線形性をさらに向上させることができる。

さらに、バッファ１０６の前段にサンプル・ホールド回路が接続されておらず、スイッチ１０７のサイズを大きくすることができるので、バッファ１０６から負荷容量２１までの信号経路の相対精度を向上させ、複数のＤＡＣ回路１１０間における出力電圧の時定数のばらつきを小さくすることができる。よって、複数のＤＡＣ回路の各々において出力電圧の時定数が同一であると考えることが可能であり、複数のＤＡＣ回路の各々に対するエンファシス量の設定を容易に行うことができる。

なお、初段のセトリング時間においてセトリング誤差がｎビット精度で１／２ＬＳＢ（Less Significant Bit）以下で収束することが好ましい。すなわち、セトリング誤差がｎビット精度の１階調の半分に相当する電位差以下で収束することが好ましい。

また、ステップ電圧の初段のセトリング時間の長さは、出力電圧の時定数を考慮して、初段のセトリング時間内に出力電圧の電圧値が初段の電圧値に到達できる（または、近づける）ように設定すれば良い。

また、ステップ電圧の２段目以降の各段に加算されるエンファシス量αは、ｎビット精度の１階調分に対応する電圧値に限らない。エンファシス量αの大きさは、出力電圧の時定数およびステップ電圧の各段のセトリング時間を考慮して、２段目以降の各段のセトリング時間内に出力電圧の電圧値が目標電圧値に到達できる（または、近づける）ように設定すれば良い。

さらに、ステップ電圧生成回路１０３の２^ｎ−ｍ個の合成部の各々には、ステップ電圧の２段目以降の各段となる（２^ｍ−１）個の電圧として（２^ｍ−１）個の基準電圧が供給されているが、基準電圧生成回路１０１によって生成された基準電圧ではなく、他の電圧生成回路によって生成された電圧を（２^ｍ−１）個の電圧として使用しても構わない。

（第３の実施形態）
図８は、この発明の第３の実施形態による駆動装置の構成を示す。この駆動装置１０は、図１に示したクロック生成回路１０２およびステップ電圧生成回路１０３に代えて、クロック生成回路３０２およびステップ電圧生成回路３０３を備える。その他の構成は、図１と同様である。

クロック生成回路３０２（セトリング時間調整部）は、時定数情報ＩｎｆｏＫに応じて、クロック信号ＣＬＫ’のうちステップ電圧の初段のセトリング時間に相当する期間の長さを調整する。時定数情報ＩｎｆｏＫは、出力電圧の時定数（基準電圧生成回路１０１から負荷容量２１までの信号経路における時定数）についての情報であり、例えば、ゲートドライバ３０によって選択されたゲート線の行番号を示す。

ステップ電圧生成回路３０３は、時定数情報ＩｎｆｏＫに応じて、ステップ電圧の２段目以降の各段に対して加算するエンファシス量αを調整する。詳しくは、ステップ電圧生成回路３０３は、図１に示したステップ電圧生成回路１０３に加えて、切換回路（エンファシス調整部）３３１を含む。切換回路３３１は、２^ｎ−ｍ個の合成部に基準電圧を２^ｍ個ずつ供給する。すなわち、切換回路３３１は、２^ｎ−ｍ個の合成部の各々に対して、ステップ電圧の初段に対応する目標電圧値を示す電圧（すなわち、基準電圧）を供給するとともに、初段以外の（２^ｍ−１）個の段に対応する（２^ｍ−１）個の電圧を供給する。（２^ｍ−１）個の電圧の各々の電圧値は、目標電圧値にエンファシス量αを加算した電圧値に相当する。また、切換回路３３１は、時定数情報ＩｎｆｏＫに応じて、２^ｎ−ｍ個の合成部の各々に供給する（２^ｍ−１）個の電圧の電圧値を変更する。すなわち、切換回路３３１は、時定数情報ＩｎｆｏＫに応じて、エンファシス量αを調整する。

次に、出力電圧の時定数の大きさとステップ電圧の初段のセトリング時間の長さとの関係、出力電圧の時定数の大きさとステップ電圧の各段のエンファシス量との関係について説明する。なお、ここでは、図３において、駆動装置１０に近いゲート線から順番に行番号が大きくなるように、ゲート線Ｇ１，Ｇ２，Ｇ３，・・・の各々には行番号が付されているものとする。

図３のように、ソース線Ｓ１，Ｓ２，Ｓ３，Ｓ４，・・・の各々には、複数の液晶容量（負荷容量）２１が接続されている。液晶容量２１とＤＡＣ回路１１０との間の距離が遠い程、その液晶容量２１とＤＡＣ回路１１０とを繋ぐソース線が長くなり、その液晶容量へ供給される出力電圧の時定数が大きくなる。すなわち、ゲートドライバ３０によって選択されているゲート線の行番号が大きくなる程、出力電圧の時定数が大きくなる。

クロック生成回路３０２では、行番号の各々に対してステップ電圧の初段のセトリング時間が予め定められている。例えば、行番号が大きくなる程、その行番号に対応する初段のセトリング時間は長くなる。

ステップ電圧生成回路３０３では、行番号の各々に対してエンファシス量が予め定められている。例えば、行番号が大きくなる程、その行番号に対応するエンファシス量は大きくなる。

次に、図９Ａ，図９Ｂを参照しつつ、図８に示した駆動装置による動作について説明する。なお、ここでは、ステップ電圧ＳＶ２を出力する場合を例に挙げて説明する。

まず、図９Ａのように、ステップ電圧ＳＶ２の初段のセトリング時間の長さが「Ｐ１」であり、ステップ電圧ＳＶ２の２段目以降の各段のエンファシス量αが「１階調分の電圧値」であるとする。この場合、切換回路３３１は、ステップ電圧ＳＶ２を出力する合成部１３１−２へ、ステップ電圧ＳＶ２の初段に相当する基準電圧Ｖ４と、ステップ電圧ＳＶ２の２段目以降の３段に相当する基準電圧Ｖ６，Ｖ７，Ｖ８（目標電圧値を示す基準電圧Ｖ５，Ｖ６，Ｖ７よりも電圧値が１階調分だけ高い基準電圧）を供給する。また、このとき、ゲートドライバ３０は、ゲート線Ｇ２を選択しているものとする。すなわち、時定数情報ＩｎｆｏＫに示された行番号が「２」であるとする。

ここで、ゲートドライバ３０がゲート線Ｇ３を選択すると、時定数情報ＩｎｆｏＫに示される行番号は「３」になる。このとき、クロック生成回路３０２は、クロック信号ＣＬＫのうちステップ電圧の初段のセトリング時間Ｓｅｔ１に相当する期間の長さを「Ｐ１」からＰ１よりも長い「Ｐ２」へ変更する。また、ステップ電圧生成回路３０３は、ステップ電圧に対するエンファシス量αを「１階調分の電圧値」から「２階調分の電圧値」へ変更する。すなわち、切換回路３３１は、基準電圧Ｖ６，Ｖ７，Ｖ８に代えて、基準電圧Ｖ７，Ｖ８，Ｖ９（基準電圧Ｖ５，Ｖ６，Ｖ７よりも電圧値が２階調分だけ高い基準電圧）を合成部１３１−２へ供給する。このようにして、図９Ｂのように、ステップ電圧ＳＶ２の初段のセトリング時間Ｓｅｔ１は長くなり、ステップ電圧ＳＶ２の２段目以降の各段の電圧値は高くなる。したがって、負荷容量２１までの距離が遠くなり出力電圧の時定数が大きくなっても、その分、ステップ電圧の初段のセトリング時間やステップ電圧の２段目以降の各段のエンファシス量αが大きくなるので、セトリング誤差の増大を抑制することができる。

以上のように、出力電圧の時定数の大きさの変化に応じて初段のセトリング時間を調整することによって、ステップ電圧の初段におけるセトリング誤差の増大を抑制することができ、出力電圧の単調増加性を確実に保証することができる。

また、出力電圧の時定数の大きさの変化に応じてステップ電圧の２段目以降の各段に加算されるエンファシス量を調整することによって、ビット精度の向上を維持することができる。

なお、行番号毎に出力電圧の時定数を予め把握しておけば、時定数情報にステップ電圧の初段のセトリング時間およびステップ電圧の２段目以降の各段に加算されるエンファシス量αを予め対応付けることが可能である。

（第４の実施形態）
この発明の第４の実施形態による駆動装置は、図１に示した構成と同様であるが、ステップ電圧生成回路１０３による処理が異なる。

ステップ電圧生成回路１０３によって生成される２^ｎ−ｍ個のステップ電圧の各々は、初段の電圧値が、初段に割り当てられたデジタル値に対応する目標電圧値にエンファシス量βを加算した電圧値に相当し、ステップ電圧の２段目以降の各段の電圧値が、各段に割り当てられたデジタル値に対応する目標電圧値にエンファシス量αを加算した電圧値に相当する。

ここで、図１０を参照しつつ、本実施形態におけるステップ電圧について説明する。本実施形態では、ステップ電圧生成回路１０３の２^ｎ−ｍ個の合成部の各々は、ステップ電圧の初段に対応する電圧（目標電圧値にエンファシス量βを加算した電圧値を示す電圧）と、初段以外の（２^ｍ−１）個の段に対応する（２^ｍ−１）個の電圧（目標電圧値にエンファシス量αを加算した電圧値を示す電圧）とを受ける。

ここで、ｎ＝１０，ｍ＝２であるとすると、ステップ電圧ＳＶ２には、上位８ビットの値が「00000001」である４個のデジタル値が割り当てられる。また、「エンファシス量β」＝「３階調分の電圧値」，「エンファシス量α」＝「１階調分の電圧値」であるとすると、ステップ電圧ＳＶ２の各段の電圧値は、次のようになる。
・１段目：基準電圧Ｖ７（デジタル値「0000000100」に対応する目標電圧値（Ｖ４）＋エンファシス量β）
・２段目：基準電圧Ｖ６（デジタル値「0000000101」に対応する目標電圧値（Ｖ５）＋エンファシス量α）
・３段目：基準電圧Ｖ７（デジタル値「0000000110」に対応する目標電圧値（Ｖ６）＋エンファシス量α）
・４段目：基準電圧Ｖ８（デジタル値「0000000111」に対応する目標電圧値（Ｖ７）＋エンファシス量α）
また、ステップ電圧の各段のセトリング時間およびステップ電圧の出力期間の制御は、第１の実施形態と同様の手順で実行される。

次に、図１０を参照しつつ、本実施形態の駆動装置による動作について説明する。なお、ここでは、ステップ電圧ＳＶ２を出力する場合を例に挙げて説明する。

図１０のように、ステップ電圧ＳＶ２の初段の電圧値が目標電圧値よりも高いので、図６Ａの場合よりも、セトリング時間Ｓｅｔ１における出力電圧Ｖｏｕｔの電圧値の上昇速度を速くすることができ、セトリング時間Ｓｅｔ１内に出力電圧Ｖｏｕｔがステップ電圧ＳＶ２の初段の電圧値に到達することが可能である。これにより、ステップ電圧の初段におけるセトリング誤差を少なくすることができる。さらに、図６Ｂと同様に、ステップ電圧の２段目以降の各段の電圧値は目標電圧値よりも高いので、ステップ電圧の各段におけるセトリング誤差を少なくすることができる。

以上のように、ステップ電圧の初段の電圧値を目標電圧値よりも高くすることによって、初段のセトリング時間内に出力電圧の電圧値を初段の電圧値に到達させることができる。これにより、セトリング誤差を少なくすることができ、リピートコードの発生を防止することができる。

なお、第２の実施形態による駆動装置のように、クロック生成回路が、ステップ電圧の初段のセトリング時間に相当する期間がステップ電圧の（２^ｍ−１）段のセトリング時間に相当する（２^ｍ−１）個の期間の各々よりも長いクロック信号ＣＬＫ’を生成するように構成しても良い。この場合、ステップ電圧および出力電圧は、図１１のようになる。このように構成すれば、第２の実施形態による駆動装置よりも、セトリング誤差をさらに抑制することができる。すなわち、ステップ電圧の初段のセトリング時間を延長することが制限されていても、ステップ電圧の初段に加算されるエンファシス量βを調整することによって、初段におけるセトリング誤差を抑制することができる。

さらに、図８に示した駆動装置のように、ステップ電圧生成回路が、時定数情報に応じて、ステップ電圧の初段に加算される初段のエンファシス量βを調整しても構わない。

（第５の実施形態）
図１２は、この発明の第５の実施形態による駆動装置の構成を示す。この駆動装置１０は、図１に示した駆動装置１０に加えて、変換回路５０１をさらに備える。この駆動装置１０は、デジタル値に対応する出力電圧の電圧値を予め把握しておき、デジタル値と出力電圧との線形的な関係が維持されるようにデジタルデータのデジタル値を補正する。

変換回路５０１は、予め用意されたルックアップテーブルに基づいて、受け取ったデジタルデータのデジタル値を補正し、補正後のデジタルデータの上位（ｎ−ｍ）ビットのデジタル値をクロック生成回路１０２へ出力し、補正後のデジタルデータの下位ｍビットのデジタル値をスイッチ１０７へ出力する。

次に、図１３Ａ，図１３Ｂ，図１３Ｃを参照しつつ、ルックアップテーブルについて説明する。なお、図１３Ａ，図１３Ｂ，図１３Ｃでは、説明の簡素化のため、デジタル値および補正デジタル値を１０進法で表現している。

図１３Ａのように、デジタル値と実際の出力電圧の電圧値との関係が単調増加にならない部分（図１３Ａでは、デジタル値「８」，「１２」，「１６」，「２０」）が存在する場合がある。そこで、図１３Ｂのように、実際の出力電圧の電圧値を小さいものから順番に並べ替えて、並べ替えられた出力電圧の電圧値に対応するデジタル値を「補正デジタル値」とする。そして、図１３Ｃのように、補正デジタル値と最小値から順番に並べられたデジタル値とを一対一で対応付ける。このようにして、「デジタル値」と「実際の出力電圧の電圧値との対応関係が線形的である補正デジタル値」とが対応付けられたルックアップテーブルが作成される。

ここで、図１４を参照しつつ、デジタル値と出力電圧との関係について説明する。デジタル値を補正しない場合、リピートコードが発生し、デジタル値と出力電圧の電圧値との関係は、ラインＬｉｎｅ１のようになる。一方、デジタル値を補正した場合、デジタル値と出力電圧の電圧値との関係は、ラインＬｉｎｅ５のようになり、出力電圧の電圧値の単調増加性を保証することができ、リピートコードを防止することができる。

以上のように、デジタル値と出力電圧の電圧値との関係が線形的になるので、セトリング誤差を少なくすることができ、出力電圧の単調増加性を保証することができる。

（その他の実施形態）
以上、第２〜第５の実施形態の各々において、バッファ１０６の後段に接続されたスイッチ１０７に代えて、選択回路１０５とバッファ１０６との間にスイッチ１０７およびサンプルコンデンサ１１１とで構成されたサンプル・ホールド回路が接続されていても良い。各実施形態のこのような変形例を図１５〜図１８に示す。

図１５は、第２の実施形態による駆動装置の変形例を示す。図１５に示した駆動装置においても、ステップ電圧の初段のセトリング時間を長くすることにより、出力電圧の単調増加性を確保するという効果を奏する。さらに、ステップ電圧の２段目以降の各段の電圧値を高くすることにより、デジタル値と出力電圧の電圧値との線形性を向上させるという効果を奏する。

図１６は、第３の実施形態による駆動装置の変形例を示す。図１６に示した駆動装置においても、出力電圧の時定数の大きさの変化に応じてステップ電圧の初段のセトリング時間を調整することにより、セトリング誤差の増大を抑制するという効果を奏する。さらに、出力電圧の時定数の大きさの変化に応じてステップ電圧の各段のエンファシス量を調整することにより、デジタル値と出力電圧の電圧値との線形性を維持できるという効果を奏する。

図１７は、第４の実施形態による駆動装置の変形例を示す。図１７に示した駆動装置においても、ステップ電圧の初段の電圧値を目標電圧値よりも高くすることにより、セトリング誤差を少なくするという効果を奏する。また、ステップ電圧生成回路１０３を図１６に示されたステップ電圧生成回路３０３のように構成すれば、出力電圧の時定数の大きさに応じてエンファシス量α，βの各々を調整することも可能である。

図１８は、第５の実施形態による駆動装置の変形例を示す。図１８に示した駆動装置においても、デジタル値と出力電圧の電圧値との関係が線形的になるようにデジタル値を補正することにより、出力電圧の単調増加性を確保できるという効果を奏する。

以上説明したように、本発明は、液晶パネル等の負荷容量を駆動する駆動装置に用いられるデジタル・アナログ変換回路等として有用である。

この発明の第１の実施形態による駆動装置の構成を示すブロック図である。 図１に示した駆動装置におけるステップ電圧について説明するための波形図である。 液晶表示装置の全体構成を示す図である。 図１に示した駆動装置の動作について説明するための波形図である。 この発明の第２の実施形態による駆動装置におけるステップ電圧について説明するための波形図である。 （Ａ）出力電圧について比較説明するための波形図である。（Ｂ）この発明の第２の実施形態における出力電圧の変化について説明するための波形図である。 この発明の第２の実施形態におけるデジタル値と出力電圧の出力値との関係について説明するためのグラフである。 この発明の第３の実施形態による駆動装置の構成を示すブロック図である。 図８に示した駆動装置による動作について説明するための波形図である。 この発明の第４の実施形態による駆動装置におけるステップ電圧について説明するための波形図である。 この発明の第４の実施形態による駆動装置の変形例におけるステップ電圧について説明するための波形図である。 この発明の第５の実施形態による駆動装置の構成を示すブロック図である。 （Ａ）デジタル値と出力電圧の電圧値との対応関係を示す図である。（Ｂ）出力電圧の電圧値と補正デジタル値との対応関係を示す図である。（Ｃ）ルックアップテーブルの一例を示す図である。 図１２に示した駆動装置におけるデジタル値と出力電圧の出力値との関係について説明するためのグラフである。 第２の実施形態の変形例について説明するためのブロック図である。 第３の実施形態の変形例について説明するためのブロック図である。 第４の実施形態の変形例について説明するためのブロック図である。 第５の実施形態の変形例について説明するためのブロック図である。

符号の説明

１０ 駆動装置
１０１，４０１ 基準電圧生成回路
１０２，３０２ クロック生成回路
１０３，３０３ ステップ電圧生成回路
１０４ ラッチ回路
１０５ 選択回路
１０６ バッファ
１０７ スイッチ
１１０ デジタル・アナログ変換回路（ＤＡＣ回路）
２０ 駆動対象（液晶パネル）
２１ 負荷容量
１３１−１，１３１−２，１３１−３ 合成部
３０ 液晶パネル
Ｇ１，Ｇ２，Ｇ３ ゲート線
Ｓ１，Ｓ２，Ｓ３，Ｓ４ ソース線
３３１ 切換回路
５０１ 変換回路
１１１ コンデンサ

Claims (23)

1. デジタルデータのデジタル値に対応する電圧値を有する出力電圧を生成し、駆動対象である負荷容量へ当該出力電圧を供給する回路であって、
   電圧値が段階的に変化する複数のステップ電圧のうち前記デジタルデータのデジタル値に対応するステップ電圧を選択する選択部と、
   前記選択部によって選択されたステップ電圧を増幅する増幅部と、
   前記デジタルデータのデジタル値に対応する期間だけ、前記増幅部によって増幅されたステップ電圧を前記出力電圧として供給する出力部とを備え、
   前記複数のステップ電圧の各々について、当該ステップ電圧の各段には互いに異なるデジタル値が割り当てられている
   ことを特徴とするデジタル・アナログ変換回路。
2. 請求項１において、
   前記複数のステップ電圧の各々について、当該ステップ電圧の初段のセトリング時間は当該ステップ電圧の２段目以降の各段のセトリング時間よりも長い
   ことを特徴とするデジタル・アナログ変換回路。
3. 請求項２において、
   前記複数のステップ電圧の各々について、当該ステップ電圧の初段の電圧値は、当該初段に割り当てられたデジタル値に対応する目標電圧値よりも高い
   ことを特徴とするデジタル・アナログ変換回路。
4. 請求項３において、
   前記複数のステップ電圧の各々について、当該ステップ電圧の２段目以降の各段の電圧値は、当該各段に割り当てられたデジタル値に対応する目標電圧値よりも高い
   ことを特徴とするデジタル・アナログ変換回路。
5. 請求項４において、
   前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の２段目以降の各段の電圧値を調整するエンファシス調整部をさらに備える
   ことを特徴とするデジタル・アナログ変換回路。
6. 請求項３において、
   前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の初段の電圧値を調整するエンファシス調整部をさらに備える
   ことを特徴とするデジタル・アナログ変換回路。
7. 請求項２において、
   前記複数のステップ電圧の各々について、当該ステップ電圧の２段目以降の各段の電圧値は、当該各段に割り当てられたデジタル値に対応する目標電圧値よりも高い
   ことを特徴とするデジタル・アナログ変換回路。
8. 請求項７において、
   前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の２段目以降の各段の電圧値を調整するエンファシス調整部をさらに備える
   ことを特徴とするデジタル・アナログ変換回路。
9. 請求項２において、
   前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の初段のセトリング時間を調整するセトリング時間調整部をさらに備える
   ことを特徴とするデジタル・アナログ変換回路。
10. 請求項１において、
    前記複数のステップ電圧の各々について、当該ステップ電圧の初段の電圧値は、当該初段に割り当てられたデジタル値に対応する目標電圧値よりも高い
    ことを特徴とするデジタル・アナログ変換回路。
11. 請求項１０において、
    前記複数のステップ電圧の各々について、当該ステップ電圧の２段目以降の各段の電圧値は、当該各段に割り当てられたデジタル値に対応する目標電圧値よりも高い
    ことを特徴とするデジタル・アナログ変換回路。
12. 請求項１１において、
    前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の２段目以降の各段の電圧値を調整するエンファシス調整部をさらに備える
    ことを特徴とするデジタル・アナログ変換回路。
13. 請求項１０において、
    前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の初段の電圧値を調整するエンファシス調整部をさらに備える
    ことを特徴とするデジタル・アナログ変換回路。
14. 請求項１において、
    前記デジタルデータのデジタル値を、実際の出力電圧の電圧値との対応関係が線形的である補正デジタル値に変換する変換部をさらに備え、
    前記選択部は、前記複数のステップ電圧のうち前記変換部によって変換されたデジタルデータの補正デジタル値に対応するステップ電圧を選択し、
    前記出力部は、前記変換部によって変換されたデジタルデータの補正デジタル値に対応する期間だけ、前記増幅部からのステップ電圧を前記出力電圧として出力する
    ことを特徴とするデジタル・アナログ変換回路。
15. デジタルデータのデジタル値に対応する電圧値を有する出力電圧を供給する回路であって、
    電圧値が段階的に変化する複数のステップ電圧のうち前記デジタルデータのデジタル値に対応するステップ電圧を選択する選択部と、
    前記デジタルデータのデジタル値に対応する期間だけ、前記選択部によって選択されたステップ電圧を前記出力電圧として出力する出力部とを備え、
    前記複数のステップ電圧の各々について、当該ステップ電圧の各段には互いに異なるデジタル値が割り当てられており、当該ステップ電圧の初段のセトリング時間は当該ステップ電圧の２段目以降の各段のセトリング時間よりも長い
    ことを特徴とするデジタル・アナログ変換回路。
16. 請求項１５において、
    前記複数のステップ電圧の各々について、当該ステップ電圧の２段目以降の各段の電圧値は、当該各段に割り当てられたデジタル値に対応する目標電圧値よりも高い
    ことを特徴とするデジタル・アナログ変換回路。
17. 請求項１６において、
    前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の２段目以降の各段の電圧値を調整するエンファシス調整部をさらに備える
    ことを特徴とするデジタル・アナログ変換回路。
18. 請求項１５において、
    前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の初段のセトリング時間を調整するセトリング時間調整部をさらに備える
    ことを特徴とするデジタル・アナログ変換回路。
19. デジタルデータのデジタル値に対応する電圧値を有する出力電圧を供給する回路であって、
    電圧値が段階的に変化する複数のステップ電圧のうち前記デジタルデータのデジタル値に対応するステップ電圧を選択する選択部と、
    前記デジタルデータのデジタル値に対応する期間だけ、前記選択部によって選択されたステップ電圧を前記出力電圧として出力する出力部とを備え、
    前記複数のステップ電圧の各々について、当該ステップ電圧の各段には互いに異なるデジタル値が割り当てられており、当該ステップ電圧の初段の電圧値は、当該初段に割り当てられたデジタル値に対応する目標電圧値よりも高い
    ことを特徴とするデジタル・アナログ変換回路。
20. 請求項１９において、
    前記複数のステップ電圧の各々について、当該ステップ電圧の２段目以降の各段の電圧値は、当該各段に割り当てられたデジタル値に対応する目標電圧値よりも高い
    ことを特徴とするデジタル・アナログ変換回路。
21. 請求項２０において、
    前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の２段目以降の各段の電圧値を調整するエンファシス調整部をさらに備える
    ことを特徴とするデジタル・アナログ変換回路。
22. 請求項１９において、
    前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の初段の電圧値を調整するエンファシス調整部をさらに備える
    ことを特徴とするデジタル・アナログ変換回路。
23. デジタルデータのデジタル値に対応する電圧値を有する出力電圧を供給する回路であって、
    前記デジタルデータのデジタル値を、実際の出力電圧の電圧値との対応関係が線形的である補正デジタル値に変換する変換部と、
    複数のステップ電圧のうち前記変換部によって変換されたデジタルデータの補正デジタル値に対応するステップ電圧を選択する選択部と、
    前記変換部によって変換されたデジタルデータの補正デジタル値に対応する期間だけ、前記選択部によって選択されたステップ電圧を前記出力電圧として出力する出力部とを備える
    ことを特徴とするデジタル・アナログ変換回路。

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