JP4864978B2 - デジタル・アナログ変換回路 - Google Patents
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Description
図1は、この発明の第1の実施形態による駆動装置の構成を示す。駆動装置10は、基準電圧生成回路101と、クロック生成回路102と、ステップ電圧生成回路103と、ラッチ回路104,選択回路105,バッファ106,スイッチ107を含むデジタル・アナログ変換回路(DAC回路)110とを備える。この駆動装置10は、nビット精度(nは自然数)の階調データに示された階調度(デジタル値)に対応する電圧値を有する出力電圧を供給する。また、この駆動装置10は、電圧値が段階的に変化する複数のステップ電圧の中から階調データに対応するステップ電圧を選択し、選択したステップ電圧を階調データに対応する期間だけ出力する。すなわち、この駆動装置10では、電圧軸に加えて時間軸にもビット解像度を持たせている。
・1段目:基準電圧V4(デジタル値「0000000100」に対応する目標電圧値)
・2段目:基準電圧V5(デジタル値「0000000101」に対応する目標電圧値)
・3段目:基準電圧V6(デジタル値「0000000110」に対応する目標電圧値)
・4段目:基準電圧V7(デジタル値「0000000111」に対応する目標電圧値)
また、ステップ電圧の各段の出力時間(セトリング時間)は、クロック信号CLKの各パルスによって決定される。例えば、ステップ電圧生成回路103は、クロック信号CLKのうち基準パルスの立ち上がりエッジに同期してステップ電圧の初段となる電圧の出力を開始し、基準パルスの次に発生する付加パルスの立ち上がりエッジに同期してステップ電圧の初段となる電圧の出力を停止しステップ電圧の2段目となる電圧の出力を開始する。この場合、ステップ電圧の初段のセトリング時間は、基準パルスの立ち上がりエッジと付加パルスの立ち上がりエッジとで決定される。例えば、m=2であるとすると、ステップ電圧の各段のセトリング時間は、次のように決定することができる。
・1段目のセトリング時間Set1:基準パルスPrから付加パルスPa1までの期間
・2段目のセトリング時間Set2:付加パルスPa1からPa2までの期間
・3段目のセトリング時間Set3:付加パルスPa2からPa3までの期間
・4段目のセトリング時間Set4:付加パルスPa3からPa4までの期間
さらに、スイッチ107では、2m個のデジタル値(mビットのデジタル値)の各々に対してステップ電圧の出力期間が予め定められている。例えば、2m個のデジタル値のうち最小のデジタル値には「クロック信号CLKの基準パルスの立ち上がりエッジから次に発生する付加パルスの立ち上がりエッジまでの期間だけステップ電圧を出力する」ことが定められている。例えば、m=2であるとすると、各デジタル値に対するステップ電圧の出力期間は、次のように定められている。
・デジタル値「00」:基準パルスPrから付加パルスPa1までの期間
・デジタル値「01」:基準パルスPrから付加パルスPa2までの期間
・デジタル値「10」:基準パルスPrから付加パルスPa3までの期間
・デジタル値「11」:基準パルスPrから付加パルスPa4までの期間
図3は、液晶表示装置の全体構成を示す。液晶表示装置は、液晶パネル20と、ゲートドライバ30と、図1に示した駆動装置10とを備える。液晶パネル20では、複数の液晶容量(負荷容量)21がマトリクス状に配置され、複数のゲート線G1,G2,G3,・・・および複数のソース線S1,S2,S3,S4,・・・が設けられている。駆動装置10は、複数のソース線S1,S2,S3,S4,・・・に対応する複数のDAC回路110を含む。複数のDAC回路110の各々は、階調データD−DATAのデジタル値に応じた電圧値を有する出力電圧を、そのDAC回路に対応するソース線に供給する。ゲートドライバ30は、液晶パネル20のゲート線G1,G2,G3,・・・を順番に選択し、選択したゲート線に接続されたトランジスタを導通状態にする。これにより、DAC回路110からの出力電圧は、ソース線を介して液晶容量21へ供給される。
この発明の第2の実施形態による駆動装置は、図1に示した構成と同様であるが、クロック生成回路102およびステップ電圧生成回路103による処理が異なる。
・1段目:基準電圧V4(デジタル値「0000000100」に対応する目標電圧値)
・2段目:基準電圧V6(デジタル値「0000000101」に対応する目標電圧値(V5)+エンファシス量α)
・3段目:基準電圧V7(デジタル値「0000000110」に対応する目標電圧値(V6)+エンファシス量α)
・4段目:基準電圧V8(デジタル値「0000000111」に対応する目標電圧値(V7)+エンファシス量α)
また、ステップ電圧の各段のセトリング時間およびステップ電圧の出力期間の制御は、第1の実施形態と同様の手順で実行される。しかし、本実施形態では、クロック信号CLKのうちステップ電圧の初段のセトリング時間に相当する期間が延長されているので、セトリング時間Set1は図2の場合よりも長く、セトリング時間Set2,Set3,Set4の各々は図2の場合よりも短い。また、下位mビットに対応するステップ電圧の出力期間は、図2の場合よりも長くなる。
図8は、この発明の第3の実施形態による駆動装置の構成を示す。この駆動装置10は、図1に示したクロック生成回路102およびステップ電圧生成回路103に代えて、クロック生成回路302およびステップ電圧生成回路303を備える。その他の構成は、図1と同様である。
この発明の第4の実施形態による駆動装置は、図1に示した構成と同様であるが、ステップ電圧生成回路103による処理が異なる。
・1段目:基準電圧V7(デジタル値「0000000100」に対応する目標電圧値(V4)+エンファシス量β)
・2段目:基準電圧V6(デジタル値「0000000101」に対応する目標電圧値(V5)+エンファシス量α)
・3段目:基準電圧V7(デジタル値「0000000110」に対応する目標電圧値(V6)+エンファシス量α)
・4段目:基準電圧V8(デジタル値「0000000111」に対応する目標電圧値(V7)+エンファシス量α)
また、ステップ電圧の各段のセトリング時間およびステップ電圧の出力期間の制御は、第1の実施形態と同様の手順で実行される。
図12は、この発明の第5の実施形態による駆動装置の構成を示す。この駆動装置10は、図1に示した駆動装置10に加えて、変換回路501をさらに備える。この駆動装置10は、デジタル値に対応する出力電圧の電圧値を予め把握しておき、デジタル値と出力電圧との線形的な関係が維持されるようにデジタルデータのデジタル値を補正する。
以上、第2〜第5の実施形態の各々において、バッファ106の後段に接続されたスイッチ107に代えて、選択回路105とバッファ106との間にスイッチ107およびサンプルコンデンサ111とで構成されたサンプル・ホールド回路が接続されていても良い。各実施形態のこのような変形例を図15〜図18に示す。
101,401 基準電圧生成回路
102,302 クロック生成回路
103,303 ステップ電圧生成回路
104 ラッチ回路
105 選択回路
106 バッファ
107 スイッチ
110 デジタル・アナログ変換回路(DAC回路)
20 駆動対象(液晶パネル)
21 負荷容量
131−1,131−2,131−3 合成部
30 液晶パネル
G1,G2,G3 ゲート線
S1,S2,S3,S4 ソース線
331 切換回路
501 変換回路
111 コンデンサ
Claims (23)
- デジタルデータのデジタル値に対応する電圧値を有する出力電圧を生成し、駆動対象である負荷容量へ当該出力電圧を供給する回路であって、
電圧値が段階的に変化する複数のステップ電圧のうち前記デジタルデータのデジタル値に対応するステップ電圧を選択する選択部と、
前記選択部によって選択されたステップ電圧を増幅する増幅部と、
前記デジタルデータのデジタル値に対応する期間だけ、前記増幅部によって増幅されたステップ電圧を前記出力電圧として供給する出力部とを備え、
前記複数のステップ電圧の各々について、当該ステップ電圧の各段には互いに異なるデジタル値が割り当てられている
ことを特徴とするデジタル・アナログ変換回路。 - 請求項1において、
前記複数のステップ電圧の各々について、当該ステップ電圧の初段のセトリング時間は当該ステップ電圧の2段目以降の各段のセトリング時間よりも長い
ことを特徴とするデジタル・アナログ変換回路。 - 請求項2において、
前記複数のステップ電圧の各々について、当該ステップ電圧の初段の電圧値は、当該初段に割り当てられたデジタル値に対応する目標電圧値よりも高い
ことを特徴とするデジタル・アナログ変換回路。 - 請求項3において、
前記複数のステップ電圧の各々について、当該ステップ電圧の2段目以降の各段の電圧値は、当該各段に割り当てられたデジタル値に対応する目標電圧値よりも高い
ことを特徴とするデジタル・アナログ変換回路。 - 請求項4において、
前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の2段目以降の各段の電圧値を調整するエンファシス調整部をさらに備える
ことを特徴とするデジタル・アナログ変換回路。 - 請求項3において、
前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の初段の電圧値を調整するエンファシス調整部をさらに備える
ことを特徴とするデジタル・アナログ変換回路。 - 請求項2において、
前記複数のステップ電圧の各々について、当該ステップ電圧の2段目以降の各段の電圧値は、当該各段に割り当てられたデジタル値に対応する目標電圧値よりも高い
ことを特徴とするデジタル・アナログ変換回路。 - 請求項7において、
前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の2段目以降の各段の電圧値を調整するエンファシス調整部をさらに備える
ことを特徴とするデジタル・アナログ変換回路。 - 請求項2において、
前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の初段のセトリング時間を調整するセトリング時間調整部をさらに備える
ことを特徴とするデジタル・アナログ変換回路。 - 請求項1において、
前記複数のステップ電圧の各々について、当該ステップ電圧の初段の電圧値は、当該初段に割り当てられたデジタル値に対応する目標電圧値よりも高い
ことを特徴とするデジタル・アナログ変換回路。 - 請求項10において、
前記複数のステップ電圧の各々について、当該ステップ電圧の2段目以降の各段の電圧値は、当該各段に割り当てられたデジタル値に対応する目標電圧値よりも高い
ことを特徴とするデジタル・アナログ変換回路。 - 請求項11において、
前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の2段目以降の各段の電圧値を調整するエンファシス調整部をさらに備える
ことを特徴とするデジタル・アナログ変換回路。 - 請求項10において、
前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の初段の電圧値を調整するエンファシス調整部をさらに備える
ことを特徴とするデジタル・アナログ変換回路。 - 請求項1において、
前記デジタルデータのデジタル値を、実際の出力電圧の電圧値との対応関係が線形的である補正デジタル値に変換する変換部をさらに備え、
前記選択部は、前記複数のステップ電圧のうち前記変換部によって変換されたデジタルデータの補正デジタル値に対応するステップ電圧を選択し、
前記出力部は、前記変換部によって変換されたデジタルデータの補正デジタル値に対応する期間だけ、前記増幅部からのステップ電圧を前記出力電圧として出力する
ことを特徴とするデジタル・アナログ変換回路。 - デジタルデータのデジタル値に対応する電圧値を有する出力電圧を供給する回路であって、
電圧値が段階的に変化する複数のステップ電圧のうち前記デジタルデータのデジタル値に対応するステップ電圧を選択する選択部と、
前記デジタルデータのデジタル値に対応する期間だけ、前記選択部によって選択されたステップ電圧を前記出力電圧として出力する出力部とを備え、
前記複数のステップ電圧の各々について、当該ステップ電圧の各段には互いに異なるデジタル値が割り当てられており、当該ステップ電圧の初段のセトリング時間は当該ステップ電圧の2段目以降の各段のセトリング時間よりも長い
ことを特徴とするデジタル・アナログ変換回路。 - 請求項15において、
前記複数のステップ電圧の各々について、当該ステップ電圧の2段目以降の各段の電圧値は、当該各段に割り当てられたデジタル値に対応する目標電圧値よりも高い
ことを特徴とするデジタル・アナログ変換回路。 - 請求項16において、
前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の2段目以降の各段の電圧値を調整するエンファシス調整部をさらに備える
ことを特徴とするデジタル・アナログ変換回路。 - 請求項15において、
前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の初段のセトリング時間を調整するセトリング時間調整部をさらに備える
ことを特徴とするデジタル・アナログ変換回路。 - デジタルデータのデジタル値に対応する電圧値を有する出力電圧を供給する回路であって、
電圧値が段階的に変化する複数のステップ電圧のうち前記デジタルデータのデジタル値に対応するステップ電圧を選択する選択部と、
前記デジタルデータのデジタル値に対応する期間だけ、前記選択部によって選択されたステップ電圧を前記出力電圧として出力する出力部とを備え、
前記複数のステップ電圧の各々について、当該ステップ電圧の各段には互いに異なるデジタル値が割り当てられており、当該ステップ電圧の初段の電圧値は、当該初段に割り当てられたデジタル値に対応する目標電圧値よりも高い
ことを特徴とするデジタル・アナログ変換回路。 - 請求項19において、
前記複数のステップ電圧の各々について、当該ステップ電圧の2段目以降の各段の電圧値は、当該各段に割り当てられたデジタル値に対応する目標電圧値よりも高い
ことを特徴とするデジタル・アナログ変換回路。 - 請求項20において、
前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の2段目以降の各段の電圧値を調整するエンファシス調整部をさらに備える
ことを特徴とするデジタル・アナログ変換回路。 - 請求項19において、
前記出力電圧の時定数の大きさに応じて、前記複数のステップ電圧の各々について当該ステップ電圧の初段の電圧値を調整するエンファシス調整部をさらに備える
ことを特徴とするデジタル・アナログ変換回路。 - デジタルデータのデジタル値に対応する電圧値を有する出力電圧を供給する回路であって、
前記デジタルデータのデジタル値を、実際の出力電圧の電圧値との対応関係が線形的である補正デジタル値に変換する変換部と、
複数のステップ電圧のうち前記変換部によって変換されたデジタルデータの補正デジタル値に対応するステップ電圧を選択する選択部と、
前記変換部によって変換されたデジタルデータの補正デジタル値に対応する期間だけ、前記選択部によって選択されたステップ電圧を前記出力電圧として出力する出力部とを備える
ことを特徴とするデジタル・アナログ変換回路。
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