JP3644240B2 - 電気光学装置用のデジタルドライバ回路及びこれを備えた電気光学装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＴＦＴアクティブマトリクス駆動方式の液晶装置等の電気光学装置を駆動するために好適に用いられるデジタルドライバ回路及び該デジタルドライバ回路を備えた電気光学装置、並びに該電気光学装置を備えた電子機器の技術分野に属し、特に、デジタル画像信号を入力として、マルチランプ波を用いてアナログの駆動信号を生成するデジタルドライバ回路等の技術分野に属する。
【０００２】
【従来の技術】
従来、デジタル画像信号を入力として液晶パネル等の表示パネルを階調表示可能に駆動するデジタルドライバ回路の一例としては、容量が相異なる複数のコンデンサに蓄積された電荷をデジタル画像信号に応じてスイッチング素子により選択的にチャージシェア又はチャージポンプして複数種類の電圧を生成するＳＣ−ＤＡＣ（Switched Capacitor - Digital to Analog Converter：スイッチ制御コンデンサ型ＤＡコンバータ）回路を備えた形式のものがある。この形式では、ＳＣ−ＤＡＣ回路が、複数種類の電圧を各階調に対応する駆動信号として表示パネルの信号線に出力し、これにより階調表示を実現できる。このようにＳＣ−ＤＡＣ回路を備えた形式のデジタルドライバ回路は、主に表示パネルに対して外付けされるデジタルドライバ回路として用いられている。
【０００３】
また、表示パネルを階調表示可能に駆動するデジタルドライバ回路の他の例としては、特開平９−５４３０９号公報に開示された直列分圧抵抗回路を備えた形式のものがある。この形式では、直列分圧抵抗回路が、デジタル画像信号に応じて複数の基準電圧を分圧して複数種類の電圧を生成し、各階調に対応する駆動信号として表示パネルの信号線に出力し、これにより階調表示を実現できる。
【０００４】
更にまた、表示パネルを階調表示可能に駆動するデジタルドライバ回路の他の例としては、特開平９−２４４５８８号公報に開示されたＰＷＭ（パルス幅変調）回路を備えておりランプ波（鋸歯状波）電圧を用いる形式のものがある。この形式では、デジタル画像信号をＰＷＭ回路によりパルス幅変調して、各デジタル画像信号に対応するパルス幅を持つパルス信号を生成する。そして、このパルス幅に応じてランプ波を時間軸上で選択することにより、複数種類の電圧を生成し、各階調に対応する駆動信号として表示パネルの信号線に出力し、これにより階調表示を実現できる。
【０００５】
【発明が解決しようとする課題】
この種のデジタルドライバ回路には、回路構成の簡素化や低消費電力化という一般的要請が強く、同時に、表示パネルの大型化に対処すべく高駆動能力化という要請も強い。また特に、液晶パネル等の表示パネルのように表示パネルにおける駆動信号電圧に対する非線型な階調特性に応じて必要となるγ補正を、なるべく簡単な回路構成及び制御により精度良く行う必要性もある。
【０００６】
しかしながら、前述した従来のＳＣ−ＤＡＣ回路を備えた形式のデジタルドライバ回路によれば、駆動能力を高めるためには、大容量のコンデンサが必要となるため、例えば、対角５”程度のサイズの液晶パネルを駆動するのが実用上の限界である。即ち、このサイズよりも大きい液晶パネル等の表示パネルを駆動することは、この形式のデジタルドライバ回路では困難である。特に、デジタルドライバ回路を内蔵する表示パネルの場合には、大きなコンデンサを基板上に形成する必要があるこの形式は、回路面積や画素ピッチの観点から不適切である。
【０００７】
また、前述した従来の直列分圧抵抗回路を備えた形式のデジタルドライバ回路によれば、駆動能力を高めるためには、電流増加に伴う各抵抗器における消費電力が必然的に大きくなってしまい、低消費電力化という一般的要請に応えることは根本的に困難である。同時に、駆動能力を高めるためには、各抵抗器をスイッチング制御するための薄膜トランジスタ等のスイッチング素子のサイズを大きくする必要性が生じ、回路全体の面積が増加してしまう。特に、デジタルドライバ回路を内蔵する表示パネルの場合には、多数の抵抗器と共にこのような大型の薄膜トランジスタ等を基板上に形成する必要があるこの形式は、回路面積やピッチの観点から不適切である。
【０００８】
更にまた、前述した従来のＰＷＭ回路を備えた形式のデジタルドライバ回路によれば、階調表示を正確に実現するためには、時間に対するランプ波の電圧の制御を極めて精度高く行う必要がある。従って、ランプ波を供給するためのアンプには、パルス信号に応じた正確なタイミングで信号線に対して電圧を高速に飽和させるだけの高い能力が要求され、更に、ランプ波の波形自体についても高い精度が要求される。これらの結果、この形式の回路を実現することは実践的な意味で極めて困難である。また、駆動能力を高めるためには、大電力のランプ波を低出力インピーダンスで入力する必要があるため、当該デジタルドライバ回路における消費電力は極めて大きくなってしまうという問題点がある。特に、デジタル画像信号に対するγ補正が必要な場合には、更に以下の問題がある。即ち、γ補正の方式として、(i)表示パネルの特性に応じてＰＷＭ基本クロックのデューティを階調レベルに対して変える方式、(ii)時間軸に対するランプ波形を表示パネルの特性に応じてＳ字型に変える方式、(iii)細かく段階的に変化する電圧により表示パネルの特性に応じた擬似Ｓ字型のランプ波形を生成する方式のうちの何れを採用する場合にも、上述のγ補正を行わない場合と比べて、更に高い精度で電圧を制御する必要性が生じてしまう。従って、この形式のデジタルドライバ回路により、複数の信号線を駆動するための電圧を保証することは実践上は不可能に近い。以上より、この形式のデジタルドライバ回路は、実用化されていない。
【０００９】
本発明は上述した問題点に鑑みなされたものであり、消費電力が比較的低く且つ駆動能力が比較的高いデジタルドライバ回路及び該デジタルドライバ回路を備えた電気光学装置並びに該電気光学装置を備えた電子機器を提供することを課題とする。
【００１０】
【課題を解決するための手段】
本発明のデジタルドライバ回路は上記課題を解決するために、ｎ（但し、ｎは２以上の自然数）ビットのデジタル画像信号が入力され、該デジタル画像信号に対応するアナログの駆動信号を生成して電気光学装置の信号線に出力するためのデジタルドライバ回路であって、前記ｎビットのうちのｙ（但し、ｙは自然数）ビットの値に応じて、時間経過により階段状に電圧が夫々変化する複数系列の基準マルチランプ波のうち前記駆動信号の生成用に一系列を選択する系列選択手段と、前記ｎビットのうちの前記ｙビットよりも上位に位置するｘ（但し、ｘは自然数）ビットの値に応じて、少なくとも前記選択された一系列の基準マルチランプ波における階段状に変化する電圧を時間軸上で選択する時間選択手段とを備えており、前記選択された一系列における選択された電圧に基づいて前記駆動信号を出力することを特徴とする。
【００１１】
上述したデジタルドライバ回路によれば、一方で、系列選択手段により、ｎビット（例えば、６ビット、８ビット、１６ビット等）のうちのｙビット（例えば、中位又は最下位の３ビット、４ビット等）の値に応じて、複数系列の基準マルチランプ波のうち駆動信号の生成用に一系列が選択される。他方で、時間選択手段により、ｎビットのうちのｙビットよりも上位に位置するｘビット（例えば、最上位の３ビット、４ビット等）の値に応じて、少なくとも前記選択された一系列の基準マルチランプ波における階段状に変化する電圧が、時間軸上で選択される。この系列の選択と電圧の選択とは、同時に行われてもよいし、どちらかが先に行われてもよい。このように系列の選択と電圧の選択とを組み合わせることにより、各デジタル画像信号の値に対応する電圧（即ち、駆動信号）を生成するので、各系列の基準マルチランプ波の夫々における階段状の電圧変化は、一段毎に比較的大きな変化となり、且つ一段毎に比較的長い時間を経ての変化となる。従って、各系列の基準マルチランプ波の夫々について要求される時間についての精度は顕著に低くなり、更に、基準マルチランプ波を供給するためのアンプの能力が低くても、信号線を駆動信号の電圧に飽和させるに十分な時間的余裕を確保することができる。即ち、各ランプ波の立ち上がり部分の電圧を用いることなく、立ち上がった後に到達する一定電圧（飽和電圧）を用いて駆動信号を生成すれば、当該各ランプ波についての急峻な立ち上がり特性は不要となる。以上の結果、本発明のデジタルドライバ回路によれば、比較的スルーレートの小さい回路を用いて、消費電力を低くしつつ駆動能力を高めることが可能となり、温度補償等も容易となる。更に、このような回路は、回路面積が比較的小さく且つ比較的単純な回路として構成できる。従って、特に大型の表示パネル等の電気光学装置を駆動する駆動能力の高いデジタルドライバ回路として、或いは電気光学装置に内蔵可能な小型且つ低消費電力のデジタルドライバ回路として、本発明は適している。
【００１２】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記系列選択手段は、前記ｙビットの値をデコードするデコーダと、該デコードされた値に応じて前記一系列を選択する第１スイッチング回路とを備えており、前記時間選択手段は、前記ｘビットの値に応じてパルス幅の異なるパルス信号を生成するＰＷＭ回路と、該パルス幅に応じて前記電圧を時間軸上で選択する第２スイッチング回路とを備えたことを特徴とする。さらに前記デコーダ及び前記ＰＷＭ回路の出力信号は、信号電圧を高めるレベルシフタを介して、前記第１及び第２のスイッチング回路にそれぞれ供給されることを特徴とする。
【００１３】
上述したデジタルドライバ回路によれば、時間選択手段では、先ずｘビットの値に応じてパルス幅の異なるパルス信号が、ＰＷＭ回路により生成され、次に、このパルス幅に応じて、基準マルチランプ波における階段状に変化する電圧が、例えば薄膜トランジスタからなる第２スイッチング回路により時間軸上で選択される。他方、系列選択手段では、先ずｙビットの値がデコーダによりデコードされ、次に、このデコードされた値に応じて、一系列の基準マルチランプ波が、例えば薄膜トランジスタからなる第１スイッチング回路により選択される。従って、基準マルチランプ波の系列の選択及び電圧の選択を、ＰＷＭ回路、デコーダ及びスイッチング回路を組み合わせて用いることにより確実に且つ高信頼性で行うことができ、しかも、このような構成を採用すると、消費電力を低く抑えつつ高い駆動能力を実現することも可能となる。
【００１４】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記選択された一系列における選択された電圧を前記駆動信号として出力することを特徴とする。
【００１５】
上述したデジタルドライバ回路によれば、選択された系列の基準マルチランプ波における選択された電圧が、そのまま駆動信号として出力される。従って、例えばデジタル画像信号のビット数（ｎ）が６ビット程度に少ない場合には、例えば上位３ビットに応じて時間時軸上で電圧を選択すると共に下位３ビットに応じて基準マルチランプ波の系列を選択するなど、当該デジタルドライバ回路は、回路構成及び選択方式が比較的単純で済む観点からは特に有効である。
【００１６】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記ｎビットのうちの前記ｙビットよりも下位に位置するｚ（但し、ｚは自然数）ビットの値に応じて、前記選択された一系列における選択された電圧を変化させる電圧変化手段を更に備えており、該変化された電圧を前記駆動信号として出力することを特徴とする。
【００１７】
上述したデジタルドライバ回路によれば、選択された系列の基準マルチランプ波における選択された電圧が、ｙビットよりも下位に位置するｚビット（例えば、最下位の３ビット、４ビット等）の値に応じて、電圧変化手段により変化される。そして、この変化された電圧が駆動信号として出力される。従って、例えばデジタル画像信号のビット数（ｎ）が８ビット程度に多い場合には、上位３ビットに応じて時間軸上で電圧を選択すると共に中位２ビットに応じて基準マルチランプ波の系列を選択し、更に最下位３ビットに応じて選択された電圧を細かく変化させるなど、当該デジタルドライバ回路は、低消費電力且つ高駆動能力で多階調を実現する観点から有効である。
【００１８】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記電圧変化手段は、前記選択された一系列における選択された電圧を、前記ｚビットの値に応じて増減するＳＣ−ＤＡＣ回路を備えており、前記系列選択手段は、前記ＳＣ−ＤＡＣ回路により増減を行うための複数系列の参照用マルチランプ波のうち一系列を前記ｙビットの値に応じて更に選択し、前記時間選択手段は、前記ｘビットの値に応じて、少なくとも前記選択された一系列の参照用マルチランプ波における階段状に変化する電圧を時間軸上で更に選択することを特徴とする。
【００１９】
上述したデジタルドライバ回路によれば、系列選択手段では、ＳＣ−ＤＡＣ回路により増減を行うための複数系列の参照用マルチランプ波のうち一系列が、ｙビットの値に応じて更に選択される。他方、時間選択手段では、ｘビットの値に応じて、少なくとも前記選択された一系列の参照用マルチランプ波における階段状に変化する電圧が時間軸上で更に選択される。この系列の選択と電圧の選択とは、同時に行われてもよいし、どちらかが先に行われてもよい。そして、電圧変化手段では、選択された系列の基準マルチランプ波における選択された電圧が、ｚビットの値に応じてＳＣ−ＤＡＣ回路により増減される。従って、例えばデジタル画像信号のビット数（ｎ）が８ビット程度に多い場合にも、最下位３ビットに応じて選択された電圧をＳＣ−ＤＡＣ回路を用いて細かく変化させるなど、当該デジタルドライバ回路は、低消費電力且つ高駆動能力で多階調を実現する観点から有効である。特に、ＳＣ−ＤＡＣ回路を用いて駆動信号の電圧の細かな調整のみを行う本発明は、全ての階調をＳＣ−ＤＡＣ回路を用いて実現する従来の技術と比較して、駆動能力の限界を顕著に高めることが出来る。従って、一般に限られたサイズを持ち余り大きなコンデンサを作り込むスペースに乏しい表示パネルに内蔵するデジタルドライバ回路として、本発明は適している。
【００２０】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記ＳＣ−ＤＡＣ回路は、前記選択された一系列の基準マルチランプ波における選択された電圧と前記選択された一系列の参照用マルチランプ波における選択された電圧とに基づいて前記ｚビットの値に応じて複数のコンデンサを用いたチャージシェアを行うことを特徴とする。
【００２１】
上述したデジタルドライバ回路によれば、選択された系列の基準マルチランプ波における選択された電圧と、選択された系列の参照用マルチランプ波における選択された電圧とに基づいて、ｚビットの値に応じて複数のコンデンサを用いたチャージシェアがＳＣ−ＤＡＣ回路により行われる。従って、基準マルチランプ波の電圧と、該基準マルチランプ波に対応する参照用マルチランプ波の電圧との間にある電圧をチャージシェアにより出力できる。
【００２２】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記電圧変化手段は、前記ｚビットの値を反転して前記ＳＣ−ＤＡＣ回路に入力する反転手段を更に備えており、前記ＳＣ−ＤＡＣ回路は、前記反転されたｚビットの値に応じて、前記チャージシェアによる電圧減算を行うことを特徴とする。
【００２３】
上述したデジタルドライバ回路によれば、電圧変化手段では、先ず、反転手段により、ｚビットの値が反転され、この反転されたｚビットの値がＳＣ−ＤＡＣ回路に入力される。すると、ＳＣ−ＤＡＣ回路では、この反転されたｚビットの値に応じて、チャージシェアによる電圧減算が行われる。従って、基準マルチランプ波の電圧と、該基準マルチランプ波に対応すると共に同一時刻において該基準マルチランプ波の電圧よりも低電圧の参照用マルチランプ波の電圧との間にある電圧を電圧減算により出力できる。このように、参照用マルチランプ波の電圧を基準マルチランプ波よりも低電圧としておけば、当該デジタルドライバ回路内における参照用マルチランプ波の扱いが容易となると共に、参照用マルチランプ波を生成するアンプの能力が低くて済むので有利である。
【００２４】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記ＳＣ−ＤＡＣは、前記選択された一系列の基準マルチランプ波における選択された電圧と前記選択された一系列の参照用マルチランプ波における選択された電圧とに基づいて前記ｚビットの値に応じて複数のコンデンサを用いたチャージポンピングを行うことを特徴とする。
【００２５】
上述したデジタルドライバ回路によれば、選択された系列の基準マルチランプ波における選択された電圧と、選択された系列の参照用マルチランプ波における選択された電圧とに基づいて、ｚビットの値に応じて複数のコンデンサを用いたチャージポンプがＳＣ−ＤＡＣ回路により行われる。より具体的には、例えば、選択された系列の参照用マルチランプ波の電位と中心電位との差分を、選択されたコンデンサを用いて、選択された系列の基準用マルチランプ波の電位に加算する。従って、チャージポンピングにより、小さな容量で大きな電圧を印加することが可能となる。このため、各コンデンサを小型化して、回路全体の占有面積を小さくできる。
【００２６】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記複数系列の基準マルチランプ波の電圧は、階段状に単調に増加又は減少する一期間内においては、所定の時間単位毎に増加又は減少し、前記複数系列の基準マルチランプ波の電圧の同一時間単位における大小関係は、前記一期間内の全ての時間単位において一定であり、且つ前記一期間内では、一の時間単位における複数系列の基準マルチランプ波の電圧の最高値は、該一の時間単位に続く他の時間単位における基準マルチランプ波の電圧の最低値よりも小さく設定されていることを特徴とする。
【００２７】
上述したデジタルドライバ回路によれば、複数系列の基準マルチランプ波において、所定間隔で離散的な値をとる電圧が何れかの系列の基準マルチランプ波の何れかの時間単位に過不足無く現われるので、基準マルチランプ波の系列を選択し且つその電圧を時間軸上で選択することにより、効率良く離散的な値をとる電圧を得ることが出来、この電圧をそのまま駆動信号として、或いはこの電圧に基づいて多階調の駆動信号を出力できる。
【００２８】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記複数系列の基準マルチランプ波を生成するマルチランプ波生成手段を更に備えたことを特徴とする。
【００２９】
上述したデジタルドライバ回路によれば、複数系列の基準マルチランプ波は、当該デジタルドライバ回路に備えられたマルチランプ波生成手段により生成される。従って、特に外部から基準マルチランプ波を供給する必要が無いため、便利である。尚、前述のＳＣ−ＤＡＣ回路を備えた形式のデジタルドライバ回路の場合には、複数系列の参照用マルチランプ波を生成する参照用マルチランプ波生成手段を更に備えてもよい。或いは、デジタルドライバ回路の外部から、このような基準マルチランプ波や参照用マルチランプ波の一方又は両方を供給するように構成してもよい。
【００３０】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記マルチランプ波生成手段は、前記複数系列の基準マルチランプ波の電圧を夫々調整することにより、前記電気光学装置に対する前記デジタル画像信号のγ補正を行うことを特徴とする。
【００３１】
上述したデジタルドライバ回路によれば、マルチランプ波生成手段によって複数系列の基準マルチランプ波の電圧が夫々調整され、表示パネル等の電気光学装置に対するデジタル画像信号のγ補正が行われる。この際、各系列の基準マルチランプ波の夫々における階段状の電圧変化は、一段毎に大きく且つ長い時間を経ての変化であるので、当該γ補正を行う場合にも、基準マルチランプ波の時間について要求される精度は低くて済む。このため、比較的スルーレートの小さいマルチランプ波生成手段を用いて、消費電力を低く且つ駆動能力を高めつつγ補正を高精度で行うことが可能となる。
【００３２】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記複数系列の基準マルチランプ波の電圧を夫々調整することにより、前記電気光学装置に対する前記デジタル画像信号のγ補正を行うことを特徴とする。
【００３３】
上述したデジタルドライバ回路によれば、複数系列の基準マルチランプ波の電圧が夫々調整され、表示パネル等の電気光学装置に対するデジタル画像信号のγ補正が行われる。この際、各系列の基準マルチランプ波の夫々における階段状の電圧変化は、一段毎に大きく且つ長い時間を経ての変化であるので、当該γ補正を行う場合にも、基準マルチランプ波の時間について要求される精度は低くて済む。このため、比較的スルーレートの小さいマルチランプ波生成手段を用いて、消費電力を低く且つ駆動能力を高めつつγ補正を高精度で行うことが可能となる。
【００３４】
また本発明の電気光学装置は、上述したデジタルドライバ回路を備えたことを特徴とする。
【００３５】
上述した電気光学装置によれば、前述した本発明のデジタルドライバ回路を備えているので、低消費電力で大型の電気光学装置を実現できる。
【００３６】
また本発明の電気光学装置は、上述した電気光学装置において、当該電気光学装置は、各画素におけるスイッチング素子として薄膜トランジスタを備えたＴＦＴアクティブマトリクス駆動方式の液晶装置から構成されており、前記系列選択手段及び前記時間選択手段は夫々、薄膜トランジスタを含んで構成されていることを特徴とする。
【００３７】
上述した電気光学装置によれば、ＴＦＴアクティブマトリクス駆動方式の液晶装置を駆動するデジタルドライバ回路における系列選択手段及び時間選択手段も夫々、薄膜トランジスタを含んで構成されているので、装置全体として薄膜トランジスタを用いて各種の素子や手段を構成できる。このため、製造上有利である。特に、このようなデジタルドライバ回路は、ＴＦＴマトリクス基板上に薄膜トランジスタを用いて回路面積が比較的小さく且つ比較的単純な回路として構成でき、大画面でありながら低消費電力のＴＦＴアクティブマトリクス駆動方式の液晶装置を実現できる。更に、デジタルドライバ回路において基準マルチランプ波の電圧を調整してγ補正を行う構成をとることにより、高精度のγ補正を行いつつ多階調の高品位な表示動作を行える。
【００３８】
また本発明の電子機器は、上述した電気光学装置を備えたことを特徴とする。
【００３９】
上述した電子機器によれば、上述した本発明の電気光学装置を備えているので、大型且つ低消費電力であり、しかも多階調の高品位な表示動作等を行うことが可能なテレビ、カーナビゲーション装置、電子手帳、携帯電話などの電子機器を実現できる。
【００４０】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされよう。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００４２】
（第1の実施の形態）
本発明の第１の実施の形態のデジタルドライバ回路を図１から図５を参照して説明する。図１は、第1の実施の形態のデジタルドライバ回路の概念を示すブロック図であり、図２は、そのより詳細な構成を示す回路図である。図３は、第１の実施の形態で用いられる基準マルチランプ波の一例を示す波形図であり、図４は、第1の実施の形態における各種信号のタイミングチャートである。また、図５は、比較例における基準マルチランプ波を示す波形図である。
【００４３】
以下に説明する第1の実施の形態は、６ビットのデジタル画像信号が入力され、これに対応するアナログの駆動信号を生成して、電気光学装置の一例としての液晶装置における液晶パネル部分の信号線に出力するためのデジタルドライバ回路である。特に、第１の実施の形態では、８系列の基準マルチランプ波のうちの一系列をデジタル画像信号の下位３ビットに応じて選択すると共に、この選択された基準マルチランプ波の電圧を上位３ビットに応じて時間軸上で選択するように構成されている。
【００４４】
図1において、第１の実施の形態のデジタルドライバ回路は、複数個のデジタルドライバ回路に対応する段数を持つシフトレジスタ回路１０の対応段からの転送信号で６ビットのデジタル画像信号をラッチするラッチ回路Ａ１１と、ラッチ回路Ａ１１にラッチされたデジタル画像信号を６ビットずつラッチパルス信号ＬＰのタイミングでラッチするラッチ回路Ｂ１２と、ラッチ回路Ｂ１２にラッチされた下位３ビットをデコードするデコーダ回路１６と、ラッチ回路Ｂ１２にラッチされた上位３ビットに基づいてパルス幅変調するＰＷＭ回路１８と、デコーダ回路１６からのデコーダ出力信号及びＰＷＭ回路１８からのＰＷＭ信号の電圧レベルを高めるレベルシフタ回路１９と、デコーダ回路１６からレベルシフタ回路１９を介して入力されるデコーダ出力信号に応じて、時間経過により階段状に電圧が夫々変化する８系列の基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８のうちの一つを選択出力する第１スイッチング回路２１と、第1スイッチング回路２１から選択出力される基準マルチランプ波の階段状に変化する電圧を、ＰＷＭ回路１８からレベルシフタ回路１９を介して入力されるＰＷＭ信号のパルス幅に応じて、時間軸上で選択して駆動信号として液晶パネルの信号線へ出力する第２スイッチング回路２２とを備えて構成されている。
【００４５】
図２において、デジタルドライバ回路には、外部の画像信号源から６ビットのデジタル画像信号Ｄ０〜Ｄ５（但し、Ｄ０が下位ビットであり、Ｄ５が上位ビットであるとする）が入力されている。当該デジタルドライバ回路に外付け又は内蔵されたクロック生成回路からＰＷＭ基本クロックＰＣＬ２０、ＰＣＬ２１及びＰＣＬ２２が、ＰＷＭ回路１８におけるパルス幅変調用に入力されている。また、８系列の基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８が、当該デジタルドライバ回路に外付け又は内蔵されたマルチランプ波生成回路から入力されている。
【００４６】
ラッチ回路Ａ１１は、各ビットのデジタル画像信号Ｄ０〜Ｄ５に対応しておりトランスミッションゲートとインバータとを夫々含んでなる複数のラッチ部Ａ０〜Ａ５を備え、各ラッチ部Ａ０〜Ａ５には、シフトレジスタ回路１０の対応段からの転送信号が入力される。そして、この転送信号のタイミングでラッチ回路Ａ１１は、デジタル画像信号Ｄ０〜Ｄ５をラッチするように構成されている。
【００４７】
ラッチ回路Ｂ１２は、各ビットのデジタル画像信号Ｄ０〜Ｄ５に対応しておりトランスミッションゲートとインバータとを夫々含んでなる複数のラッチ部Ｂ０〜Ｂ５を備え、各ラッチ部Ｂ０〜Ｂ５には、ラッチパルスＬＰが入力される。そして、このラッチパルスＬＰのタイミングでラッチ回路Ｂ１２は、ラッチ回路Ａ１１からのデジタル画像信号Ｄ０〜Ｄ５を一挙にラッチするように構成されている。
【００４８】
３ビットのデコーダ回路１６は、デジタル画像信号Ｄ０〜Ｄ５の下位３ビット（Ｄ０〜Ｄ２）をデコードする。複数の薄膜トランジスタから構成された第１スイッチング回路２１は、その３ビットのデコーダ出力信号に応じて、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８のうちの一つを選択的に第２スイッチング回路２２の入力端子に供給するように構成されている。即ち、デコーダ回路１６及び第１スイッチング回路２１から、系列選択手段の一例が構成されている。
【００４９】
３ビットのＰＷＭ回路１８は、上位ｘビット（Ｄ３〜Ｄ５）の値に応じて、パルス幅の異なる３ビットのＰＷＭ信号をＰＷＭ基本クロックＰＣＬ２０、ＰＣＬ２１及びＰＣＬ２２に基づいて生成する。複数の薄膜トランジスタから構成された第２スイッチング回路２２は、第１スイッチング回路２１を介して供給される基準マルチランプ波の電圧を３ビットのＰＷＭ信号のパルス幅に応じて選択的に信号線に供給するように構成されている。即ち、ＰＷＭ回路１８及び第２スイッチング回路２２から、時間選択手段の一例が構成されている。尚、リセット信号ＲＳ１が図示しない制御回路から入力されると、ＰＷＭ回路１８はリセットされる。また、第２スイッチング回路２２の出力に接続されたＣ０は、液晶パネルにおける信号線、画素電極等からなる容量を示している。
【００５０】
尚、レベルシフタ回路１９は、例えば、５Ｖを電源電圧とするＰＷＭ信号やデコーダ出力信号の電圧レベルを１２Ｖにまで高める。但し、このような電源電圧の値は、５Ｖや１２Ｖに限られる訳ではなく、更に、例えば５Ｖで十分にスイッチング回路２１や２２におけるスイッチング動作を行えるのであれば、当該レベルシフタ回路１９を省略して構成してもよい。
【００５１】
ここで、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の具体的な波形の一例を図３に示す。図３は、時間単位Ｔ０〜Ｔ７を含む時間軸に対する複数系列のマルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の各電圧値を示したグラフであり、図中、（０）、（１）、（２）、…、（６３）は、各電圧に対応するデジタル画像信号の値（十進数の値）を示している。
【００５２】
図３に示すように、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の電圧は、階段状に単調に増加又は減少する一期間（Ｔ０〜Ｔ７）内においては、所定の時間単位Ｔｉ（ｉ＝０、１、…、７）毎に増加又は減少（図３で示した一期間では増加）する。そして、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の電圧の同一時間単位Ｔｉにおける大小関係は、一期間（Ｔ０〜Ｔ７）内の全ての時間単位Ｔｉにおいて一定である。即ち、マルチランプ波ＲＡＭＰｊ（ｊ＝１、２、…、８）の時間単位Ｔｉにおける電圧をＶ（ｊ，ｉ）とすると、どの時間単位Ｔｉについても、Ｖ（１，ｉ）＜Ｖ（２，ｉ）＜…＜Ｖ（８，ｉ）が成立する。更に、一期間（Ｔ０〜Ｔ７）内では、一の時間単位Ｔｉにおける複数系列の基準マルチランプ波の電圧の最高値、即ち、マルチランプ波ＲＡＭＰ８の電圧であるＶ（８，ｉ）は、該一の時間単位に続く他の時間単位における基準マルチランプ波の電圧の最低値、即ちマルチランプ波ＲＡＭＰ８の電圧であるＶ（１，ｉ＋１）よりも小さく設定されている。即ち、どの時間単位ＴｉについてもＶ（８，ｉ）＜Ｖ（１，ｉ＋１）が成立する。
【００５３】
このように規則正しく基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の波形を規定しているため、所定間隔で離散的な値をとる電圧が何れかの基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の何れかの時間単位Ｔｉに過不足無く現われる。このため、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８を選択し、且つその電圧を時間軸上で選択することにより、効率良く離散的な値をとる電圧を得ることが出来る。
【００５４】
次に、以上のように構成された本実施の形態の動作について、図４のタイミングチャートを参照して説明する。図４の例では、デジタル画像信号の６ビットの値は、前半の一期間（左半分）では（１０１０００）であり、後半の一期間（右半分）では（０１００００）であるものとする。
【００５５】
図４において、前半の一期間では、一方で、デコーダ回路１６により、下位ビット（０００）の値がデコーダされて、そのデコード出力信号に応じて第１スイッチング回路２１により、基準マルチランプ波ＲＡＭＰ１が選択されている。そして、この基準マルチランプ波ＲＡＭＰ１が、第２スイッチング回路２２の入力端子に供給される。他方で、ＰＷＭ回路１８により、ＰＷＭ基本クロックＰＣＬ２０、ＰＣＬ２１及びＰＣＬ２２に基づいて、上位３ビット（１０１）の値“５”に対応して、Ｔ４（即ち、５番目の時間単位）までハイレベルとなる３ビットのＰＷＭ信号（ＰＷＭout）が生成され、第２スイッチング回路２２の制御端子（即ち、各薄膜トランジスタのゲート電極）に供給される。そして、入力端子に供給された基準マルチランプ波ＲＡＭＰ１の時間単位Ｔ４における電圧が駆動信号電圧として第２スイッチング回路２２から信号線に出力される。
【００５６】
これに続く時間単位Ｔblankでは、ラッチパルスＬＰにより、次のデジタル画像信号がラッチ回路Ｂ１２によりラッチされ、更に、リセット信号ＲＳ１によりＰＷＭ回路１８がリセットされる。
【００５７】
また後半の一期間では、一方で、デコーダ回路１６により、下位ビット（０００）の値がデコーダされて、そのデコード出力信号に応じて第１スイッチング回路２１により、基準マルチランプ波ＲＡＭＰ１が選択されている。そして、この基準マルチランプ波ＲＡＭＰ１が、第２スイッチング回路２２の入力端子に供給される。他方で、ＰＷＭ回路１８により、ＰＷＭ基本クロックＰＣＬ２０、ＰＣＬ２１及びＰＣＬ２２に基づいて、上位３ビット（０１０）の値“２”に対応して、Ｔ１（即ち、２番目の時間単位）までハイレベルとなる３ビットのＰＷＭ信号が生成され、第２スイッチング回路２２の制御端子に供給される。そして、入力端子に供給された基準マルチランプ波ＲＡＭＰ１の時間単位Ｔ２における電圧が駆動信号電圧として第２スイッチング回路２２から信号線に出力される。
【００５８】
これに続く時間単位Ｔblankでは、ラッチパルスＬＰにより、次のデジタル画像信号がラッチ回路Ｂ１２によりラッチされ、更に、リセット信号ＲＳ１によりＰＷＭ回路１８がリセットされる。
【００５９】
本実施の形態では、このように出力される駆動信号は、ＴＦＴアクティブマトリクス駆動方式の液晶パネルの信号線に供給されるものとする。この場合、ｎ行目の画素行を駆動するための走査信号Ｙｎが供給される一水平走査期間と、上述の一期間（Ｔ０〜Ｔ７）とが対応付けられる。そして、図４において、前半の一期間内の時間単位Ｔ７と後半の一期間の時間単位Ｔ０との間にあるＴblankは、水平帰線期間に対応しており、一水平走査期間＝Ｔ０＋Ｔ１＋…＋Ｔ７＋Ｔblankが成立している。尚、図３及び図４に示したように基準マルチランプ波が一期間（Ｔ０〜Ｔ７）で極性反転しているのは、液晶パネルの駆動において、走査線毎に駆動電圧極性を反転させる走査線反転駆動方式を実施するためである。
【００６０】
以上説明したように本実施の形態によれば、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の選択と時間軸上における電圧の選択（即ち、時間単位Ｔ０〜Ｔ７の選択）とを組み合わせることにより、各デジタル画像信号Ｄ０〜Ｄ５の値に対応する駆動信号を生成するので、各基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の夫々における階段状の電圧変化は、一段毎に比較的大きな変化となり、且つ一段毎に比較的長い時間を経ての変化となる。
【００６１】
ここで、前述した従来のＰＷＭ及びランプ波を用いた形式のデジタルドライバ回路において階調表示を可能ならしめる一系列の基準マルチランプ波を、比較例として図５に示す。図５（Ａ）の比較例では、時間単位Ｔｉ’（Ｉ＝０〜６３）毎に電圧が頻繁に変化しており、且つ各電圧変化も微少な変化となっている。図５（Ｂ）の比較例は、更にγ補正を電圧変化により可能ならしめる一系列のマルチランプ波の場合であり、この比較例では、時間単位Ｔｉ’（Ｉ＝０〜６３）毎に電圧が頻繁に変化しており、特に中央電圧付近での各電圧変化は非常に微少な変化となっている。
【００６２】
図３（本実施の形態）及び図５（比較例）を比較すれば明らかなように、本実施の形態における基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の夫々における階段状の電圧変化は、比較例の基準マルチランプ波と比較すると、同一階調数の駆動信号を得るのであれば、一段毎に大きな変化となり、且つ一段毎に長い時間を経ての変化となる。例えば、系列数をＭ（Ｍ：自然数）とし、一系列の基準マルチランプ波（比較例）の場合の一段毎の電圧変化がΔＶであるとすれば、本実施の形態では、同じ細かさの階調変化を実現するために必要な一段毎の電圧変化はΔＶ×Ｍという大きなものとなる。更に、一系列の基準マルチランプ波（比較例）の場合の一段の時間がΔＴであるとすれば、本実施の形態では、同じ細かさの階調変化を実現するために必要な一段の時間はΔＴ×Ｍという長いものとなる。
【００６３】
更に、本実施の形態において、γ補正をマルチランプ波の電圧変化により行う場合にも、図３に示した複数系列のマルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の間隔や角度が若干変化するだけであり、図５（Ｂ）に示した比較例と比較して、同一階調数の駆動信号を得るのであれば、一段毎の電圧変化を大きくでき、且つ一段毎の時間も長くとれる。
【００６４】
従って本実施の形態によれば、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の夫々について要求される時間についての精度は顕著に低くなり、更に、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８を供給するためのアンプの能力が低くても、表示パネルの信号線等からなる容量Ｃ０を駆動信号の電圧に飽和させるに十分な時間的余裕を確保することができる。即ち、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の夫々に含まれる各ランプ波の立ち上がり部分の電圧を用いることなく、立ち上がった後に到達する一定電圧（飽和電圧）を用いて駆動信号を生成するので、当該各ランプ波についての急峻な立ち上がり特性は不要となる。これは、特に表示パネルの画素列毎に設けられた多数の信号線を、複数或いは全て同時に駆動する場合には極めて有利となる。
【００６５】
以上の結果、本実施の形態のデジタルドライバ回路によれば、比較的スルーレートの小さい回路を用いて、消費電力を低くしつつ駆動能力を高めることが可能となり、温度補償等も容易となる。更に、このような回路は、回路面積が比較的小さく且つ比較的単純な回路として構成できる。従って、特に大型の液晶パネルを駆動する駆動能力の高いデジタルドライバ回路として、或いは液晶パネルに内蔵可能な小型且つ低消費電力のデジタルドライバ回路として、本実施の形態は適している。
【００６６】
第１の実施の形態では特に、選択された基準マルチランプ波における選択された電圧を駆動信号としてそのまま出力するように構成されている。このため、例えばデジタル画像信号のビット数が６ビット程度に少ない場合には、当該デジタルドライバ回路は、回路構成及び選択方式が比較的単純で済む観点からは特に有効である。更に、電圧信号である駆動信号により液晶パネル等の電圧駆動型の電気光学装置を駆動するのみならず、基準マルチランプ波に係る電流供給能力を高めることにより、ＥＬ（エレクトロルミネッセンス）パネル等の電流駆動型の電気光学装置を駆動することも可能となる。
【００６７】
（第２の実施の形態）
本発明の第２の実施の形態のデジタルドライバ回路を図６から図９を参照して説明する。図６は、第２の実施の形態のデジタルドライバ回路の概念を示すブロック図であり、図７は、そのより詳細な構成を示す回路図である。図８は、第２の実施の形態で用いられる基準マルチランプ波及び参照用マルチランプ波を示す波形図であり、図９は、第２の実施の形態における各種信号のタイミングチャートである。尚、図６から図９において、図１、図２及び図４に示した第１の実施の形態における構成要素や信号と同じ構成要素や信号には、同じ参照符号を付し、その説明は省略する。
【００６８】
以下に説明する第２の実施の形態は、８ビットのデジタル画像信号が入力され、これに対応するアナログの駆動信号を生成して、電気光学装置の一例としての液晶パネルの信号線に出力するためのデジタルドライバ回路である。特に、第２の実施の形態では、４系列の基準マルチランプ波のうちの一系列をデジタル画像信号の中位２ビットに応じて選択すると共に、この選択された基準マルチランプ波の電圧を上位３ビットに応じて時間軸上で選択することで粗い階調の電圧を得た後、この粗い階調の電圧に基づいてＳＣ−ＤＡＣ回路により細かな階調の電圧を得るように構成されている。
【００６９】
図６において、第２の実施の形態のデジタルドライバ回路は、複数個のデジタルドライバ回路に対応する段数を持つシフトレジスタ回路１０’の対応段からの転送信号で８ビットのデジタル画像信号をラッチするラッチ回路Ａ１１’と、ラッチ回路Ａ１１’にラッチされたデジタル画像信号を８ビットずつラッチパルス信号ＬＰのタイミングでラッチするラッチ回路Ｂ１２’と、ラッチ回路Ｂ１２’にラッチされた中位２ビットをデコードするデコーダ回路１６’と、ラッチ回路Ｂ１２’にラッチされた上位３ビットに基づいてパルス幅変調するＰＷＭ回路１８と、デコーダ回路１６’からのデコーダ出力信号及びＰＷＭ回路１８からのＰＷＭ信号並びに下位３ビットの電圧レベルを高めるレベルシフタ回路１９’と、デコーダ回路１６’からレベルシフタ回路１９’を介して入力されるデコーダ出力信号に応じて、時間経過により階段状に電圧が夫々変化する４系列の基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４のうちの一つを選択出力する第１スイッチング回路Ａ２１ａと、第1スイッチング回路Ａ２１ａから選択出力される基準マルチランプ波の階段状に変化する電圧を、ＰＷＭ回路１８からレベルシフタ回路１９’を介して入力されるＰＷＭ信号のパルス幅に応じて、時間軸上で選択する第２スイッチング回路Ａ２２ａとを備えて構成されている。第２の実施の形態のデジタルドライバ回路は更に、レベルシフタ回路１９’を介して入力される下位３ビットの値に応じて、第２スイッチング回路Ａ２２ａにより選択された電圧を増減し、駆動信号として信号線に出力するＳＣ−ＤＡＣ回路２５を備える。当該デジタルドライバ回路には、ＳＣ−ＤＡＣ回路２５による電圧の増減を行う際に参照用に用いられる、マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４に夫々対応する複数系列の参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４が入力される。そして、デジタルドライバ回路は更に、デコーダ回路１６’からレベルシフタ回路１９’を介して入力されるデコーダ出力信号に応じて、参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４のうちの一つを選択出力する第１スイッチング回路Ｂ２１ｂと、第1スイッチング回路Ｂ２１ｂから選択出力される参照用マルチランプ波の階段状に変化する電圧を、ＰＷＭ回路１８からレベルシフタ回路１９’を介して入力されるＰＷＭ信号のパルス幅に応じて、時間軸上で選択する第２スイッチング回路Ｂ２２ｂとを備えて構成されている。このように、第２の実施の形態では、下位３ビットの値に応じて、 第２スイッチング回路Ａ２２ａにより選択された電圧を変化させる電圧変化手段の一例が、ＳＣ−ＤＡＣ回路２５から構成されている。
【００７０】
図７において、デジタルドライバ回路には、８ビットのデジタル画像信号Ｄ０〜Ｄ７（但し、Ｄ０が下位ビットであり、Ｄ７が上位ビットであるとする）、ＰＷＭ基本クロックＰＣＬ２０、ＰＣＬ２１及びＰＣＬ２２、４系列の基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４、並びに４系列の参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４が入力されている。
【００７１】
ラッチ回路Ａ１１’は、各ビットのデジタル画像信号Ｄ０〜Ｄ７に対応しておりトランスミッションゲートとインバータとを夫々含んでなる複数のラッチ部Ａ０〜Ａ７を備え、各ラッチ部Ａ０〜Ａ７には、シフトレジスタ回路１０’からの転送信号が順次入力される。そして、この転送信号のタイミングでラッチ回路Ａ１１’は、デジタル画像信号Ｄ０〜Ｄ５をラッチするように構成されている。
【００７２】
ラッチ回路Ｂ１２’は、各ビットのデジタル画像信号Ｄ０〜Ｄ７に対応しておりトランスミッションゲートとインバータとを夫々含んでなる複数のラッチ部Ｂ０〜Ｂ７を備え、各ラッチ部Ｂ０〜Ｂ７には、ラッチパルスＬＰが入力される。そして、このラッチパルスＬＰのタイミングでラッチ回路Ｂ１２’は、ラッチ回路Ａ１１’からのデジタル画像信号Ｄ０〜Ｄ７を一挙にラッチするように構成されている。
【００７３】
２ビットのデコーダ回路１６’は、デジタル画像信号Ｄ０〜Ｄ７の中位２ビット（Ｄ３、Ｄ４）をデコードする。複数の薄膜トランジスタから構成された第１スイッチング回路Ａ２１ａは、その２ビットのデコーダ出力信号に応じて、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４のうちの一つを選択的に第２スイッチング回路Ａ２２ａの入力端子に供給するように構成されている。即ち、デコーダ回路１６’及び第１スイッチング回路Ａ２１ａから、系列選択手段の一例が構成されている。第１スイッチング回路Ａ２１ａと同様に構成された第１スイッチング回路Ｂ２１ｂは、２ビットのデコーダ出力信号に応じて、参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４のうちの一つを選択的に第２スイッチング回路Ｂ２２ｂの入力端子に供給するように構成されている。
【００７４】
複数の薄膜トランジスタから構成された第２スイッチング回路Ａ２２ａは、第１スイッチング回路Ａ２１ａを介して供給される基準マルチランプ波の電圧を３ビットのＰＷＭ信号のパルス幅に応じて選択的にＳＣ−ＤＡＣ回路の基準電圧端子に供給するように構成されている。即ち、ＰＷＭ回路１８及び第２スイッチング回路Ａ２２ａから、時間選択手段の一例が構成されている。第２スイッチング回路Ａ２２ａと同様に構成された第２スイッチング回路Ｂ２２ｂは、第１スイッチング回路Ｂ２１ｂを介して供給される参照用マルチランプ波の電圧を３ビットのＰＷＭ信号のパルス幅に応じて選択的にＳＣ−ＤＡＣ回路の参照電圧端子に供給するように構成されている。
【００７５】
ＳＣ−ＤＡＣ回路２５は、容量比が４Ｃ：２Ｃ：１Ｃの３個のコンデンサを備える。各コンデンサは、リセット信号ＲＳ３及びその反転信号によりリセットＴＦＴ２５ａが導通状態とされて、リセットされる。そして、リセット信号ＲＳ３がローレベルとなるとリセットＴＦＴ２５ａが非導通状態とされて、各コンデンサには、第２スイッチング回路Ｂ２２ｂから選択的に供給される参照用マルチランプ波の電圧が蓄積される。この時、レベルシフタ回路１９’を介して入力される下位３ビットの値に応じて、スイッチングＴＦＴ２５ｂが導通状態とされて、各コンデンサに蓄積された電圧が第２スイッチング回路Ａ２２ａから選択的に供給される基準マルチランプ波に加算されるように構成されている。
【００７６】
尚、レベルシフタ回路１９’は、例えば、５Ｖを電源電圧とするＰＷＭ信号やデコーダ出力信号の電圧レベルを１２Ｖにまで高める。
【００７７】
ここで、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４及びこれに対応する参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４の具体的な波形の一例を図８に示す。図８は、説明の便宜上、時間単位Ｔ０〜Ｔ３に対する夫々のマルチランプ波の各電圧値を示したグラフである。
【００７８】
図８の例では、各参照用マルチランプ波は、対応する基準マルチランプ波の電圧をＳＣ−ＤＡＣ回路２５における上述した電圧加算型のチャージシェアにより高めることが可能なように、対応する基準マルチランプ波の電圧よりも夫々高く設定されている。
【００７９】
次に、以上のように構成された本実施の形態の動作について、図９のタイミングチャートを参照して説明する。
【００８０】
図９において、上位６ビットについては、図４を参照して説明した第１の実施の形態の場合と同様に、前半の一期間では、基準マルチランプ波ＲＡＭＰ１の時間単位Ｔ４における電圧が第２スイッチング回路Ａ２２ａから出力され、後半の一期間では、基準マルチランプ波ＲＡＭＰ１の時間単位Ｔ２における電圧が第２スイッチング回路Ａ２２ａから出力される。これと並行して、前半の一期間では、参照用マルチランプ波ＲＥＦ１の時間単位Ｔ４における電圧が第２スイッチング回路Ｂ２２ｂから出力され、後半の一期間では、参照用マルチランプ波ＲＥＦ１の時間単位Ｔ２における電圧が第２スイッチング回路Ｂ２２ｂから出力される。
【００８１】
第２の実施の形態では、特に、リセット信号ＲＳ２のタイミングで、レベルシフタ回路１９’を介して下位３ビットがＳＣ−ＤＡＣ回路２５に入力され、リセット信号ＲＳ３がローレベルになる期間に、ＳＣ−ＤＡＣ回路２５の各コンデンサに蓄積された電圧が下位３ビットの値に応じて、第２スイッチング回路Ａ２２ａから出力された基準マルチランプ波に対してチャージシェアにより電圧加算される。即ち、チャージシェアの場合には、ＳＣ−ＤＡＣ回路２５を構成する各コンデンサにおいて、対向する電極側が、スイッチ（ＴＦＴ）による接続と共に“Ｖref−Ｖcenter（但し、Ｖref：選択された参照用マルチランプ波ＲＥＦの電圧）”分だけシフトすることにより、基準マルチランプ波ＲＡＭＰの電圧に対する電圧加算が行われる。
【００８２】
以上のように、第２の実施の形態では、８ビットのデジタル画像信号に対し、上位３ビットに応じて時間軸上で電圧を選択すると共に中位２ビットに応じて基準マルチランプ波の系列を選択し、更に下位３ビットに応じて選択された電圧を細かく変化させるので、低消費電力且つ高駆動能力で多階調を実現する観点から有効である。
【００８３】
本実施の形態では、ＳＣ−ＤＡＣ回路２５を用いて駆動信号の電圧の細かな調整のみを行うので、全ての階調をＳＣ−ＤＡＣ回路を用いて実現する従来の技術と比較して、駆動能力の限界を顕著に高めることが出来る。従って、一般に限られたサイズを持ち余り大きなコンデンサを作り込むスペースに乏しい液晶パネルに内蔵するデジタルドライバ回路として、本実施の形態は適している。
【００８４】
本実施の形態では特に、選択された基準マルチランプ波における選択された電圧と、選択された参照用マルチランプ波における選択された電圧とに基づいて、下位３ビットの値に応じて複数のコンデンサを用いたチャージシェアがＳＣ−ＤＡＣ回路により行われる。従って、基準マルチランプ波の電圧と、該基準マルチランプ波に対応する参照用マルチランプ波の電圧との間にある電圧をチャージシェアにより出力できる。
【００８５】
（第３の実施の形態）
本発明の第３の実施の形態のデジタルドライバ回路を図１０及び図1１を参照して説明する。図１０は、第３の実施の形態のデジタルドライバ回路の回路図である。図１１は、第３の実施の形態における各種信号のタイミングチャートである。尚、図１０及び図１１において、図７及び図９に示した第２の実施の形態における構成要素や信号と同じ構成要素や信号には、同じ参照符号を付し、その説明は省略する。
【００８６】
図１０において、第３の実施の形態のデジタルドライバ回路は、第２の実施の形態と比べて、ラッチ回路Ｂ１２’から出力される下位３ビットを夫々反転する反転手段の一例としての反転回路２６を備えた点が異なり、その他の構成は同じである。
【００８７】
そして、ＳＣ−ＤＡＣ回路２５は、反転された下位３ビットの値に応じて、参照用マルチランプ波を用いてチャージシェアによる電圧減算を行う。図１１に示すように、その他の動作については、第２の実施の形態の場合と同様である。
【００８８】
従って、同一時刻において基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４の電圧と、これらよりも夫々低電圧の参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４の電圧との間にある電圧を電圧減算により出力できる。このように、本実施の形態では、参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４の電圧は、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４よりも低電圧とできるので、デジタルドライバ回路内における参照用マルチランプ波の扱いが容易となると共に、参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４を生成するアンプの能力が低くて済むので有利である。
【００８９】
（第４の実施の形態）
本発明の第４の実施の形態のデジタルドライバ回路を図１２及び図１３を参照して説明する。図１２は、第４の実施の形態のデジタルドライバ回路の回路図である。図１３は、第４の実施の形態における各種信号のタイミングチャートである。尚、図１２及び図１３において、図７及び図９に示した第２の実施の形態における構成要素や信号と同じ構成要素や信号には、同じ参照符号を付し、その説明は省略する。
【００９０】
図１２において、第４の実施の形態のデジタルドライバ回路は、第２の実施の形態と比べて、次の点が異なる。即ち、ＳＣ−ＤＡＣ回路２５’は、電源Ｖcenter２５ｃと、電源Ｖcenter２５Ｃをリセット信号ＲＳ３及びその反転信号ＲＳ３’により選択的に３個のコンデンサに供給するスイッチング回路２５ｄと、選択された参照用マルチランプ波をリセット信号ＲＳ３及びその反転信号ＲＳ３’により選択的に３個のコンデンサに供給するスイッチング回路２５ｅとを備えており、選択された参照用マルチランプ波ＲＥＦの電位と電位Ｖcenterとの差分を、選択されたコンデンサを用いて、選択された基準用マルチランプ波ＲＡＭＰの電位に加算する、即ちチャージポンピングするように構成されている。
【００９１】
このようにチャージポンピングを行う場合には、図１３に示すように、参照用マルチランプ波ＲＥＦの波形は、階調電圧の差が大きいところ程大きな電圧となるが、チャージシェアによる駆動の場合より電圧振幅が小さくてすむ。なぜなら、ＳＣ−ＤＡＣ回路２５’においては、チャージポンピングにより、小さな容量で大きな電圧を印加することが可能だからである。このため、ＳＣ−ＤＡＣ回路２５’の場合、ＴＦＴ等の素子数は若干増加するものの、コンデンサを小型に出来るので、回路全体の占有面積を小さくすることが可能となる。
【００９２】
そして、ＳＣ−ＤＡＣ回路２５’は、図１２及び図１３に示すように、下位３ビットの値に応じて、上述のチャージポンピングを行うが、その他の動作については、第２の実施の形態の場合と同様である。
【００９３】
ここで、以上説明した各実施の形態におけるデジタルドライバ回路に対し、基準マルチランプ波を供給するマルチランプ波生成回路について図１４を参照して説明する。
【００９４】
図１４において、マルチランプ波生成回路５０は、複数のメモリ５１、複数の１０ビットＤＡＣ（デジタル／アナログコンバータ）回路５２及び複数の出力アンプ回路５３を備えて構成されている。メモリ５１は、各系列のＲＡＭＰ波形を規定するための離散的な電圧値を格納する。１０ビットＤＡＣ回路５２は、メモリ５１に格納された電圧値に従ってアナログデータを夫々出力する。出力アンプ回路５３は、１０ビットＤＡＣ回路５２から出力されるアナログデータを増幅するが、その入力電圧が変化する結果として、各マルチランプ波が生成されるように構成されている。このように、マルチランプ波生成回路５０においては、スルーレートは、出力アンプ回路５３の性能に依存しており、１０ビットＤＡＣ回路５２は、電圧値のみを出力アンプ回路５３に供給するだけで良い。
【００９５】
以上のように、複雑な制御を行う必要がなく、出力アンプ回路５３のスルーレートや出力パワーが低くてもよいので、当該マルチランプ波生成回路５０は、全体として非常に簡単な回路で構成可能であり、実用上大変有利である。この際特に、マルチランプ波に含まれる各ランプ波において到達する一定電圧（飽和電圧）の精度があればマルチランプ波の形状は不問であるので、該一定電圧が得られる範囲内でスルーレートをなるべく小さく設定することにより、消費電力を限界まで低めることも可能となる。
【００９６】
本実施の形態によれば、前述のように各系列の基準マルチランプ波の夫々における階段状の電圧変化は、一段毎に大きく且つ長い時間を経ての変化であり、他方、駆動信号の生成には、立ち上がり時の電圧は用いられることなく、立ち上がり後に到達する一定電圧が用いられる。このため、緩やかな立ち上がりであっても到達する一定電圧の精度が高ければ、出力アンプ回路５３のスルーレートが小さくても、或いはスルーレートの精度が低くても、当該出力アンプ回路５３から出力される基準マルチランプ波を用いて、低消費電力で高い駆動能力を実現できる。
【００９７】
以上のように構成されたマルチランプ波生成回路は、デジタルドライバ回路に外付けされてもよいし、内蔵されてもよい。また、参照用マルチランプを生成するマルチランプ波生成回路も同様に構成されており、メモリに格納されるパラメータを変更することで、基準マルチランプ波よりも電圧の高い或いは低い参照用マルチランプ波を生成できる。
【００９８】
また、このように構成されたマルチランプ波生成回路において、複数系列の基準マルチランプ波の電圧を夫々調整することにより、液晶パネルに対するデジタル画像信号のγ補正を行うように構成してもよい。この場合にも、各系列の基準マルチランプ波の夫々における階段状の電圧変化は、一段毎に大きく且つ長い時間を経ての変化であるので、基準マルチランプ波の時間について要求される精度は低くて済み、基準マルチランプ波に含まれる各ランプ波の立ち上がり部分の電圧を用いることなく、立ち上がった後に到達する一定の電圧を用いて駆動信号を生成する本実施の形態においては、各ランプ波に急峻な立ち上がり特性は不要となる。このため、比較的スルーレートの小さい或いはスルーレートの精度の低いマルチランプ波生成回路を用いて、消費電力を低く且つ駆動能力を高めつつγ補正を高精度で行うことが可能となる。
【００９９】
以上説明した各実施の形態では、上位の複数ビットに応じて時間軸上の選択をし、中位又は下位の複数ビットに応じて基準マルチランプ波の系列を選択し、或いはこれに加えて、下位の複数ビットに応じてＳＣ−ＤＡＣにより電圧を変化させるようにしたが、これら各位のビット数は、各実施の形態における数に限られず任意であり、装置の仕様に応じて適宜変更可能である。
【０１００】
ここで、以上説明した本発明による実施の形態と、前述した従来の特開平９−５４３０９号公報に開示された直列分圧抵抗回路を備えた形式のデジタルドライバ回路（以下、“比較例１”と称する）と、前述した従来のＳＣ−ＤＡＣ回路で全ての階調電圧を得る形式のデジタルドライバ回路（以下、“比較例２”と称する）とを、デジタルドライバ回路として重要な各種の項目について比較してみる。
【０１０１】
先ず、ラッチ回路を除く部分で必要となる大型のＴＦＴの数については、本実施の形態の場合が、１６個程度で足りるのに比較して、比較例１では、４８個程度も必要になってしまう。これは、比較例1では、抵抗に接続されたＴＦＴにおけるソース及びドレイン間の抵抗を下げる必用があるためである。従って、このような大型のＴＦＴの個数増大により回路面積が大きくなってしまう。尚、比較例２においては、このような大型のＴＦＴは必要とされない。
【０１０２】
次に、比較例１では、ポリシリコン等からなる抵抗器を設ける必要がある。本実施の形態や比較例２の場合には、このような抵抗器は必要とされない。他方、比較例２では、多数のコンデンサを夫々チャージしたりリセットする配線が必要となり、回路面積の増大を招く。また、駆動能力を高めるために大容量のコンデンサを設けると更なる回路面積の増大を招く。このため、比較例２の場合には、対角５”程度のサイズの液晶パネルを駆動するのが限界である。これに対して、本実施の形態や比較例１の場合には、大きなサイズの液晶パネル等を駆動することが可能である。
【０１０３】
次に、垂直サイズについて考察を加えると、回路ピッチが０．１５ｍｍである場合、本実施の形態では、約３ｍｍにまで微細化が可能である。これに対して、比較例１では、６〜７ｍｍ程度になってしまう。他方、比較例２では、４．２ｍｍ程度までの微細化が可能である。
【０１０４】
最後に、消費電力について考えると、同一の駆動能力を発揮させる場合には、比較例１では、抵抗における電力消費が大きいため、全体としての消費電力も大きい。これに対して、本実施の形態や比較例２では、比較例１の如く抵抗に大量の電流が流れるような構成を採っていないため、消費電力が小さい。
【０１０５】
以上のように本実施の形態のデジタルドライバ回路が、駆動能力の観点、消費電力の観点、回路面積の観点等から総合的に大変優れていることが判る。
【０１０６】
（液晶装置の実施の形態）
以上説明した各実施の形態のデジタルドライバ回路を内蔵する電気光学装置の一例たる液晶装置の各実施の形態について図１５、図１６及び図１７を参照して説明する。
【０１０７】
図１５に示す液晶装置の一実施の形態は、一対の基板間に挟持された液晶を備えており、一方の基板であるＴＦＴアレイ基板１００上には、マトリクス状の各画素における液晶に電圧を印加するための画素電極４０が設けられている。画素電極４０には、各画素に設けられたＴＦＴ３０のソース及びドレインを介して信号線４１からの駆動信号がデータ信号として供給される。ＴＦＴ３０のゲートには、走査線４１から走査信号が供給される。
【０１０８】
図１５の実施の形態では特に、信号線駆動回路１０１は、シフトレジスタ回路１０を１個有すると共に前述した第１の実施の形態のデジタルドライバ回路（図２参照）に等しいデジタルドライバ回路２００を信号線４１に対応する数だけ複数有し、各信号線４１を駆動するように構成されている。基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８用の配線は、全てのデジタルドライバ回路２００に共通に接続されている。このため、これらのマルチランプ波を出力するアンプは、最終的に複数の信号線４１の電圧を飽和させる電圧供給能力が必要となるが、前述のように階段状のマルチランプ波を複数系列用いるが故に、各マルチランプ波により信号線４１を電気的飽和するに十分な時間的余裕がある。
【０１０９】
信号線駆動回路１０１は、ＴＦＴアレイ基板１００上に形成されている。前述のように、各デジタルドライバ回路２００は、例えば画素ピッチが０．１５ｍｍである場合でも、垂直サイズを約３ｍｍにまでに微細化できる。
【０１１０】
図１６に示す液晶装置の他の実施の形態は、第２から第４の実施の形態のデジタルドライバ回路（図７、図１０及び図１２参照）のいずれかに等しいデジタルドライバ回路２００’を信号線４１に対応する数だけ複数有する。基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４及び参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４用の配線は、全てのデジタルドライバ回路２００’に共通に接続されている。図１６の液晶装置におけるその他の構成については、図１５の例と同様である。
【０１１１】
図１７に示す液晶装置の更に他の実施の形態は、前述した第１の実施の形態のデジタルドライバ回路（図２参照）に等しいデジタルドライバ回路２００を上下に２分割したデジタルドライバ回路２００Ａ（下側）及び２００Ｂ（上側）を備えて構成されている。より具体的には、下側の信号線駆動回路１０１Ａは、シフトレジスタ回路１０Ａを１個有すると共に、このように分割されたデジタルドライバ回路２００Ａを偶数番目（番号Ｘ２、Ｘ４、…、Ｘ2n）の信号線４１に対応する数だけ複数有し、各偶数番目の信号線４１を駆動するように構成されており、上側の信号線駆動回路１０１Ｂは、シフトレジスタ回路１０Ｂを１個有すると共に、このように分割されたデジタルドライバ回路２００Ｂを奇数番目（番号Ｘ１、Ｘ３、…、Ｘ2n-1）の信号線４１に対応する数だけ複数有し、各奇数番目の信号線４１を駆動するように構成されている。このため、デジタルドライバ回路２００Ａ及び２００Ｂのビット数は夫々、第１の実施の形態のデジタルドライバ回路２００のビット数（即ち、ｍビット）の１／２（即ち、ｍ／２ビット）とされている。
【０１１２】
更に、本実施の形態の液晶装置においては、その製造途中又は製造後に行われる所定種類の電気特性検査を行うための検査回路についても上下に２分割され、下側に検査回路２１０Ｂ及び上側に検査回路２１０Ａとして設けられている。検査回路２１０Ａ及び２１０Ｂは夫々、ＴＦＴ等から夫々構成される複数のアナログスイッチ２１１と、その開閉を夫々制御する複数のスイッチ開閉制御回路２１２とを備える。そして、偶数番目の信号線４１を介して、信号線の開放（断線）、短絡等を検査する際には、上側の検査回路２１０Ａに接続された検査用の端子ＡＮＧoutＴ、ＴoutＴ及びＴinＴにおいて、所定電圧を印加したり電流を計測したりする。他方、奇数番目の信号線４１を介して検査する際には、下側の検査回路２１０Ｂに接続された検査用の端子ＡＮＧoutＢ、ＴoutＢ及びＴinＢにおいて、所定電圧を印加したり電流を計測したりするように構成されている。
【０１１３】
尚、図１７では、走査線４２に沿って各画素行毎に設けられており、各画素における液晶容量に対して蓄積容量を付加するための容量線４３が示されているが、図１５及び図１６に示した液晶装置の各実施の形態においても、図示しない容量線が同様に設けられている。
【０１１４】
本実施の形態の液晶装置は、このように上下に分割された各回路が相互に入り組んで配置されることにより、全体としてコンパクトな構成となっている。即ち、デジタルドライバ回路や検査回路を分割したことにより、各回路を構成する素子の数が１／２となり、一つにまとめてこれらの回路を夫々形成する場合と比較して、各回路による占有面積が夫々減り、各回路についての余裕を持った素子の配置や配線が可能となる。
【０１１５】
特に中央に画像表示領域があると共にその上下に周辺領域がある液晶パネル等の電気光学パネルに対しては、当該上下の周辺領域にバランス良く余裕を持った素子の配置や配線が可能となる。
【０１１６】
また、このように分割することは、回路の均等配置を可能ならしめるものであり、装置基板上におけるデッドスペースの有効利用を図れる。例えば、液晶パネルの場合、一対の基板を相接着して両基板間に液晶を封入するためのシール材直下にあるデッドスペースを活用できる。即ち、シール材は、基板に余分な応力を与えないように基板の周囲に均等の幅で接するように設けられているので、回路を分割して各回路の素子数を低減して、各回路をシール材直下の領域の形状に合わせて均等に配置すればよい。
【０１１７】
そして、この種の電気光学パネルのように画素ピッチにより走査線に沿った一方向についての回路素子のピッチが特に制約を受ける場合には、本実施の形態は有効である。
【０１１８】
また、検査回路のサイズは、デジタルドライバ回路の素子サイズよりも小さいので、検査回路の分割によって、更に省スペース化が図られ、レイアウト設計上有利である。
【０１１９】
更に、シフトレジスタ１０Ａ及び１０Ｂの段数が、第１の実施の形態の場合と比較して半分になるため、動作周波数も１／２になり、回路設計上有利である。
【０１２０】
尚、図１７において、上側のマルチランプ波ＲＡＭＰ１Ｔ〜８Ｔの位相と、下側のマルチランプ波ＲＡＭＰ１Ｂ〜８Ｂの位相とを、１８０度ずらすことにより、ドット反転駆動を行うことができ、これにより表示画像のフリッカ等の防止や直流電圧印加による液晶の劣化防止を図ることも可能である。
【０１２１】
以上のように図１５から図１７に示した液晶装置の各実施の形態によれば、画像表示領域を大きくしても十分に駆動可能であり、装置本体に対する画像表示領域の占める割合を大きくでき、しかも消費電力を低められる。更に、マルチランプ波の各電圧値を調整することでγ補正を精度良く行うことも可能である。
【０１２２】
尚、図１５から図１７に示した液晶装置の各実施の形態では、各画素におけるスイッチング素子としてＴＦＴ３０を備えたＴＦＴアクティブマトリクス駆動方式の液晶装置として構成されているが、デジタルドライバ回路２００を構成する各種スイッチや論理回路等（図２、図７、図１０及び図１２参照）についてもＴＦＴから構成することが望ましい。即ち、このように構成すれば、装置全体として薄膜形成技術により各種の素子を構成できるので、製造上有利である。
【０１２３】
（電子機器）
次に、以上説明した液晶装置を備えた電子機器の実施の形態について図１８から図２２を参照して説明する。
【０１２４】
先ず図１８に、このように液晶装置を備えた電子機器の概略構成を示す。
【０１２５】
図１８において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶パネル１００６、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、光ディスク装置などのメモリ、テレビ信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力する。表示情報処理回路１００２は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣLKと共に駆動回路１００４に出力する。駆動回路１００４は、上述した各実施の形態におけるデジタルドライバ回路に対応しており、液晶パネル１００６を駆動する。電源回路１０１０は、上述の各回路に所定電源を供給する。尚、液晶パネル１００６を構成するＴＦＴアレイ基板の上に、駆動回路１００４を搭載してもよく、これに加えて表示情報処理回路１００２を搭載してもよい。
【０１２６】
次に図１９から図２２に、このように構成された電子機器の具体例を夫々示す。
【０１２７】
図１９において、電子機器の一例たる液晶プロジェクタ１１００は、上述した駆動回路１００４がＴＦＴアレイ基板上に搭載された液晶パネル１００６を含む液晶モジュールを３個用意し、夫々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに夫々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより夫々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１２８】
本実施の形態においては特に、遮光層をＴＦＴの下側にも設けておけば、当該液晶パネル１００６からの入射光に基づく液晶プロジェクタ内の投射光学系による反射光、入射光が通過する際のＴＦＴアレイ基板の表面からの反射光、他の液晶パネルから出射した後にダイクロイックプリズム１１１２を突き抜けてくる入射光の一部（Ｒ光及びＧ光の一部）等が、戻り光としてＴＦＴアレイ基板の側から入射しても、画素電極のスイッチング用のＴＦＴ等のチャネルに対する遮光を十分に行うことができる。この場合、小型化に適したプリズムを投射光学系に用いても、各液晶パネルのＴＦＴアレイ基板とプリズムとの間において、戻り光防止用のＡＲフィルムを貼り付けたり、偏光板にＡＲ被膜処理を施したりすることが不要となるので、構成を小型且つ簡易化する上で大変有利である。
【０１２９】
図２０において、電子機器の他の例たるマルチメディア対応のラップトップ型のパーソナルコンピュータ（ＰＣ）１２００は、上述した液晶パネル１００６がトップカバーケース内に備えられており、更にＣＰＵ、メモリ、モデム等を収容すると共にキーボード１２０２が組み込まれた本体１２０４を備えている。
【０１３０】
図２１において、電子機器の他の例たるページャ１３００は、金属フレーム１３０２内に前述の駆動回路１００４がＴＦＴアレイ基板上に搭載されて液晶モジュールをなす液晶パネル１００６が、バックライト１３０６ａを含むライトガイド１３０６、回路基板１３０８、第１及び第２のシールド板１３１０及び１３１２、二つの弾性導電体１３１４及び１３１６、並びにフィルムキャリアテープ１３１８と共に収容されている。この例の場合、前述の表示情報処理回路１００２（図１８参照）は、回路基板１３０８に搭載してもよく、液晶パネル１００６のＴＦＴアレイ基板上に搭載してもよい。更に、前述の駆動回路１００４を回路基板１３０８上に搭載することも可能である。
【０１３１】
尚、図２１に示す例はページャであるので、回路基板１３０８等が設けられている。しかしながら、駆動回路１００４や更に表示情報処理回路１００２を搭載して液晶モジュールをなす液晶パネル１００６の場合には、金属フレーム１３０２内に液晶パネル１００６を固定したものを液晶装置として、或いはこれに加えてライトガイド１３０６を組み込んだバックライト式の液晶装置として、生産、販売、使用等することも可能である。
【０１３２】
また図２２に示すように、駆動回路１００４や表示情報処理回路１００２を搭載しない液晶パネル１００６の場合には、駆動回路１００４や表示情報処理回路１００２を含むＩＣ１３２４がポリイミドテープ１３２２上に実装されたＴＣＰ（Tape Carrier Package）１３２０に、ＴＦＴアレイ基板１００の周辺部に設けられた異方性導電フィルムを介して物理的且つ電気的に接続して、液晶装置として、生産、販売、使用等することも可能である。
【０１３３】
以上図１９から図２２を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、エンジニアリング・ワークステーション（ＥＷＳ）、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが図１８に示した電子機器の例として挙げられる。
【０１３４】
以上説明したように、本実施の形態によれば、大型で低消費電力の液晶装置を備えた各種の電子機器を実現できる。
【０１３５】
【発明の効果】
本発明のデジタルドライバ回路によれば、基準マルチランプ波の系列の選択と電圧の選択とを組み合わせることにより、各デジタル画像信号の値に対応する駆動信号を生成するので、基準マルチランプ波の夫々について要求される時間についての精度は顕著に低くなり、更に、基準マルチランプ波を供給するためのアンプの能力が低くても、信号線を駆動信号の電圧に飽和させるに十分な時間的余裕を確保することができる。以上の結果、本発明のデジタルドライバ回路によれば、比較的スルーレートの小さい回路を用いて、消費電力を低くしつつ駆動能力を高めることが可能となり、温度補償やγ補正を比較的簡単に且つ精度良く行うことも可能である。
【０１３６】
本発明の電気光学装置によれば、大型且つ低消費電力であり、比較的安価な液晶装置等の装置を実現できる。
【０１３７】
また本発明の電子機器によれば、大型且つ低消費電力であり、比較的安価な液晶装置等を備えた各種の電子機器を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のデジタルドライバ回路の構成を示すブロック図である。
【図２】第１の実施の形態のデジタルドライバ回路の回路図である。
【図３】第１の実施の形態のデジタルドライバ回路で用いられる複数系列の基準マルチランプ波の波形図である。
【図４】第１の実施の形態のデジタルドライバ回路における各種信号のタイミングチャートである。
【図５】比較例における一系列のマルチランプ波の基本的な波形図（図５（Ａ））及びγ補正を行うための比較例における一系列のマルチランプ波の波形図（図５（Ｂ））である。
【図６】本発明の第２の実施の形態のデジタルドライバ回路の構成を示すブロック図である。
【図７】第２の実施の形態のデジタルドライバ回路の回路図である。
【図８】第２の実施の形態のデジタルドライバ回路で用いられる複数系列の基準マルチランプ波の波形図（図８（Ａ））及び参照用マルチランプ波の波形図（図８（Ｂ））である。
【図９】第２の実施の形態のデジタルドライバ回路における各種信号のタイミングチャートである。
【図１０】本発明の第３の実施の形態のデジタルドライバ回路の回路図である。
【図１１】第３の実施の形態のデジタルドライバ回路における各種信号のタイミングチャートである。
【図１２】本発明の第４の実施の形態のデジタルドライバ回路の回路図である。
【図１３】第４の実施の形態のデジタルドライバ回路における各種信号のタイミングチャートである。
【図１４】各実施の形態において、基準マルチランプ波を生成するマルチランプ波生成回路のブロック図である。
【図１５】本発明による液晶装置の一つの実施の形態のブロック図である。
【図１６】本発明による液晶装置の他の実施の形態のブロック図である。
【図１７】本発明による液晶装置の更に他の実施の形態のブロック図である。
【図１８】本発明による電子機器の実施の形態の概略構成を示すブロック図である。
【図１９】電子機器の一例としての液晶プロジェクタを示す断面図である。
【図２０】電子機器の他の例としてのパーソナルコンピュータを示す正面図である。
【図２１】電子機器の一例としてのページャを示す分解斜視図である。
【図２２】電子機器の一例としてのＴＣＰを用いた液晶装置を示す斜視図である。
【符号の説明】
１０…シフトレジスタ回路
１１…ラッチ回路Ａ
１２…ラッチ回路Ｂ
１６…デコーダ回路
１８…ＰＷＭ回路
１９…レベルシフタ回路
２１…第1スイッチング回路
２２…第２スイッチング回路
２５…ＳＣ−ＤＡＣ回路
４１…信号線
４２…走査線
５０…マルチランプ波生成回路
１００…ＴＦＴアレイ基板
１０１…信号線駆動回路
１０２…走査線駆動回路
２００…デジタルドライバ回路
【発明の属する技術分野】
本発明は、ＴＦＴアクティブマトリクス駆動方式の液晶装置等の電気光学装置を駆動するために好適に用いられるデジタルドライバ回路及び該デジタルドライバ回路を備えた電気光学装置、並びに該電気光学装置を備えた電子機器の技術分野に属し、特に、デジタル画像信号を入力として、マルチランプ波を用いてアナログの駆動信号を生成するデジタルドライバ回路等の技術分野に属する。
【０００２】
【従来の技術】
従来、デジタル画像信号を入力として液晶パネル等の表示パネルを階調表示可能に駆動するデジタルドライバ回路の一例としては、容量が相異なる複数のコンデンサに蓄積された電荷をデジタル画像信号に応じてスイッチング素子により選択的にチャージシェア又はチャージポンプして複数種類の電圧を生成するＳＣ−ＤＡＣ（Switched Capacitor - Digital to Analog Converter：スイッチ制御コンデンサ型ＤＡコンバータ）回路を備えた形式のものがある。この形式では、ＳＣ−ＤＡＣ回路が、複数種類の電圧を各階調に対応する駆動信号として表示パネルの信号線に出力し、これにより階調表示を実現できる。このようにＳＣ−ＤＡＣ回路を備えた形式のデジタルドライバ回路は、主に表示パネルに対して外付けされるデジタルドライバ回路として用いられている。
【０００３】
また、表示パネルを階調表示可能に駆動するデジタルドライバ回路の他の例としては、特開平９−５４３０９号公報に開示された直列分圧抵抗回路を備えた形式のものがある。この形式では、直列分圧抵抗回路が、デジタル画像信号に応じて複数の基準電圧を分圧して複数種類の電圧を生成し、各階調に対応する駆動信号として表示パネルの信号線に出力し、これにより階調表示を実現できる。
【０００４】
更にまた、表示パネルを階調表示可能に駆動するデジタルドライバ回路の他の例としては、特開平９−２４４５８８号公報に開示されたＰＷＭ（パルス幅変調）回路を備えておりランプ波（鋸歯状波）電圧を用いる形式のものがある。この形式では、デジタル画像信号をＰＷＭ回路によりパルス幅変調して、各デジタル画像信号に対応するパルス幅を持つパルス信号を生成する。そして、このパルス幅に応じてランプ波を時間軸上で選択することにより、複数種類の電圧を生成し、各階調に対応する駆動信号として表示パネルの信号線に出力し、これにより階調表示を実現できる。
【０００５】
【発明が解決しようとする課題】
この種のデジタルドライバ回路には、回路構成の簡素化や低消費電力化という一般的要請が強く、同時に、表示パネルの大型化に対処すべく高駆動能力化という要請も強い。また特に、液晶パネル等の表示パネルのように表示パネルにおける駆動信号電圧に対する非線型な階調特性に応じて必要となるγ補正を、なるべく簡単な回路構成及び制御により精度良く行う必要性もある。
【０００６】
しかしながら、前述した従来のＳＣ−ＤＡＣ回路を備えた形式のデジタルドライバ回路によれば、駆動能力を高めるためには、大容量のコンデンサが必要となるため、例えば、対角５”程度のサイズの液晶パネルを駆動するのが実用上の限界である。即ち、このサイズよりも大きい液晶パネル等の表示パネルを駆動することは、この形式のデジタルドライバ回路では困難である。特に、デジタルドライバ回路を内蔵する表示パネルの場合には、大きなコンデンサを基板上に形成する必要があるこの形式は、回路面積や画素ピッチの観点から不適切である。
【０００７】
また、前述した従来の直列分圧抵抗回路を備えた形式のデジタルドライバ回路によれば、駆動能力を高めるためには、電流増加に伴う各抵抗器における消費電力が必然的に大きくなってしまい、低消費電力化という一般的要請に応えることは根本的に困難である。同時に、駆動能力を高めるためには、各抵抗器をスイッチング制御するための薄膜トランジスタ等のスイッチング素子のサイズを大きくする必要性が生じ、回路全体の面積が増加してしまう。特に、デジタルドライバ回路を内蔵する表示パネルの場合には、多数の抵抗器と共にこのような大型の薄膜トランジスタ等を基板上に形成する必要があるこの形式は、回路面積やピッチの観点から不適切である。
【０００８】
更にまた、前述した従来のＰＷＭ回路を備えた形式のデジタルドライバ回路によれば、階調表示を正確に実現するためには、時間に対するランプ波の電圧の制御を極めて精度高く行う必要がある。従って、ランプ波を供給するためのアンプには、パルス信号に応じた正確なタイミングで信号線に対して電圧を高速に飽和させるだけの高い能力が要求され、更に、ランプ波の波形自体についても高い精度が要求される。これらの結果、この形式の回路を実現することは実践的な意味で極めて困難である。また、駆動能力を高めるためには、大電力のランプ波を低出力インピーダンスで入力する必要があるため、当該デジタルドライバ回路における消費電力は極めて大きくなってしまうという問題点がある。特に、デジタル画像信号に対するγ補正が必要な場合には、更に以下の問題がある。即ち、γ補正の方式として、(i)表示パネルの特性に応じてＰＷＭ基本クロックのデューティを階調レベルに対して変える方式、(ii)時間軸に対するランプ波形を表示パネルの特性に応じてＳ字型に変える方式、(iii)細かく段階的に変化する電圧により表示パネルの特性に応じた擬似Ｓ字型のランプ波形を生成する方式のうちの何れを採用する場合にも、上述のγ補正を行わない場合と比べて、更に高い精度で電圧を制御する必要性が生じてしまう。従って、この形式のデジタルドライバ回路により、複数の信号線を駆動するための電圧を保証することは実践上は不可能に近い。以上より、この形式のデジタルドライバ回路は、実用化されていない。
【０００９】
本発明は上述した問題点に鑑みなされたものであり、消費電力が比較的低く且つ駆動能力が比較的高いデジタルドライバ回路及び該デジタルドライバ回路を備えた電気光学装置並びに該電気光学装置を備えた電子機器を提供することを課題とする。
【００１０】
【課題を解決するための手段】
本発明のデジタルドライバ回路は上記課題を解決するために、ｎ（但し、ｎは２以上の自然数）ビットのデジタル画像信号が入力され、該デジタル画像信号に対応するアナログの駆動信号を生成して電気光学装置の信号線に出力するためのデジタルドライバ回路であって、前記ｎビットのうちのｙ（但し、ｙは自然数）ビットの値に応じて、時間経過により階段状に電圧が夫々変化する複数系列の基準マルチランプ波のうち前記駆動信号の生成用に一系列を選択する系列選択手段と、前記ｎビットのうちの前記ｙビットよりも上位に位置するｘ（但し、ｘは自然数）ビットの値に応じて、少なくとも前記選択された一系列の基準マルチランプ波における階段状に変化する電圧を時間軸上で選択する時間選択手段とを備えており、前記選択された一系列における選択された電圧に基づいて前記駆動信号を出力することを特徴とする。
【００１１】
上述したデジタルドライバ回路によれば、一方で、系列選択手段により、ｎビット（例えば、６ビット、８ビット、１６ビット等）のうちのｙビット（例えば、中位又は最下位の３ビット、４ビット等）の値に応じて、複数系列の基準マルチランプ波のうち駆動信号の生成用に一系列が選択される。他方で、時間選択手段により、ｎビットのうちのｙビットよりも上位に位置するｘビット（例えば、最上位の３ビット、４ビット等）の値に応じて、少なくとも前記選択された一系列の基準マルチランプ波における階段状に変化する電圧が、時間軸上で選択される。この系列の選択と電圧の選択とは、同時に行われてもよいし、どちらかが先に行われてもよい。このように系列の選択と電圧の選択とを組み合わせることにより、各デジタル画像信号の値に対応する電圧（即ち、駆動信号）を生成するので、各系列の基準マルチランプ波の夫々における階段状の電圧変化は、一段毎に比較的大きな変化となり、且つ一段毎に比較的長い時間を経ての変化となる。従って、各系列の基準マルチランプ波の夫々について要求される時間についての精度は顕著に低くなり、更に、基準マルチランプ波を供給するためのアンプの能力が低くても、信号線を駆動信号の電圧に飽和させるに十分な時間的余裕を確保することができる。即ち、各ランプ波の立ち上がり部分の電圧を用いることなく、立ち上がった後に到達する一定電圧（飽和電圧）を用いて駆動信号を生成すれば、当該各ランプ波についての急峻な立ち上がり特性は不要となる。以上の結果、本発明のデジタルドライバ回路によれば、比較的スルーレートの小さい回路を用いて、消費電力を低くしつつ駆動能力を高めることが可能となり、温度補償等も容易となる。更に、このような回路は、回路面積が比較的小さく且つ比較的単純な回路として構成できる。従って、特に大型の表示パネル等の電気光学装置を駆動する駆動能力の高いデジタルドライバ回路として、或いは電気光学装置に内蔵可能な小型且つ低消費電力のデジタルドライバ回路として、本発明は適している。
【００１２】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記系列選択手段は、前記ｙビットの値をデコードするデコーダと、該デコードされた値に応じて前記一系列を選択する第１スイッチング回路とを備えており、前記時間選択手段は、前記ｘビットの値に応じてパルス幅の異なるパルス信号を生成するＰＷＭ回路と、該パルス幅に応じて前記電圧を時間軸上で選択する第２スイッチング回路とを備えたことを特徴とする。さらに前記デコーダ及び前記ＰＷＭ回路の出力信号は、信号電圧を高めるレベルシフタを介して、前記第１及び第２のスイッチング回路にそれぞれ供給されることを特徴とする。
【００１３】
上述したデジタルドライバ回路によれば、時間選択手段では、先ずｘビットの値に応じてパルス幅の異なるパルス信号が、ＰＷＭ回路により生成され、次に、このパルス幅に応じて、基準マルチランプ波における階段状に変化する電圧が、例えば薄膜トランジスタからなる第２スイッチング回路により時間軸上で選択される。他方、系列選択手段では、先ずｙビットの値がデコーダによりデコードされ、次に、このデコードされた値に応じて、一系列の基準マルチランプ波が、例えば薄膜トランジスタからなる第１スイッチング回路により選択される。従って、基準マルチランプ波の系列の選択及び電圧の選択を、ＰＷＭ回路、デコーダ及びスイッチング回路を組み合わせて用いることにより確実に且つ高信頼性で行うことができ、しかも、このような構成を採用すると、消費電力を低く抑えつつ高い駆動能力を実現することも可能となる。
【００１４】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記選択された一系列における選択された電圧を前記駆動信号として出力することを特徴とする。
【００１５】
上述したデジタルドライバ回路によれば、選択された系列の基準マルチランプ波における選択された電圧が、そのまま駆動信号として出力される。従って、例えばデジタル画像信号のビット数（ｎ）が６ビット程度に少ない場合には、例えば上位３ビットに応じて時間時軸上で電圧を選択すると共に下位３ビットに応じて基準マルチランプ波の系列を選択するなど、当該デジタルドライバ回路は、回路構成及び選択方式が比較的単純で済む観点からは特に有効である。
【００１６】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記ｎビットのうちの前記ｙビットよりも下位に位置するｚ（但し、ｚは自然数）ビットの値に応じて、前記選択された一系列における選択された電圧を変化させる電圧変化手段を更に備えており、該変化された電圧を前記駆動信号として出力することを特徴とする。
【００１７】
上述したデジタルドライバ回路によれば、選択された系列の基準マルチランプ波における選択された電圧が、ｙビットよりも下位に位置するｚビット（例えば、最下位の３ビット、４ビット等）の値に応じて、電圧変化手段により変化される。そして、この変化された電圧が駆動信号として出力される。従って、例えばデジタル画像信号のビット数（ｎ）が８ビット程度に多い場合には、上位３ビットに応じて時間軸上で電圧を選択すると共に中位２ビットに応じて基準マルチランプ波の系列を選択し、更に最下位３ビットに応じて選択された電圧を細かく変化させるなど、当該デジタルドライバ回路は、低消費電力且つ高駆動能力で多階調を実現する観点から有効である。
【００１８】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記電圧変化手段は、前記選択された一系列における選択された電圧を、前記ｚビットの値に応じて増減するＳＣ−ＤＡＣ回路を備えており、前記系列選択手段は、前記ＳＣ−ＤＡＣ回路により増減を行うための複数系列の参照用マルチランプ波のうち一系列を前記ｙビットの値に応じて更に選択し、前記時間選択手段は、前記ｘビットの値に応じて、少なくとも前記選択された一系列の参照用マルチランプ波における階段状に変化する電圧を時間軸上で更に選択することを特徴とする。
【００１９】
上述したデジタルドライバ回路によれば、系列選択手段では、ＳＣ−ＤＡＣ回路により増減を行うための複数系列の参照用マルチランプ波のうち一系列が、ｙビットの値に応じて更に選択される。他方、時間選択手段では、ｘビットの値に応じて、少なくとも前記選択された一系列の参照用マルチランプ波における階段状に変化する電圧が時間軸上で更に選択される。この系列の選択と電圧の選択とは、同時に行われてもよいし、どちらかが先に行われてもよい。そして、電圧変化手段では、選択された系列の基準マルチランプ波における選択された電圧が、ｚビットの値に応じてＳＣ−ＤＡＣ回路により増減される。従って、例えばデジタル画像信号のビット数（ｎ）が８ビット程度に多い場合にも、最下位３ビットに応じて選択された電圧をＳＣ−ＤＡＣ回路を用いて細かく変化させるなど、当該デジタルドライバ回路は、低消費電力且つ高駆動能力で多階調を実現する観点から有効である。特に、ＳＣ−ＤＡＣ回路を用いて駆動信号の電圧の細かな調整のみを行う本発明は、全ての階調をＳＣ−ＤＡＣ回路を用いて実現する従来の技術と比較して、駆動能力の限界を顕著に高めることが出来る。従って、一般に限られたサイズを持ち余り大きなコンデンサを作り込むスペースに乏しい表示パネルに内蔵するデジタルドライバ回路として、本発明は適している。
【００２０】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記ＳＣ−ＤＡＣ回路は、前記選択された一系列の基準マルチランプ波における選択された電圧と前記選択された一系列の参照用マルチランプ波における選択された電圧とに基づいて前記ｚビットの値に応じて複数のコンデンサを用いたチャージシェアを行うことを特徴とする。
【００２１】
上述したデジタルドライバ回路によれば、選択された系列の基準マルチランプ波における選択された電圧と、選択された系列の参照用マルチランプ波における選択された電圧とに基づいて、ｚビットの値に応じて複数のコンデンサを用いたチャージシェアがＳＣ−ＤＡＣ回路により行われる。従って、基準マルチランプ波の電圧と、該基準マルチランプ波に対応する参照用マルチランプ波の電圧との間にある電圧をチャージシェアにより出力できる。
【００２２】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記電圧変化手段は、前記ｚビットの値を反転して前記ＳＣ−ＤＡＣ回路に入力する反転手段を更に備えており、前記ＳＣ−ＤＡＣ回路は、前記反転されたｚビットの値に応じて、前記チャージシェアによる電圧減算を行うことを特徴とする。
【００２３】
上述したデジタルドライバ回路によれば、電圧変化手段では、先ず、反転手段により、ｚビットの値が反転され、この反転されたｚビットの値がＳＣ−ＤＡＣ回路に入力される。すると、ＳＣ−ＤＡＣ回路では、この反転されたｚビットの値に応じて、チャージシェアによる電圧減算が行われる。従って、基準マルチランプ波の電圧と、該基準マルチランプ波に対応すると共に同一時刻において該基準マルチランプ波の電圧よりも低電圧の参照用マルチランプ波の電圧との間にある電圧を電圧減算により出力できる。このように、参照用マルチランプ波の電圧を基準マルチランプ波よりも低電圧としておけば、当該デジタルドライバ回路内における参照用マルチランプ波の扱いが容易となると共に、参照用マルチランプ波を生成するアンプの能力が低くて済むので有利である。
【００２４】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記ＳＣ−ＤＡＣは、前記選択された一系列の基準マルチランプ波における選択された電圧と前記選択された一系列の参照用マルチランプ波における選択された電圧とに基づいて前記ｚビットの値に応じて複数のコンデンサを用いたチャージポンピングを行うことを特徴とする。
【００２５】
上述したデジタルドライバ回路によれば、選択された系列の基準マルチランプ波における選択された電圧と、選択された系列の参照用マルチランプ波における選択された電圧とに基づいて、ｚビットの値に応じて複数のコンデンサを用いたチャージポンプがＳＣ−ＤＡＣ回路により行われる。より具体的には、例えば、選択された系列の参照用マルチランプ波の電位と中心電位との差分を、選択されたコンデンサを用いて、選択された系列の基準用マルチランプ波の電位に加算する。従って、チャージポンピングにより、小さな容量で大きな電圧を印加することが可能となる。このため、各コンデンサを小型化して、回路全体の占有面積を小さくできる。
【００２６】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記複数系列の基準マルチランプ波の電圧は、階段状に単調に増加又は減少する一期間内においては、所定の時間単位毎に増加又は減少し、前記複数系列の基準マルチランプ波の電圧の同一時間単位における大小関係は、前記一期間内の全ての時間単位において一定であり、且つ前記一期間内では、一の時間単位における複数系列の基準マルチランプ波の電圧の最高値は、該一の時間単位に続く他の時間単位における基準マルチランプ波の電圧の最低値よりも小さく設定されていることを特徴とする。
【００２７】
上述したデジタルドライバ回路によれば、複数系列の基準マルチランプ波において、所定間隔で離散的な値をとる電圧が何れかの系列の基準マルチランプ波の何れかの時間単位に過不足無く現われるので、基準マルチランプ波の系列を選択し且つその電圧を時間軸上で選択することにより、効率良く離散的な値をとる電圧を得ることが出来、この電圧をそのまま駆動信号として、或いはこの電圧に基づいて多階調の駆動信号を出力できる。
【００２８】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記複数系列の基準マルチランプ波を生成するマルチランプ波生成手段を更に備えたことを特徴とする。
【００２９】
上述したデジタルドライバ回路によれば、複数系列の基準マルチランプ波は、当該デジタルドライバ回路に備えられたマルチランプ波生成手段により生成される。従って、特に外部から基準マルチランプ波を供給する必要が無いため、便利である。尚、前述のＳＣ−ＤＡＣ回路を備えた形式のデジタルドライバ回路の場合には、複数系列の参照用マルチランプ波を生成する参照用マルチランプ波生成手段を更に備えてもよい。或いは、デジタルドライバ回路の外部から、このような基準マルチランプ波や参照用マルチランプ波の一方又は両方を供給するように構成してもよい。
【００３０】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記マルチランプ波生成手段は、前記複数系列の基準マルチランプ波の電圧を夫々調整することにより、前記電気光学装置に対する前記デジタル画像信号のγ補正を行うことを特徴とする。
【００３１】
上述したデジタルドライバ回路によれば、マルチランプ波生成手段によって複数系列の基準マルチランプ波の電圧が夫々調整され、表示パネル等の電気光学装置に対するデジタル画像信号のγ補正が行われる。この際、各系列の基準マルチランプ波の夫々における階段状の電圧変化は、一段毎に大きく且つ長い時間を経ての変化であるので、当該γ補正を行う場合にも、基準マルチランプ波の時間について要求される精度は低くて済む。このため、比較的スルーレートの小さいマルチランプ波生成手段を用いて、消費電力を低く且つ駆動能力を高めつつγ補正を高精度で行うことが可能となる。
【００３２】
また本発明のデジタルドライバ回路は、上述したデジタルドライバ回路において、前記複数系列の基準マルチランプ波の電圧を夫々調整することにより、前記電気光学装置に対する前記デジタル画像信号のγ補正を行うことを特徴とする。
【００３３】
上述したデジタルドライバ回路によれば、複数系列の基準マルチランプ波の電圧が夫々調整され、表示パネル等の電気光学装置に対するデジタル画像信号のγ補正が行われる。この際、各系列の基準マルチランプ波の夫々における階段状の電圧変化は、一段毎に大きく且つ長い時間を経ての変化であるので、当該γ補正を行う場合にも、基準マルチランプ波の時間について要求される精度は低くて済む。このため、比較的スルーレートの小さいマルチランプ波生成手段を用いて、消費電力を低く且つ駆動能力を高めつつγ補正を高精度で行うことが可能となる。
【００３４】
また本発明の電気光学装置は、上述したデジタルドライバ回路を備えたことを特徴とする。
【００３５】
上述した電気光学装置によれば、前述した本発明のデジタルドライバ回路を備えているので、低消費電力で大型の電気光学装置を実現できる。
【００３６】
また本発明の電気光学装置は、上述した電気光学装置において、当該電気光学装置は、各画素におけるスイッチング素子として薄膜トランジスタを備えたＴＦＴアクティブマトリクス駆動方式の液晶装置から構成されており、前記系列選択手段及び前記時間選択手段は夫々、薄膜トランジスタを含んで構成されていることを特徴とする。
【００３７】
上述した電気光学装置によれば、ＴＦＴアクティブマトリクス駆動方式の液晶装置を駆動するデジタルドライバ回路における系列選択手段及び時間選択手段も夫々、薄膜トランジスタを含んで構成されているので、装置全体として薄膜トランジスタを用いて各種の素子や手段を構成できる。このため、製造上有利である。特に、このようなデジタルドライバ回路は、ＴＦＴマトリクス基板上に薄膜トランジスタを用いて回路面積が比較的小さく且つ比較的単純な回路として構成でき、大画面でありながら低消費電力のＴＦＴアクティブマトリクス駆動方式の液晶装置を実現できる。更に、デジタルドライバ回路において基準マルチランプ波の電圧を調整してγ補正を行う構成をとることにより、高精度のγ補正を行いつつ多階調の高品位な表示動作を行える。
【００３８】
また本発明の電子機器は、上述した電気光学装置を備えたことを特徴とする。
【００３９】
上述した電子機器によれば、上述した本発明の電気光学装置を備えているので、大型且つ低消費電力であり、しかも多階調の高品位な表示動作等を行うことが可能なテレビ、カーナビゲーション装置、電子手帳、携帯電話などの電子機器を実現できる。
【００４０】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされよう。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００４２】
（第1の実施の形態）
本発明の第１の実施の形態のデジタルドライバ回路を図１から図５を参照して説明する。図１は、第1の実施の形態のデジタルドライバ回路の概念を示すブロック図であり、図２は、そのより詳細な構成を示す回路図である。図３は、第１の実施の形態で用いられる基準マルチランプ波の一例を示す波形図であり、図４は、第1の実施の形態における各種信号のタイミングチャートである。また、図５は、比較例における基準マルチランプ波を示す波形図である。
【００４３】
以下に説明する第1の実施の形態は、６ビットのデジタル画像信号が入力され、これに対応するアナログの駆動信号を生成して、電気光学装置の一例としての液晶装置における液晶パネル部分の信号線に出力するためのデジタルドライバ回路である。特に、第１の実施の形態では、８系列の基準マルチランプ波のうちの一系列をデジタル画像信号の下位３ビットに応じて選択すると共に、この選択された基準マルチランプ波の電圧を上位３ビットに応じて時間軸上で選択するように構成されている。
【００４４】
図1において、第１の実施の形態のデジタルドライバ回路は、複数個のデジタルドライバ回路に対応する段数を持つシフトレジスタ回路１０の対応段からの転送信号で６ビットのデジタル画像信号をラッチするラッチ回路Ａ１１と、ラッチ回路Ａ１１にラッチされたデジタル画像信号を６ビットずつラッチパルス信号ＬＰのタイミングでラッチするラッチ回路Ｂ１２と、ラッチ回路Ｂ１２にラッチされた下位３ビットをデコードするデコーダ回路１６と、ラッチ回路Ｂ１２にラッチされた上位３ビットに基づいてパルス幅変調するＰＷＭ回路１８と、デコーダ回路１６からのデコーダ出力信号及びＰＷＭ回路１８からのＰＷＭ信号の電圧レベルを高めるレベルシフタ回路１９と、デコーダ回路１６からレベルシフタ回路１９を介して入力されるデコーダ出力信号に応じて、時間経過により階段状に電圧が夫々変化する８系列の基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８のうちの一つを選択出力する第１スイッチング回路２１と、第1スイッチング回路２１から選択出力される基準マルチランプ波の階段状に変化する電圧を、ＰＷＭ回路１８からレベルシフタ回路１９を介して入力されるＰＷＭ信号のパルス幅に応じて、時間軸上で選択して駆動信号として液晶パネルの信号線へ出力する第２スイッチング回路２２とを備えて構成されている。
【００４５】
図２において、デジタルドライバ回路には、外部の画像信号源から６ビットのデジタル画像信号Ｄ０〜Ｄ５（但し、Ｄ０が下位ビットであり、Ｄ５が上位ビットであるとする）が入力されている。当該デジタルドライバ回路に外付け又は内蔵されたクロック生成回路からＰＷＭ基本クロックＰＣＬ２０、ＰＣＬ２１及びＰＣＬ２２が、ＰＷＭ回路１８におけるパルス幅変調用に入力されている。また、８系列の基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８が、当該デジタルドライバ回路に外付け又は内蔵されたマルチランプ波生成回路から入力されている。
【００４６】
ラッチ回路Ａ１１は、各ビットのデジタル画像信号Ｄ０〜Ｄ５に対応しておりトランスミッションゲートとインバータとを夫々含んでなる複数のラッチ部Ａ０〜Ａ５を備え、各ラッチ部Ａ０〜Ａ５には、シフトレジスタ回路１０の対応段からの転送信号が入力される。そして、この転送信号のタイミングでラッチ回路Ａ１１は、デジタル画像信号Ｄ０〜Ｄ５をラッチするように構成されている。
【００４７】
ラッチ回路Ｂ１２は、各ビットのデジタル画像信号Ｄ０〜Ｄ５に対応しておりトランスミッションゲートとインバータとを夫々含んでなる複数のラッチ部Ｂ０〜Ｂ５を備え、各ラッチ部Ｂ０〜Ｂ５には、ラッチパルスＬＰが入力される。そして、このラッチパルスＬＰのタイミングでラッチ回路Ｂ１２は、ラッチ回路Ａ１１からのデジタル画像信号Ｄ０〜Ｄ５を一挙にラッチするように構成されている。
【００４８】
３ビットのデコーダ回路１６は、デジタル画像信号Ｄ０〜Ｄ５の下位３ビット（Ｄ０〜Ｄ２）をデコードする。複数の薄膜トランジスタから構成された第１スイッチング回路２１は、その３ビットのデコーダ出力信号に応じて、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８のうちの一つを選択的に第２スイッチング回路２２の入力端子に供給するように構成されている。即ち、デコーダ回路１６及び第１スイッチング回路２１から、系列選択手段の一例が構成されている。
【００４９】
３ビットのＰＷＭ回路１８は、上位ｘビット（Ｄ３〜Ｄ５）の値に応じて、パルス幅の異なる３ビットのＰＷＭ信号をＰＷＭ基本クロックＰＣＬ２０、ＰＣＬ２１及びＰＣＬ２２に基づいて生成する。複数の薄膜トランジスタから構成された第２スイッチング回路２２は、第１スイッチング回路２１を介して供給される基準マルチランプ波の電圧を３ビットのＰＷＭ信号のパルス幅に応じて選択的に信号線に供給するように構成されている。即ち、ＰＷＭ回路１８及び第２スイッチング回路２２から、時間選択手段の一例が構成されている。尚、リセット信号ＲＳ１が図示しない制御回路から入力されると、ＰＷＭ回路１８はリセットされる。また、第２スイッチング回路２２の出力に接続されたＣ０は、液晶パネルにおける信号線、画素電極等からなる容量を示している。
【００５０】
尚、レベルシフタ回路１９は、例えば、５Ｖを電源電圧とするＰＷＭ信号やデコーダ出力信号の電圧レベルを１２Ｖにまで高める。但し、このような電源電圧の値は、５Ｖや１２Ｖに限られる訳ではなく、更に、例えば５Ｖで十分にスイッチング回路２１や２２におけるスイッチング動作を行えるのであれば、当該レベルシフタ回路１９を省略して構成してもよい。
【００５１】
ここで、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の具体的な波形の一例を図３に示す。図３は、時間単位Ｔ０〜Ｔ７を含む時間軸に対する複数系列のマルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の各電圧値を示したグラフであり、図中、（０）、（１）、（２）、…、（６３）は、各電圧に対応するデジタル画像信号の値（十進数の値）を示している。
【００５２】
図３に示すように、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の電圧は、階段状に単調に増加又は減少する一期間（Ｔ０〜Ｔ７）内においては、所定の時間単位Ｔｉ（ｉ＝０、１、…、７）毎に増加又は減少（図３で示した一期間では増加）する。そして、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の電圧の同一時間単位Ｔｉにおける大小関係は、一期間（Ｔ０〜Ｔ７）内の全ての時間単位Ｔｉにおいて一定である。即ち、マルチランプ波ＲＡＭＰｊ（ｊ＝１、２、…、８）の時間単位Ｔｉにおける電圧をＶ（ｊ，ｉ）とすると、どの時間単位Ｔｉについても、Ｖ（１，ｉ）＜Ｖ（２，ｉ）＜…＜Ｖ（８，ｉ）が成立する。更に、一期間（Ｔ０〜Ｔ７）内では、一の時間単位Ｔｉにおける複数系列の基準マルチランプ波の電圧の最高値、即ち、マルチランプ波ＲＡＭＰ８の電圧であるＶ（８，ｉ）は、該一の時間単位に続く他の時間単位における基準マルチランプ波の電圧の最低値、即ちマルチランプ波ＲＡＭＰ８の電圧であるＶ（１，ｉ＋１）よりも小さく設定されている。即ち、どの時間単位ＴｉについてもＶ（８，ｉ）＜Ｖ（１，ｉ＋１）が成立する。
【００５３】
このように規則正しく基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の波形を規定しているため、所定間隔で離散的な値をとる電圧が何れかの基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の何れかの時間単位Ｔｉに過不足無く現われる。このため、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８を選択し、且つその電圧を時間軸上で選択することにより、効率良く離散的な値をとる電圧を得ることが出来る。
【００５４】
次に、以上のように構成された本実施の形態の動作について、図４のタイミングチャートを参照して説明する。図４の例では、デジタル画像信号の６ビットの値は、前半の一期間（左半分）では（１０１０００）であり、後半の一期間（右半分）では（０１００００）であるものとする。
【００５５】
図４において、前半の一期間では、一方で、デコーダ回路１６により、下位ビット（０００）の値がデコーダされて、そのデコード出力信号に応じて第１スイッチング回路２１により、基準マルチランプ波ＲＡＭＰ１が選択されている。そして、この基準マルチランプ波ＲＡＭＰ１が、第２スイッチング回路２２の入力端子に供給される。他方で、ＰＷＭ回路１８により、ＰＷＭ基本クロックＰＣＬ２０、ＰＣＬ２１及びＰＣＬ２２に基づいて、上位３ビット（１０１）の値“５”に対応して、Ｔ４（即ち、５番目の時間単位）までハイレベルとなる３ビットのＰＷＭ信号（ＰＷＭout）が生成され、第２スイッチング回路２２の制御端子（即ち、各薄膜トランジスタのゲート電極）に供給される。そして、入力端子に供給された基準マルチランプ波ＲＡＭＰ１の時間単位Ｔ４における電圧が駆動信号電圧として第２スイッチング回路２２から信号線に出力される。
【００５６】
これに続く時間単位Ｔblankでは、ラッチパルスＬＰにより、次のデジタル画像信号がラッチ回路Ｂ１２によりラッチされ、更に、リセット信号ＲＳ１によりＰＷＭ回路１８がリセットされる。
【００５７】
また後半の一期間では、一方で、デコーダ回路１６により、下位ビット（０００）の値がデコーダされて、そのデコード出力信号に応じて第１スイッチング回路２１により、基準マルチランプ波ＲＡＭＰ１が選択されている。そして、この基準マルチランプ波ＲＡＭＰ１が、第２スイッチング回路２２の入力端子に供給される。他方で、ＰＷＭ回路１８により、ＰＷＭ基本クロックＰＣＬ２０、ＰＣＬ２１及びＰＣＬ２２に基づいて、上位３ビット（０１０）の値“２”に対応して、Ｔ１（即ち、２番目の時間単位）までハイレベルとなる３ビットのＰＷＭ信号が生成され、第２スイッチング回路２２の制御端子に供給される。そして、入力端子に供給された基準マルチランプ波ＲＡＭＰ１の時間単位Ｔ２における電圧が駆動信号電圧として第２スイッチング回路２２から信号線に出力される。
【００５８】
これに続く時間単位Ｔblankでは、ラッチパルスＬＰにより、次のデジタル画像信号がラッチ回路Ｂ１２によりラッチされ、更に、リセット信号ＲＳ１によりＰＷＭ回路１８がリセットされる。
【００５９】
本実施の形態では、このように出力される駆動信号は、ＴＦＴアクティブマトリクス駆動方式の液晶パネルの信号線に供給されるものとする。この場合、ｎ行目の画素行を駆動するための走査信号Ｙｎが供給される一水平走査期間と、上述の一期間（Ｔ０〜Ｔ７）とが対応付けられる。そして、図４において、前半の一期間内の時間単位Ｔ７と後半の一期間の時間単位Ｔ０との間にあるＴblankは、水平帰線期間に対応しており、一水平走査期間＝Ｔ０＋Ｔ１＋…＋Ｔ７＋Ｔblankが成立している。尚、図３及び図４に示したように基準マルチランプ波が一期間（Ｔ０〜Ｔ７）で極性反転しているのは、液晶パネルの駆動において、走査線毎に駆動電圧極性を反転させる走査線反転駆動方式を実施するためである。
【００６０】
以上説明したように本実施の形態によれば、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の選択と時間軸上における電圧の選択（即ち、時間単位Ｔ０〜Ｔ７の選択）とを組み合わせることにより、各デジタル画像信号Ｄ０〜Ｄ５の値に対応する駆動信号を生成するので、各基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の夫々における階段状の電圧変化は、一段毎に比較的大きな変化となり、且つ一段毎に比較的長い時間を経ての変化となる。
【００６１】
ここで、前述した従来のＰＷＭ及びランプ波を用いた形式のデジタルドライバ回路において階調表示を可能ならしめる一系列の基準マルチランプ波を、比較例として図５に示す。図５（Ａ）の比較例では、時間単位Ｔｉ’（Ｉ＝０〜６３）毎に電圧が頻繁に変化しており、且つ各電圧変化も微少な変化となっている。図５（Ｂ）の比較例は、更にγ補正を電圧変化により可能ならしめる一系列のマルチランプ波の場合であり、この比較例では、時間単位Ｔｉ’（Ｉ＝０〜６３）毎に電圧が頻繁に変化しており、特に中央電圧付近での各電圧変化は非常に微少な変化となっている。
【００６２】
図３（本実施の形態）及び図５（比較例）を比較すれば明らかなように、本実施の形態における基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の夫々における階段状の電圧変化は、比較例の基準マルチランプ波と比較すると、同一階調数の駆動信号を得るのであれば、一段毎に大きな変化となり、且つ一段毎に長い時間を経ての変化となる。例えば、系列数をＭ（Ｍ：自然数）とし、一系列の基準マルチランプ波（比較例）の場合の一段毎の電圧変化がΔＶであるとすれば、本実施の形態では、同じ細かさの階調変化を実現するために必要な一段毎の電圧変化はΔＶ×Ｍという大きなものとなる。更に、一系列の基準マルチランプ波（比較例）の場合の一段の時間がΔＴであるとすれば、本実施の形態では、同じ細かさの階調変化を実現するために必要な一段の時間はΔＴ×Ｍという長いものとなる。
【００６３】
更に、本実施の形態において、γ補正をマルチランプ波の電圧変化により行う場合にも、図３に示した複数系列のマルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の間隔や角度が若干変化するだけであり、図５（Ｂ）に示した比較例と比較して、同一階調数の駆動信号を得るのであれば、一段毎の電圧変化を大きくでき、且つ一段毎の時間も長くとれる。
【００６４】
従って本実施の形態によれば、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の夫々について要求される時間についての精度は顕著に低くなり、更に、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８を供給するためのアンプの能力が低くても、表示パネルの信号線等からなる容量Ｃ０を駆動信号の電圧に飽和させるに十分な時間的余裕を確保することができる。即ち、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８の夫々に含まれる各ランプ波の立ち上がり部分の電圧を用いることなく、立ち上がった後に到達する一定電圧（飽和電圧）を用いて駆動信号を生成するので、当該各ランプ波についての急峻な立ち上がり特性は不要となる。これは、特に表示パネルの画素列毎に設けられた多数の信号線を、複数或いは全て同時に駆動する場合には極めて有利となる。
【００６５】
以上の結果、本実施の形態のデジタルドライバ回路によれば、比較的スルーレートの小さい回路を用いて、消費電力を低くしつつ駆動能力を高めることが可能となり、温度補償等も容易となる。更に、このような回路は、回路面積が比較的小さく且つ比較的単純な回路として構成できる。従って、特に大型の液晶パネルを駆動する駆動能力の高いデジタルドライバ回路として、或いは液晶パネルに内蔵可能な小型且つ低消費電力のデジタルドライバ回路として、本実施の形態は適している。
【００６６】
第１の実施の形態では特に、選択された基準マルチランプ波における選択された電圧を駆動信号としてそのまま出力するように構成されている。このため、例えばデジタル画像信号のビット数が６ビット程度に少ない場合には、当該デジタルドライバ回路は、回路構成及び選択方式が比較的単純で済む観点からは特に有効である。更に、電圧信号である駆動信号により液晶パネル等の電圧駆動型の電気光学装置を駆動するのみならず、基準マルチランプ波に係る電流供給能力を高めることにより、ＥＬ（エレクトロルミネッセンス）パネル等の電流駆動型の電気光学装置を駆動することも可能となる。
【００６７】
（第２の実施の形態）
本発明の第２の実施の形態のデジタルドライバ回路を図６から図９を参照して説明する。図６は、第２の実施の形態のデジタルドライバ回路の概念を示すブロック図であり、図７は、そのより詳細な構成を示す回路図である。図８は、第２の実施の形態で用いられる基準マルチランプ波及び参照用マルチランプ波を示す波形図であり、図９は、第２の実施の形態における各種信号のタイミングチャートである。尚、図６から図９において、図１、図２及び図４に示した第１の実施の形態における構成要素や信号と同じ構成要素や信号には、同じ参照符号を付し、その説明は省略する。
【００６８】
以下に説明する第２の実施の形態は、８ビットのデジタル画像信号が入力され、これに対応するアナログの駆動信号を生成して、電気光学装置の一例としての液晶パネルの信号線に出力するためのデジタルドライバ回路である。特に、第２の実施の形態では、４系列の基準マルチランプ波のうちの一系列をデジタル画像信号の中位２ビットに応じて選択すると共に、この選択された基準マルチランプ波の電圧を上位３ビットに応じて時間軸上で選択することで粗い階調の電圧を得た後、この粗い階調の電圧に基づいてＳＣ−ＤＡＣ回路により細かな階調の電圧を得るように構成されている。
【００６９】
図６において、第２の実施の形態のデジタルドライバ回路は、複数個のデジタルドライバ回路に対応する段数を持つシフトレジスタ回路１０’の対応段からの転送信号で８ビットのデジタル画像信号をラッチするラッチ回路Ａ１１’と、ラッチ回路Ａ１１’にラッチされたデジタル画像信号を８ビットずつラッチパルス信号ＬＰのタイミングでラッチするラッチ回路Ｂ１２’と、ラッチ回路Ｂ１２’にラッチされた中位２ビットをデコードするデコーダ回路１６’と、ラッチ回路Ｂ１２’にラッチされた上位３ビットに基づいてパルス幅変調するＰＷＭ回路１８と、デコーダ回路１６’からのデコーダ出力信号及びＰＷＭ回路１８からのＰＷＭ信号並びに下位３ビットの電圧レベルを高めるレベルシフタ回路１９’と、デコーダ回路１６’からレベルシフタ回路１９’を介して入力されるデコーダ出力信号に応じて、時間経過により階段状に電圧が夫々変化する４系列の基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４のうちの一つを選択出力する第１スイッチング回路Ａ２１ａと、第1スイッチング回路Ａ２１ａから選択出力される基準マルチランプ波の階段状に変化する電圧を、ＰＷＭ回路１８からレベルシフタ回路１９’を介して入力されるＰＷＭ信号のパルス幅に応じて、時間軸上で選択する第２スイッチング回路Ａ２２ａとを備えて構成されている。第２の実施の形態のデジタルドライバ回路は更に、レベルシフタ回路１９’を介して入力される下位３ビットの値に応じて、第２スイッチング回路Ａ２２ａにより選択された電圧を増減し、駆動信号として信号線に出力するＳＣ−ＤＡＣ回路２５を備える。当該デジタルドライバ回路には、ＳＣ−ＤＡＣ回路２５による電圧の増減を行う際に参照用に用いられる、マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４に夫々対応する複数系列の参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４が入力される。そして、デジタルドライバ回路は更に、デコーダ回路１６’からレベルシフタ回路１９’を介して入力されるデコーダ出力信号に応じて、参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４のうちの一つを選択出力する第１スイッチング回路Ｂ２１ｂと、第1スイッチング回路Ｂ２１ｂから選択出力される参照用マルチランプ波の階段状に変化する電圧を、ＰＷＭ回路１８からレベルシフタ回路１９’を介して入力されるＰＷＭ信号のパルス幅に応じて、時間軸上で選択する第２スイッチング回路Ｂ２２ｂとを備えて構成されている。このように、第２の実施の形態では、下位３ビットの値に応じて、 第２スイッチング回路Ａ２２ａにより選択された電圧を変化させる電圧変化手段の一例が、ＳＣ−ＤＡＣ回路２５から構成されている。
【００７０】
図７において、デジタルドライバ回路には、８ビットのデジタル画像信号Ｄ０〜Ｄ７（但し、Ｄ０が下位ビットであり、Ｄ７が上位ビットであるとする）、ＰＷＭ基本クロックＰＣＬ２０、ＰＣＬ２１及びＰＣＬ２２、４系列の基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４、並びに４系列の参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４が入力されている。
【００７１】
ラッチ回路Ａ１１’は、各ビットのデジタル画像信号Ｄ０〜Ｄ７に対応しておりトランスミッションゲートとインバータとを夫々含んでなる複数のラッチ部Ａ０〜Ａ７を備え、各ラッチ部Ａ０〜Ａ７には、シフトレジスタ回路１０’からの転送信号が順次入力される。そして、この転送信号のタイミングでラッチ回路Ａ１１’は、デジタル画像信号Ｄ０〜Ｄ５をラッチするように構成されている。
【００７２】
ラッチ回路Ｂ１２’は、各ビットのデジタル画像信号Ｄ０〜Ｄ７に対応しておりトランスミッションゲートとインバータとを夫々含んでなる複数のラッチ部Ｂ０〜Ｂ７を備え、各ラッチ部Ｂ０〜Ｂ７には、ラッチパルスＬＰが入力される。そして、このラッチパルスＬＰのタイミングでラッチ回路Ｂ１２’は、ラッチ回路Ａ１１’からのデジタル画像信号Ｄ０〜Ｄ７を一挙にラッチするように構成されている。
【００７３】
２ビットのデコーダ回路１６’は、デジタル画像信号Ｄ０〜Ｄ７の中位２ビット（Ｄ３、Ｄ４）をデコードする。複数の薄膜トランジスタから構成された第１スイッチング回路Ａ２１ａは、その２ビットのデコーダ出力信号に応じて、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４のうちの一つを選択的に第２スイッチング回路Ａ２２ａの入力端子に供給するように構成されている。即ち、デコーダ回路１６’及び第１スイッチング回路Ａ２１ａから、系列選択手段の一例が構成されている。第１スイッチング回路Ａ２１ａと同様に構成された第１スイッチング回路Ｂ２１ｂは、２ビットのデコーダ出力信号に応じて、参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４のうちの一つを選択的に第２スイッチング回路Ｂ２２ｂの入力端子に供給するように構成されている。
【００７４】
複数の薄膜トランジスタから構成された第２スイッチング回路Ａ２２ａは、第１スイッチング回路Ａ２１ａを介して供給される基準マルチランプ波の電圧を３ビットのＰＷＭ信号のパルス幅に応じて選択的にＳＣ−ＤＡＣ回路の基準電圧端子に供給するように構成されている。即ち、ＰＷＭ回路１８及び第２スイッチング回路Ａ２２ａから、時間選択手段の一例が構成されている。第２スイッチング回路Ａ２２ａと同様に構成された第２スイッチング回路Ｂ２２ｂは、第１スイッチング回路Ｂ２１ｂを介して供給される参照用マルチランプ波の電圧を３ビットのＰＷＭ信号のパルス幅に応じて選択的にＳＣ−ＤＡＣ回路の参照電圧端子に供給するように構成されている。
【００７５】
ＳＣ−ＤＡＣ回路２５は、容量比が４Ｃ：２Ｃ：１Ｃの３個のコンデンサを備える。各コンデンサは、リセット信号ＲＳ３及びその反転信号によりリセットＴＦＴ２５ａが導通状態とされて、リセットされる。そして、リセット信号ＲＳ３がローレベルとなるとリセットＴＦＴ２５ａが非導通状態とされて、各コンデンサには、第２スイッチング回路Ｂ２２ｂから選択的に供給される参照用マルチランプ波の電圧が蓄積される。この時、レベルシフタ回路１９’を介して入力される下位３ビットの値に応じて、スイッチングＴＦＴ２５ｂが導通状態とされて、各コンデンサに蓄積された電圧が第２スイッチング回路Ａ２２ａから選択的に供給される基準マルチランプ波に加算されるように構成されている。
【００７６】
尚、レベルシフタ回路１９’は、例えば、５Ｖを電源電圧とするＰＷＭ信号やデコーダ出力信号の電圧レベルを１２Ｖにまで高める。
【００７７】
ここで、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４及びこれに対応する参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４の具体的な波形の一例を図８に示す。図８は、説明の便宜上、時間単位Ｔ０〜Ｔ３に対する夫々のマルチランプ波の各電圧値を示したグラフである。
【００７８】
図８の例では、各参照用マルチランプ波は、対応する基準マルチランプ波の電圧をＳＣ−ＤＡＣ回路２５における上述した電圧加算型のチャージシェアにより高めることが可能なように、対応する基準マルチランプ波の電圧よりも夫々高く設定されている。
【００７９】
次に、以上のように構成された本実施の形態の動作について、図９のタイミングチャートを参照して説明する。
【００８０】
図９において、上位６ビットについては、図４を参照して説明した第１の実施の形態の場合と同様に、前半の一期間では、基準マルチランプ波ＲＡＭＰ１の時間単位Ｔ４における電圧が第２スイッチング回路Ａ２２ａから出力され、後半の一期間では、基準マルチランプ波ＲＡＭＰ１の時間単位Ｔ２における電圧が第２スイッチング回路Ａ２２ａから出力される。これと並行して、前半の一期間では、参照用マルチランプ波ＲＥＦ１の時間単位Ｔ４における電圧が第２スイッチング回路Ｂ２２ｂから出力され、後半の一期間では、参照用マルチランプ波ＲＥＦ１の時間単位Ｔ２における電圧が第２スイッチング回路Ｂ２２ｂから出力される。
【００８１】
第２の実施の形態では、特に、リセット信号ＲＳ２のタイミングで、レベルシフタ回路１９’を介して下位３ビットがＳＣ−ＤＡＣ回路２５に入力され、リセット信号ＲＳ３がローレベルになる期間に、ＳＣ−ＤＡＣ回路２５の各コンデンサに蓄積された電圧が下位３ビットの値に応じて、第２スイッチング回路Ａ２２ａから出力された基準マルチランプ波に対してチャージシェアにより電圧加算される。即ち、チャージシェアの場合には、ＳＣ−ＤＡＣ回路２５を構成する各コンデンサにおいて、対向する電極側が、スイッチ（ＴＦＴ）による接続と共に“Ｖref−Ｖcenter（但し、Ｖref：選択された参照用マルチランプ波ＲＥＦの電圧）”分だけシフトすることにより、基準マルチランプ波ＲＡＭＰの電圧に対する電圧加算が行われる。
【００８２】
以上のように、第２の実施の形態では、８ビットのデジタル画像信号に対し、上位３ビットに応じて時間軸上で電圧を選択すると共に中位２ビットに応じて基準マルチランプ波の系列を選択し、更に下位３ビットに応じて選択された電圧を細かく変化させるので、低消費電力且つ高駆動能力で多階調を実現する観点から有効である。
【００８３】
本実施の形態では、ＳＣ−ＤＡＣ回路２５を用いて駆動信号の電圧の細かな調整のみを行うので、全ての階調をＳＣ−ＤＡＣ回路を用いて実現する従来の技術と比較して、駆動能力の限界を顕著に高めることが出来る。従って、一般に限られたサイズを持ち余り大きなコンデンサを作り込むスペースに乏しい液晶パネルに内蔵するデジタルドライバ回路として、本実施の形態は適している。
【００８４】
本実施の形態では特に、選択された基準マルチランプ波における選択された電圧と、選択された参照用マルチランプ波における選択された電圧とに基づいて、下位３ビットの値に応じて複数のコンデンサを用いたチャージシェアがＳＣ−ＤＡＣ回路により行われる。従って、基準マルチランプ波の電圧と、該基準マルチランプ波に対応する参照用マルチランプ波の電圧との間にある電圧をチャージシェアにより出力できる。
【００８５】
（第３の実施の形態）
本発明の第３の実施の形態のデジタルドライバ回路を図１０及び図1１を参照して説明する。図１０は、第３の実施の形態のデジタルドライバ回路の回路図である。図１１は、第３の実施の形態における各種信号のタイミングチャートである。尚、図１０及び図１１において、図７及び図９に示した第２の実施の形態における構成要素や信号と同じ構成要素や信号には、同じ参照符号を付し、その説明は省略する。
【００８６】
図１０において、第３の実施の形態のデジタルドライバ回路は、第２の実施の形態と比べて、ラッチ回路Ｂ１２’から出力される下位３ビットを夫々反転する反転手段の一例としての反転回路２６を備えた点が異なり、その他の構成は同じである。
【００８７】
そして、ＳＣ−ＤＡＣ回路２５は、反転された下位３ビットの値に応じて、参照用マルチランプ波を用いてチャージシェアによる電圧減算を行う。図１１に示すように、その他の動作については、第２の実施の形態の場合と同様である。
【００８８】
従って、同一時刻において基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４の電圧と、これらよりも夫々低電圧の参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４の電圧との間にある電圧を電圧減算により出力できる。このように、本実施の形態では、参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４の電圧は、基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４よりも低電圧とできるので、デジタルドライバ回路内における参照用マルチランプ波の扱いが容易となると共に、参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４を生成するアンプの能力が低くて済むので有利である。
【００８９】
（第４の実施の形態）
本発明の第４の実施の形態のデジタルドライバ回路を図１２及び図１３を参照して説明する。図１２は、第４の実施の形態のデジタルドライバ回路の回路図である。図１３は、第４の実施の形態における各種信号のタイミングチャートである。尚、図１２及び図１３において、図７及び図９に示した第２の実施の形態における構成要素や信号と同じ構成要素や信号には、同じ参照符号を付し、その説明は省略する。
【００９０】
図１２において、第４の実施の形態のデジタルドライバ回路は、第２の実施の形態と比べて、次の点が異なる。即ち、ＳＣ−ＤＡＣ回路２５’は、電源Ｖcenter２５ｃと、電源Ｖcenter２５Ｃをリセット信号ＲＳ３及びその反転信号ＲＳ３’により選択的に３個のコンデンサに供給するスイッチング回路２５ｄと、選択された参照用マルチランプ波をリセット信号ＲＳ３及びその反転信号ＲＳ３’により選択的に３個のコンデンサに供給するスイッチング回路２５ｅとを備えており、選択された参照用マルチランプ波ＲＥＦの電位と電位Ｖcenterとの差分を、選択されたコンデンサを用いて、選択された基準用マルチランプ波ＲＡＭＰの電位に加算する、即ちチャージポンピングするように構成されている。
【００９１】
このようにチャージポンピングを行う場合には、図１３に示すように、参照用マルチランプ波ＲＥＦの波形は、階調電圧の差が大きいところ程大きな電圧となるが、チャージシェアによる駆動の場合より電圧振幅が小さくてすむ。なぜなら、ＳＣ−ＤＡＣ回路２５’においては、チャージポンピングにより、小さな容量で大きな電圧を印加することが可能だからである。このため、ＳＣ−ＤＡＣ回路２５’の場合、ＴＦＴ等の素子数は若干増加するものの、コンデンサを小型に出来るので、回路全体の占有面積を小さくすることが可能となる。
【００９２】
そして、ＳＣ−ＤＡＣ回路２５’は、図１２及び図１３に示すように、下位３ビットの値に応じて、上述のチャージポンピングを行うが、その他の動作については、第２の実施の形態の場合と同様である。
【００９３】
ここで、以上説明した各実施の形態におけるデジタルドライバ回路に対し、基準マルチランプ波を供給するマルチランプ波生成回路について図１４を参照して説明する。
【００９４】
図１４において、マルチランプ波生成回路５０は、複数のメモリ５１、複数の１０ビットＤＡＣ（デジタル／アナログコンバータ）回路５２及び複数の出力アンプ回路５３を備えて構成されている。メモリ５１は、各系列のＲＡＭＰ波形を規定するための離散的な電圧値を格納する。１０ビットＤＡＣ回路５２は、メモリ５１に格納された電圧値に従ってアナログデータを夫々出力する。出力アンプ回路５３は、１０ビットＤＡＣ回路５２から出力されるアナログデータを増幅するが、その入力電圧が変化する結果として、各マルチランプ波が生成されるように構成されている。このように、マルチランプ波生成回路５０においては、スルーレートは、出力アンプ回路５３の性能に依存しており、１０ビットＤＡＣ回路５２は、電圧値のみを出力アンプ回路５３に供給するだけで良い。
【００９５】
以上のように、複雑な制御を行う必要がなく、出力アンプ回路５３のスルーレートや出力パワーが低くてもよいので、当該マルチランプ波生成回路５０は、全体として非常に簡単な回路で構成可能であり、実用上大変有利である。この際特に、マルチランプ波に含まれる各ランプ波において到達する一定電圧（飽和電圧）の精度があればマルチランプ波の形状は不問であるので、該一定電圧が得られる範囲内でスルーレートをなるべく小さく設定することにより、消費電力を限界まで低めることも可能となる。
【００９６】
本実施の形態によれば、前述のように各系列の基準マルチランプ波の夫々における階段状の電圧変化は、一段毎に大きく且つ長い時間を経ての変化であり、他方、駆動信号の生成には、立ち上がり時の電圧は用いられることなく、立ち上がり後に到達する一定電圧が用いられる。このため、緩やかな立ち上がりであっても到達する一定電圧の精度が高ければ、出力アンプ回路５３のスルーレートが小さくても、或いはスルーレートの精度が低くても、当該出力アンプ回路５３から出力される基準マルチランプ波を用いて、低消費電力で高い駆動能力を実現できる。
【００９７】
以上のように構成されたマルチランプ波生成回路は、デジタルドライバ回路に外付けされてもよいし、内蔵されてもよい。また、参照用マルチランプを生成するマルチランプ波生成回路も同様に構成されており、メモリに格納されるパラメータを変更することで、基準マルチランプ波よりも電圧の高い或いは低い参照用マルチランプ波を生成できる。
【００９８】
また、このように構成されたマルチランプ波生成回路において、複数系列の基準マルチランプ波の電圧を夫々調整することにより、液晶パネルに対するデジタル画像信号のγ補正を行うように構成してもよい。この場合にも、各系列の基準マルチランプ波の夫々における階段状の電圧変化は、一段毎に大きく且つ長い時間を経ての変化であるので、基準マルチランプ波の時間について要求される精度は低くて済み、基準マルチランプ波に含まれる各ランプ波の立ち上がり部分の電圧を用いることなく、立ち上がった後に到達する一定の電圧を用いて駆動信号を生成する本実施の形態においては、各ランプ波に急峻な立ち上がり特性は不要となる。このため、比較的スルーレートの小さい或いはスルーレートの精度の低いマルチランプ波生成回路を用いて、消費電力を低く且つ駆動能力を高めつつγ補正を高精度で行うことが可能となる。
【００９９】
以上説明した各実施の形態では、上位の複数ビットに応じて時間軸上の選択をし、中位又は下位の複数ビットに応じて基準マルチランプ波の系列を選択し、或いはこれに加えて、下位の複数ビットに応じてＳＣ−ＤＡＣにより電圧を変化させるようにしたが、これら各位のビット数は、各実施の形態における数に限られず任意であり、装置の仕様に応じて適宜変更可能である。
【０１００】
ここで、以上説明した本発明による実施の形態と、前述した従来の特開平９−５４３０９号公報に開示された直列分圧抵抗回路を備えた形式のデジタルドライバ回路（以下、“比較例１”と称する）と、前述した従来のＳＣ−ＤＡＣ回路で全ての階調電圧を得る形式のデジタルドライバ回路（以下、“比較例２”と称する）とを、デジタルドライバ回路として重要な各種の項目について比較してみる。
【０１０１】
先ず、ラッチ回路を除く部分で必要となる大型のＴＦＴの数については、本実施の形態の場合が、１６個程度で足りるのに比較して、比較例１では、４８個程度も必要になってしまう。これは、比較例1では、抵抗に接続されたＴＦＴにおけるソース及びドレイン間の抵抗を下げる必用があるためである。従って、このような大型のＴＦＴの個数増大により回路面積が大きくなってしまう。尚、比較例２においては、このような大型のＴＦＴは必要とされない。
【０１０２】
次に、比較例１では、ポリシリコン等からなる抵抗器を設ける必要がある。本実施の形態や比較例２の場合には、このような抵抗器は必要とされない。他方、比較例２では、多数のコンデンサを夫々チャージしたりリセットする配線が必要となり、回路面積の増大を招く。また、駆動能力を高めるために大容量のコンデンサを設けると更なる回路面積の増大を招く。このため、比較例２の場合には、対角５”程度のサイズの液晶パネルを駆動するのが限界である。これに対して、本実施の形態や比較例１の場合には、大きなサイズの液晶パネル等を駆動することが可能である。
【０１０３】
次に、垂直サイズについて考察を加えると、回路ピッチが０．１５ｍｍである場合、本実施の形態では、約３ｍｍにまで微細化が可能である。これに対して、比較例１では、６〜７ｍｍ程度になってしまう。他方、比較例２では、４．２ｍｍ程度までの微細化が可能である。
【０１０４】
最後に、消費電力について考えると、同一の駆動能力を発揮させる場合には、比較例１では、抵抗における電力消費が大きいため、全体としての消費電力も大きい。これに対して、本実施の形態や比較例２では、比較例１の如く抵抗に大量の電流が流れるような構成を採っていないため、消費電力が小さい。
【０１０５】
以上のように本実施の形態のデジタルドライバ回路が、駆動能力の観点、消費電力の観点、回路面積の観点等から総合的に大変優れていることが判る。
【０１０６】
（液晶装置の実施の形態）
以上説明した各実施の形態のデジタルドライバ回路を内蔵する電気光学装置の一例たる液晶装置の各実施の形態について図１５、図１６及び図１７を参照して説明する。
【０１０７】
図１５に示す液晶装置の一実施の形態は、一対の基板間に挟持された液晶を備えており、一方の基板であるＴＦＴアレイ基板１００上には、マトリクス状の各画素における液晶に電圧を印加するための画素電極４０が設けられている。画素電極４０には、各画素に設けられたＴＦＴ３０のソース及びドレインを介して信号線４１からの駆動信号がデータ信号として供給される。ＴＦＴ３０のゲートには、走査線４１から走査信号が供給される。
【０１０８】
図１５の実施の形態では特に、信号線駆動回路１０１は、シフトレジスタ回路１０を１個有すると共に前述した第１の実施の形態のデジタルドライバ回路（図２参照）に等しいデジタルドライバ回路２００を信号線４１に対応する数だけ複数有し、各信号線４１を駆動するように構成されている。基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ８用の配線は、全てのデジタルドライバ回路２００に共通に接続されている。このため、これらのマルチランプ波を出力するアンプは、最終的に複数の信号線４１の電圧を飽和させる電圧供給能力が必要となるが、前述のように階段状のマルチランプ波を複数系列用いるが故に、各マルチランプ波により信号線４１を電気的飽和するに十分な時間的余裕がある。
【０１０９】
信号線駆動回路１０１は、ＴＦＴアレイ基板１００上に形成されている。前述のように、各デジタルドライバ回路２００は、例えば画素ピッチが０．１５ｍｍである場合でも、垂直サイズを約３ｍｍにまでに微細化できる。
【０１１０】
図１６に示す液晶装置の他の実施の形態は、第２から第４の実施の形態のデジタルドライバ回路（図７、図１０及び図１２参照）のいずれかに等しいデジタルドライバ回路２００’を信号線４１に対応する数だけ複数有する。基準マルチランプ波ＲＡＭＰ１〜ＲＡＭＰ４及び参照用マルチランプ波ＲＥＦ１〜ＲＥＦ４用の配線は、全てのデジタルドライバ回路２００’に共通に接続されている。図１６の液晶装置におけるその他の構成については、図１５の例と同様である。
【０１１１】
図１７に示す液晶装置の更に他の実施の形態は、前述した第１の実施の形態のデジタルドライバ回路（図２参照）に等しいデジタルドライバ回路２００を上下に２分割したデジタルドライバ回路２００Ａ（下側）及び２００Ｂ（上側）を備えて構成されている。より具体的には、下側の信号線駆動回路１０１Ａは、シフトレジスタ回路１０Ａを１個有すると共に、このように分割されたデジタルドライバ回路２００Ａを偶数番目（番号Ｘ２、Ｘ４、…、Ｘ2n）の信号線４１に対応する数だけ複数有し、各偶数番目の信号線４１を駆動するように構成されており、上側の信号線駆動回路１０１Ｂは、シフトレジスタ回路１０Ｂを１個有すると共に、このように分割されたデジタルドライバ回路２００Ｂを奇数番目（番号Ｘ１、Ｘ３、…、Ｘ2n-1）の信号線４１に対応する数だけ複数有し、各奇数番目の信号線４１を駆動するように構成されている。このため、デジタルドライバ回路２００Ａ及び２００Ｂのビット数は夫々、第１の実施の形態のデジタルドライバ回路２００のビット数（即ち、ｍビット）の１／２（即ち、ｍ／２ビット）とされている。
【０１１２】
更に、本実施の形態の液晶装置においては、その製造途中又は製造後に行われる所定種類の電気特性検査を行うための検査回路についても上下に２分割され、下側に検査回路２１０Ｂ及び上側に検査回路２１０Ａとして設けられている。検査回路２１０Ａ及び２１０Ｂは夫々、ＴＦＴ等から夫々構成される複数のアナログスイッチ２１１と、その開閉を夫々制御する複数のスイッチ開閉制御回路２１２とを備える。そして、偶数番目の信号線４１を介して、信号線の開放（断線）、短絡等を検査する際には、上側の検査回路２１０Ａに接続された検査用の端子ＡＮＧoutＴ、ＴoutＴ及びＴinＴにおいて、所定電圧を印加したり電流を計測したりする。他方、奇数番目の信号線４１を介して検査する際には、下側の検査回路２１０Ｂに接続された検査用の端子ＡＮＧoutＢ、ＴoutＢ及びＴinＢにおいて、所定電圧を印加したり電流を計測したりするように構成されている。
【０１１３】
尚、図１７では、走査線４２に沿って各画素行毎に設けられており、各画素における液晶容量に対して蓄積容量を付加するための容量線４３が示されているが、図１５及び図１６に示した液晶装置の各実施の形態においても、図示しない容量線が同様に設けられている。
【０１１４】
本実施の形態の液晶装置は、このように上下に分割された各回路が相互に入り組んで配置されることにより、全体としてコンパクトな構成となっている。即ち、デジタルドライバ回路や検査回路を分割したことにより、各回路を構成する素子の数が１／２となり、一つにまとめてこれらの回路を夫々形成する場合と比較して、各回路による占有面積が夫々減り、各回路についての余裕を持った素子の配置や配線が可能となる。
【０１１５】
特に中央に画像表示領域があると共にその上下に周辺領域がある液晶パネル等の電気光学パネルに対しては、当該上下の周辺領域にバランス良く余裕を持った素子の配置や配線が可能となる。
【０１１６】
また、このように分割することは、回路の均等配置を可能ならしめるものであり、装置基板上におけるデッドスペースの有効利用を図れる。例えば、液晶パネルの場合、一対の基板を相接着して両基板間に液晶を封入するためのシール材直下にあるデッドスペースを活用できる。即ち、シール材は、基板に余分な応力を与えないように基板の周囲に均等の幅で接するように設けられているので、回路を分割して各回路の素子数を低減して、各回路をシール材直下の領域の形状に合わせて均等に配置すればよい。
【０１１７】
そして、この種の電気光学パネルのように画素ピッチにより走査線に沿った一方向についての回路素子のピッチが特に制約を受ける場合には、本実施の形態は有効である。
【０１１８】
また、検査回路のサイズは、デジタルドライバ回路の素子サイズよりも小さいので、検査回路の分割によって、更に省スペース化が図られ、レイアウト設計上有利である。
【０１１９】
更に、シフトレジスタ１０Ａ及び１０Ｂの段数が、第１の実施の形態の場合と比較して半分になるため、動作周波数も１／２になり、回路設計上有利である。
【０１２０】
尚、図１７において、上側のマルチランプ波ＲＡＭＰ１Ｔ〜８Ｔの位相と、下側のマルチランプ波ＲＡＭＰ１Ｂ〜８Ｂの位相とを、１８０度ずらすことにより、ドット反転駆動を行うことができ、これにより表示画像のフリッカ等の防止や直流電圧印加による液晶の劣化防止を図ることも可能である。
【０１２１】
以上のように図１５から図１７に示した液晶装置の各実施の形態によれば、画像表示領域を大きくしても十分に駆動可能であり、装置本体に対する画像表示領域の占める割合を大きくでき、しかも消費電力を低められる。更に、マルチランプ波の各電圧値を調整することでγ補正を精度良く行うことも可能である。
【０１２２】
尚、図１５から図１７に示した液晶装置の各実施の形態では、各画素におけるスイッチング素子としてＴＦＴ３０を備えたＴＦＴアクティブマトリクス駆動方式の液晶装置として構成されているが、デジタルドライバ回路２００を構成する各種スイッチや論理回路等（図２、図７、図１０及び図１２参照）についてもＴＦＴから構成することが望ましい。即ち、このように構成すれば、装置全体として薄膜形成技術により各種の素子を構成できるので、製造上有利である。
【０１２３】
（電子機器）
次に、以上説明した液晶装置を備えた電子機器の実施の形態について図１８から図２２を参照して説明する。
【０１２４】
先ず図１８に、このように液晶装置を備えた電子機器の概略構成を示す。
【０１２５】
図１８において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶パネル１００６、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、光ディスク装置などのメモリ、テレビ信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力する。表示情報処理回路１００２は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣLKと共に駆動回路１００４に出力する。駆動回路１００４は、上述した各実施の形態におけるデジタルドライバ回路に対応しており、液晶パネル１００６を駆動する。電源回路１０１０は、上述の各回路に所定電源を供給する。尚、液晶パネル１００６を構成するＴＦＴアレイ基板の上に、駆動回路１００４を搭載してもよく、これに加えて表示情報処理回路１００２を搭載してもよい。
【０１２６】
次に図１９から図２２に、このように構成された電子機器の具体例を夫々示す。
【０１２７】
図１９において、電子機器の一例たる液晶プロジェクタ１１００は、上述した駆動回路１００４がＴＦＴアレイ基板上に搭載された液晶パネル１００６を含む液晶モジュールを３個用意し、夫々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに夫々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより夫々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１２８】
本実施の形態においては特に、遮光層をＴＦＴの下側にも設けておけば、当該液晶パネル１００６からの入射光に基づく液晶プロジェクタ内の投射光学系による反射光、入射光が通過する際のＴＦＴアレイ基板の表面からの反射光、他の液晶パネルから出射した後にダイクロイックプリズム１１１２を突き抜けてくる入射光の一部（Ｒ光及びＧ光の一部）等が、戻り光としてＴＦＴアレイ基板の側から入射しても、画素電極のスイッチング用のＴＦＴ等のチャネルに対する遮光を十分に行うことができる。この場合、小型化に適したプリズムを投射光学系に用いても、各液晶パネルのＴＦＴアレイ基板とプリズムとの間において、戻り光防止用のＡＲフィルムを貼り付けたり、偏光板にＡＲ被膜処理を施したりすることが不要となるので、構成を小型且つ簡易化する上で大変有利である。
【０１２９】
図２０において、電子機器の他の例たるマルチメディア対応のラップトップ型のパーソナルコンピュータ（ＰＣ）１２００は、上述した液晶パネル１００６がトップカバーケース内に備えられており、更にＣＰＵ、メモリ、モデム等を収容すると共にキーボード１２０２が組み込まれた本体１２０４を備えている。
【０１３０】
図２１において、電子機器の他の例たるページャ１３００は、金属フレーム１３０２内に前述の駆動回路１００４がＴＦＴアレイ基板上に搭載されて液晶モジュールをなす液晶パネル１００６が、バックライト１３０６ａを含むライトガイド１３０６、回路基板１３０８、第１及び第２のシールド板１３１０及び１３１２、二つの弾性導電体１３１４及び１３１６、並びにフィルムキャリアテープ１３１８と共に収容されている。この例の場合、前述の表示情報処理回路１００２（図１８参照）は、回路基板１３０８に搭載してもよく、液晶パネル１００６のＴＦＴアレイ基板上に搭載してもよい。更に、前述の駆動回路１００４を回路基板１３０８上に搭載することも可能である。
【０１３１】
尚、図２１に示す例はページャであるので、回路基板１３０８等が設けられている。しかしながら、駆動回路１００４や更に表示情報処理回路１００２を搭載して液晶モジュールをなす液晶パネル１００６の場合には、金属フレーム１３０２内に液晶パネル１００６を固定したものを液晶装置として、或いはこれに加えてライトガイド１３０６を組み込んだバックライト式の液晶装置として、生産、販売、使用等することも可能である。
【０１３２】
また図２２に示すように、駆動回路１００４や表示情報処理回路１００２を搭載しない液晶パネル１００６の場合には、駆動回路１００４や表示情報処理回路１００２を含むＩＣ１３２４がポリイミドテープ１３２２上に実装されたＴＣＰ（Tape Carrier Package）１３２０に、ＴＦＴアレイ基板１００の周辺部に設けられた異方性導電フィルムを介して物理的且つ電気的に接続して、液晶装置として、生産、販売、使用等することも可能である。
【０１３３】
以上図１９から図２２を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、エンジニアリング・ワークステーション（ＥＷＳ）、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが図１８に示した電子機器の例として挙げられる。
【０１３４】
以上説明したように、本実施の形態によれば、大型で低消費電力の液晶装置を備えた各種の電子機器を実現できる。
【０１３５】
【発明の効果】
本発明のデジタルドライバ回路によれば、基準マルチランプ波の系列の選択と電圧の選択とを組み合わせることにより、各デジタル画像信号の値に対応する駆動信号を生成するので、基準マルチランプ波の夫々について要求される時間についての精度は顕著に低くなり、更に、基準マルチランプ波を供給するためのアンプの能力が低くても、信号線を駆動信号の電圧に飽和させるに十分な時間的余裕を確保することができる。以上の結果、本発明のデジタルドライバ回路によれば、比較的スルーレートの小さい回路を用いて、消費電力を低くしつつ駆動能力を高めることが可能となり、温度補償やγ補正を比較的簡単に且つ精度良く行うことも可能である。
【０１３６】
本発明の電気光学装置によれば、大型且つ低消費電力であり、比較的安価な液晶装置等の装置を実現できる。
【０１３７】
また本発明の電子機器によれば、大型且つ低消費電力であり、比較的安価な液晶装置等を備えた各種の電子機器を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のデジタルドライバ回路の構成を示すブロック図である。
【図２】第１の実施の形態のデジタルドライバ回路の回路図である。
【図３】第１の実施の形態のデジタルドライバ回路で用いられる複数系列の基準マルチランプ波の波形図である。
【図４】第１の実施の形態のデジタルドライバ回路における各種信号のタイミングチャートである。
【図５】比較例における一系列のマルチランプ波の基本的な波形図（図５（Ａ））及びγ補正を行うための比較例における一系列のマルチランプ波の波形図（図５（Ｂ））である。
【図６】本発明の第２の実施の形態のデジタルドライバ回路の構成を示すブロック図である。
【図７】第２の実施の形態のデジタルドライバ回路の回路図である。
【図８】第２の実施の形態のデジタルドライバ回路で用いられる複数系列の基準マルチランプ波の波形図（図８（Ａ））及び参照用マルチランプ波の波形図（図８（Ｂ））である。
【図９】第２の実施の形態のデジタルドライバ回路における各種信号のタイミングチャートである。
【図１０】本発明の第３の実施の形態のデジタルドライバ回路の回路図である。
【図１１】第３の実施の形態のデジタルドライバ回路における各種信号のタイミングチャートである。
【図１２】本発明の第４の実施の形態のデジタルドライバ回路の回路図である。
【図１３】第４の実施の形態のデジタルドライバ回路における各種信号のタイミングチャートである。
【図１４】各実施の形態において、基準マルチランプ波を生成するマルチランプ波生成回路のブロック図である。
【図１５】本発明による液晶装置の一つの実施の形態のブロック図である。
【図１６】本発明による液晶装置の他の実施の形態のブロック図である。
【図１７】本発明による液晶装置の更に他の実施の形態のブロック図である。
【図１８】本発明による電子機器の実施の形態の概略構成を示すブロック図である。
【図１９】電子機器の一例としての液晶プロジェクタを示す断面図である。
【図２０】電子機器の他の例としてのパーソナルコンピュータを示す正面図である。
【図２１】電子機器の一例としてのページャを示す分解斜視図である。
【図２２】電子機器の一例としてのＴＣＰを用いた液晶装置を示す斜視図である。
【符号の説明】
１０…シフトレジスタ回路
１１…ラッチ回路Ａ
１２…ラッチ回路Ｂ
１６…デコーダ回路
１８…ＰＷＭ回路
１９…レベルシフタ回路
２１…第1スイッチング回路
２２…第２スイッチング回路
２５…ＳＣ−ＤＡＣ回路
４１…信号線
４２…走査線
５０…マルチランプ波生成回路
１００…ＴＦＴアレイ基板
１０１…信号線駆動回路
１０２…走査線駆動回路
２００…デジタルドライバ回路
Claims (9)
- ｎ（但し、ｎは２以上の自然数）ビットのデジタル画像信号が入力され、該デジタル画像信号に対応するアナログの駆動信号を生成して電気光学装置の信号線に出力するためのデジタルドライバ回路であって、
前記ｎビットのうちのｙ（但し、ｙは自然数）ビットの値に応じて、時間経過により階段状に電圧がそれぞれ変化する複数系列の基準マルチランプ波および参照用マルチランプ波のうちそれぞれ一系列を選択する系列選択手段と、
前記ｎビットのうちの前記ｙビットよりも上位に位置するｘ（但し、ｘは自然数）ビットの値に応じて、少なくとも前記選択された一系列の基準マルチランプ波および前記選択された一系列の参照用マルチランプ波における階段状に変化する電圧を時間軸上で選択する時間選択手段と
前記ｎビットのうちの前記ｙビットよりも下位に位置するｚ（但し、ｚは自然数）ビットを反転した値に応じて、前記選択された一系列の基準マルチランプ波における選択された電圧および前記選択された一系列の参照用マルチランプ波における選択された電圧とに基づいて複数のコンデンサを用いたチャージシェアによる電圧減算を行うＳＣ−ＤＡＣ（Switched Capacitor - Digital to Analog Converter）回路を含む電圧変化手段と
を備えており、
前記選択された一系列における選択された電圧に基づいて前記駆動信号を出力することを特徴とするデジタルドライバ回路。 - ｎ（但し、ｎは２以上の自然数）ビットのデジタル画像信号が入力され、該デジタル画像信号に対応するアナログの駆動信号を生成して電気光学装置の信号線に出力するためのデジタルドライバ回路であって、
前記ｎビットのうちのｙ（但し、ｙは自然数）ビットの値に応じて、時間経過により階段状に電圧がそれぞれ変化する複数系列の基準マルチランプ波および参照用マルチランプ波のうちそれぞれ一系列を選択する系列選択手段と、
前記ｎビットのうちの前記ｙビットよりも上位に位置するｘ（但し、ｘは自然数）ビットの値に応じて、少なくとも前記選択された一系列の基準マルチランプ波および前記選択された一系列の参照用マルチランプ波における階段状に変化する電圧を時間軸上で選択する時間選択手段と
前記ｎビットのうちの前記ｙビットよりも下位に位置するｚ（但し、ｚは自然数）ビットの値に応じて、前記選択された一系列の基準マルチランプ波における選択された電圧および前記選択された一系列の参照用マルチランプ波における選択された電圧とに基づいて複数のコンデンサを用いたチャージポンピングを行うＳＣ−ＤＡＣ（Switched Capacitor - Digital to Analog Converter）回路を含む電圧変化手段と
を備えており、
前記選択された一系列における選択された電圧に基づいて前記駆動信号を出力することを特徴とするデジタルドライバ回路。 - 前記複数系列の基準マルチランプ波の電圧は、階段状に単調に増加又は減少する一期間内においては、所定の時間単位毎に増加又は減少し、
前記複数系列の基準マルチランプ波の電圧の同一時間単位における大小関係は、前記一期間内の全ての時間単位において一定であり、且つ前記一期間内では、一の時間単位における複数系列の基準マルチランプ波の電圧の最高値は、該一の時間単位に続く他の時間単位における基準マルチランプ波の電圧の最低値よりも小さく設定されていることを特徴とする請求項１または２のいずれか一項に記載のデジタルドライバ回路。 - 前記複数系列の基準マルチランプ波を生成するマルチランプ波生成手段を更に備えたことを特徴とする請求項１から３のいずれか一項に記載のデジタルドライバ回路。
- 前記マルチランプ波生成手段は、前記複数系列の基準マルチランプ波の電圧を夫々調整することにより、前記電気光学装置に対する前記デジタル画像信号のγ補正を行うことを特徴とする請求項４に記載のデジタルドライバ回路。
- 前記複数系列の基準マルチランプ波の電圧を夫々調整することにより、前記電気光学装置に対する前記デジタル画像信号のγ補正を行うことを特徴とする請求項１から３のいずれか一項に記載のデジタルドライバ回路。
- 請求項１から６のいずれか一項に記載のデジタルドライバ回路を備えたことを特徴とする電気光学装置。
- 前記電気光学装置は、各画素におけるスイッチング素子として薄膜トランジスタを備えたＴＦＴアクティブマトリクス駆動方式の液晶装置から構成されており、
前記系列選択手段及び前記時間選択手段は夫々、薄膜トランジスタを含んで構成されていることを特徴とする請求項７に記載の電気光学装置。 - 請求項７又は８に記載の電気光学装置を備えたことを特徴とする電子機器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07633698A JP3644240B2 (ja) | 1998-03-24 | 1998-03-24 | 電気光学装置用のデジタルドライバ回路及びこれを備えた電気光学装置 |
| US09/271,335 US6384806B1 (en) | 1998-03-24 | 1999-03-18 | Digital driver circuit for electro-optical device and electro-optical device having the digital driver circuit |
| CNB991040848A CN1159692C (zh) | 1998-03-24 | 1999-03-23 | 电光装置用的数字驱动电路和具备该电路的电光装置 |
| KR1019990010003A KR100570160B1 (ko) | 1998-03-24 | 1999-03-24 | 전기광학장치용 디지털 드라이버 회로 및 이것을 갖춘 전기광학장치 |
| TW088104650A TW511060B (en) | 1998-03-24 | 1999-03-24 | Digital driver circuit for electroptical device and electroptical device having the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07633698A JP3644240B2 (ja) | 1998-03-24 | 1998-03-24 | 電気光学装置用のデジタルドライバ回路及びこれを備えた電気光学装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11272242A JPH11272242A (ja) | 1999-10-08 |
| JP3644240B2 true JP3644240B2 (ja) | 2005-04-27 |
Family
ID=13602528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07633698A Expired - Lifetime JP3644240B2 (ja) | 1998-03-24 | 1998-03-24 | 電気光学装置用のデジタルドライバ回路及びこれを備えた電気光学装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6384806B1 (ja) |
| JP (1) | JP3644240B2 (ja) |
| KR (1) | KR100570160B1 (ja) |
| CN (1) | CN1159692C (ja) |
| TW (1) | TW511060B (ja) |
Families Citing this family (41)
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| JPH0865164A (ja) * | 1994-08-19 | 1996-03-08 | Fujitsu Ltd | Ｄ／ａコンバータ |
| JPH0954309A (ja) | 1995-08-11 | 1997-02-25 | Hitachi Ltd | 液晶表示装置 |
| JPH0973283A (ja) * | 1995-09-05 | 1997-03-18 | Fujitsu Ltd | 液晶表示装置の階調電圧発生回路 |
| JPH09106265A (ja) * | 1995-10-09 | 1997-04-22 | Sharp Corp | 電圧出力回路および画像表示装置 |
| JPH09244588A (ja) | 1996-03-08 | 1997-09-19 | Matsushita Electric Ind Co Ltd | 液晶表示装置の駆動回路 |
| JP3302254B2 (ja) * | 1996-03-21 | 2002-07-15 | シャープ株式会社 | 表示装置の駆動回路 |
| KR100209643B1 (ko) * | 1996-05-02 | 1999-07-15 | 구자홍 | 액정표시소자 구동회로 |
-
1998
- 1998-03-24 JP JP07633698A patent/JP3644240B2/ja not_active Expired - Lifetime
-
1999
- 1999-03-18 US US09/271,335 patent/US6384806B1/en not_active Expired - Lifetime
- 1999-03-23 CN CNB991040848A patent/CN1159692C/zh not_active Expired - Lifetime
- 1999-03-24 TW TW088104650A patent/TW511060B/zh not_active IP Right Cessation
- 1999-03-24 KR KR1019990010003A patent/KR100570160B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11272242A (ja) | 1999-10-08 |
| US6384806B1 (en) | 2002-05-07 |
| KR19990078199A (ko) | 1999-10-25 |
| TW511060B (en) | 2002-11-21 |
| KR100570160B1 (ko) | 2006-04-12 |
| CN1239276A (zh) | 1999-12-22 |
| CN1159692C (zh) | 2004-07-28 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040722 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
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|
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