JP4860637B2 - 信号伝送方式及び半導体集積回路装置 - Google Patents

Description

本発明は複数の半導体チップ間でデータを伝送するための信号伝送方式及びそれを備えた半導体集積回路装置に関する。

半導体集積回路装置は、トランジスタ素子の微細化に伴って集積密度が向上し、一つの半導体チップで複数の機能を実現できるようになってきている。また、半導体メモリにおいても、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の種類を問わず、トランジスタ素子の微細化に伴って大容量化が進んできた。

しかしながら、近年の半導体集積回路装置には、トランジスタ素子の微細化で得られる多機能化やメモリ容量以上に多くの機能やメモリ容量が求められ、さらにはトランジスタ素子の微細化に限界が見えてきたことから、より集積密度を上げて多機能化やメモリ容量を増大させるための新しい技術が求められている。そのような技術の一つとして複数の半導体チップを積層する積層型半導体装置、いわゆる３次元半導体装置がある。

例えば、チップ面積を変えずに大規模集積回路装置を実現する例として、ＣＰＵを含む親チップ上にメモリ回路を搭載した構成が特許文献１に記載されている。

また、チップ面積を変えずに大規模集積回路装置を実現する他の例として、メモリセルアレイを多層化してメモリ容量を増大させた多層メモリ構造が特許文献２に記載されている。

ところで、複数の半導体チップを積層する場合、半導体チップ面内の配線に加えて半導体チップどうしを接続するチップ間配線が必要になる。チップ間配線には、通常、ワイヤボンディングが用いられるが、ワイヤボンディングは半導体チップの表面に設けられたパッドどうしを接続するためのものであるため、パッド用の面積（例えば１００μｍ四方）を確保するために配線数が限られてしまう問題がある。また、複数の半導体チップを積層する場合、半導体チップどうしを接続するためには、各半導体チップの外周付近にそれぞれパッドを設けることになるため、同一形状の半導体チップを積層することができないという問題がある。特に、使用可能な配線数が制限されると、複数の半導体チップを積層することで多機能化やメモリ容量の増大を図ろうとしても、機能やメモリ容量を増やすほどに半導体チップ間で伝送するデータ量や信号数が増えてしまうため、性能向上を制限する要因となってしまう。

これらの問題点を解決する方法として、大きく分けて２つの信号伝送技術が検討されている。

第１の技術は、半導体チップを貫通する貫通配線を用いて積層された半導体チップどうしを接続する技術である。例えば、非特許文献１には、半導体基板を５０μｍまで薄く形成し、１０μｍ角の孔を空けて金属を充填することでチップ間配線用の貫通配線を形成した例が記載されている。この貫通配線を用いることでチップ間配線をチップ面内で２次元に配置でき、数百本のチップ間配線が可能になる。さらに、チップ間配線が半導体チップを貫通しているため、同一形状の半導体チップを積層することも可能になる。

第２の技術は、複数の半導体チップ間のデータ伝送に非接触インターフェースを用いる技術である。非接触インターフェースには、大別してキャパシタンスを用いる容量結合型と、インダクタンスを用いるインダクタ結合型とがある。例えば、非特許文献２には、半導体チップ上に４０μｍ間隔でパッドを設け、２つの半導体チップを互いの表面が向き合うように積層することでパッド間を容量結合させ、その容量結合部を用いてデータを伝送する方法及び回路が記載されている。また、非特許文献３には、半導体チップ上の配線領域に１００μｍ間隔でスパイラルインダクタから成るコイルを設け、複数の半導体チップを、その表面が同一方向となるように積層してコイル間をインダクタ結合させ、そのインダクタ結合部を用いてデータを伝送する方法及び回路が記載されている。

これら、貫通配線、容量結合あるいはインダクタ結合を用いて複数の半導体チップ間の信号伝送を可能にすれば、ワイヤボンディングを用いて半導体チップどうしを接続する構成に比べて半導体チップ間で伝送可能な信号数を増大することが可能であり、メモリチップだけでなく論理回路やアナログ回路等が形成された半導体チップも積層することが可能になる。そのため、複数の半導体チップの積層を可能にしつつ、半導体集積回路装置の多機能化やメモリ容量の増大を実現できる。

しかしながら、貫通配線を用いて積層された半導体チップ間で信号を伝送する技術は、信号伝送のために半導体基板の表面と裏面とを接続する貫通ビアと呼ばれる穴を形成し、その貫通ビアを金属等の導電性材料で充填することで配線を形成する工程や貫通配線と半導体基板とを絶縁するための絶縁材料を埋め込む工程等が必要であり、半導体集積回路装置の製造プロセスが煩雑になって製造コストの増大や製造時間が長くなる問題がある。

また、容量結合を用いて積層された半導体チップ間で信号を伝送する技術は、半導体チップの表面に形成されたパッドどうしを向き合うように配置しなけれならないため、半導体チップの積層数が２層に限定され、３層以上に積層することが困難であるため、多機能化やメモリ容量の増大が制限される問題がある。

それに対して、インダクタ結合を用いて積層された半導体チップ間で信号を伝送する技術は、容量結合と異なり、インダクタ結合されたコイル間に半導体基板が存在してもコイルで発生する磁界は半導体基板を通り抜けるため、半導体チップを３層以上に積層することが可能である。したがって、３層以上の半導体チップの積層化を可能にしつつ、半導体集積回路装置の多機能化やメモリ容量の増大を実現するためには、チップ間配線にインダクタ結合を用いる信号伝送方式が有望である。

このようなインダクタ結合を用いる信号伝送方式について図１１〜図１３を用いて具体的に説明する。

インダクタ結合を用いる信号伝送方式には、データの送信側に送信コイル及び該送信コイルへ送信データに対応する電流を流すドライバを含む送信回路を備え、データの受信側に送信コイルとインダクタ結合した受信コイル及び該受信コイルの出力電流からデータを再生する回路を含む受信回路を備える必要がある。

図１１は従来の信号伝送方式で用いる送信回路の構成を示す回路図であり、図１２は従来の信号伝送方式で用いる受信回路の構成を示す回路図である。また、図１３は図１１に示した送信回路及び図１２に示した受信回路を用いてデータが伝送される様子を示すタイミングチャートである。

図１１に示すように、従来の送信回路は、送信コイル１００と、送信コイル１００に対して送信データの変化に対応した方向へ電流を流す第１のドライバ回路１０１及び第２のドライバ回路１０２と、第２のドライバ回路１０２へ供給する送信データを遅延させる遅延素子１０３とを有する構成である。

図１２に示すように、従来の受信回路は、受信コイル３００と、受信コイル３００に流れる電流を電圧に変換する第１の抵抗器３０１及び第２の抵抗器３０２と、送信コイル１００に電流が流れることで受信コイル３００に誘起した電圧を受信クロックの立ち上がりまたは立下り毎に取り込み、送信されたデータ（受信データ）を再生して出力する受信データ再生回路３０３とを有する構成である。

インダクタ結合では、周知のように、一方のコイルに流れる電流の方向が変化したとき、結合した他方のコイルに誘導電流が流れる。そのため、送信データが変化しないときに送信コイル１００に電流を流しても無駄に電力を消費することになる。したがって、図１１に示した従来の送信回路では、図１３に示すように送信データが変化したタイミングでのみ、その変化に対応する方向に送信コイル１００へ電流を流している。例えば送信データが「１」から「０」に変化した場合は送信コイル１００に対して負の向きに電流を流し、送信データが「０」から「１」に変化した場合は送信コイル１００に対して正の向きに電流を流している。遅延素子１０３は、第１のドライバ回路１０１と第２のドライバ回路１０２のいずれか一方（図１１では第２のドライバ回路１０２）へ供給する送信データを遅らせることで、送信コイル１００に電流を流す時間（パルス幅）を決定している。

送信コイル１００に電流が流れると、受信コイル３００に誘導電流が流れ、第１の抵抗器３０１及び第２の抵抗器３０２の両端に電圧（以下、誘起電圧と称す）が発生する。受信データ再生回路３０３は、例えば受信クロックによってオン／オフするスイッチ回路とスイッチ回路の出力電圧を保持するラッチ回路とを備え、第１の抵抗器３０１及び第２の抵抗器３０２の両端に発生した誘起電圧を受信クロックの立ち上がり（または立下り）毎にスイッチ回路を用いて取り込み、誘起電圧の極性（「１」または「０」）を基に送信されたデータ（受信データ）を再生する。

特開平４−１９６２６３号公報 特開２００２−２６２８３号公報 K. Takahashi et al., "Current Status of Research and Development for Three-Dimensional Chip Stack Technology", Japanese Journal of Applied Physics, Vol.40 (2001), pp.3032-3037 K. Kanda, et al., "1.27Gb/s/pin 3mW/pin Wireless Superconnect (WSC) Interface Scheme", 2003 IEEE International Solid-State Circuits Conference, SESSION 10/ HIGH SPEED BUILDING BLOCKS/ PAPER 10.7 D. Mizoguchi, et al., "A 1.27Gb/s/pin 3mW/pin Wireless Superconnect Based on Inductive Inter-Chip Signaling (IIS)", 2004 IEEE International Solid-State Circuits Conference, SESSION 7/ TD: SCALING TRENDS/ 7.6

上述したように、インダクタ結合を用いる信号伝送方式は、３層以上の半導体チップが積層される積層型半導体装置、いわゆる３次元半導体装置に適用して有効な構成である。

しかしながら、従来の信号伝送方式では、図１３に示したように送信データが変化するタイミングでのみ送信コイル及び受信コイルを用いてデータを送受信する方式であるため、「１」または「０」で連続する送信データを伝送する場合は、ノイズによって受信回路が誤動作する可能性が高くなる。

受信回路に混入するノイズとしては、半導体集積回路装置の外部から混入する外乱ノイズ、データ送信側の半導体チップに搭載された論理回路や送信回路から送信コイルに混入するノイズ、データ受信側の半導体チップに搭載された論理回路や受信回路から受信コイルに混入するノイズ等がある。

これらのノイズにより受信回路が誤動作する様子を図１４に例示する。

送信データが「１」または「０」で連続するとき、上述したように、受信回路は第１の抵抗器及び第２の抵抗器の両端に発生した誘起電圧を受信クロックの立ち上がり（または立下り）毎に取り込み、受信データを再生するため、図１４に示すように受信クロックの立ち上がりのタイミングで受信コイルにノイズが混入すると、受信回路は誤った受信データを出力してしまう。

図１４では、ノイズの混入タイミングが受信クロックの立ち上がりと一致するために受信回路が誤動作する例を示しているが、ノイズの混入タイミングが受信クロックの立ち上がりとずれていれば誤動作の原因とはならない。しかしながら、受信コイルにノイズが混入するタイミングは不確定であるため、ノイズの混入するタイミングを予め予想して、そのタイミングと一致しないように受信クロックの立ち上がり時間を制御することはできない。したがって、受信クロックの送受信タイミングを最適に設計する方法や制御する方法ではノイズによる誤動作を防止することはできない。なお、図１２に示した受信回路は、ノイズの混入タイミングと受信クロックの立ち上がりが一致していても、混入するノイズの極性が直前の送信データの極性と同じであれば、ノイズに起因する誤動作を起こすことはない。しかしながら、通常、混入するノイズの極性と送信データの極性とは無関係であるため、ノイズによる誤動作を防止することはできない。

以上説明したノイズが混入することによる受信回路の誤動作を低減するための手法として、受信コイルで発生する誘起電圧のＳ／Ｎ比を向上させる方法が考えられる。また、受信回路でしきい値電圧を設定し、受信コイルに混入したノイズを感知しないように受信感度を調整する方法が考えられる。

これらの対策を施した送信回路及び受信回路によりデータが伝送される様子を図１５に示す。

受信コイルで発生する誘起電圧のＳ／Ｎ比を向上させるためには、送信コイルに流す電流を大きくして受信コイルで発生する誘起電圧を大きくする方法がある。また、受信コイルで発生する誘起電圧を大きくするには、送信コイルと受信コイルの結合力を強くすればよく、例えば送信コイルと受信コイルの巻数を増やす方法やデータの伝送距離となる半導体チップどうしの間隔を短くする方法がある。

図１５は、送信コイルに流す電流を大きくして受信コイルで発生する誘起電圧を大きくし、さらに受信回路でしきい値電圧を設定してノイズを感知しないように受信感度を調整した例を示している。

上述した対策によって受信信号（受信コイルで発生する誘起電圧）をノイズよりも十分に大きくすれば、図１５に示すように受信回路が誤動作することは無い。しかしながら、送信コイルに流す電流を大きくして受信コイルの誘起電圧を大きくする方法では、受信コイルに混入するノイズの大きさを正確に知ることが困難であるため、受信コイルで発生する誘起電圧を必要以上に大きくすることになり、半導体集積回路装置で無駄な電力を消費してしまう。

また、送信コイルと受信コイルの巻数を増やす方法では、送信コイル及び受信コイルが大型化するためにコイルの実装面積が増大してしまう。また、半導体チップどうしの間隔を短くする方法では、半導体基板を薄くしなければならないため、半導体チップの強度が低下して半導体集積回路装置の製造時に破損し易くなり、製品の歩留まりが低下する要因となる。

さらに、ノイズを感知しないよう受信回路でしきい値電圧を設定する方法では、例えば受信コイルで発生する誘起電圧とノイズの電圧とをそれぞれ測定してしきい値電圧を設定する必要があるが、上述したように受信コイルに混入するノイズの大きさを正確に知ることは困難であるため、しきい値電圧を最適に設定することは困難である。

本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、ノイズに起因する誤動作を低減できるインダクタ結合を用いた信号伝送方式及びそれを備えた半導体集積回路装置を提供することを目的とする。

上記目的を達成するため本発明の信号伝送方式は、送信コイル及び該送信コイルとインダクタ結合する受信コイルとを用いて複数の半導体チップ間でデータを伝送するための信号伝送方式であって、
前記送信コイル、及び前記データの伝送に用いるクロックの立ち上がりまたは立下り毎に前記送信コイルに対して電流を流す送信電流作成装置を備えた送信回路と、
前記受信コイル、及び前記送信コイルに電流が流れることで前記受信コイルに誘起した電圧を前記クロックの立ち上がりまたは立下り毎に取り込み、送信されたデータを再生して出力する受信データ再生回路を備えた受信回路と、
を有する。

一方、本発明の半導体集積回路装置は、上記送信回路が搭載された第１の半導体チップと、
前記第1の半導体チップと積層される、上記受信回路が搭載された第２の半導体チップと、
を有する。

上記のように構成された信号伝送方式及び半導体集積回路装置では、送信される全てのデータ毎に受信コイルで誘起電圧が発生することになるため、受信コイルにノイズが混入しても、受信回路は受信クロックの立ち上がりまたは立下り毎に正しいデータを取り込むことができる。したがって、受信回路の見かけ上のＳ／Ｎ比が向上してノイズによる誤動作が低減する。

さらに、送信される全てのデータ毎に正しいデータを取り込む手法によりＳ／Ｎ比を向上させているため、受信コイルで発生する誘起電圧を必要以上に大きくしなくてもよい。そのため、消費電力の増大やコイルの大型化、あるいは半導体基板を薄くすることによる問題等が発生しない。

本発明に係る送信回路は、インダクタ結合を用いて受信側との間でデータ伝送を行う送信回路であって、データ伝送用の送信クロックの立ち上がりエッジと立ち下がりエッジの少なくとも一方のエッジを有効エッジとし、前記有効エッジに応答して、前記有効エッジに対応する送信データの値に応じた向きの電流を、送信インダクタに流すように制御する送信電流作成回路を備えている。

本発明において、前記送信電流作成回路は、前記送信クロックを入力し、前記送信クロックの前記有効エッジを検出したとき、所定パルス幅のパルス信号を生成するパルス生成回路と、第１の電源と第２の電源間に接続された第１及び第２のトランジスタを備え、前記第１及び第２のトランジスタの接続点を出力端とし該出力端が前記送信インダクタの一端に接続された第１のドライバ回路と、前記第１の電源と前記第２の電源間に接続された第３及び第４のトランジスタを備え、前記第３及び第４のトランジスタの接続点を出力端とし該出力端が前記送信インダクタの他端に接続された第２のドライバ回路と、前記送信データと前記パルス生成回路の出力とを入力し、出力信号が前記第１乃至第４のトランジスタの制御端子にそれぞれ供給され、前記第１乃至第４のトランジスタのオン・オフを制御する論理回路と、を備えている。前記論理回路は、前記送信データが第１の論理値のときには、前記第１のトランジスタをオン状態とし、前記第２及び第３のトランジスタをオフ状態とし、前記第４のトランジスタを、前記パルス生成回路からパルスが出力される期間だけオンさせそれ以外はオフ状態とする制御を行う。前記論理回路は、前記送信データが第２の論理値のときには、前記第３のトランジスタをオン状態とし、前記第１及び第４のトランジスタをオフ受胎とし、前記第２のトランジスタは、前記パルス生成回路からパルスが出力される期間だけオンさせそれ以外は前記第２のトランジスタを状態とする制御を行う。

本発明によれば、消費電力の増大やコイルの大型化、あるいは半導体基板を薄くすることによる問題等が発生することなく、データを高いＳ／Ｎ比で伝送できる。したがって、ノイズに起因する誤動作を低減できるインダクタ結合を用いた信号伝送方式及びそれを用いる半導体集積回路装置が得られる。

本発明の信号伝送方式で用いる送信回路の一構成例を示すブロック図である。 本発明の信号伝送方式を用いてデータが伝送される様子を示すタイミングチャートである。 本発明の半導体集積回路装置の一構成例を示す側断面図である。 図１に示した送信回路の具体的な回路例を示す回路図である。 図４に示した送信回路を用いてデータが伝送される様子を示すタイミングチャートである。 図４に示した微小パルス生成回路の構成例を示す回路図である。 図７は図６に示した微小パルス生成回路の動作を示すタイミングチャートである。 図６に示した微小パルス生成回路が備える可変遅延回路の構成を示す回路図である。 図８に示した可変遅延回路が備える可変遅延素子の一構成例を示す回路図である。 図８に示した可変遅延回路が備える可変遅延素子の他の構成例を示す回路図である。 従来の信号伝送方式で用いる送信回路の構成を示す回路図である。 従来の信号伝送方式で用いる受信回路の構成を示す回路図である。 図１１に示した送信回路及び図１２に示した受信回路を用いてデータが伝送される様子を示すタイミングチャートである。 従来の信号伝送方式において受信回路が誤動作する様子を示すタイミングチャートである。 従来の信号伝送方式において考えられる一般的な誤動作対策を施した後のデータが伝送される様子を示すタイミングチャートである。

符号の説明

１０ 送信コイル
２０ 送信電流作成装置
２１ 送信タイミング制御回路
２２ 送信電流作成回路
３０ 第１の半導体チップ
３１ 送信回路
４０ 第２の半導体チップ
４１ 受信コイル
４２ 受信回路
２１１ 微小パルス生成回路
２２１ 第1のドライバ回路
２２２ 第２のドライバ回路
２２３ 論理回路
２２４、２２６ ｐＭＯＳトランジスタ
２２５、２２７ ｎＭＯＳトランジスタ
２２１１、２２１５、２２１８ インバータ
２２１２ 可変遅延回路
２２１３ 論理和回路
２２１４ 可変遅延素子
２２１６ スイッチ
２２１７ キャパシタ
２２１９ 可変電流源

次に本発明について図面を用いて説明する。

図１は、本発明の信号伝送方式で用いられる送信回路の一構成例を示すブロック図である。

図１に示すように、本発明の信号伝送方式で用いられる送信回路は、送信コイル１０と、データの伝送に用いるクロックの立ち上がりまたは立下り毎に送信コイル１０に対して電流を流す送信電流作成装置２０とを有する構成である。送信電流作成装置２０には送信データ及びデータ伝送に用いるクロック（送信クロック）がそれぞれ入力される。

送信電流作成装置２０は、送信タイミング制御回路２１及び送信電流作成回路２２を備えている。送信タイミング制御回路２１は、送信コイル１０へ電流を流すタイミングを決めるタイミング信号を生成する。送信電流作成回路２２は、送信タイミング制御回路２１から出力されたタイミング信号に同期して、送信コイル１０に対し、送信データの極性に対応する方向へ電流を供給する。

上述したように、図１１に示した従来の送信回路では、送信データが変化したときのみ、その極性に対応する方向の電流を送信コイルに流していた。一方、本発明では、送信クロックの全ての立ち上がり時（または全ての立下り時）に、送信コイル１０に対して送信データの極性に対応する方向へ電流を流す。すなわち、送信データの遷移点ではなく、送信クロックの立ち上がり（または立下り）毎に送信コイル１０に対して送信データの極性に対応する方向に電流を流す。例えば、送信データが「１」の場合は、送信クロックの立ち上がりのタイミングで送信コイル「１」に対して正の方向に電流を流し、送信データが「０」の場合は、送信クロックの立ち上がりのタイミングで送信コイル１０に対して負の方向に電流を流している。

なお、本発明の信号伝送方式では、従来と同様の受信回路（図１２参照）を用いて受信データを再生するものとする。したがって、ここでは受信回路の構成の説明は省略する。

図２は、本発明の信号伝送方式を用いてデータが伝送される様子を示すタイミングチャートである。

本発明の信号伝送方式では、送信データの遷移点ではなく、送信クロックの立ち上がり毎に送信コイル１０に対して送信データの極性に対応する方向へ電流を流している。そのため、図２に示すように、受信コイルでは、送信データが「１」または「０」で連続する場合でも、受信クロックの立ち上がり（または立下り）毎に、送信されたデータの極性に対応する誘起電圧が発生する。受信回路は、受信コイルで発生した誘起電圧を、受信クロックの立ち上がり（または立下り）毎に受信データ再生回路に取り込み、送信されたデータを再生して出力する。

したがって、本発明の信号伝送方式によれば、送信される全てのデータ毎に受信コイルで対応する誘起電圧が発生することになるため、受信回路は、受信コイルにノイズが混入しても、受信クロックの立ち上がり毎に正しいデータを取り込むことができる。そのため、受信データの見かけ上のＳ／Ｎ比が向上してノイズによる誤動作が低減する。

さらに、本発明の信号伝送方式では、送信された全てのデータを取り込むことでＳ／Ｎ比を向上させているため、受信コイルで発生する誘起電圧を必要以上に大きく設定しなくてもよい。そのため、消費電力の増大やコイルの大型化、あるいは半導体基板を薄くすることによる破損等の問題が発生しない。

なお、本発明の信号伝送方式では、送信するデータ毎に送信コイル１０に対して電流を流すため、図１１に示した従来の送信回路よりも消費電力が大きくなるおそれがある。しかしながら、送信コイル１０に流す電流自体を増やしているわけではないため、上述した送信コイルに流す電流量を増大させることでＳ／Ｎ比を向上させる方法に比べて少ない消費電流でデータを伝送できる。

図３は、本発明の半導体集積回路装置の一構成例を示す側断面図である。

図３には、第１の半導体チップ３０に送信コイル１０を含む送信回路３１が搭載され、第２の半導体チップ４０に受信コイル４１を含む受信回路４２が搭載された例が示されている。

図３に示すように、本発明の信号伝送方式を実施した半導体集積回路装置では、第１の半導体チップ３０と第２の半導体チップ４０とが積層され、送信コイル１０と受信コイル４１とがインダクタ結合するように、対向する位置に形成される。特に制限されないが、送信コイル１０と、受信コイル４１は、金属薄膜（金属層）をパターン形成した平面型スパイラルインダクタ等で構成される。

図４は、図１に示した送信回路の具体的な回路構成例を示す図であり、図５は、図４に示した送信回路を用いてデータが伝送される様子を示すタイミングチャートである。なお、図５に示すタイミングチャートにおいて、受信回路として、図１２で示した従来の受信回路を用いている。

図４に示すように、送信タイミング制御回路２１には、送信クロックから、その立下り（または立ち上がり）のタイミングでパルス状のタイミング信号を生成する微小パルス生成回路２１１が用いられる。このタイミング信号のパルス幅は、送信クロックの周期よりも十分に短い時間に設定される。

図１の送信電流作成回路２２は、図４を参照すると、送信コイル１０に対して電流を供給する第１のドライバ回路２２１及び第２のドライバ回路２２２と、送信データ及びその反転データ（反転送信データ）と微小パルス生成回路２１１から出力されたタイミング信号とを用いて第１のドライバ回路２２１及び第２のドライバ回路２２２を動作させる論理回路２２３とを備えている。第１のドライバ回路２２１は、電源と接地電位間に直列に挿入されたｐＭＯＳトランジスタ２２４及びｎＭＯＳトランジスタ２２５を備え、第２のドライバ回路２２２は、電源と接地電位間に直列に挿入されたｐＭＯＳトランジスタ２２６及びｎＭＯＳトランジスタ２２７を備えている。論理回路２２３は、送信データを入力し該送信データを反転した値をｐＭＯＳトランジスタ２２４のゲートに供給するインバータＩＮＶ１と、送信データと微小パルス生成回路２１１の出力信号とを入力とし出力がｎＭＯＳトランジスタ２２５のゲートに接続された否定論理和回路ＮＯＲ１と、反転送信データを入力し該反転送信データを反転した値（正転送信データ）をｐＭＯＳトランジスタ２２６のゲートに供給するＩＮＶ２と、反転送信データと微小パルス生成回路２１１の出力信号とを入力とし出力がｎＭＯＳトランジスタ２２７のゲートに接続された否定論理和回路ＮＯＲ２とを備えている。論理回路２２３において、２値送信データの値が「１」（例えばＨＩＧＨ）のとき、インバータＩＮＶ１の出力はＬＯＷ、否定論理和回路ＮＯＲ１の出力はＬＯＷ、インバータＩＮＶ２の出力はＨＩＧＨ、否定論理和回路ＮＯＲ２の出力は、微小パルス生成回路２１１の出力がＬＯＷ（「０」）のときだけＨＩＧＨとなりそれ以外はＬＯＷとされる。一方、２値送信データが「０」（ＬＯＷ）のとき、インバータＩＮＶ１の出力はＨＩＧＨ、否定論理和回路ＮＯＲ１の出力は、微小パルス生成回路２１１の出力がＬＯＷ（「０」）のときだけＨＩＧＨとなりそれ以外はＬＯＷとされ、インバータＩＮＶ２の出力はＬＯＷ、否定論理和回路ＮＯＲ２の出力はＬＯＷとされる。

このような構成において、送信データが「１」の場合、第１のドライバ回路２２１のｐＭＯＳトランジスタ２２４はオンし、第２のドライバ回路２２２のｐＭＯＳトランジスタ２２６は反転送信データが「０」であるためにオフする。このとき、第１のドライバ回路２２１のｎＭＯＳトランジスタ２２５はタイミング信号の値に関係なく常にオフし、第２のドライバ回路２２２のｎＭＯＳトランジスタ２２７はタイミング信号が「０」とき（微小パルス生成回路２１１からＬＯＷパルス出力時）にオンし「１」のときにオフする。

したがって、図５に示すように、送信データが「１」の場合は、タイミング信号が「０」のとき、第１のドライバ回路２２１のｐＭＯＳトランジスタ２２４から第２のドライバ回路２２２のｎＭＯＳトランジスタ２２７へ向かって送信コイル１０に正の電流が供給される。

一方、送信データが「０」の場合、第１のドライバ回路２２１のｐＭＯＳトランジスタ２２４はオフし、第２のドライバ回路２２２のｐＭＯＳトランジスタ２２６は反転送信データが「１」であるためにオンする。このとき、第２のドライバ回路２２２のｎＭＯＳトランジスタ２２７はタイミング信号の値に関係なく常にオフし、第１のドライバ回路２２１のｎＭＯＳトランジスタ２２５はタイミング信号が「０」とき（微小パルス生成回路２１１からＬＯＷパルス出力時）にオンし「１」のときにオフする。

したがって、図５に示すように、送信データが「０」の場合は、タイミング信号が「０」のとき、第２のドライバ回路２２２のｐＭＯＳトランジスタ２２６から第１のドライバ回路２２１のｎＭＯＳトランジスタ２２５へ向かって送信コイル１０に負の電流が供給される。

図６は、図４に示した微小パルス生成回路の回路構成の一例を示す図であり、図７は図６に示した微小パルス生成回路の動作を示すタイミングチャートである。また、図８は図６に示した微小パルス生成回路が備える可変遅延回路の回路構成の一例を示す図であり、図９及び図１０は図８に示した可変遅延回路が備える可変遅延素子の回路構成の一例を示す図である。

図６に示すように、微小パルス生成回路２１１は、インバータ２２１１、可変遅延回路２２１２及び論理和回路２２１３を備えている。可変遅延回路２２１２はタイミング信号のパルス幅を変更するためのパルス幅変更手段となる。

微小パルス生成回路２２１に入力された送信クロックは２つに分岐され、その一方がインバータ２２１１によって反転された後、可変遅延回路２２１２に入力される。

論理和回路２２１３は、微小パルス生成回路２１１に入力された送信クロックと、可変遅延回路２２１２により遅延された送信クロックとの論理和を出力する。このとき、論理和回路２２１３からは、図７に示すようにインバータ２２１１及び可変遅延回路２２１２の遅延量に相当するパルス幅を有するタイミング信号が送信クロックの立下り毎に出力される。なお、図４及び図６に示した回路例では、微小パルス生成回路２１１が、送信クロックの立下がりエッジに同期して「０」（ＬＯＷレベル）のパルスを出力し、論理回路２２３がこれを受け送信データの値に基づきｎＭＯＳトランジスタ２２５、２２７のオン・オフを制御する構成例が示されているが、微小パルス生成回路２１１は、送信クロックの立下がりエッジに同期して「１」（ＨＩＧＨレベル）のパルスを出力する構成としてもよいことは勿論である。この場合、図６の論理和回路２２１３は、否定論理和回路で置き換えされ、また、図４の論理回路２２３のＮＯＲ１は、送信データ「０」、微小パルス生成回路２１１からのタイミング信号「１」のとき、ｎＭＯＳトランジスタ２２５をオンさせる回路で構成され、ＮＯＲ２は、反転送信データ「０」、微小パルス生成回路２１１からのタイミング信号「１」のとき、ｎＭＯＳトランジスタ２２７をオンさせる回路で構成される。あるいは、図４の微小パルス生成回路２１１は、送信クロックの立ち上がりエッジに応答して、該立ち上がりエッジから所定のタイミングで所定パルス幅のパルス（タイミング信号）を生成する構成としてもよい。

図８に示すように、可変遅延回路２２１２は、複数の可変遅延素子２２１４が直列に接続された構成である。なお、図８では可変遅延回路２２１２が４つの可変遅延素子２２１４を有する例を示しているが、可変遅延素子の数は４つに限定されるものではなく、幾つであってもよい。

可変遅延素子２２１４は、例えば図９に示すように、直列に接続された２つのインバータ２２１５と、これら２つのインバータ２２１５の接続ノードと接地電位間に直列に挿入されたスイッチ２２１６及びキャパシタ２２１７とを備えた構成で実現できる。図９に示す可変遅延素子２２１４は、キャパシタ２２１７の容量に依存して遅延量が変わるため、図９に示した可変遅延素子を複数備え、図８に示したようにそれらを直列に接続して、各可変遅延素子２２１４が備えるキャパシタ２２１７の容量値をそれぞれ異なる値に設定すれば、可変遅延回路２２１２全体の遅延量を、各可変遅延素子２２１４が備えるスイッチ２２１６のオン／オフによって設定できる。

また、可変遅延素子２２１４は、図１０に示すように、直列に接続された２つのインバータ２２１８と、これら２つのインバータ２２１８と電源間に接続された可変電流源２２１９とを備えた構成でも実現できる。図１０に示す可変遅延素子２２１４では、可変電流源２２１９に流れる電流量を制御することで２つのインバータ２２１８に流れる電流が変化する。インバータ２２１８を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタは、流れる電流に応じてオン／オフ時の立ち上がり時間または立下り時間が変化するため、可変電流源２２１９に流れる電流量を制御することで可変遅延素子２２１４の遅延量を制御できる。そのため、図１０に示した可変遅延素子２２１４を複数備え、図８に示したようにそれらを直列に接続して、各可変遅延素子２２１４が備える可変電流源２２１９に流れる電流値をそれぞれ制御すれば、可変遅延回路２２１２全体の遅延量を所望の値に設定できる。

本発明の信号伝送方式では、受信コイルで発生する誘起電圧の幅が、送信回路が備える微小パルス生成回路２２１で生成したタイミング信号のパルス幅に依存する。したがって、タイミング信号のパルス幅を大きくすると、受信コイルで発生する誘起電圧の幅も広くなる。そのため、上記可変遅延回路２２１２を用いてタイミング信号のパルス幅を大きく設定すれば、受信コイルで発生した誘起電圧を、受信クロックの立ち上がり（または立下り）で取り込む際のタイミングのずれに対する余裕が向上する。但し、タイミング信号のパルス幅をあまり大きくすると、送信コイル１０に電流を流す時間が長くなるために消費電力が増大してしまう。したがって、タイミング信号のパルス幅はこれらの動作の余裕度や消費電力を考慮して最適に設定すればよい。

Claims (9)

1. 送信コイルと、該送信コイルとインダクタ結合する受信コイルとを用いて複数の半導体チップ間でデータを伝送するための信号伝送方式であって、
   前記送信コイルと、
   前記データの伝送に用いる送信クロックの立ち上がりまたは立下り毎に前記送信コイルに対して第１の電流を流す送信電流作成装置と、
   を備えた送信回路と、
   前記受信コイルと、
   前記送信コイルに前記第１の電流が流れることで前記受信コイルに誘起した電圧を受信クロックの立ち上がりまたは立下り毎に取り込み、送信されたデータを再生して出力する受信データ再生回路と、
   を備えた受信回路と、
   を有し、
   前記送信電流作成装置は、前記送信コイルに対して、前記データの極性である１または０に対応する方向へ前記第１の電流を流す信号伝送方式。
2. 前記送信電流作成装置は、
   前記送信コイルに電流を流すタイミングを決めるタイミング信号を生成する送信タイミング制御回路と、
   前記タイミング信号に同期して前記送信コイルに電流を流す送信電流作成回路と、
   を有する請求項１記載の信号伝送方式。
3. 前記タイミング信号は、
   前記クロックの周期よりも短いパルス幅を有するパルス信号である請求項１又は２記載の信号伝送方式。
4. 前記送信タイミング制御回路は、
   前記タイミング信号のパルス幅を変更するためのパルス幅変更手段を有する請求項３記載の信号伝送方式。
5. 請求項１乃至４のいずれか一に記載の送信回路が搭載された第１の半導体チップと、
   前記第１の半導体チップと積層された、請求項１記載の受信回路が搭載された第２の半導体チップと、
   を有する半導体集積回路装置。
6. 受信コイルに対しインダクタ結合し複数の半導体チップ間でデータを伝送する送信コイルと、
   前記データの伝送に用いる送信クロックの立ち上がりまたは立下り毎に前記送信コイルに対して第１の電流を流す送信電流作成装置と、
   を備え、
   前記送信電流作成装置は、前記送信コイルに対して、前記データの極性である１または０に対応する方向へ前記第１の電流を流す送信回路。
7. 請求項６記載の送信回路と送信インダクタを備えた半導体装置。
8. 請求項７記載の半導体装置の前記送信インダクタとインダクタ結合する受信インダク
   タの誘起電圧を、受信クロックに応答してサンプルし、データを再生する受信回路を備え
   た半導体装置。
9. 前記送信インダクタと前記送信回路とを備えた第１の半導体チップと、
   前記受信インダクタと前記受信回路とを備えた第２の半導体チップと、
   を備え、
   前記第１の半導体チップ及び前記第２の半導体チップは、積層構造を構成する請求項８記載の半導体装置。

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