JP2021064193A - 半導体装置 - Google Patents

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Abstract

【課題】データ転送において、信号バス上に流れる動作電流の削減や大量のデータを正確に取り込むことに改善の余地がある。【解決手段】データ、第１クロック信号及び第１クロック信号から所定位相シフトされた第２クロック信号の各々は電源電圧の振幅より小さい振幅であり、半導体デバイス及びメモリデバイスの各々は、第１及び第２クロック信号の立ち上がりエッジに同期してデータを取り込む。【選択図】図１

Description

本発明は、半導体装置に関し、例えば、各々がシリコン単体チップで構成されたシステムオンチップデバイスとメモリとの間でのデータ転送をする半導体装置に関する。
ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）やＣｏｇｎｉｔｉｖｅアプリケーション向けのシステムオンチップデバイス（ＳｏＣ）では、大規模積和演算回路等のニューラルネットワーク対応機能を搭載し、大量のデータを一度に処理する事が求められている。大量のデータ及びニューラルネットワークの重み等の情報を高速で書き込み・読み出しを繰返す必要性から広帯域で大容量のメモリ構成が要求される。更に動作時の電力増加が課題になってきている。このため、メモリチップ内やＳｏＣチップ内の消費電流の多くを占める信号バス動作電流の削減がより重要になってくる。
特許文献１には、多相クロック信号を用いて受信したデータをラッチする半導体装置が記載されている。
特開２００７−２０８６１６号公報
しかしながら、特許文献１に記載の半導体装置では、データ転送において、信号バス上に流れる動作電流の削減や大量のデータを正確に取り込むことに改善の余地がある。
実施の形態の課題は、半導体装置の電流消費を削減し、データを高速に転送する動作の信頼性を高めることである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
一実施の形態に係る半導体装置は、中央処理装置及びロジック回路が１つの半導体チップ上に形成される半導体デバイス、及び１つの半導体チップ上に形成されるメモリデバイスを有し、半導体デバイス及びメモリデバイスはドライバ回路及びレシーバ回路を有する。ドライバ回路に印加される電源電圧より低い振幅のデータ、第１クロック信号及び前記第１クロック信号から所定位相シフトされた第２クロック信号がドライバ回路から出力され、レシーバ回路は、前記第１及び第２クロック信号の立ち上がりエッジに同期してデータを取り込む。
一実施の形態に係る半導体装置では、信号バス上での動作電流の削減やデータを高速に転送する動作の信頼性を向上させることができる。
図１は、実施の形態１のデータ転送図である。 図２は、実施の形態１を利用した信号の波形図である。 図３は、実施の形態２のデータ転送図である。 図４は、４相クロック信号を用いた場合のデータ転送の波形を示す図である。 図５は、実施の形態３において、低電圧電源回路を用い低振幅で信号を転送するデータ転送図である。 図６は、低電圧が印加される低振幅ドライバ回路の回路図である。 図７は、図６の低振幅ドライバ回路の動作波形図である。 図８は、実施の形態４において、出力回路にＰ型ＭＯＳＦＥＴを用いた場合のデータ転送図である。 図９は、Ｐ型ＭＯＳＦＥＴを用いた低振幅ドライバ回路の出力回路図である。 図１０は、図９の低振幅ドライバ回路の動作波形図である。 図１１は、実施の形態５において、図６と図９のドライバ回路を組み合わせた低振幅データバスの図である。 図１２は、図１１の低振幅データバスにおけるデータ転送時の動作波形を示す図である。 図１３は、低振幅ドライバ回路ＮＮＤｒ及びＰＰＤｒの共通電源の構成図である。 図１４は、低振幅ドライバ回路ＮＮＤｒ、低振幅レシーバ回路Ｒｖ及び低振幅ドライバ回路ＰＰＤｒ、低振幅レシーバ回路Ｒｖを組み合わせて使用した更なる変形例を示す図である。 図１５は、低振幅ドライバ回路ＮＮＤｒ、低振幅レシーバ回路Ｒｖ及び低振幅ドライバ回路ＰＰＤｒ、低振幅レシーバ回路Ｒｖを組み合わせて使用した更なる変形例を示す図である。 図１６は、低振幅ドライバ回路ＮＮＤｒ、低振幅レシーバ回路Ｒｖ及び低振幅ドライバ回路ＰＰＤｒ、低振幅レシーバ回路Ｒｖを組み合わせて使用した更なる変形例を示す図である。 図１７は、低振幅ドライバ回路ＮＮＤｒ、低振幅レシーバ回路Ｒｖ及び低振幅ドライバ回路ＰＰＤｒ、低振幅レシーバ回路Ｒｖを組み合わせて使用した更なる変形例を示す図である。 図１８は低振幅レシーバ回路の回路図である。 図１９は低振幅レシーバ回路の回路図である。 図２０は低振幅レシーバ回路の回路図である。 図２１は、貫通電極により積層されるＳｏＣチップの平面レイアウト図である。 図２２は、貫通電極により積層されるメモリチップの平面レイアウト図である。 図２３は、ワイヤにより積層されるＳｏＣチップの平面レイアウト図である。 図２４は、ワイヤにより積層されるメモリチップの平面レイアウト図である。 図２５は、貫通電極により積層されるＳｏＣチップとメモリチップの積層断面図である。 図２６は、ワイヤにより積層されるＳｏＣチップとメモリチップの積層断面図である。 図２７は、低振幅ドライバ回路を使用したデータ転送の概略図である。 図２８は、低振幅ドライバ回路の回路図である。 図２９は、低振幅ドライバ回路からレシーバ回路までの信号遅延の周波数特性を示す図である。 図３０は、低振幅ドライバ回路の動作波形の周波数依存を示す図である。 図３１は、低振幅ドライバ回路を使用したデータバスを介してレシーバ回路へ入力される各信号の波形を示す図である。
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
（実施の形態１）
《半導体装置の構成》
図２５は、貫通電極ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）を用いたＳｏＣチップとメモリチップの積層断面図である。
１はプリント基板、２はＳｏＣチップ、３はメモリチップ、４は各チップの電極とプリント基板とを接続するための配線である。図２５から分かるように、最下層にある基板１から最上層にあるメモリチップまでの間に位置されるＳｏＣチップ２及びメモリチップ３は、そのチップ内を垂直に貫通する配線４により接続される。
図２６は、ワイヤによるＳｏＣチップとメモリチップの積層断面図である。
図２６は図２５と異なり、ワイヤ５により基板１、ＳｏＣチップ２及びメモリチップ３の各々は接続される。
図２１は、貫通電極により積層されるＳｏＣチップの平面レイアウト図である。
ＳｏＣチップ２は、中央処理装置ＣＰＵ、演算部ＥＵ、入出力ポートＩＯＵ、上層のメモリチップ及び下層の基板と配線４で接続される配線エリアｔｓｖ及びドライバ回路部ＤｒＵを有する。
ドライバ回路部ＤｒＵは、配線４から受けた信号を中央処理装置ＣＰＵ、演算部ＥＵあるいは入出力ポートＩＯＵへ供給し、また中央処理装置ＣＰＵ、演算部ＥＵあるいは入出力ポートＩＯＵから受けた信号を配線４へ供給する。ここでいう信号とは、データ、アドレス及びクロック信号を含む制御信号である。
図２２は、貫通電極により積層されるメモリチップの平面レイアウト図である。
メモリチップ３は、メモリアレイＭＡ、メモリアレイを制御する制御回路ＭＣＯＮＴ、上層あるいは下層のチップと配線４で接続される配線エリアｔｓｖ及びドライバ回路部ＤｒＵを有する。
ドライバ回路部ＤｒＵは、配線４から受けた信号を制御回路ＭＣＯＮＴへ供給し、あるいは制御回路ＭＣＯＮＴから受けた信号を配線４へ供給する。ここでいう信号とは、データ、アドレス及びクロック信号を含む制御信号である。
制御回路ＭＣＯＮＴは、グローバルバスＧＢＵＳを介しメモリアレイＭＡ内のローカルバスＬＢＵＳと接続される。ローカルバスＬＢＵＳには、複数のメモリセルが接続される。
図２５及び図２６のメモリチップ３は、例えばＳｏＣチップ２から供給されるクロック信号に同期してデータの書き込み及び読み出しをする同期式ＤＲＡＭである。
図２３は、ワイヤにより積層されるＳｏＣチップの平面レイアウト図である。
ＳｏＣチップ２は、ワイヤボンディングエリアｗｐｄ１及びｗｐｄ２を有する。ＳｏＣチップ２とメモリチップ３は、ワイヤによりワイヤボンディングエリアｗｐｄ１で接続される。またＳｏＣチップ２は、ワイヤによりワイヤボンディングエリアｗｐｄ１で基板１と接続される。
図２４は、ワイヤにより積層されるメモリチップの平面レイアウト図である。
メモリチップ３は、ワイヤボンディングエリアｗｐｄを有する。メモリチップ３は、上層、下層あるいは基板とワイヤによりワイヤボンディングエリアｗｐｄで接続される。
《ドライバ回路部（比較例）の詳細》
図２７は、低振幅ドライバ回路を使用したデータ転送の概略図である。
低振幅ドライバ回路ＮＮＤｒ、低振幅レシーバ回路Ｒｖ、ラッチ回路ＤＦＦ０、ＤＦＦ１及びインバータ回路ＩＮＶは、図２１、図２２、図２３及び図２４に示されるドライバ回路部ＤｒＵに含まれる。一例として、図２１のＳｏＣチップ２が図２２のメモリチップ３へ貫通電極（配線エリアｔｓｖ）を介して信号を送信する場合、低振幅ドライバ回路ＮＮＤｒは、ＳｏＣチップ２内のドライバ回路部ＤｒＵに含まれ、低振幅レシーバ回路Ｒｖ等は、メモリチップ３内のドライバ回路部ＤｒＵに含まれる。
また、別の例として、このようなチップ間ではなく、ＳｏＣチップ２内でデータ転送を行う回路、または、メモリチップ３内でデータ転送を行う回路として、図２７のような構成を適用することも可能である。
低振幅ドライバ回路ＮＮＤｒは、その出力回路がＮ型ＭＯＳＦＥＴからなり、ｎビット（ｎビット幅）のデータＤＩＮが並列に入力され、ｎビット数分のデータバスＤＢＵＳへデータＤＩＮの電圧振幅よりも低い振幅のデータを出力する。また低振幅ドライバ回路ＮＮＤｒは、クロック信号ＣＬＫＩＮを入力し、クロック信号線ＣＬＫＴへクロック信号ＣＬＫＩＮの電圧振幅よりも低い振幅のクロック信号を出力する。
低振幅レシーバ回路Ｒｖは、低振幅ドライバ回路ＮＮＤｒから出力された低振幅のデータ及びクロック信号を受信する。ｎビット数分のラッチ回路ＤＦＦ０及びラッチ回路ＤＦＦ１が設けられており、ラッチ回路ＤＦＦ０は、低振幅レシーバ回路Ｒｖによって受信された非反転クロック信号及びｎビット数分のデータＤｏｕｔが並列に供給され、ラッチ回路ＤＦＦ１は、インバータ回路ＩＮＶによって反転された反転クロック信号及びｎビット数分のデータＤｏｕｔが並列に供給される。
ラッチ回路ＤＦＦ０は、非反転クロック信号に同期しｎビット数分のデータＤｏｕｔのうち偶数番目のデータＤＯＵＴＥ（０,２,４,・・・）をラッチし、ラッチしたｎビット数分のデータを並列に出力する。またラッチ回路ＤＦＦ１は、反転クロック信号に同期しｎビット数分のデータＤｏｕｔのうち奇数番目のデータＤＯＵＴＯ（１,３,５,・・・）をラッチし、ラッチしたｎビット数分のデータを並列に出力する。
以降の図面で示される＼ｎは、ｎビット数分のデータが並列に転送されるよう信号線がｎビット分存在することを意味する。またｎビット数分のデータの偶数番目のデータ及び奇数番目のデータをそれぞれラッチするラッチ回路は、図面の簡略化のため１つずつしか示していないが、ｎビット分の数設けられている。
図２８は、低振幅ドライバ回路の回路図である。
低振幅ドライバ回路ＮＮＤｒは、動作電源として電源電圧ＶＤＤ及びグランド電位ＶＳＳが供給され、入力端子ＴＩＮから入力信号ＩＮを入力し、出力信号ＯＵＴを出力端子ＴＯＵＴから出力する。Ｎ型ＭＯＳＦＥＴ１及び２は直列接続され、Ｎ型ＭＯＳＦＥＴ１のドレインには電源電圧ＶＤＤ（例えば１．０Ｖ）が印加され、ゲートには入力端子ＴＩＮからの入力信号ＩＮが供給され、ソースは出力端子ＴＯＵＴに接続される。Ｎ型ＭＯＳＦＥＴ２のソースにはグランド電位ＶＳＳ（０Ｖ）が印加され、ゲートには入力端子ＴＩＮからの入力信号ＩＮの反転信号が供給され、ドレインは出力端子ＴＯＵＴに接続される。
ハイレベルの入力信号ＩＮが供給されると、Ｎ型ＭＯＳＦＥＴ１がＯＮし、出力端子ＴＯＵＴには電源電圧ＶＤＤからＮ型ＭＯＳＦＥＴ１のＶｔｈ分低くなった電圧の信号が出力信号ＯＵＴとして出力されることになる。従って、低振幅ドライバ回路ＮＮＤｒとしてＮ型ＭＯＳＦＥＴ１及び２を用いることにより、出力される信号振幅が低減されることになり、データバスＤＢＵＳの配線が長くなればなるほど増大する負荷容量への充放電電流が削減され、データバスＤＢＵＳの駆動電流が低減することができる。
なお、入力信号ＩＮは、図２７で示されるデータＤＩＮあるいはクロック信号ＣＬＫＩＮである。データＤＩＮを受ける低振幅ドライバ回路ＮＮＤｒは、ｎビット数分設けられる。
図２９は、低振幅ドライバ回路からレシーバ回路までの信号遅延の周波数特性を示す図である。
横軸は周波数、縦軸は遅延ｔＰＤを示す。ＲＥは信号の立ち上がりエッジの周波数に対する立ち上がり遅延の特性を示し、ＦＥは信号の立ち下がりエッジの周波数に対する立ち下がり遅延の特性を示す。信号の立ち上がりエッジは周波数に影響することなく遅延時間は一定である一方、信号の立ち下がりエッジは周波数が高くなればなるほど立ち下がる時間に遅延が生じる。この現象を更に図３０を用いて説明する。
図３０は、低振幅ドライバ回路の動作波形の周波数依存を示す図である。
Ｖｒｃｖは低振幅ドライバ回路の出力電圧をロウレベルからハイレベル（またはハイレベルからロウレベル）へ変化させるしきい値を示す。図２８で示した出力回路のＮ型ＭＯＳＦＥＴ１は、出力電位が高くなるとそのゲート・ソース間電圧Ｖｇが小さくなり、ＶＤＤ−Ｖｔｈ付近になると出力電圧を上げる能力が急速に下がる。従って、出力電圧としてハイレベルを出力している時間が短いとハイレベル電圧が低く、ハイレベルを出力している時間が長いと高くなる性質がある。これにより、出力電圧を立ち下げる動作でのスタート電圧が異なるため、ハイレベルからロウレベルへの変化する時間の遅延に変動（ｔＰＤＦ１＜ｔＰＤＦ２＜ｔＰＤＦ３）が生じる。
図３１は、低振幅ドライバ回路を使用しデータバスを介してレシーバ回路へ入力される各信号の波形を示す図である。
低振幅ドライバ回路ＮＮＤｒは、クロック信号ＣＬＫＩＮをクロック信号線ＣＬＫＴに、ｎビット数分のデータＤＩＮを偶数番目のデータに続いて奇数番目のデータというように偶数番目のデータ及び奇数番目のデータを順次シリアルにデータバスＤＢＵＳに出力する。クロック信号線ＣＬＫＴ及びデータバスＤＢＵＳの電位は、低振幅ドライバ回路から出力されるクロック信号及びデータに従ってグランド電位ＶＳＳからＶＤＤ−Ｖｔｈ及びＶＤＤ−Ｖｔｈからグランド電位ＶＳＳへ変化する。この時、低振幅ドライバ回路から出力されたクロック信号（ひいては低振幅レシーバ回路Ｒｖから出力されたクロック信号ＣＬＫＯＵＴ）は、立ち上がりエッジの遅延時間ｔＰＤＲは安定しているのに対し、立ち下がりエッジの遅延時間ｔＰＤＦは図２９で示した通り変動する。
データの書き込み及び読み出しをクロック信号に従って行うシステムにおいて、クロック信号のエッジに遅延の変動が発生することは、長い配線で構成されるバスを使ってデータ転送をする際、データの受信側（すなわちラッチ回路ＤＦＦ０，ＤＦＦ１）でデータを正しく取り込むためのデータウィンドウを狭めてしまう。さらに、データ取り込み時間のばらつきも生じさせ、高速動作性能を大きく劣化させてしまう。
《ドライバ回路部（実施の形態１）の詳細》
図１は、実施の形態１のデータ転送図である。図１では、２相のクロック信号を出力する低振幅ドライバ回路が用いられる。低振幅ドライバ回路の出力回路には、図２８の場合と同様に、Ｎ型ＭＯＳＦＥＴが用いられる。
低振幅ドライバ回路ＮＮＤｒ１は、ｎビット数分のデータＤＩＮを並列に入力するよう設けられ、データバスＤＢＵＳへデータＤＩＮの電圧振幅よりも低い振幅のデータを並列に出力する。また低振幅ドライバ回路ＮＮＤｒ１は、非反転クロック信号ＣＬＫＩＮ及び反転クロック信号ＣＬＫＢＩＮを入力し、クロック信号線ＣＬＫＴへ非反転クロック信号ＣＬＫＩＮの電圧振幅よりも低い振幅のクロック信号を、反転クロック信号線ＣＬＫＢへ非反転クロック信号ＣＬＫＢＩＮの電圧振幅よりも低い振幅のクロック信号を出力する。
低振幅レシーバ回路Ｒｖは、低振幅ドライバ回路ＮＮＤｒ１から出力されたｎビット数分の低振幅のデータを並列に受信し、また非反転クロック信号及び反転クロック信号を受信する。ラッチ回路ＤＦＦ０は、低振幅レシーバ回路Ｒｖによって受信された非反転クロック信号及びデータＤｏｕｔが供給され、ラッチ回路ＤＦＦ１は、低振幅レシーバ回路Ｒｖによって受信された反転クロック信号及びデータＤｏｕｔが供給される。
ラッチ回路ＤＦＦ０は、非反転クロック信号の立ち上がりエッジに同期しデータＤｏｕｔのうち偶数番目のデータＤＯＵＴＥ（０,２,４,・・・）をラッチし出力する。またラッチ回路ＤＦＦ１は、反転クロック信号の立ち上がりエッジに同期しデータＤｏｕｔのうち奇数番目のデータＤＯＵＴＯ（１,３,５,・・・）をラッチし出力する。
低振幅ドライバ回路ＮＮＤｒ１及び低振幅レシーバ回路Ｒｖは、図２１、図２２、図２３及び図２４に示されるドライバ回路部ＤｒＵに含まれる。
図２は、実施の形態１を利用した信号の波形図である。
低振幅レシーバ回路Ｒｖで最初に受信された偶数データＤｏｕｔ（０）は、低振幅レシーバ回路Ｒｖで受信された非反転クロック信号ＣＬＫＯＵＴの立ち上がりエッジに同期してラッチ回路ＤＦＦ０でラッチされる。次に低振幅レシーバ回路Ｒｖで最初に受信された奇数データＤｏｕｔ（１）は、低振幅レシーバ回路Ｒｖで受信された反転クロック信号ＣＬＫＢＯＵＴの立ち上がりエッジに同期してラッチ回路ＤＦＦ１でラッチされる。このように、以降偶数番目のデータＤｏｕｔは、非反転クロック信号ＣＬＫＯＵＴの立ち上がりエッジに同期してラッチ回路ＤＦＦ０でラッチされた後に出力され、奇数番目のデータＤｏｕｔは、反転クロック信号ＣＬＫＢＯＵＴの立ち上がりエッジに同期してラッチ回路ＤＦＦ１でラッチされた後に出力される。
このような方式を用いると、ラッチ回路ＤＦＦ０，ＤＦＦ１は、図２７の場合と異なり、共にクロック信号（ＣＬＫＯＵＴ，ＣＬＫＢＯＵＴ）の立ち上がりエッジに同期してデータをラッチすることができる。これにより、図２７の場合と比較して、データを正しく取り込むためのデータウィンドウを拡大することができる。また、データ取り込み時間のばらつきを抑制することができる。その結果、データを高速に転送する動作の信頼性を向上させることが可能になる。さらに、低振幅の信号を用いることから、信号バス上での動作電流を削減することが可能になる。
（実施の形態２）
《ドライバ回路部（実施の形態２）の詳細》
図３は、実施の形態２のデータ転送図である。図３では、４相のクロック信号を用いてデータ転送が行われる。
出力インターフェース回路ＯＩＦは、データラッチ回路ＤＬＴ０、４相クロック発生回路ＣＧＥＮ及び低振幅ドライバ回路ＮＮＤｒ２を有し、ｎビットのデータＤＩＮ及びクロック信号ＣＬＫＩＮが供給される。
データラッチ回路ＤＬＴ０は、ラッチ回路ＤＦＦ００及びＤＦＦ０１を有する。４相クロック発生回路ＣＧＥＮは、ラッチ回路ＤＦＦ０２〜ＤＦＦ０５を有する。低振幅ドライバ回路ＮＮＤｒ２は、出力回路ＯＣ０〜ＯＣ５を有し、出力回路ＯＣ０及びＯＣ１は、ｎビット数分のデータを並列に入力し出力するようｎビット数分設けられる。
出力回路ＯＣ０〜ＯＣ５は、図２８に示した回路構成であり、入力された信号の電圧振幅よりもＮ型ＭＯＳＦＥＴ１のＶｔｈ分低い振幅の信号を出力する。
ラッチ回路ＤＦＦ００、ＤＦＦ０２及びＤＦＦ０４は、非反転クロック信号が供給され、ラッチ回路ＤＦＦ０１、ＤＦＦ０３及びＤＦＦ０５は、反転クロック信号が供給される。
ラッチ回路ＤＦＦ００は、非反転クロック信号に同期して偶数番目のデータＤＩＮ（０,２,４,・・・）をラッチし出力回路ＯＣ０へ出力する。またラッチ回路ＤＦＦ０１は、反転クロック信号に同期して奇数番目のデータＤＩＮ（１,３,５,・・・）をラッチし出力回路ＯＣ１へ出力する。
ラッチ回路ＤＦＦ０２及びＤＦＦ０３には、各々の出力信号が入力にフィードバックされ、かつインバータ回路によって反転された信号が入力される。ラッチ回路ＤＦＦ０４には、ラッチ回路ＤＦＦ０２の出力信号が入力信号としてフィードバックされる。ラッチ回路ＤＦＦ０５には、ラッチ回路ＤＦＦ０３の出力信号が入力信号としてフィードバックされる。
ラッチ回路ＤＦＦ０２は、クロック信号ＣＬＫ０を出力し、ラッチ回路ＤＦＦ０３は、クロック信号ＣＬＫ０から９０°位相がずれたクロック信号ＣＬＫ１を出力する。また、ラッチ回路ＤＦＦ０４は、クロック信号ＣＬＫ０から１８０°位相がずれたクロック信号ＣＬＫ２を出力し、ラッチ回路ＤＦＦ０５は、クロック信号ＣＬＫ０から２７０°位相がずれたクロック信号ＣＬＫ３を出力する。
低振幅ドライバ回路ＮＮＤｒ２は、偶数番目のデータＤＥ（０,２,４,・・・）をｎビット幅の偶数データバスＢＢＵＳＥへ、奇数番目のデータＤＯ（１,３,５,・・・）をｎビット幅の奇数データバスＢＢＵＳＯへ出力する。また低振幅ドライバ回路ＮＮＤｒ２は、クロック信号線ＣＬＫＬにクロック信号ＣＬＫ０〜ＣＬＫ３を出力する。
入力インターフェース回路ＩＩＦは、データラッチ回路ＤＬＴ１、クロック復元回路ＣＲＣ及び低振幅レシーバ回路Ｒｖを有し、偶数データバスＢＢＵＳＥ、奇数データバスＢＢＵＳＯ及びクロック信号線ＣＬＫＬから各々の信号が供給される。
低振幅レシーバ回路Ｒｖは、入力回路ＩＣ０〜ＩＣ５を有する。入力回路ＩＣ０は、偶数番目のデータを、入力回路ＩＣ１は、奇数番目のデータをデータラッチ回路ＤＬＴ１へ出力する。また入力回路ＩＣ２〜ＩＣ５は、各クロック信号をクロック復元回路ＣＲＣへ出力する。
入力回路ＩＣ０及びＩＣ１は、ｎビット数分のデータを並列に入力し出力するようｎビット数分設けられる。
クロック復元回路ＣＲＣは、複数のＮＡＮＤロジック回路からなり、入力された４相のクロック信号から、クロック信号ＣＬＫＯＵＴ及びクロック信号ＣＬＫＯＵＴを反転したクロック信号ＣＬＫＢＯＵＴからなる２相のクロック信号を生成し出力する。
データラッチ回路ＤＬＴ１は、ラッチ回路ＤＦＦ１０及びＤＦＦ１１を有する。ラッチ回路ＤＦＦ１０は、偶数番目のデータをクロック信号ＣＬＫＯＵＴの立ち上がりエッジに同期してラッチし出力する。またラッチ回路ＤＦＦ１１は、奇数番目のデータをクロック信号ＣＬＫＢＯＵＴの立ち上がりエッジに同期してラッチし出力する。
図３に示される各回路は図２１、図２２、図２３及び図２４に示されるドライバ回路部ＤｒＵに含まれる。
図４は、４相クロック信号を用いた場合のデータ転送の波形を示す図である。
４相クロック発生回路ＣＧＥＮにより、クロック信号ＣＬＫＩＮから４相クロック信号ＣＬＫ０〜ＣＬＫ３が生成される。
偶数番目のデータＤＥは、偶数データバスＢＢＵＳＥを介して、奇数番目のデータＤＯは、奇数データバスＢＢＵＳＯを介して入力インタフェース回路ＩＩＦへ供給される。
偶数データバスＢＢＵＳＥ及び奇数データバスＢＢＵＳＯを介して供給されたデータＤＥ及びＤＯは、４相クロック信号ＣＬＫ０〜ＣＬＫ３から復元された２相のクロック信号ＣＬＫＯＵＴ及びＣＬＫＢＯＵＴの各々の立ち上がりエッジに同期して順次ラッチ回路ＤＦＦ１０及びＤＦＦ１１でラッチされる。
このデータ転送方式においては、バス駆動のピーク電流が分散し、電源ノイズが低減するため、電源ノイズによる高周波転送特性の悪化が改善される。
（実施の形態３）
《ドライバ回路部（実施の形態３）の詳細》
図５は、実施の形態３において、低電圧電源回路を用い低振幅で信号を転送するデータ転送図である。低電圧電源回路ＶＤＤＧ＿Ｇｅｎは、電源電圧ＶＤＤ（例えば１．０Ｖ）が印加され、低電圧ＶＤＤＧ（例えば０．５Ｖ）を発生する。低電圧ＶＤＤＧは、低振幅ドライバ回路ＮＮＤｒ３及び低振幅レシーバ回路Ｒｖ１に供給される。
低振幅ドライバ回路ＮＮＤｒ３、低振幅レシーバ回路Ｒｖ１及び低電圧電源回路ＶＤＤ−Ｇｅｎは、図２１、図２２、図２３及び図２４に示されるドライバ回路部ＤｒＵに含まれる。
図６は、低電圧が印加される低振幅ドライバ回路の回路図を示す。低電圧電源ＶＤＤＧ＿Ｇｅｎから発生された低電圧ＶＤＤＧは、Ｎ型ＭＯＳＦＥＴ１のドレインに供給される。入力端子ＴＩＮからハイレベルの入力信号ＩＮが供給されると、Ｎ型ＭＯＳＦＥＴ１のゲートノードＡはハイレベルとなり、Ｎ型ＭＯＳＦＥＴ２のゲートノードＢはロウレベルとなる。この時、Ｎ型ＭＯＳＦＥＴ１がＯＮし、出力端子ＴＯＵＴには、図２８の場合の電圧（例えば電源電圧ＶＤＤからＮ型ＭＯＳＦＥＴ１のＶｔｈ分低くなった電圧）より低い低電圧ＶＤＤＧが出力されることになる。
入力信号ＩＮは、図５で示されるデータＤＩＮあるいはクロック信号ＣＬＫＩＮ及びＣＬＫＢＩＮである。
図７は、図６の低振幅ドライバ回路の動作波形を示す図である。
低振幅ドライバ回路ＮＮＤｒ３の入力信号ＩＮがロウレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に変化すると、Ｎ型ＭＯＳＦＥＴ１のゲートの電位Ａがハイレベル（ＶＤＤ）となりＮ型ＭＯＳＦＥＴ１がＯＮし、Ｎ型ＭＯＳＦＥＴ２のゲートの電位Ｂがロウレベル（ＶＳＳ）となりＮ型ＭＯＳＦＥＴ２はＯＦＦする。この時、出力端子ＴＯＵＴにはＮ型ＭＯＳＦＥＴ１を介して出力信号ＯＵＴとして低電圧ＶＤＤＧが出力される。
低振幅ドライバ回路ＮＮＤｒ３の入力信号ＩＮがハイレベル（ＶＤＤ）からロウレベル（ＶＳＳ）に変化すると、Ｎ型ＭＯＳＦＥＴ１のゲートの電位Ａがロウレベル（ＶＳＳ）となりＮ型ＭＯＳＦＥＴ１がＯＦＦし、Ｎ型ＭＯＳＦＥＴ２のゲートの電位Ｂがハイレベル（ＶＤＤ）となりＮ型ＭＯＳＦＥＴ２はＯＮする。この時、出力端子ＴＯＵＴには出力信号ＯＵＴとしてグランド電位ＶＳＳが出力されることになる。
このように、低振幅ドライバ回路ＮＮＤｒ３がハイレベルを出力する時、出力信号ＯＵＴは、ＶＤＤ−Ｖｔｈよりも低い低電圧ＶＤＤＧとなる。これにより、低振幅ドライバ回路ＮＮＤｒ３（Ｎ型ＭＯＳＦＥＴ１）がほぼＯＦＦとなるまで出力信号ＯＵＴの電圧を上昇させることが防げるため、低振幅ドライバ回路ＮＮＤｒ３のハイレベルの出力レート依存性（サイクル依存性など）のばらつき要因が低減できる。
さらに低電圧ＶＤＤＧにより、バス信号系の信号振幅をより低振幅にできるので低パワー化の効果もより大きく得られる。
（実施の形態４）
《ドライバ回路部（実施の形態４）の詳細》
図８は、実施の形態４において、出力回路にＰ型ＭＯＳＦＥＴを用いた場合のデータ転送図である。
低振幅ドライバ回路ＰＰＤｒ及び低振幅レシーバ回路Ｒｖは、各々の動作電圧として電源電圧ＶＤＤ及び低電圧ＶＤＤＧ（０．５Ｖ）が印加される。低電圧ＶＤＤＧは、グランド電位ＶＳＳに接続された低電圧発生回路ＶＤＤＧ２＿Ｇｅｎにより生成される。
低振幅ドライバ回路ＰＰＤｒ、低振幅レシーバ回路Ｒｖ及び低電圧電源回路ＶＤＤ２＿Ｇｅｎは、図２１、図２２、図２３及び図２４に示されるドライバ回路部ＤｒＵに含まれる。
図９は、Ｐ型ＭＯＳＦＥＴを用いた低振幅ドライバ回路の出力回路図である。
低振幅ドライバ回路ＰＰＤｒは、動作電源として電源電圧ＶＤＤ及び低電圧ＶＤＤＧが供給され、入力端子ＴＩＮから入力信号ＩＮを入力し、出力信号ＯＵＴを出力端子ＴＯＵＴから出力する。
Ｐ型ＭＯＳＦＥＴ１及び２は直列接続され、Ｐ型ＭＯＳＦＥＴ１のソースには電源電圧ＶＤＤ（１．０Ｖ）が印加され、ゲートには入力端子ＴＩＮからの入力信号ＩＮが供給され、ドレインは出力端子ＴＯＵＴに接続される。Ｐ型ＭＯＳＦＥＴ２のドレインにはＶＤＤＧが印加され、ゲートには入力端子ＴＩＮからの入力信号ＩＮの反転信号が供給され、ソースは出力端子ＴＯＵＴに接続される。
ハイレベルの入力信号ＩＮが供給されると、Ｐ型ＭＯＳＦＥＴ１がＯＮし、出力端子ＴＯＵＴには電源電圧ＶＤＤの信号が出力信号ＯＵＴとして出力されることになる。
ロウレベルの入力信号ＩＮが供給されると、Ｐ型ＭＯＳＦＥＴ２がＯＮし、出力端子ＴＯＵＴには低電圧ＶＤＤＧが出力信号ＯＵＴとして出力されることになる。
つまり、Ｐ型ＭＯＳＦＥＴからなる出力回路では、その出力電圧の振幅は、電源電圧ＶＤＤと低電圧ＶＤＤＧの間となる。これにより、Ｎ型ＭＯＳＦＥＴを用いた低振幅ドライバ回路の出力回路と同様、出力される信号振幅が低減されることになり、データバスＤＢＵＳの配線が長くなればなるほど増大する負荷容量への充放電電流が削減され、データバスＤＢＵＳの駆動電流を低減することができる。
入力信号ＩＮは、データＤＩＮあるいはクロック信号ＣＬＫＩＮ及びＣＬＫＢＩＮである。
図１０は、図９の低振幅ドライバ回路の動作波形図である。
入力信号ＩＮがロウレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に変化すると、Ｐ型ＭＯＳＦＥＴ１のゲートの電位Ａがロウレベル（ＶＳＳ）となりＰ型ＭＯＳＦＥＴ１がＯＮし、Ｐ型ＭＯＳＦＥＴ２のゲートの電位Ｂがハイレベル（ＶＤＤ）となりＰ型ＭＯＳＦＥＴ２はＯＦＦする。この時、出力端子ＴＯＵＴの出力信号ＯＵＴは、Ｐ型ＭＯＳＦＥＴ１を介して低電圧ＶＤＤＧから電源電圧ＶＤＤに変化する。
入力信号ＩＮがハイレベル（ＶＤＤ）からロウレベル（ＶＳＳ）に変化すると、Ｐ型ＭＯＳＦＥＴ１のゲートの電位Ａがハイレベル（ＶＤＤ）となりＰ型ＭＯＳＦＥＴ１がＯＦＦし、Ｐ型ＭＯＳＦＥＴ２のゲートの電位Ｂがロウレベル（ＶＳＳ）となりＰ型ＭＯＳＦＥＴ２はＯＮする。この時、出力端子ＴＯＵＴには出力信号ＯＵＴとして低電圧ＶＤＤＧが出力されることになる。
このように出力電圧のロウレベルがＰＭＯＳのＶｔｈ分だけ高くなることで長い配線上で転送される信号が低振幅化される。
Ｐ型ＭＯＳＦＥＴを用いた低振幅ドライバ回路の出力回路の動作波形は、Ｎ型ＭＯＳＦＥＴを用いた低振幅ドライバ回路の出力回路のハイ及びロウレベルの電圧関係を反転させた形になる。つまり、Ｐ型ＭＯＳＦＥＴを用いた低振幅ドライバ回路では、クロック信号の立ち下がりエッジを使用することが高速動作時に精度を向上させる対策となる。
また低電圧ＶＤＤＧをＰ型ＭＯＳＦＥＴのしきい値Ｖｔｈより高くすることで、隣接するアナログ回路などへの共通ＧＮＤ電源からのノイズ伝搬を防ぎたいケースなどで、有効な低パワーデータ転送回路として使用できる。
（実施の形態５）
図１１は、実施の形態５において、図６と図９のドライバ回路を組み合わせた低振幅データバスの図である。
図１１は、長い配線上を低振幅の信号で転送する場合において、途中にリピータを設け、その前後の低振幅駆動方式として、Ｎ型ＭＯＳＦＥＴを用いた低振幅ドライバ回路ＮＮＤｒ３とＰ型ＭＯＳＦＥＴを用いた低振幅ドライバ回路ＰＰＤｒを組み合わせた構成である。
低振幅ドライバ回路ＮＮＤｒ３の動作電源は、低電圧ＶＤＤＧ及びグランド電位ＶＳＳであり、低振幅ドライバ回路ＰＰＤｒの動作電源は、電源電圧ＶＤＤ及び低電圧ＶＤＤＧである。低電圧ＶＤＤＧは内部電源生成回路によって生成され、低振幅ドライバ回路ＮＮＤｒ３及びＰＰＤｒのコモン電源電位として電源電圧ＶＤＤの約１／２に設定する。
図１１に示される各回路は、図２１、図２２、図２３及び図２４に示されるドライバ回路部ＤｒＵに含まれる。
図１２は、図１１の低振幅データバスにおけるデータ転送時の動作波形を示す図である。
図１２から分かるように、低振幅ドライバ回路ＮＮＤｒ３では非反転クロック信号ＣＬＫＴ＿ＮＮ及び反転クロック信号ＣＬＫＢ＿ＮＮの立ち上がりエッジに同期させ、低振幅ドライバ回路ＰＰＤｒでは非反転クロック信号ＣＬＫＴ＿ＰＰ及び反転クロック信号ＣＬＫＢ＿ＰＰの立ち下がりエッジに同期させている。このため、クロック信号に同期した信号の転送及びラッチする精度が向上する。
図１３は、低振幅ドライバ回路ＮＮＤｒ３及びＰＰＤｒの共通電源の構成図である。
図１１で示した通り、低振幅ドライバ回路ＮＮＤｒ３及びＰＰＤｒは、その動作電源として電源線ＶＤＤＧＬを介して低電圧ＶＤＤＧが共通に供給されるため、低振幅ドライバ回路ＰＰＤｒの放電電流（Ｉｏｕｔ０）が電源線ＶＤＤＧＬに流れ込むが、同時に低振幅ドライバ回路ＮＮＤｒ３のドライバ回路側の充電電流（Ｉｏｕｔ１）として流れ出るため、電荷再利用の効果が生まれる。このため、実施の形態１〜４よりも消費パワーが更に１／２程度まで大幅な削減効果が見込める。
低振幅ドライバ回路ＮＮＤｒ３、低振幅ドライバ回路ＰＰＤｒ及び低電圧電源回路ＶＤＤ＿Ｇｅｎは、図２１、図２２、図２３及び図２４に示されるドライバ回路部ＤｒＵに含まれる。
図１４〜図１７は、低振幅ドライバ回路ＮＮＤｒ、低振幅レシーバ回路ＮＮＲｖ及び低振幅ドライバ回路ＰＰＤｒ、低振幅レシーバ回路ＰＰＲｖを組み合わせて使用した更なる変形例を示す図である。
図１４〜図１６の低振幅ドライバ回路ＮＮＤｒ、低振幅レシーバ回路ＮＮＲｖ、低振幅ドライバ回路ＰＰＤｒ及び低振幅レシーバ回路ＰＰＲｖは、図２１、図２２、図２３及び図２４に示されるドライバ回路部ＤｒＵに含まれる。また図１７の低振幅ドライバ回路ＮＮＤｒは、図２２及び図２４においてドライバ回路部ＤｒＵに含まれ、低振幅ドライバ回路ＰＰＤｒは、メモリアレイＭＡ中に含まれる。
図１４は変形例１を示す。図１４は、ｎビットデータを奇数番目のデータと偶数番目のデータの２つのグループに分割した場合の例である。
奇数番目のデータＤＩＮ１及び奇数番目のデータ用クロック信号ＣＬＫ１は、Ｐ型ＭＯＳＦＥＴからなる出力回路を有する低振幅ドライバ回路ＰＰＤｒにより奇数用バスＯＢＵＳ上に出力され、Ｐ型ＭＯＳＦＥＴからなる出力回路を有する低振幅レシーバ回路ＰＰＲｖにより取り込まれる。
また偶数番目のデータＤＩＮ０及び偶数番目のデータ用クロック信号ＣＬＫ０は、Ｎ型ＭＯＳＦＥＴからなる出力回路を有する低振幅ドライバ回路ＮＮＤｒにより偶数用バスＥＢＵＳ上に出力され、Ｎ型ＭＯＳＦＥＴからなる出力回路を有する低振幅レシーバ回路ＮＮＲｖにより取り込まれる。
図１５は変形例２を示す。図１５は、ｎビットデータを信号伝達方向（目的）により２つのグループに分割した場合の例を示す。
書き込みデータＷＤＩＮ及び書き込みデータ用クロック信号ＷＣＬＫは、Ｐ型ＭＯＳＦＥＴからなる出力回路を有する低振幅ドライバ回路ＰＰＤｒにより書き込み用バスＷＢＵＳ上に出力され、Ｐ型ＭＯＳＦＥＴからなる出力回路を有する低振幅レシーバ回路ＰＰＲｖにより取り込まれる。
また読み出しデータＲＤＯＵＴ及び読み出しデータ用クロック信号ＲＣＬＫは、Ｎ型ＭＯＳＦＥＴからなる出力回路を有する低振幅ドライバ回路ＮＮＤｒにより読み出し用バスＲＢＵＳ上に出力され、Ｎ型ＭＯＳＦＥＴからなる出力回路を有する低振幅レシーバ回路ＮＮＲｖにより取り込まれる。
図１６は変形例３を示す。図１６は、動作周波数により２つのグループに分割した場合の例を示す。
低周波クロック信号ＬＣＬＫ及び命令ＩＮＳＴは、Ｐ型ＭＯＳＦＥＴからなる出力回路を有する低振幅ドライバ回路ＰＰＤｒで受け、命令用バスＩＢＵＳに出力される。
高周波クロック信号ＨＣＬＫ及びデータＤａｔａは、Ｎ型ＭＯＳＦＥＴからなる出力回路を有する低振幅ドライバ回路ＮＮＤｒで受け、データバスＤＢＵＳに出力される。
低周波クロック信号は数百ＭＨｚ（例えば２００ＭＨｚ）であり、高周波クロック信号は数ＧＨｚ（例えば１ＧＨｚ以上）である。
図１７は変形例４を示す。図１７は、例えばメモリ内を階層バス構造とすることによって２つのグループに分割した場合の例を示す。
グローバルバスＧＢＵＳを介して入力されたデータ信号ＤＩＮは、Ｎ型ＭＯＳＦＥＴからなる出力回路を有する低振幅ドライバ回路ＮＮＤｒで受け、ローカルバスＬＢＵＳに出力される。
ローカルバスＬＢＵＳを介して入力されたデータ信号ＤＩＮは、Ｐ型ＭＯＳＦＥＴからなる出力回路を有する低振幅ドライバ回路ＰＰＤｒで受け、ローカルバスＬＢＵＳに出力される。
例えばグローバルバスＧＢＵＳはアルミニウム等の金属材料からなり、ローカルバスＬＢＵＳは金属材料と異なる材料であるシリコンからなる。
図１８〜図２０は、低振幅レシーバ回路の回路図である。
図１８は、通常のレベル変換回路を示す。動作電圧として電源電圧ＶＤＤ及びグランド電位ＶＳＳが供給され、入力信号ＩＮとして電源電圧ＶＤＤより低い低電圧ＶＤＤＧを受ける。入力信号ＩＮはデータあるいはクロック信号であり、出力信号ＯＵＴとして入力信号ＩＮより電圧振幅の大きいデータ及びクロック信号が出力される。
図１９は、図１８の性能を更に改善した第１のレシーバ回路を示し、図２０は、図１８の性能を更に改善した第２のレシーバ回路を示す。各低振幅レシーバ回路ＮＮＲｖ及びＰＰＲｖは、信号伝搬遅延を改善したレシーバ回路となる。
低振幅レシーバ回路ＮＮＲｖ及びＰＰＲｖは、各々内部接点Ｃ及びＤのＰＭＯＳあるいはＮＭＯＳの能力レシオをアクティブに改善する高速レシーバ回路を使用することにより、低振幅化に伴う信号伝搬遅延を改善している。これはレシーバ回路の出力波形をより急峻にすることでもあり、レシーバ回路で生じるＨ/Ｌデータ差が改善される為、総合的な制御クロック転送のばらつき精度とデータ転送間の取込み精度を向上できる。
実施例の説明において、データ及びクロック信号につき低振幅で信号伝搬されることを示したが、データ及びクロック信号に限らず、図示していないアドレス信号、ＲＡＳやＣＡＳ等の制御信号も低振幅で信号伝搬される。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成のみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
ＮＮＤｒ、ＮＮＤｒ１、ＮＮＤｒ２、ＮＮＤｒ３、ＰＰＤｒ 低振幅ドライバ回路
Ｒｖ、Ｒｖ１、ＮＮＲｖ、ＰＰＲｖ 低振幅レシーバ回路
ＤＦＦ０、ＤＦＦ１、ＤＦＦ００〜ＤＦＦ０５、ＤＦＦ１０、ＤＦＦ１１ ラッチ回路
ＯＩＦ 出力インターフェース回路
ＤＬＴ０、ＤＬＴ１ データラッチ回路
ＣＧＥＮ ４相クロック発生回路
ＯＣ０〜ＯＣ５ 出力回路
ＩＩＦ 入力インターフェース回路
ＣＲＣ クロック復元回路
ＩＣ０〜ＩＣ５ 入力回路
ＶＤＤ＿Ｇｅｎ、ＶＤＤ＿Ｇｅｎ２ 低電圧電源回路
ＩＯＵ 入出力ポート
ＥＵ 演算部
ＣＰＵ 中央処理装置
ｗｐｄ、ｗｐｄ１、ｗｐｄ２ ワイヤボンディングエリア
ＭＡ メモリアレイ
ＭＣＯＮＴ 制御回路
ＤｒＵ ドライバ回路部

Claims (20)

  1. 中央処理装置及びロジック回路が１つの半導体チップ上に形成される半導体デバイスと、
    １つの半導体チップ上に形成されるメモリデバイスと、
    を含み、
    前記半導体デバイス及び前記メモリデバイスの各々は、
    データ及びクロック信号を出力するドライバ回路と、
    データ及びクロック信号を入力するレシーバ回路と、
    を有し、
    前記半導体デバイスの前記ドライバ回路は、前記メモリデバイスの前記レシーバ回路に接続され、
    前記メモリデバイスの前記ドライバ回路は、前記半導体デバイスの前記レシーバ回路に接続され、
    各々の前記ドライバ回路は、第１電源電圧が印加され、データ、第１クロック信号及び前記第１クロック信号から所定位相シフトされた第２クロック信号を前記レシーバ回路に出力し、
    前記データ、前記第１及び第２クロック信号の各々の振幅は、前記第１電源電圧の振幅より小さく、
    前記半導体デバイス及び前記メモリデバイスの各々は、前記第１及び第２クロック信号の立ち上がりエッジに同期してデータを取り込む、
    半導体装置。
  2. 前記ドライバ回路は、
    出力端子と、
    第１及び第２のＮ型ＭＯＳＦＥＴを含む出力回路と、
    を有し、
    前記第１のＮ型ＭＯＳＦＥＴの第１電極には前記第１電源電圧が印加され、
    前記第２のＮ型ＭＯＳＦＥＴの第１電極にはグランド電圧が印加され、
    前記第１及び第２のＮ型ＭＯＳＦＥＴの各々の第２電極は、前記出力端子に接続される、請求項１に記載の半導体装置。
  3. 前記出力回路は、
    前記データを出力するデータ出力回路と、
    前記第１及び第２クロック信号を出力するクロック出力回路と、
    を有し、
    前記データ出力回路は、データ信号線を介して前記レシーバ回路に接続され、
    前記クロック出力回路は、クロック信号線を介して前記レシーバ回路に接続される、
    請求項２に記載の半導体装置。
  4. 前記第２クロック信号は、前記第１クロック信号から１８０°位相シフトされた信号である、
    請求項３に記載の半導体装置。
  5. 前記メモリデバイスは、複数のラッチ回路を有し、
    前記複数のラッチ回路は、
    前記第１クロック信号の立ち上がりエッジに同期してデータをラッチする第１グループのラッチ回路と、
    前記第２クロック信号の立ち上がりエッジに同期してデータをラッチする第２グループのラッチ回路と、
    を含む、
    請求項４に記載の半導体装置。
  6. 前記第１グループのラッチ回路は、奇数データをラッチし、
    前記第２グループのラッチ回路は、偶数データをラッチする、
    請求項５に記載の半導体装置。
  7. 前記メモリデバイスは、複数設けられ、前記半導体デバイスの上に積層され、
    最上位のメモリデバイス以外は、各チップを貫通して前記半導体デバイスと接続される、請求項６に記載の半導体装置。
  8. 前記メモリデバイスは、複数設けられ、前記半導体デバイスの上に積層され、
    前記複数のメモリデバイスと前記半導体デバイスは、ボンディングワイヤで接続される、
    請求項６に記載の半導体装置。
  9. 前記ドライバ回路は、前記第１電源電圧より低くかつグランド電位よりも高い第２電源電圧を発生する電圧発生回路を有し、
    前記第２電源電圧は、前記第１のＮ型ＭＯＳＦＥＴの前記第１電極に印加される、
    請求項２に記載の半導体装置。
  10. 前記ドライバ回路は、
    出力端子と、
    第１及び第２のＰ型ＭＯＳＦＥＴを含む出力回路と、
    を有し、
    前記第１のＰ型ＭＯＳＦＥＴの第１電極には前記第１電源電圧が印加され、
    前記第２のＰ型ＭＯＳＦＥＴの第１電極にはグランド電圧より高くかつ前記第１電源電圧より低い電圧が印加され、
    前記第１及び第２のＰ型ＭＯＳＦＥＴの各々の第２電極は、前記出力端子に接続される、請求項１に記載の半導体装置。
  11. 前記出力回路は、
    前記データを出力するデータ出力回路と、
    前記第１及び第２クロック信号を出力するクロック出力回路と、
    を有し、
    前記データ出力回路は、データ信号線を介して前記レシーバ回路に接続され、
    前記クロック出力回路は、クロック信号線を介して前記レシーバ回路に接続される、
    請求項１０に記載の半導体装置。
  12. 前記第２クロック信号は前記第１クロック信号から１８０°位相がシフトされる、
    請求項１１に記載の半導体装置。
  13. 前記メモリデバイスは、複数のラッチ回路を有し、
    前記複数のラッチ回路は、
    前記第１クロック信号の立ち下がりエッジに同期してデータをラッチする第１グループのラッチ回路と、
    前記第２クロック信号の立ち下がりエッジに同期してデータをラッチする第２グループのラッチ回路と、
    を含む、
    請求項１２に記載の半導体装置。
  14. 前記第１グループのラッチ回路は、奇数データをラッチし、
    前記第２グループのラッチ回路は、偶数データをラッチする、
    請求項１３に記載の半導体装置。
  15. 前記メモリデバイスは、複数設けられ、前記半導体デバイスの上に積層され、
    最上位のメモリデバイス以外は、各チップを貫通して前記半導体デバイスと接続される、請求項１４に記載の半導体装置。
  16. 前記メモリデバイスは、複数設けられ、前記半導体デバイスの上に積層され、
    前記複数のメモリデバイスと前記半導体デバイスは、ボンディングワイヤで接続される、
    請求項１４に記載の半導体装置。
  17. データ及びクロック信号を出力するドライバ回路と、
    前記ドライバ回路から出力されたデータ及びクロック信号を受信するレシーバ回路と、
    を有し、
    前記ドライバ回路は、第１電源電圧が印加され、データ、第１クロック信号及び前記第１クロック信号から所定位相シフトされた第２クロック信号を出力し、
    前記データ、前記第１及び第２クロック信号の各々の振幅は、前記第１電源電圧の振幅より小さく、
    前記レシーバ回路は、前記データを前記第１及び第２クロック信号の立ち上がりエッジに同期して取り込む、
    半導体装置。
  18. 前記ドライバ回路は、
    出力端子と、
    第１及び第２のＮ型ＭＯＳＦＥＴを含む出力回路と、
    を有し、
    前記第１のＮ型ＭＯＳＦＥＴの第１電極には前記第１電源電圧が印加され、
    前記第２のＮ型ＭＯＳＦＥＴの第１電極にはグランド電圧が印加され、
    前記第１及び第２のＮ型ＭＯＳＦＥＴの各々の第２電極は、前記出力端子に接続される、
    請求項１７に記載の半導体装置。
  19. 前記ドライバ回路は、前記第１電源電圧より低くかつグランド電位よりも高い第２電源電圧を発生する電圧発生回路を有し、
    前記第２電源電圧は、前記第１のＮ型ＭＯＳＦＥＴの前記第１電極に印加される、
    請求項１８に記載の半導体装置。
  20. 前記ドライバ回路は、
    出力端子と、
    第１及び第２のＰ型ＭＯＳＦＥＴを含む出力回路と、
    を有し、
    前記第１のＰ型ＭＯＳＦＥＴの第１電極には前記第１電源電圧が印加され、
    前記第２のＰ型ＭＯＳＦＥＴの第１電極にはグランド電圧より高くかつ前記第１電源電圧より低い電圧が印加され、
    前記第１及び第２のＰ型ＭＯＳＦＥＴの各々の第２電極は、前記出力端子に接続される、
    請求項１７に記載の半導体装置。
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