KR101747191B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 반도체 장치는 타 칩에 연결되어 소정의 전압을 인가 받기 위한 전기적 경로를 갖는 메모리 칩으로서, 전기적 경로에 인가되는 전압의 크기에 따라 연결 정보 신호를 생성하는 연결 정보 판단부를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 복수의 메모리 칩을 포함하는 반도체 장치에 관한 것이다.
반도체 메모리의 용량을 증가 시키기 위해 복수의 메모리 칩을 적층한 입체 구조 배치 기술이 사용되고 있다. 이러한 입체 구조 배치 기술을 적용한 반도체 메모리 장치를 적층 반도체 메모리 장치(Stacked Semicionductor Memory Apparatus)라고 한다. 이러한 입체 구조 배치 기술에는 SIP(System in Package) 방식, POP(Pakage on Pakage) 방식 및 TSV(Through Silicon Via) 방식 등이 사용되고 있다.
TSV 방식은 모듈 상에서 컨트롤러와의 거리에 따른 전송속도 열화, 데이터 대역폭의 취약점, 패키지 상의 변수에 따라 발생하는 전송 속도 열화를 극복하기 위한 대안으로 사용되고 있다. TSV 방식은 복수 개의 메모리 칩을 관통하는 전기적 경로를 생성하고, 경로에 전극을 형성함으로써 각 메모리 칩 및 컨트롤러 간의 통신을 수행한다. TSV 방식을 적용한 적층 반도체 메모리 장치는 종래에 존재하던 와이어, 패키지 서브 및 패키지 볼 등이 필요가 없이 직접 컨트롤러 위에 비아(Via)로 연결한다. 복수 개의 메모리 칩을 관통하는 경로 사이에는 범프(Bump)가 형성되어 각 메모리 칩 또는 컨트롤러를 전기적으로 연결한다. 일반적으로 범프(Bump)는 위에서 언급된 패키지 볼보다 작다. 이에 따라 TSV 방식은 종래의 SIP 방식 및 POP 방식에 비해 출력 드라이버의 구동력을 작게 가져갈 수 있다는 장점이 있다.
TSV 방식에 따라 연결되는 복수의 메모리 칩을 포함하는 반도체 메모리 장치는 마스터 칩 및 하나 이상의 슬레이브 칩으로 구성된다. 단일 칩으로 구성된 반도체 메모리 장치가 칩 안에 복수의 저장 셀 및 저장 셀을 제어하기 위한 각종 제어 회로들을 포함하는 것과 달리, 복수의 메모리 칩을 포함하는 반도체 메모리 장치의 슬레이브 칩은 최소한의 제어 회로를 제외하고 저장 셀을 포함하도록 구성되고, 마스터 칩은 최소한의 저장 셀을 제외하고 슬레이브 칩을 제어하기 위한 각종 제어회로를 포함하도록 구성된다.
마스터 칩 및 슬레이브 칩 각각은 웨이퍼(Wafer) 단위로 생산 공정을 진행하고, 이후에 마스터 칩 및 슬레이브 칩을 적층하는 공정을 진행한다.
종래의 마스터 칩 및 슬레이브 칩은 현재 칩이 적층되기 이전 단일 웨이퍼 상태인지, 혹은 여러 웨이퍼가 적층된 패키지 상태인지를 판별하는 수단을 포함하지 않는다. 따라서 각 마스터 칩 및 슬레이브 칩은 해당 칩이 적층 상태인지 단일 칩 상태인지에 따른 여타의 동작 변경을 하지 않는다. 따라서 각 마스터 칩 및 슬레이브 칩의 적층 및 비적층 상태에 따라 서로 다른 동작을 하기 위해서는 반도체 메모리 장치를 컨트롤러 및 테스트 장비로 연결하여 확인하고, 각 마스터 칩 및 슬레이브 칩의 적층 및 비적층 상태에 대한 정보를 외부에서 입력하여야 하는 번거로움이 있다.
본 발명은 복수 개의 칩을 포함하는 반도체 장치에서, 각 칩이 해당 칩 및 다른 칩과의 연결 및 비연결 상태를 확인할 수 있는 반도체 장치를 제공하는 데에 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 반도체 장치는 타 칩에 연결되어 소정의 전압을 인가 받기 위한 전기적 경로를 갖는 메모리 칩으로서, 상기 전기적 경로에 인가되는 전압의 크기에 따라 연결 정보 신호를 생성하는 연결 정보 판단부를 포함한다.
본 발명은 각 칩이 해당 칩의 연결 상태를 확인함에 따라 제품의 동작 효율성을 증가시키는 효과를 창출한다.
또한 본 발명은 복수 개의 칩을 포함하는 반도체 장치의 불필요한 전력 소모를 방지한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도,
도 2는 도 1에 도시된 연결 정보 판단부의 일 실시예에 따른 회로도 및 연결 정보 신호의 파형도,
도 3은 도 1에 도시된 연결 정보 판단부의 다른 실시예에 따른 회로도 및 연결 정보 신호의 파형도,
도 4는 도 1에 도시된 연결 정보 판단부의 또 다른 실시예에 따른 회로도 및 논리 표,
도 5는 도 1에 도시된 연결 정보 판단부의 또 다른 실시예에 따른 회로도 및 파워업 신호의 파형도이다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 마스터 칩 및 하나 이상의 슬레이브 칩 중 적어도 하나 이상의 칩에 연결 정보 판단부를 포함시킴으로써 해당 칩이 다른 칩과 연결/비연결 되었는지 확인하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
상기 반도체 장치는 마스터 칩(master) 및 복수 개(예를 들어 2개)의 슬레이브 칩(slave1, slave2)을 포함하도록 구성되었다.
상기 마스터 칩(master) 및 상기 복수 개의 슬레이브 칩(slave1, slave2)은 소정의 전압이 인가되는 전기적 경로를 통해 병렬로 연결되었다. 도 1에서는 상기 마스터 칩(master) 및 상기 복수 개의 슬레이브 칩(slave1, slave2)이 상기 소정의 전압이 인가되는 TSV를 통해 병렬로 연결되도록 구성되었다.
상기 복수 개의 칩(master, slave1, slave2) 중 적어도 하나는 연결 정보 판단부(100)를 포함한다.
상기 연결 정보 판단부(100)는 상기 전기적 경로에 인가되는 전압의 크기에 따라 연결 정보 신호(si)를 생성한다.
TSV 방식으로 연결된 복수 개의 칩을 포함하는 반도체 장치의 각 칩은 적층이 되기 이전의 단일 칩 상태에서는 상기 TSV에 상기 소정의 전압이 인가되지 않는다.
일반적으로 상기 TSV에는 소정의 전압 및 가변 신호가 인가될 수 있다. 상기 소정의 전압으로는 전원 전압(VDD), 접지 전압(VSS), 출력 전원 전압(VDDQ), 출력 접지 전압(VSSQ) 및 펌핑 전압(Vpp) 등이 있다. 또한 상기 가변 신호로는 각종 데이터, 타이밍 신호, 커맨드 신호등이 있다.
위에서 언급한 것처럼, 각 칩이 적층되기 이전에는 상기 TSV(전기적 경로)에 상기 소정의 전압(예를 들어 전원 전압(VDD))이 인가되지 않기 때문에, 상기 연결 정보 판단부(100)는 상기 TSV(전기적 경로)에 인가되는 전압의 크기에 따라 상기 연결 정보 신호(si)를 생성함으로써 상기 복수 개의 칩 각각은 해당 칩이 적층/비적층 상태인지를 알 수 있다.
상기 각 칩(master, slave1, slave2)이 해당 칩의 연결 정보를 알 수 있다는 점은 제품의 동작 효율성을 증가시키는 효과를 창출한다.
예를 들어, 위에서 설명한 것처럼 상기 마스터 칩 및 슬레이브 칩(master, slave1, slave2)는 최소한의 제어 회로를 제외하고 대부분의 영역이 복수의 기억 소자(예를 들어, 메모리 셀)를 포함하도록 구성된다. 상기 최소한의 제어 회로는 상기 복수의 기억 소자에 대한 입출력 동작을 수행하기 위한 제어회로 및 상기 마스터 칩 및 슬레이브 칩(master, slave1, slave2)이 테스트 장비에 로딩되어 테스트를 수행 하였을 경우 각종 테스트 동작을 수행하기 위한 테스트 제어 회로가 있다.
상기 테스트 제어 회로는 단일 칩 상태에서 테스트를 진행하기 위한 단일 칩 테스트 회로 및 적층된 상태에서 테스트를 진행하기 위한 적층 칩 테스트 회로로 구분될 수 있는데, 단일 칩 테스트 회로는 복수의 칩, 즉 상기 마스터 칩 및 슬레이브 칩(master, slave1, slave2)이 적층되어 동작하는 경우 더 이상 사용될 필요가 없다. 따라서 상기 마스터 칩 및 슬레이브 칩(master, slave1, slave2)이 적층된 상태에서 상기 테스트 제어 회로를 활성화시키는 것은 전력 사용에 비효율적이다. 본 발명의 일 실시예에 따른 반도체 장치는 상기 연결 정보 신호(si)에 응답하여 상기 단일 칩 테스트 회로를 비활성화 시킴으로써 불필요한 전력 소모를 방지할 수 있다.
또 다른 예로서, 상기 슬레이브 칩(slave1, slave2)은 내부 전압을 생성하는 회로가 없거나 최소한의 제어 회로만을 구비하고 있다. 따라서 상기 각 슬레이브 칩(slave1, slave2)이 단일 칩인 상태에서 각종 테스트를 수행하기 위해서 외부로부터 전원 전압 및 각종 제어 신호들을 인가하여야 한다. 이러한 경우 연결 정보가 없다면 외부에서 전원 전압 및 각종 제어 신호를 인가해야 하는지, 또는 상기 마스터 칩(master)에서 생성된 내부 전압 및 각종 제어 신호를 이용해야 하는지에 대한 판단 근거가 없게 된다.
도 2는 도 1에 도시된 연결 정보 판단부(100)의 일 실시예에 따른 회로도 및 상기 연결 정보 신호(si)의 파형도이다.
도 2에 도시된 상기 연결 정보 판단부(100a)는 해당 칩의 TSV에 전원 전압(VDD)가 인가된 경우 사용되기 적합하다.
상기 연결 정보 판단부(100a)는 풀다운부(110a) 및 출력부(120a)를 포함하여 구성될 수 있다.
상기 풀다운부(110a)는 상기 TSV와 전기적으로 연결된 판단 노드(nd)를 디스차지(discharge)한다. 상기 판단 노드(nd)에 대한 상기 풀다운부(110a)의 디스차지 정도는 상기 TSV에 상기 소정의 전압이 인가됨에 따른 차지 정도보다 작게 설정된다. 이러한 설정에 따라 상기 판단 노드(nd)는 상기 TSV에 대한 상기 소정의 전압 인가 여부에 응답하여 하이 및 로우 레벨로 예상 가능하게 변경된다.
상기 풀다운부(110a)는 엔모스 트랜지스터(201)를 포함하여 구성될 수 있다.
상기 엔모스 트랜지스터(201)는 상기 판단 노드(nd) 및 접지 전압(VSS) 사이에 연결되어 상기 전원 전압(VDD)을 게이트 단자로 입력받는다. 따라서 상기 엔모스 트랜지스터(201)는 항상 턴온되어 상기 판단 노드(nd)를 디스차지하는 동작을 수행한다.
또한 상기 엔모스 트랜지스터(201)의 턴온 전류는 충분히 작게 설계하는 것이 바람직하다. 해당 칩이 적층 되지 않은 상태에서는 상기 TSV에 상기 소정의 전압(예를 들어, 전원 전압(VDD))이 인가되지 않기 때문에 상기 엔모스 트랜지스터(201)의 턴온 전류가 충분히 작아도 상기 판단 노드(nd)는 디스차지 되어 로우 레벨의 전압을 가질 수 있기 때문이다. 또한 상기 엔모스 트랜지스터(201)는 항상 턴온되기 때문에 상기 TSV에 소정의 전압이 인가되는 경우 상기 판단 노드(nd)에서 상기 접지 단자(VSS)로 계속적으로 전류가 흐르게 된다. 따라서 불필요한 전력 소모를 방지하기 위해 턴온 전류가 충분히 작도록 상기 엔모스 트랜지스터(201)를 설계하는 것이 바람직하다.
상기 출력부(120a)는 상기 판단 노드(nd)의 전압 레벨에 따라 상기 연결 정보 신호(si)를 생성한다.
상기 출력부는 인버터(202)를 포함하여 구성될 수 있다. 상기 인버터(202)는 상기 판단 노드(nd)의 전압 레벨을 반전 및 증폭하여 상기 연결 정보 신호(si)로서 출력한다.
상기 인버터(202)는 상기 판단 노드(nd)의 전압 레벨을 증폭하여 안정적인 연결 정보 신호(si)를 얻기 위함이다. 따라서 상기 출력부(120a)가 상기 인버터(202)와 같은 반전 수단을 포함하여 구성된 것이 본 발명의 권리 범위를 한정하지 않음을 명시한다.
도 2에 도시된 상기 연결 정보 신호(si)의 파형도를 참조하면, 해당 칩이 적층되기 전에는 상기 TSV에 상기 소정의 전압이 인가되지 않기 때문에 상기 풀다운부(110a)에 의해 상기 판단 노드(nd)가 로우 레벨이다. 따라서 상기 인버터(202)에 의해 상기 연결 정보(si)는 하이 레벨이다.
반대로 상기 해당 칩이 적층되어 상기 TSV에 상기 소정의 전압이 인가되면, 상기 판단 노드(nd)에 대해 상기 풀다운부(110a)에 의한 디스차지 정도는 상기 TSV에 인가된 상기 소정 전압에 의한 차지 정도보다 작기 때문에 상기 판단 노드(nd)는 하이 레벨이 된다. 따라서 상기 인버터(202)에 의해 상기 연결 정보(si)는 로우 레벨이 된다.
도 3은 도 1에 도시된 연결 정보 판단부(100)의 다른 실시예에 따른 회로도 및 상기 연결 정보 신호(si)의 파형도이다.
도 3에 도시된 상기 연결 정보 판단부(100b)는 해당 칩의 TSV에 접지 전압(VSS)이 인가된 경우에 사용되기 적합하다.
도 3에 도시된 상기 연결 정보 판단부(100b)는 풀업부(130) 및 상기 출력부(120b)를 포함하여 구성될 수 있다.
상기 풀업부(130)는 상기 TSV와 전기적으로 연결된 판단 노드(nd)를 차지(charge)한다. 상기 판단 노드(nd)에 대한 상기 풀업부(130)의 차지 정도는 상기 TSV에 상기 소정의 전압이 인가됨에 따른 디스차지 정도보다 작게 설정된다. 이러한 설정에 따라 상기 판단 노드(nd)는 상기 TSV에 대한 상기 소정의 전압 인가 여부에 응답하여 하이 및 로우 레벨로 예상 가능하게 변경된다.
상기 풀업부(130)는 피모스 트랜지스터(301)를 포함하여 구성될 수 있다.
상기 피모스 트랜지스터(301)는 상기 전원 전압(VDD) 및 상기 판단 노드(nd) 사이에 연결되어 상기 접지 전압(VSS)을 게이트 단자로 입력받는다.
따라서 상기 피모스 트랜지스터(301)는 항상 턴온되어 상기 판단 노드(nd)를 차지하는 동작을 수행한다.
상기 출력부(120b)는 상기 판단 노드(nd)의 전압 레벨에 따라 상기 연결 정보 신호(si)를 생성한다.
상기 출력부는 인버터(302, 303)를 포함하여 구성될 수 있다. 도 3에 도시된 상기 출력부(120)는 상기 연결 정보 신호(si)의 논리 레벨을 하이 레벨 활성화 신호로 생성하기 위하여 두 개의 인버터(302, 303)를 포함하도록 구성되었다. 이러한 설정은 필요에 따라 변경될 수 있으며, 도 3에 도시된 상기 출력부(120b)가 두 개의 인버터(302, 303)를 포함하여 구성된 것이 본 발명의 권리 범위를 제한하지 않는다.
도 4는 도 1에 도시된 연결 정보 판단부(100)의 또 다른 실시예에 따른 회로도 및 논리 표이다.
도 4에 도시된 연결 정보 판단부(100c)는 테스트 신호(ts)에 응답하여 상기 연결 정보를 상기 연결 정보 신호(si)로서 출력하도록 구성되었다.
상기 연결 정보 판단부(100c)가 상기 테스트 신호(ts)에 응답하여 상기 연결 정보 신호(si)를 출력하도록 구성하면, 상기 연결 정보 신호(si)에 의도치 않게 순간적으로 오류가 발생하였을 때 발생 할 수 있는 오작동을 방지할 수 있다.
상기 연결 정보 판단부(100c)는 상기 풀다운부(110c) 및 상기 출력부(120c)를 포함한다.
도 4에 도시된 상기 풀다운부(110c)는 도 2에 도시된 상기 풀다운부(110a)와 동일하게 구성된다. 따라서 상세한 설명은 생략한다.
도 4에 도시된 상기 출력부(120c)는 상기 테스트 신호(ts)가 비활성화되면 상기 연결 정보 신호(si)를 비활성화한다.
또한 상기 출력부(120c)부는 상기 테스트 신호(ts)가 활성화되면 상기 판단 노드(nd)의 전엡 레벨에 따라 상기 연결 정보 신호(si)를 생성한다.
상기 출력부(120c)는 인버터(402, 404) 및 노어 게이트(403)를 포함하여 구성될 수 있다.
상기 인버터(402)는 상기 판단 노드(nd)의 전압 레벨을 반전 및 증폭하여 출력한다.
상기 노어 게이트(403)는 인버터(402)의 출력 신호 및 상기 테스트 신호(ts)를 노어(NOR) 연산하여 출력한다. 상기 인버터(404)는 상기 노어 게이트(NOR)의 출력 신호를 반전하여 상기 연결 정보 신호(si)로서 출력한다.
도 4의 논리표를 참조하면, 상기 테스트 신호(ts) 및 상기 판단 노드(nd)의 전압 레벨에 따른 상기 연결 정보 신호(si)의 활성화 여부가 도시되어 있다. 상기 테스트 신호(ts) 및 상기 연결 정보 신호(si)는 로우 레벨 활성화 신호이다.
도 4의 논리 표를 참조하면, 상기 테스트 신호(ts)가 하이 레벨(1)로 비활성화되면 상기 판단 노드(nd)의 논리 값에 관계 없이 상기 연결 정보 신호(si)는 하이 레벨(1)로 비활성화된다.
또한 도 4의 논리 표를 참조하면, 상기 테스트 신호(ts)가 로우 레벨(0)로 활성화되면 상기 판단 노드(nd)의 논리 값의 반전된 값이 상기 연결 정보 신호(si)가 생성된다.
도 5는 도 1에 도시된 상기 연결 정보 판단부(100d)의 또 다른 실시예에 따른 회로도 및 파워업 신호의 파형도이다.
도 5에 도시된 상기 연결 정보 판단부(100d)는 도 2에 도시된 상기 연결 정보 판단부(100a)보다 전력 소모를 줄이기 위해 구성되었다.
도 2에 도시된 연결 정보 판단부(100a)에서, 상기 엔모스 트랜지스터(201)는 상기 전원 전압(VDD)을 게이트 단자로 수신하므로, 항상 턴온 상태를 유지하는 전류 경로 역할을 한다. 따라서 상기 TSV에 전원 전압(VDD)이 인가되면, 상기 TSV에서 상기 판단 노드(nd)를 거쳐 상기 접지 단자(VSS)로의 지속적인 전류 흐름이 발생한다. 이러한 전류 흐름은 지속적으로 전력을 소모시킬 수 있다. 따라서 도 5에 도시된 상기 연결 정보 판단부(100d)를 개시한다.
상기 연결 정보 판단부(100d)는 풀다운부(110d) 및 출력부(120d)를 포함하여 구성될 수 있다.
상기 풀다운부(110d)는 파워업 신호(Pwrup)를 수신하고, 상기 파워업 신호(Pwrup)에 응답하여 상기 판단 노드(nd)를 디스차지한다.
상기 출력부(120d)는 상기 판단 노드(nd)를 래치하여 상기 연결 정보 신호(si)로서 출력한다.
상기 파워업 신호(Pwrup)는 반도체 장치에 전원이 공급되기 시작하고 소정 시간 이후 활성화되는 신호이다. 일반적으로 반도체 장치는 상기 파워업 신호(Pwrup)에 응답하여 내부 전압을 생성하고 각종 초기화 동작을 수행한다.
도 5의 파형도를 참조하면, 반도체 장치에 전원 전압(VDD)이 공급되어 점차적으로 증가하면 상기 파워업 신호(Pwrup)가 동일하게 증가하다가 상기 전원 전압(VDD)이 소정 레벨이 도달하면 상기 파워업 신호(Pwrup)가 로우 레벨로 활성화됨이 도시되어 있다.
상기 풀다운부(110d)는 상기 파워업 신호(Pwrup)를 게이트 단자로 수신하는 엔모스 트랜지스터(501)를 포함하여 구성될 수 있다. 상기 엔모스 트랜지스터(501)는 상기 판단 노드(nd) 및 접지 단자(VSS)사이에 연결된다.
도 5의 파형도에 도시된 것처럼, 상기 파워업 신호(Pwrup)신호는 소정 시간 동안 점차 적으로 증가하다가 로우 레벨로 하락하는 신호이므로, 상기 엔모스 트랜지스터(501)는 상기 파워업 신호(Pwrup)가 로우 레벨로 하락하기 전까지 상기 판단 노드(nd)를 디스차지한다. 상기 파워업 신호(Pwrup)가 로우 레벨로 하락한 이후, 상기 엔모스 트랜지스터(501)는 턴오프되어 상기 판단 노드(nd) 및 상기 접지 단자(VSS) 사이의 전류 경로를 차단한다. 이에 따라 도 5에 도시된 연결 정보 판단부(100d)는 상기 TSV에 전원 전압(VDD)이 인가된다 하더라도 지속적인 전력 소모를 발생시키지 않는다.
상기 출력부(120d)는 래치 회로(502)를 포함하여 구성될 수 있다.
상기 래치 회로(502)는 상기 판단 노드(nd)의 전압을 래치하여 상기 연결 정보 신호로서 출력한다.
상기 풀다운부(110d)가 상기 판단 노드(nd)에 대한 디스차지 동작을 소정 시간만 수행함에 따라 상기 판단 노드(nd)의 전압은 노이즈 등에 따라 변동될 수 있다. 따라서 상기 출력부(120)의 상기 래치 회로(502)는 상기 판단 노드(nd)의 논리 값을 래치하여 상기 연결 정보 신호(si)의 값을 유지하도록 한다. 상기 TSV에 전원 전압(VDD)이 인가되어 상기 판단 노드(nd)의 전압 레벨이 상승하면 상기 래치 회로(502)는 그 논리 값을 변경시킨다.
도 2 및 도 3에 도시된 것처럼, 상기 판단 노드(nd)에 전기적으로 연결된 상기 TSV에 인가되는 상기 소정의 전압에 따라 상기 연결 정보 판단부(100)는 상기 풀다운부(110) 또는 상기 풀업부(130)를 선택적으로 포함하도록 구성될 수 있다.
따라서 도 4 내지 도 5에 도시된 상기 연결 정보 판단부(100)는 상기 풀다운부(110)를 포함하도록 구성되었지만, 상기 TSV에 인가되는 상기 소정의 전압에 따라 상기 연결 정보 판단부(100)가 상기 풀업부(130)를 포함하도록 구성할 수 있음은 자명하다.
또한 본 발명의 일 실시예에 따른 상기 연결 정보 판단부(100)는 도 1처럼 TSV 방식으로 연결된 복수 개의 칩을 포함하는 반도체 장치로 예시되었지만, 본 발명은 SIP 방식 및 POP 방식처럼 소정의 전압이 인가되는 전기적 경로를 통해 병렬로 연결된 복수 개의 칩을 포함하는 반도체 장치 전반에서도 사용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100/100a/100b/100c/100d: 연결 정보 판단부
110a/110c/110d: 풀다운부
120a/120b/120c/120d: 출력부
130: 풀업부

Claims (14)

  1. 타 칩에 연결되어 소정의 전압을 인가 받기 위한 전기적 경로를 갖는 메모리 칩으로서,
    상기 전기적 경로에 인가되는 전압의 크기에 따라 연결 정보 신호를 생성하는 연결 정보 판단부를 포함하는 반도체 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 연결 정보 판단부는
    상기 전기적 경로와 전기적으로 연결된 판단 노드를 디스차지 하기 위한 풀다운부; 및
    상기 판단 노드의 전압 레벨에 따라 연결 정보 신호를 생성하는 출력부를 포함하는 반도체 장치
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 풀다운부의 디스차지 전류는 상기 전기적 경로에 상기 소정의 전압이 인가됨으로써 유입되는 전류보다 작은 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 연결 정보 판단부는
    상기 전기적 경로와 전기적으로 연결된 판단 노드를 차지하기 위한 풀업부; 및
    상기 판단 노드의 전압 레벨에 따라 상기 연결 정보 신호를 생성하는 출력부를 포함하는 반도체 장치
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 풀업부의 차지 전류는 상기 전기적 경로에 상기 소정의 전압이 인가됨으로써 유입되는 전류보다 작은 반도체 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 연결 정보 판단부는 테스트 신호를 수신하고,
    상기 전기적 경로와 전기적으로 연결된 판단 노드를 디스차지 하기 위한 풀다운부; 및
    상기 테스트 신호가 비활성화되면 상기 연결 정보 신호를 비활성화하고 상기 테스트 신호가 활성화되면 상기 판단 노드의 전압 레벨에 따라 상기 연결 정보 신호를 생성하는 출력부를 포함하는 반도체 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 풀다운부의 디스차지 전류는 상기 전기적 경로에 상기 소정의 전압이 인가됨으로써 유입되는 전류보다 작은 반도체 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 연결 정보 판단부는 테스트 신호를 수신하고,
    상기 전기적 경로와 전기적으로 연결된 판단 노드를 차지하기 위한 풀업부; 및
    상기 테스트 신호가 비활성화되면 상기 연결 정보 신호를 비활성화하고 상기 테스트 신호가 활성화되면 상기 판단 노드의 전압 레벨에 따라 상기 연결 정보 신호를 생성하는 출력부를 포함하는 반도체 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 풀업부의 차지 전류는 상기 전기적 경로에 상기 소정의 전압이 인가됨으로써 유입되는 전류보다 작은 반도체 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 연결 정보 판단부는 파워업 신호를 수신하고,
    상기 전기적 경로와 전기적으로 연결된 판단 노드를 상기 파워업 신호에 따라 디스차지하는 풀다운부; 및
    상기 판단 노드의 전압을 래치하여 상기 연결 정보 신호로서 출력하는 출력부를 포함하는 반도체 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 풀다운부의 디스차지 전류는 상기 전기적 경로에 상기 소정의 전압이 인가됨으로써 유입되는 전류보다 작은 반도체 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 연결 정보 판단부는 파워업 신호를 수신하고,
    상기 전기적 경로와 전기적으로 연결된 판단 노드를 상기 파워업 신호에 따라 차지하는 풀업부; 및
    상기 판단 노드의 전압을 래치하여 상기 연결 정보 신호로서 출력하는 출력부를 포함하는 반도체 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 풀업부의 차지 전류는 상기 전기적 경로에 상기 소정의 전압이 인가됨으로써 유입되는 전류보다 작은 반도체 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 전기적 경로는 TSV 방식으로 구성된 반도체 장치.
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