JP4859355B2 - トレンチ素子分離構造の形成方法、半導体基板および半導体装置 - Google Patents

トレンチ素子分離構造の形成方法、半導体基板および半導体装置 Download PDF

Info

Publication number
JP4859355B2
JP4859355B2 JP2004236181A JP2004236181A JP4859355B2 JP 4859355 B2 JP4859355 B2 JP 4859355B2 JP 2004236181 A JP2004236181 A JP 2004236181A JP 2004236181 A JP2004236181 A JP 2004236181A JP 4859355 B2 JP4859355 B2 JP 4859355B2
Authority
JP
Japan
Prior art keywords
substrate
isolation structure
forming
trench
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004236181A
Other languages
English (en)
Other versions
JP2006054380A (ja
Inventor
弘之 松尾
邦浩 宮崎
俊貴 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Seiko Epson Corp
Original Assignee
Toshiba Corp
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Seiko Epson Corp filed Critical Toshiba Corp
Priority to JP2004236181A priority Critical patent/JP4859355B2/ja
Priority to US11/201,266 priority patent/US7365012B2/en
Priority to TW094127594A priority patent/TWI270167B/zh
Priority to KR1020050074051A priority patent/KR100729945B1/ko
Priority to CNB2005100919873A priority patent/CN100364059C/zh
Publication of JP2006054380A publication Critical patent/JP2006054380A/ja
Application granted granted Critical
Publication of JP4859355B2 publication Critical patent/JP4859355B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明は、トレンチ素子分離構造の形成方法、半導体基板および半導体装置に関するものである。
半導体装置においては、素子の高密度化、高集積化の要求が高まっており、このような要求に応えるため、半導体素子自体の微細化とともに半導体素子同士を分離する素子分離領域の微細化も重要になっている。
従来、素子分離領域の形成方法としては、素子形成領域に対応したマスクを介して熱酸化処理を行い、マスクで覆われていない領域に、素子分離領域となる酸化膜を形成するＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法が汎用されている。
しかし、ＬＯＣＯＳ法では、微細なパターンで酸化膜を形成しようとすると、厚さ方向の酸化が十分に進行せず、素子分離が不完全となる。また、素子分離に十分な厚さで酸化膜を形成しようとすると、横方向にも酸化が進行するため、素子分離領域が所定領域よりも広がってしまう。このため、ＬＯＣＯＳ法では素子分離領域の微細化に限界がある。
そこで、ＬＯＣＯＳ法に代わる素子分離技術として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法が注目されている（例えば、特許文献１参照）。
ＳＴＩ法は、Ｓｉ基板（シリコン基板）にトレンチを形成し、このトレンチ内にＳｉＯ２膜を埋め込むことにより素子分離構造（トレンチ素子分離構造）を形成するものである。
この場合、ＳｉＯ２膜は、その表面が、Ｓｉ基板の表面よりも高い位置にとなるように突出して形成される。
従来、このＳＴＩ法によるトレンチ素子分離構造は、次のようにして形成されている。
まず、図９（ａ）に示すように、Ｓｉ基板１００の表面に熱酸化処理を行うことにより、パッド酸化膜２００を形成する。
次に、図９（ｂ）に示すように、このパッド酸化膜２００上に、ＣＶＤ法によりＳｉＮ膜３００を形成する。ＳｉＮ膜３００は、後工程において、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、ＳｉＯ２膜を研磨する際のストッパーとなるものである。
次に、図９（ｃ）に示すように、このＳｉＮ膜３００上に、フォトリソグラフィー法により、素子形成領域に対応したパターンでレジスト層４００を形成する。
次に、図９（ｄ）に示すように、このレジスト層４００をマスクに用いて、ＳｉＮ膜３００およびパッド酸化膜２００にドライエッチングを行い、各膜２００、３００を素子形成領域に対応する形状にパターニングする。
その後、パターニングされたＳｉＮ膜３００をマスクに用いて、Ｓｉ基板１００をエッチングして、トレンチ５００を形成する。
次に、図１０（ｅ）に示すように、各膜２００、３００およびトレンチ５００が形成されたＳｉ基板１００上に、トレンチ５００内を埋めるようにして、ＳｉＯ２膜６００をプラズマＣＶＤ等により形成する。
次に、図１０（ｆ）に示すように、ＣＭＰ法により、ＳｉＮ膜３００をストッパーとして、ＳｉＯ２膜６００を研磨して平坦化する。これにより、トレンチ５００上のＳｉＯ２膜６００表面の高さが、ＳｉＮ膜３００表面の高さとほぼ一致するようになる。
次に、図１０（ｇ）に示すように、熱リン酸を用いたウェットエッチングにより、ＳｉＮ膜３００を除去する。
次に、図１０（ｈ）に示すように、フッ酸を用いたウェットエッチングにより、パッド酸化膜２００を除去する。
以上のような工程を経て、トレンチ５００内のＳｉＯ２膜６００は、その表面がシリコン基板１００表面よりも高い位置となり、トレンチ素子分離構造（素子分離領域）が形成される。このトレンチ素子分離構造により、Ｓｉ基板１００の表面に複数の素子形成領域が区画形成される。
ところで、前述した方法では、ＣＭＰ法によるＳｉＯ２膜６００の平坦化に際して、ＳｉＯ２表面を平坦にするために、ＳｉＮ膜３００表面が完全に露出し、ＳｉＯ２膜６００を幾分過剰に研磨する。
ところが、ＳｉＯ２膜６００を過剰に研磨すると、ＳｉＮ膜３００の表面が露出し、ＳｉＯ２膜６００とＳｉＮ膜３００とが同時に研磨されるようになった段階で、これらのエッチングレートの差により、素子分離パターンが狭い部分と広い部分との間で研磨が均一に進行しない、いわゆるディッシングが発生する。
このディッシングでは、比較的広い素子分離領域において、ＳｉＯ２膜６００が過剰に研磨されるので、このような広い素子分離領域で区画された素子同士の分離が不完全となったり、また、ディッシング段差のために、後工程において、ポリシリコン等をパターニングしてゲート電極をＳｉＯ２膜６００上に形成する際に、フォトリソグラフィー法でのフォーカスズレが生じ、パターニング形成不良が発生し、その結果、半導体装置の特性が損なわれるという問題が生じる。
また、前述した方法では、パッド酸化膜２００を、フッ酸を用いたウェットエッチングにより除去する。ここで、フッ酸によるウェットエッチングでは、エッチングが等方的に進行する。
このため、図１０（ｈ）に示すように、ＳｉＯ２膜６００の縁部もエッチングされ、その結果、ＳｉＯ２膜６００のＳｉ基板１００との境界部に、ＳｉＯ２膜６００の落ち込みが生じ、Ｓｉ基板１００のＳｉＯ２膜６００との境界部には、Ｓｉ基板１００に角部５０１が形成される。
かかるＳｉ基板１００の素子形成領域内に、例えばトランジスタを構成した場合には、ゲート電極が角部５０１を覆うかたちとなり、この角部５０１における電界集中により、リーク電流が発生するという問題がある。
これに対しては、熱酸化処理を行うことにより、角部５０１を丸みを帯びた形状とする丸め酸化等の対策も講じられている。しかし、かかる工程を設けることにより、製造工程数が増加し、製造効率の低下を招く。
さらに、述した方法では、ＳｉＮ膜３００をＣＭＰ法のストッパーとして使用するため、このＳｉＮ膜３００の成膜や除去といった工程が必要となり、このことも製造工程数を増加させる原因になっている。
特開２００１−２３７３０８号公報
本発明の目的は、主としてＳｉで構成される基板と、主としてＳｉＯ２で構成される絶縁材料との境界部に、落ち込みが生じることを防止しつつ、これらの領域同士の間に段差を容易かつ正確に形成しトレンチ素子分離構造を形成し得るトレンチ素子分離構造の形成方法、このトレンチ素子分離構造の形成方法によりトレンチ素子分離構造が形成された半導体基板、かかる半導体基板を備えた信頼性の高い半導体装置を提供することにある。
このような目的は、下記の本発明により達成される。
本発明のトレンチ素子分離構造の形成方法は、主としてＳｉで構成される基板の表面に、トレンチ素子分離構造を形成するトレンチ素子分離構造の形成方法であって、
前記基板の表面にトレンチを形成する第１の工程と、
前記トレンチ内を埋めるように、前記基板の表面にＳｉＯ ２ を主成分とする絶縁材料を供給する第２の工程と、
前記絶縁材料の一部を除去して、前記基板の表面側を平坦化する第３の工程と、
前記絶縁材料をほぼ一定の厚さで除去して、前記基板の表面を露出させる第４の工程と、
前記基板の表面に、フッ化水素とオゾンとを含むエッチング剤を用いてエッチングを施し、前記エッチング剤によるエッチングレートが、ＳｉＯ ２ よりＳｉが高いことを利用して、前記基板の表面の位置が前記絶縁材料の表面の位置より低くなるように、前記基板と前記絶縁材料との間に段差を形成して、前記トレンチ素子分離構造を得る第５の工程とを有することを特徴とする。
これにより、トレンチ素子分離構造を容易かつ正確に形成できる。
本発明のトレンチ素子分離構造の形成方法では、前記第５の工程において、前記エッチング剤中のフッ化水素の濃度、前記エッチング剤中のオゾンの濃度、前記エッチング剤の温度、および、前記エッチング剤による処理時間のうちの少なくとも１つの条件を設定することにより、前記基板と前記絶縁材料との間に形成される段差の高さを調整することが好ましい。
これにより、各素子形成領域に形成される半導体素子同士を確実に絶縁することができる。
本発明のトレンチ素子分離構造の形成方法では、前記第３の工程における前記絶縁材料の除去は、ＣＭＰ法により行われることが好ましい。
ＣＭＰ法によれば、ＳｉＯ ２ を主成分とする絶縁材料を効率よく除去することができる。
本発明のトレンチ素子分離構造の形成方法では、前記第４の工程における前記絶縁材料の除去は、フッ化水素を含むエッチング剤を用いて行われることが好ましい。
これにより、ＳｉＯ ２ を主成分とする絶縁材料を効率よく除去することができる。
本発明のトレンチ素子分離構造の形成方法では、前記第４の工程における前記絶縁材料の除去は、フッ化水素とオゾンとを含むエッチング剤を用いて行われることが好ましい。
本発明のトレンチ素子分離構造の形成方法では、前記第４の工程と前記第５の工程とは、同一のエッチング剤を用いて行われることが好ましい。
これにより、製造工程を簡略化することができ、より短時間でトレンチ素子分離構造を形成することができる。
本発明のトレンチ素子分離構造の形成方法では、前記第１の工程に先立って、前記基板の表面を酸化する工程および／または前記基板の表面にＳｉＯ ２ を主成分とする酸化膜を形成する工程を有することが好ましい。
これにより、Ｓｉ表面を保護しつつ、トレンチを形成することができる。
本発明のトレンチ素子分離構造の形成方法では、前記基板は、面方位が（１００）のものであることが好ましい。
これにより、基板表面（Ｓｉ表面）が荒れるのをより確実に防止することができるとともに、基板のエッチングが厚さ方向により進行し易くなり、トレンチ素子分離構造をより容易かつ確実に形成することができる。
本発明のトレンチ素子分離構造の形成方法では、前記第５の工程における前記エッチング剤は、フッ化水素とオゾンとを含むエッチング液であることが好ましい。
これにより、エッチング剤の取り扱いが容易となる。また、主としてＳｉで構成される領域の表面（Ｓｉ表面）が荒れるのを好適に防止することもできる。
本発明のトレンチ素子分離構造の形成方法では、前記エッチング液による前記基板のエッチングレートをＲ １ とし、前記エッチング液による前記絶縁材料のエッチングレートをＲ ２ としたとき、Ｒ １ ／Ｒ ２ は、１．２〜２００なる関係を満足することが好ましい。
これにより、エッチングレートが低下するのを防止しつつ、段差の制御が容易となる。
本発明のトレンチ素子分離構造の形成方法では、前記エッチング液におけるフッ化水素の濃度は、０．０５〜５重量％であることが好ましい。
これにより、エッチングレート比率（Ｒ １ ／Ｒ ２ ）を調整することができる。
本発明のトレンチ素子分離構造の形成方法では、前記エッチング液におけるオゾンの濃度は、１〜５０ｐｐｍであることが好ましい。
これにより、エッチングレート比率（Ｒ １ ／Ｒ ２ ）を調整することができる。
本発明のトレンチ素子分離構造の形成方法では、前記エッチングにおける前記エッチング液の温度は、０〜１００℃であることが好ましい。
これにより、エッチングレートが低下するのを防止しつつ、確実かつ高い寸法精度で段差を形成することができる。
本発明の半導体基板は、主としてＳｉで構成される半導体基板であって、
その表面に、本発明のトレンチ素子分離構造の形成方法によりトレンチ素子分離構造を形成し、該トレンチ素子分離構造により複数の素子形成領域が区画形成されていることを特徴とする。
これにより、各素子形成領域に形成される半導体素子同士を確実に絶縁することができる半導体基板が得られる。
本発明の半導体装置は、本発明の半導体基板と、
該半導体基板の素子形成領域内に形成された半導体素子とを有することを特徴とする。
これにより、信頼性の高い半導体装置が得られる。
以下、本発明のエッチング方法、トレンチ素子分離構造の形成方法、半導体基板および半導体装置を添付図面に示す好適実施形態に基づいて詳細に説明する。
＜半導体装置の構成＞
まず、本発明の半導体装置について説明する。
図１は、本発明の半導体装置の実施形態を示す概略斜視図である。
なお、以下の説明では、図１中の上側を「上」、下側を「下」と言う。
図１に示す半導体装置１は、半導体基板（本発明の半導体基板）２と、半導体素子５とを有している。
半導体基板２は、主としてＳｉで構成される基板２０の表面２３に、トレンチ素子分離構造（素子分離領域）２１が形成されている。そして、基板２０の表面２３には、トレンチ素子分離構造２１により複数の素子形成領域２２が区画分離形成されている。
トレンチ素子分離構造２１は、基板２０の表面２３に形成されたトレンチ３内を埋め、かつ、基板２０の表面２３より突出する絶縁部４で構成されている。
この絶縁部４は、ＳｉＯ２を主成分とする絶縁材料で構成されている。これにより、絶縁部４を介して隣接する半導体素子５同士が導通するのを阻止することができる。
本実施形態では、素子形成領域２２内に、半導体素子５としてＭＯＳトランジスタ（ＭＯＳＦＥＴ）が形成され（設けられ）ている。
具体的には、素子形成領域２２内において、基板２０の表面２３付近の所定箇所（図示の構成では、ソース５４およびドレイン５５に対応する領域）には、不純物イオンがイオン注入（導入）されることにより、一対の不純物拡散層が離間して形成されている。各不純物拡散層は、それぞれ、ＭＯＳトランジスタにおいてソース５４およびドレイン５５として機能するものである。
ソース５４およびドレイン５５には、図示しないが、それぞれ、ソース電極およびドレイン電極が接続される。
また、ソース５４とドレイン５５との間（チャネル領域）に対応する位置に、ゲート絶縁膜５２およびゲート電極５３が積層されて形成され、さらに、これらの側面には、側面絶縁膜５６が形成されている。
このようなＭＯＳトランジスタでは、ゲート電極５３に印加する電圧の大きさを変化させることにより、ソース５４とドレイン５５との間に流れる電流の量が制御される。
すなわち、ゲート電極５３に電圧が印加されていないＯＦＦ状態では、ソース５４とドレイン５５との間に電圧を印加しても、この間に実質的に電流が流れない。一方、ゲート電極５３にスレッショルド電圧以上の電圧が印加されているＯＮ状態では、基板２０のゲート絶縁膜５２に面した部分に電荷が誘起され、チャネル領域（キャリアの流路）が形成される。この状態でソース５４とドレイン５５との間に電圧を印加すると、チャネル領域を通って電流が流れる。
以上のような半導体装置１では、ＭＯＳトランジスタの他、半導体基板２の他の素子形成領域２２内には、例えば、ダイオード素子、電荷を蓄積する容量素子抵抗素子等の各種素子が形成されていてもよい。
このような半導体装置１は、例えば、パーソナルコンピュータ（ラップトップ型、モバイル型）、インクジェット式吐出装置（例えばインクジェットプリンタ）、テレビ、ビデオカメラ、ディジタルスチルカメラ、ビデオテープレコーダ、カーナビゲーション装置、携帯電話機、ページャ、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ワードプロセッサ、ワークステーション、テレビ電話、防犯用テレビモニタ、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレータ等の各種電子機器に適用する（組み込む）ことができる。
＜半導体装置の製造方法＞
次に、図１に示す半導体装置１の製造方法について説明する。
図１に示す半導体装置１は、本発明のエッチング方法により半導体基板２を製造し、かかる半導体基板２の素子形成領域２２内に半導体素子５を形成することにより得られる。以下、詳細に説明する。
＜＜第１製造方法＞＞
まず、半導体装置１の第１製造方法について説明する。
図２および図３は、それぞれ、図１に示す半導体装置の第１製造方法を説明するための図（縦断面図）である。
なお、以下の説明では、図２および図３中の上側を「上」、下側を「下」と言う。
［１Ａ］パッド酸化膜形成工程
まず、主としてＳｉで構成される基板２０を用意し、この基板２０の表面２３に、図２（ａ）に示すように、ＳｉＯ２を主成分とするパッド酸化膜（犠牲膜）６を形成する。このパッド酸化膜６は、例えば、基板２０の表面２３を保護する目的等により設けられるものである。
形成するパッド酸化膜６の厚さ（平均）Ｔ１は、特に限定されないが、５〜３０ｎｍ程度であるのが好ましい。
このパッド酸化膜６は、基板２０の表面を酸化する方法、基板２０の表面にＳｉＯ２を主成分とする膜材料を堆積させる方法により形成することができる。なお、これらの方法は、組み合わせて行うようにしてもよい。
基板２０の表面２３を酸化する方法としては、例えば、酸化性雰囲気下、７５０〜１１００℃×５〜５０分程度で基板２０の表面に熱処理（熱酸化）する方法がある。
一方、基板２０の表面にＳｉＯ２を主成分とする膜材料を堆積させる方法としては、例えば、プラズマＣＶＤ、熱ＣＶＤ、レーザーＣＶＤのような化学蒸着法（ＣＶＤ）等を用いることができる。
なお、このパッド酸化膜６は、必要に応じて設けられるものであり、省略することもできる。
［２Ａ］トレンチ形成工程（第１の工程）
次に、このパッド酸化膜６上に、レジスト材料を塗布（供給）し、マスクを介して露光・現像することにより、図２（ｂ）に示すように、素子形成領域２２に対応する開口部を有する形状のレジスト層７を形成する。
このレジスト層７をマスクに用いて、パッド酸化膜６および基板２０を、エッチングした後、レジスト層７を除去する。これにより、図２（ｃ）に示すように、トレンチ（凹部）３が形成される。
また、レジスト層７をマスクに用いてパッド酸化膜６をエッチングした後、レジスト層を除去し、その後パッド酸化膜６をマスクに用いて基板２０をエッチングして、トレンチ３を形成してもよい。
エッチング方法としては、例えば、プラズマエッチング、反応性イオンエッチング、ビームエッチング、光アシストエッチングのようなドライエッチング、ウェットエッチング等が挙げられるが、これらの中でも、特に、反応性イオンエッチング等の異方性の高いドライエッチングが好ましい。
トレンチ３の基板２０の表面２３からの深さＤは、半導体装置の種類等によっても若干異なり、特に限定されないが、本実施形態の場合、５０〜１０００ｎｍ程度であるのが好ましく、２００〜６００ｎｍ程度であるのがより好ましい。
なお、目的とする深さＤは、後工程における段差４１を形成する際の基板２０（Ｓｉ）のエッチング量に応じて、設定するようにすればよい。
［３Ａ］絶縁材料供給工程（第２の工程）
次に、図３（ｄ）に示すように、トレンチ３内を埋めるように、基板２０上に、ＳｉＯ２を主成分とする絶縁材料４０を供給する。
この絶縁材料４０は、少なくとも、トレンチ３内を満たし、かつ、絶縁材料４０の表面の高さが基板２０の表面２３よりも高くなるように、さらに、次工程の平坦化工程で絶縁材料４０の表面を平坦に加工できる程度に供給される。
例えば、絶縁材料４０は、トレンチ３内を除く部分における厚さ（平均）Ｔ２が、好ましくは１００ｎｍ以上、より好ましくは２００〜１０００ｎｍ程度、さらに好ましくは３５０〜６００ｎｍ程度となるように供給される。
この絶縁材料４０の供給方法としては、例えば、プラズマＣＶＤ、熱ＣＶＤ、レーザーＣＶＤのような化学蒸着法（ＣＶＤ）等を用いることができる。
［４Ａ］平坦化工程（第３の工程）
次に、図３（ｅ）に示すように、絶縁材料４０の一部を除去して、絶縁材料４０の表面を平坦化する。
この絶縁材料４０の除去は、前記工程［２Ａ］で挙げたエッチング方法の他、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により行うことができるが、これらの中でも、特に、ＣＭＰ法により行うのが好ましい。
ＣＭＰ法によれば、絶縁材料４０を効率よく除去することができる。また、絶縁材料４０の表面を精密に平坦化することができる。
［５Ａ］基板露出工程（第４の工程）
次に、図３（ｆ）に示すように、絶縁材料４０およびパッド酸化膜６をほぼ一定の厚さで除去して、基板２０の表面２３を露出させる。
この絶縁材料４０およびパッド酸化膜６の除去は、例えばフッ化水素を含むエッチング液（エッチング剤）を用いて行われる。かかるエッチング液は、ＳｉＯ２の溶解性が高いため、絶縁材料４０およびパッド酸化膜６を効率よく除去することができる。
このエッチング液におけるフッ化水素の濃度は、エッチング液の他の条件によっても若干異なるが、０．０５〜５重量％程度であるのが好ましく、０．１〜２重量％程度であるのがより好ましい。フッ化水素の濃度が低過ぎると、絶縁材料４０およびパッド酸化膜６の除去速度が極端に低下するおそれがあり、一方、フッ化水素の濃度が高過ぎると、露出した基板２０の表面２３を荒らしてまったり、エッチングレートが早いために正確なエッチング量の制御ができずに、絶縁材料４０の表面が基板２０の表面２３より極端に低くなったりするおそれがある。
このエッチング液に用いる溶媒は、フッ化水素を溶解することができ、比較的沸点の低い液体であれば、いかなるものも使用可能である。かかる液体としては、例えば、蒸留水、イオン交換水、純水、超純水、ＲＯ水のような各種水、メタノール、エタノールのような低級アルコール、アセトン、酢酸エチル等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。これらの中でも、溶媒には、水を含むものを用いるのが好ましい。これにより、ＳｉＯ２に対するエッチングレートをより高めることができる。
また、絶縁材料４０およびパッド酸化膜６を除去する際のエッチング液の温度は、エッチング液におけるフッ化水素の濃度を前記範囲とする場合、２０〜５０℃程度であるのが好ましく、特に、この温度範囲において、エッチング液の温度がほぼ一定に保持した（温度変化が少ない）状態で行うのが好ましい。これにより、絶縁材料４０およびパッド酸化膜６をより効率よく除去することができる。
以上のようなエッチング条件で、基板２０の表面２３が露出するまで、絶縁材料４０およびパッド酸化膜６にエッチング液を接触させる。
なお、本実施形態では、エッチング剤として、フッ化水素を含むエッチング液を用いる場合について説明したが、エッチング剤には、気体状のフッ化水素（フッ化水素ガス）を含むガスを用いることができる。なお、この場合においても、ＳｉＯ２に対するエッチン
グレートをより高める観点から、エッチング剤として用いられるガス中には、水蒸気を混合するのが好ましい。
［６Ａ］段差形成工程（第５の工程）
次に、基板２０の表面２３に、本発明のエッチング方法によりエッチングを施す。
本発明のエッチング方法は、例えばフッ化水素とオゾンとを含むエッチング液（エッチング剤）を用いて、かかるエッチング液によるエッチングレートが、ＳｉＯ２よりＳｉが高いことを利用するものである。
このエッチングレートの差により、基板（主としてＳｉで構成される第１の領域）２０が、絶縁材料（主としてＳｉＯ２で構成される第２の領域）４０より速くエッチングされる。
これにより、図３（ｇ）に示すように、絶縁部４（トレンチ素子分離構造２１）と、この絶縁部４により区画され、表面の位置が絶縁部４の表面の位置より低い素子形成領域２２とが形成され、これらの領域４（２１）、２２同士の間に段差４１が形成される。
このフッ化水素とオゾンとを含むエッチング液によるエッチングは、基板２０であるＳｉと絶縁部４であるＳｉＯ２の選択比が大きく、絶縁部４のエッチングが進行し難い。このため、絶縁部４の基板２０との境界部に落ち込みが生じること、すなわち、基板２０の絶縁部４との境界部に角部が形成されるのを防止することができる。
これにより、従来行われていたような丸め酸化等の工程を省略することができ、半導体装置１の製造工程を簡略化することができる。
また、かかるエッチング液は、基板２０（素子形成領域２２）の表面２３を粗し難い性質も有している。
図４には、未処理の基板２０の表面粗さＲａ、０．２５ｗｔ％のフッ化水素と１０ｐｐｍのオゾンとを含むエッチング液（２５℃）で１０分間処理した後の基板２０の表面粗さＲａ、および、アンモニア水と過酸化水素水と純水との混合液：ＡＰＭ（５０℃）で１０分間処理した後の基板２０の表面粗さＲａを、それぞれ示す。
図４に示すように、ＡＰＭ（アンモニア水と過酸化水素水と純水との混合液）による処理後には、基板２０の表面粗さＲａが増大するのに対し、フッ化水素とオゾンとを含むエッチング液による処理後には、基板２０の表面粗さＲａが低下する傾向を示す。
このため、フッ化水素とオゾンとを含むエッチング液を用いることにより、素子形成領域２２の表面は、表面モフォロジーが極めて高いものとなる。
また、かかるエッチング液を用いる場合、基板２０には、各種面方位のものの中でも、特に、面方位が（１００）であるものを用いるのが好適である。これにより、基板２０のエッチングが厚さ方向により進行し易くなり、段差４１をより容易かつ確実に形成することができる。
エッチング液による基板２０と絶縁材料４０とのエッチングレートは、例えば、次のように設定するのが好ましい。
すなわち、エッチング液による基板２０のエッチングレートをＲ１とし、エッチング液による絶縁材料４０のエッチングレートをＲ２としたとき、Ｒ１／Ｒ２は、１．２〜２００程度なる関係を満足するのが好ましく、３〜３０程度なる関係を満足するのがより好ましい。Ｒ１／Ｒ２が小さ過ぎると、基板２０と絶縁材料４０との間に段差４１を形成するのに長時間を要し、製造効率が低下するおそれがあり、一方、Ｒ１／Ｒ２が大き過ぎると、基板２０のエッチングが早く進行しすぎ、その結果、段差４１の高さ（素子形成領域２２表面と絶縁部４の表面との距離）を制御するのが困難になるおそれがある。
このようなエッチングレートの比率（Ｒ１／Ｒ２）は、エッチング液におけるフッ化水素の濃度およびオゾンの濃度等に大きく依存する。
エッチング液におけるオゾンの濃度は、主に基板２０（Ｓｉ）のエッチングレートに影響する。すなわち、図５（ａ）に示すように、エッチング液中のオゾンの濃度を一定とした場合、フッ化水素の濃度を変化させても、Ｓｉのエッチングレートは変化せず、図５（ｂ）に示すように、エッチング液中のフッ化水素の濃度を一定とし、オゾンの濃度を変化させた場合には、オゾンの濃度に依存して、Ｓｉのエッチングレートが変化する。
一方、フッ化水素の濃度は、主に絶縁材料４０（ＳｉＯ２）のエッチングレートに影響する。すなわち、図６（ａ）に示すように、エッチング液中のフッ化水素の濃度を一定とした場合、オゾンの濃度を変化させても、ＳｉＯ２のエッチングレートは変化せず、図６（ｂ）に示すように、エッチング液中のオゾンの濃度を一定とし、フッ化水素の濃度を変化させた場合には、フッ酸の濃度に依存して、ＳｉＯ２のエッチングレートが変化する。
したがって、これらの濃度を適宜設定することにより、Ｒ１／Ｒ２の値を前記範囲に調整することができる。
具体的には、エッチング液におけるフッ化水素の濃度は、０．０５〜５重量％（ｗｔ％）程度であるのが好ましく、０．１５〜２重量％程度であるのがより好ましい。また、エッチング液におけるオゾンの濃度は、１〜５０ｐｐｍ程度であるのが好ましく、３〜３０ｐｐｍ程度であるのがより好ましい。
このエッチング液に用いる溶媒は、フッ化水素およびオゾンを溶解することができ、比較的沸点の低い液体であれば、いかなるものも使用可能である。かかる液体としては、例えば、蒸留水、イオン交換水、純水、超純水、ＲＯ水のような各種水、メタノール、エタノールのような低級アルコール、アセトン、酢酸エチル等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。これらの中でも、溶媒には、水を含むものを用いるのが好ましい。これにより、ＳｉおよびＳｉＯ２に対するエッチングレートをより高めることができる。
また、このエッチングにおけるエッチング液の温度は、２０〜５０℃程度であるのが好ましく、特に、この温度範囲において、エッチング液の温度がほぼ一定に保持した（温度変化が少ない）状態で行うのが好ましい。これにより、基板２０と絶縁材料４０との間に段差４１を形成するのに要する時間が長くなるのを防止しつつ、確実かつ高い寸法精度で段差４１を形成することができる。
以上のようなエッチング条件で、段差４１の高さＨが、所望の高さ（後工程の半導体素子の製造工程（プロセス）で求められる高さ）となるまで、基板２０の表面２３にエッチング液を接触させる。
なお、段差４１の高さＨは、エッチング液中のフッ化水素の濃度、エッチング液中のオゾンの濃度、エッチング液の温度、および、エッチング液による処理時間（接触時間）のうちの少なくとも１つの条件を設定することにより調整することができる。
この段差４１の高さＨは、半導体装置の種類等によっても若干異なり、特に限定されないが、５〜１５０ｎｍ程度であるのが好ましく、２０〜１００ｎｍ程度であるのがより好ましい。段差４１の高さＨが低過ぎると、絶縁部４（素子分離領域２１）による素子分離が不完全となるおそれがあり、一方、高さＨが高過ぎると、その上部に後工程で、例えば、ポリシリコンをパターニングしてゲート電極５３を形成する際等に、フォトリソグラフィー法でのフォーカスズレが生じ、パターニング形成不良が発生するおそれがある。
なお、本実施形態では、エッチング剤として、フッ化水素とオゾンとを含むエッチング液を用いる場合について説明したが、エッチング剤には、気体状のフッ化水素（フッ化水素ガス）およびオゾンを含むガスを用いることができる。なお、この場合においても、ＳｉおよびＳｉＯ２に対するエッチングレートをより高める観点から、エッチング剤として用いられるガス中には、水蒸気を混合するのが好ましい。
以上のような工程を経て、本発明の半導体基板２が得られる。
［７Ａ］半導体素子形成工程
次に、半導体基板２の素子形成領域２２内に、ＭＯＳトランジスタ（半導体素子５）を形成する。
まず、フォトリソグラフィー法により形成したレジストマスクを用いて、所定の種類の不純物イオンを、イオン注入（導入）により素子形成領域２２のほぼ全面に注入する。これにより、基板２０の表面２３付近にウェルが形成される。
その後、基板２０の表面２３側の全面を覆うように、例えば熱酸化法により、熱酸化膜を形成する。
次に、この熱酸化膜上に、例えばポリシリコン膜を、例えばＣＶＤ法等により形成する。
次に、例えばフォトリソグラフィー法およびドライエッチングを用いて、ポリシリコン膜をゲート電極５３の形状にパターニングする。これにより、ゲート電極５３が形成される。
次に、基板２０の表面２３側の全面を覆うように、例えばＣＶＤ法により、酸化シリコン膜を形成した後、例えばドライエッチングにより、エッチバックする。これにより、ゲート電極５３の側面に側面絶縁膜５６を形成する。
次に、側面絶縁膜５６が形成されたゲート電極５３と、絶縁部４（トレンチ素子分離構造２１）とをマスクに用いて、所定の種類の不純物イオンを、イオン注入（導入）により、素子形成領域２２（ウェル）の所定の箇所に注入する。これにより、基板２０の表面２３付近に、ソース５４およびドレイン５５（不純物拡散層）が形成される。
次に、ソース５４およびドレイン５５に接続する図示しない配線（ソース電極およびドレイン電極を含む配線）を形成する。
以上のような工程を経て、半導体基板２の素子形成領域２２内にＭＯＳトランジスタが形成され、本発明の半導体装置１が得られる。
前述したように、半導体基板２は、素子形成領域２２のトレンチ素子分離構造２１（絶縁部４）の境界部に角部が形成されるのが防止されている。このため、この境界部においてゲート電極５３に電界集中が生じるのを防止して、リーク電流が発生するのを防止または抑制することができる。これにより、性能に優れるＭＯＳトランジスタ（半導体装置１）を得ることができる。
以上説明したように、本発明によれば、エッチング剤によるエッチングレートが、ＳｉＯ２よりＳｉが高いことを利用して、主としてＳｉで構成される第１の領域と、主としてＳｉＯ２で構成される第２の領域との間に段差を得て、トレンチ素子分離構造と素子形成領域とを形成する。このため、従来のように、トレンチ素子分離構造と素子形成領域とを形成する領域に、予め段差を形成するためのＳｉＮ膜等を設けることを要しない。
したがって、ＳｉＮ膜の成膜および除去が不要となるため、半導体装置１の製造工程を簡略化することができる。
また、ＳｉＮ膜を設けないので、従来のように、ＳｉＯ２膜のＣＭＰ法による除去に際して、ＳｉＮ膜とＳｉＯ２膜との面積比に依存するエッチングレートの差により、ＳｉＯ２膜にディッシングが発生することがない。これにより、素子分離領域２１を精密な形状で形成することができ、半導体素子５同士の分離を確実に行うことができ、例えば、後工程のフォトリソグラフィー法等の段差に影響を受ける工程（プロセス）の安定性確保が可能となる。
＜＜第２製造方法＞＞
次に、半導体装置１の第２製造方法について説明する。
以下、半導体装置１の第２製造方法について、前記第１製造方法を中心に説明し、同様の事項については、その説明を省略する。
第２製造方法では、基板露出工程において用いるエッチング剤が異なり、それ以外は、前記第１製造方法と同様である。
［１Ｂ］パッド酸化膜形成工程
前記工程［１Ａ］と同様の工程を行う。
［２Ｂ］トレンチ形成工程（第１の工程）
前記工程［２Ａ］と同様の工程を行う。
［３Ｂ］絶縁材料供給工程（第２の工程）
前記工程［３Ａ］と同様の工程を行う。
［４Ｂ］平坦化工程（第３の工程）
前記工程［４Ａ］と同様の工程を行う。
［５Ｂ］基板露出工程（第４の工程）
本実施形態では、絶縁材料４０およびパッド酸化膜６を、例えばフッ化水素とオゾンとを含むエッチング液（エッチング剤）を用いて除去する。
このエッチング液は、次工程［６Ｂ］におけるエッチング液と、フッ化水素の濃度やオゾンの濃度が異なるものであってもよいが、同一のもの（すなわち、同一のエッチング液）を用いるのが好ましい。
これにより、本工程［５Ｂ］と次工程［６Ｂ］とを連続して行うことができ、半導体基板２（半導体装置１）の製造工程のさらなる簡略化を図ることができる。
また、このエッチングにおけるエッチング液の温度は、前記工程［６Ａ］と同様とするのが好ましい。
なお、本実施形態では、エッチング剤として、フッ化水素とオゾンとを含むエッチング液を用いる場合について説明したが、エッチング剤には、気体状のフッ化水素（フッ化水素ガス）およびオゾンを含むガスを用いることができる。なお、この場合においても、ＳｉＯ２に対するエッチングレートをより高める観点から、エッチング剤として用いられるガス中には、水蒸気を混合するのが好ましい。
［６Ｂ］段差形成工程（第５の工程）
前記工程［６Ａ］と同様の工程を行う。
［７Ｂ］半導体素子形成工程
前記工程［７Ａ］と同様の工程を行う。
このような第２製造方法においても、前記第１製造方法と同様の作用・効果が得られる。
以上、本発明の本発明のエッチング方法、トレンチ素子分離構造の形成方法、半導体基板および半導体装置について説明したが、本発明は、これらに限定されるものではない。
例えば、本発明のエッチング方法では、必要に応じて、任意の目的の工程を追加することもできる。
また、本発明のエッチング方法は、トレンチ素子分離構造を形成する場合への適用に限定されるものではなく、主としてＳｉで構成される領域と、主としてＳｉＯ２で構成される領域とを有する基材において、主としてＳｉで構成される領域の選択エッチングが必要な場合への適用に適する。
次に、本発明の具体的実施例について説明する。
（実施例）
まず、ｐ型単結晶（１００）Ｓｉ基板（以下、「Ｓｉ基板」と言う）を用意した。
＜１＞ 次に、このＳｉ基板を、Ｏ２／Ｎ２雰囲気下、９００℃×２０分で熱酸化処理を行った。これにより、Ｓｉ基板の表面に、平均厚さ１０ｎｍのＳｉＯ２膜（パッド酸化膜）を形成した。
＜２＞ 次に、フォトリソグラフィー法により、素子形成領域に対応する開口部を有する形状のレジスト層を形成した。このレジスト層をマスクに用いて、ＳｉＯ２膜およびＳｉ基板を、反応性イオンエッチングにより除去した。これにより、Ｓｉ基板表面からの深さが４００ｎｍのトレンチを形成した。
＜３＞ 次に、レジスト層を除去した後、プラズマＣＶＤにより、トレンチ内を埋めるように、Ｓｉ基板上にＳｉＯ２（絶縁材料）を供給した。このＳｉＯ２のトレンチ３内を除く部分における平均厚さを５５０ｎｍとした。
＜４＞ 次に、ＳｉＯ２の一部をＣＭＰ法により除去して、Ｓｉ基板の表面側を平坦化した。
＜５＞ 次に、フッ化水素水溶液とオゾン水溶液との混合水溶液（エッチング液）を用いて、ＳｉＯ２（絶縁材料およびパッド酸化膜）をほぼ一定の厚さで除去（エッチング）した。これにより、Ｓｉ基板の表面を露出させた。
なお、エッチングの条件は、エッチング液におけるフッ化水素の濃度を０．５重量％、オゾンの濃度を１０ｐｐｍ、エッチング液の温度を２３℃とした。
＜６＞ 次に、フッ化水素水溶液とオゾン水溶液との混合水溶液（エッチング液）を用いて、Ｓｉ基板の表面に対してエッチングを施した。これにより、ＳｉＯ２とＳｉ基板との間に、高さ１０ｎｍの段差を形成し、トレンチ素子分離構造を有する半導体基板を得た。
なお、エッチングの条件は、エッチング液におけるフッ化水素の濃度を０．５重量％、オゾンの濃度を１０ｐｐｍ、エッチング液の温度を２３℃とした。
また、このエッチング液によるＳｉのエッチングレートＲ１と、ＳｉＯ２のエッチングレートＲ２との比率（Ｒ１／Ｒ２）は、２０であった。
＜７＞ 次に、ゲート絶縁膜、ゲート電極、上面絶縁層および側面絶縁層の形成、Ｂ（ホウ素）イオンのイオン注入によるソースおよびドレインの形成、ソースおよびドレインに接続する配線の形成を行った。これにより、図１に示すＭＯＳトランジスタを有する半導体装置を製造した。
（比較例）
まず、ｐ型単結晶（１００）Ｓｉ基板（以下、「Ｓｉ基板」と言う）を用意した。
＜１’＞ 次に、前記工程＜１＞と同様の工程を行った。
次いで、７８０℃×５０分でＬＰ−ＣＶＤ法を行った。これにより、ＳｉＯ２膜上に、平均厚さ１３０ｎｍのＳｉＮ膜を形成した。
＜２’＞ 次に、前記工程＜２＞と同様の工程を行った。
これにより、Ｓｉ基板表面からの深さが４００ｎｍのトレンチを形成した。
＜３’＞ 次に、前記工程＜３＞と同様の工程を行った。
＜４’＞ 次に、ＳｉＮ膜をストッパーとして、前記工程＜４＞と同様の工程を行った。
＜５’＞ 次に、１６０℃の熱リン酸水溶液を用いて、ＳｉＮ膜を除去した。
＜６’＞ 次に、フッ化水素水溶液（エッチング液）を用いて、ＳｉＯ２（絶縁材料およびパッド酸化膜）をほぼ一定の厚さで除去（エッチング）した。これにより、ＳｉＯ２とＳｉ基板との境界部に、高さ５０ｎｍの段差を形成し、トレンチ素子分離構造を有する半導体基板を得た。
なお、エッチングの条件は、エッチング液におけるフッ化水素の濃度を０．５重量％、エッチング液の温度を２３℃とした。
＜７’＞ 次に、前記工程＜７＞と同様の工程を行った。これにより、図１に示す構成と同様のＭＯＳトランジスタを有する半導体装置を製造した。
［評価］
実施例および比較例で製造した半導体装置について、それぞれ、ゲート電極に印加する電圧値の変化させ、このときのソース電極とドレイン電極との間に流れる電流値の変化（トランジスタ特性）を測定した。
この結果を、図７および図８に示す。
なお、図７および図８中、横軸は、ゲート電極へ印加する電圧値（ゲート電圧：Ｖ）を示し、縦軸は、ソース電極とドレイン電極との間に流れる電流値（Ａ）の対数値を示す。
図７に示すように、実施例で製造された半導体装置では、ゲート電圧の変化に対する電流値の変化がなだらかな曲線を示した。
これに対して、図８に示すように、比較例で製造された半導体装置では、ゲート電圧の変化に対する電流値の変化に２相性が認められた。これは、リーク電流の発生を示唆さする結果である。
本発明の半導体装置の実施形態を示す概略斜視図である。 図１に示す半導体装置の第１製造方法を説明するための図（縦断面図）である。 図１に示す半導体装置の第１製造方法を説明するための図（縦断面図）である。 未処理および処理済みの基板の表面粗さＲａを示す図である。 Ｓｉのエチングレートの変化と、エッチング液中のフッ化水素の濃度およびオゾンの濃度との関係を示すグラフである。 ＳｉＯ２のエチングレートの変化と、エッチング液中のフッ化水素の濃度およびオゾンの濃度との関係を示すグラフである。 実施例で製造された半導体装置のトランジスタ特性を示すグラフである。 比較例で製造された半導体装置のトランジスタ特性を示すグラフである。 従来の半導体装置の製造工程を説明するための図（縦断面図）である。 従来の半導体装置の製造工程を説明するための図（縦断面図）である。
符号の説明
１……半導体装置 ２……半導体基板 ２０……基板 ２１……素子分離領域 ２２……素子形成領域 ２３……表面 ３……トレンチ ４……絶縁部 ４０……絶縁材料 ４１……段差 ５……半導体素子 ５２……ゲート絶縁膜 ５３……ゲート電極 ５４……ソース ５５……ドレイン ５６……側面絶縁膜 ６……パッド酸化膜 ７……レジスト層 １００……Ｓｉ基板 ２００……パッド酸化膜 ３００……ＳｉＮ膜 ４００……フォトレジスト ５００……トレンチ ５０１……角部 ６００……ＳｉＯ２膜

Claims (15)

  1. 主としてＳｉで構成される基板の表面に、トレンチ素子分離構造を形成するトレンチ素子分離構造の形成方法であって、
    前記基板の表面にトレンチを形成する第１の工程と、
    前記トレンチ内を埋めるように、前記基板の表面にＳｉＯ２を主成分とする絶縁材料を供給する第２の工程と、
    前記絶縁材料の一部を除去して、前記基板の表面側を平坦化する第３の工程と、
    前記絶縁材料をほぼ一定の厚さで除去して、前記基板の表面を露出させる第４の工程と、
    前記基板の表面に、フッ化水素とオゾンとを含むエッチング剤を用いてエッチングを施し、前記エッチング剤によるエッチングレートが、ＳｉＯ ２ よりＳｉが高いことを利用して、前記基板の表面の位置が前記絶縁材料の表面の位置より低くなるように、前記基板と前記絶縁材料との間に段差を形成して、前記トレンチ素子分離構造を得る第５の工程とを有することを特徴とするトレンチ素子分離構造の形成方法。
  2. 前記第５の工程において、前記エッチング剤中のフッ化水素の濃度、前記エッチング剤中のオゾンの濃度、前記エッチング剤の温度、および、前記エッチング剤による処理時間のうちの少なくとも１つの条件を設定することにより、前記基板と前記絶縁材料との間に形成される段差の高さを調整する請求項１に記載のトレンチ素子分離構造の形成方法。
  3. 前記第３の工程における前記絶縁材料の除去は、ＣＭＰ法により行われる請求項１または２に記載のトレンチ素子分離構造の形成方法。
  4. 前記第４の工程における前記絶縁材料の除去は、フッ化水素を含むエッチング剤を用いて行われる請求項１ないし３のいずれかに記載のトレンチ素子分離構造の形成方法。
  5. 前記第４の工程における前記絶縁材料の除去は、フッ化水素とオゾンとを含むエッチング剤を用いて行われる請求項１ないし４のいずれかに記載のトレンチ素子分離構造の形成方法。
  6. 前記第４の工程と前記第５の工程とは、同一のエッチング剤を用いて行われる請求項４に記載のトレンチ素子分離構造の形成方法。
  7. 前記第１の工程に先立って、前記基板の表面を酸化する工程および／または前記基板の表面にＳｉＯ２を主成分とする酸化膜を形成する工程を有する請求項１ないし６のいずれかに記載のトレンチ素子分離構造の形成方法。
  8. 前記基板は、面方位が（１００）のものである請求項１ないし７のいずれかに記載のトレンチ素子分離構造の形成方法。
  9. 前記第５の工程における前記エッチング剤は、フッ化水素とオゾンとを含むエッチング液である請求項１ないし８のいずれかに記載のトレンチ素子分離構造の形成方法。
  10. 前記エッチング液による前記基板のエッチングレートをＲ１とし、前記エッチング液による前記絶縁材料のエッチングレートをＲ２としたとき、Ｒ１／Ｒ２は、１．２〜２００なる関係を満足する請求項９に記載のトレンチ素子分離構造の形成方法。
  11. 前記エッチング液におけるフッ化水素の濃度は、０．０５〜５重量％である請求項９または１０に記載のトレンチ素子分離構造の形成方法。
  12. 前記エッチング液におけるオゾンの濃度は、１〜５０ｐｐｍである請求項９ないし１１のいずれかに記載のトレンチ素子分離構造の形成方法。
  13. 前記エッチングにおける前記エッチング液の温度は、０〜１００℃である請求項９ないし１２のいずれかに記載のトレンチ素子分離構造の形成方法。
  14. 主としてＳｉで構成される半導体基板であって、
    その表面に、請求項１ないし１３のいずれかに記載のトレンチ素子分離構造の形成方法によりトレンチ素子分離構造を形成し、該トレンチ素子分離構造により複数の素子形成領域が区画形成されていることを特徴とする半導体基板。
  15. 請求項１４に記載の半導体基板と、
    該半導体基板の素子形成領域内に形成された半導体素子とを有することを特徴とする半導体装置。
JP2004236181A 2004-08-13 2004-08-13 トレンチ素子分離構造の形成方法、半導体基板および半導体装置 Expired - Fee Related JP4859355B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004236181A JP4859355B2 (ja) 2004-08-13 2004-08-13 トレンチ素子分離構造の形成方法、半導体基板および半導体装置
US11/201,266 US7365012B2 (en) 2004-08-13 2005-08-10 Etching method, a method of forming a trench isolation structure, a semiconductor substrate and a semiconductor apparatus
TW094127594A TWI270167B (en) 2004-08-13 2005-08-12 An etching method, a method of forming a trench isolation structure, a semiconductor substrate and a semiconductor apparatus
KR1020050074051A KR100729945B1 (ko) 2004-08-13 2005-08-12 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법, 반도체 기판 및 반도체 장치
CNB2005100919873A CN100364059C (zh) 2004-08-13 2005-08-15 形成沟槽隔离结构的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004236181A JP4859355B2 (ja) 2004-08-13 2004-08-13 トレンチ素子分離構造の形成方法、半導体基板および半導体装置

Publications (2)

Publication Number Publication Date
JP2006054380A JP2006054380A (ja) 2006-02-23
JP4859355B2 true JP4859355B2 (ja) 2012-01-25

Family

ID=35799216

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004236181A Expired - Fee Related JP4859355B2 (ja) 2004-08-13 2004-08-13 トレンチ素子分離構造の形成方法、半導体基板および半導体装置

Country Status (5)

Country Link
US (1) US7365012B2 (ja)
JP (1) JP4859355B2 (ja)
KR (1) KR100729945B1 (ja)
CN (1) CN100364059C (ja)
TW (1) TWI270167B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100677998B1 (ko) * 2005-09-30 2007-02-02 동부일렉트로닉스 주식회사 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
US7776713B2 (en) 2007-05-30 2010-08-17 Macronix International Co., Ltd. Etching solution, method of surface modification of semiconductor substrate and method of forming shallow trench isolation
US9054025B2 (en) * 2008-11-03 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Process for controlling shallow trench isolation step height
CN104752310A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
US11824099B2 (en) * 2020-06-15 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drains in semiconductor devices and methods of forming thereof
CN113651294B (zh) * 2021-07-02 2024-01-02 北京化工大学 电子级氢氟酸的连续化制备***及方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06168922A (ja) * 1992-06-25 1994-06-14 Texas Instr Inc <Ti> シリコンの気相エッチング法
JP2760418B2 (ja) * 1994-07-29 1998-05-28 住友シチックス株式会社 半導体ウエーハの洗浄液及びこれを用いた半導体ウエーハの洗浄方法
JP3575859B2 (ja) * 1995-03-10 2004-10-13 株式会社東芝 半導体基板の表面処理方法及び表面処理装置
JP3649534B2 (ja) 1996-09-19 2005-05-18 シルトロニック・ジャパン株式会社 シリコンウェハおよびシリコン酸化物の洗浄液
US5721173A (en) * 1997-02-25 1998-02-24 Kabushiki Kaisha Toshiba Method of forming a shallow trench isolation structure
US6630074B1 (en) * 1997-04-04 2003-10-07 International Business Machines Corporation Etching composition and use thereof
US20030209514A1 (en) * 1997-04-04 2003-11-13 Infineon Technologies North America Corp. Etching composition and use thereof with feedback control of HF in BEOL clean
JPH10340876A (ja) 1997-06-10 1998-12-22 Shibaura Eng Works Co Ltd 洗浄処理方法および洗浄処理装置
US6348157B1 (en) * 1997-06-13 2002-02-19 Tadahiro Ohmi Cleaning method
JPH11176792A (ja) 1997-12-09 1999-07-02 Sony Corp 半導体基板用洗浄液の製造装置および半導体基板の洗浄方法
JP2000003963A (ja) * 1998-06-12 2000-01-07 Oki Lsi Technology Kansai:Kk 半導体集積回路のレイアウト設計方法および半導体集積回路
KR100540477B1 (ko) 1998-06-30 2006-03-17 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
US6537461B1 (en) * 2000-04-24 2003-03-25 Hitachi, Ltd. Process for treating solid surface and substrate surface
JP2001044167A (ja) 1999-07-30 2001-02-16 Sony Corp エッチング方法
JP2001189380A (ja) * 1999-12-28 2001-07-10 Nec Corp 半導体装置の製造方法及び半導体装置
JP2001237308A (ja) 2000-02-22 2001-08-31 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001332614A (ja) * 2000-03-17 2001-11-30 Mitsubishi Electric Corp トレンチ型素子分離構造の製造方法
JP2004503081A (ja) 2000-06-30 2004-01-29 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド シリコンウェーハのエッチング方法
JP2002024514A (ja) * 2000-07-07 2002-01-25 Settsu:Kk 販売促進支援システム
JP4045731B2 (ja) 2000-09-25 2008-02-13 株式会社日立製作所 薄膜半導体素子の製造方法
JP3957264B2 (ja) 2001-12-04 2007-08-15 シルトロニック・ジャパン株式会社 半導体基板の洗浄方法
JP3957268B2 (ja) 2002-01-17 2007-08-15 シルトロニック・ジャパン株式会社 半導体基板の洗浄方法
JP4280022B2 (ja) 2002-04-02 2009-06-17 バイエルクロップサイエンス株式会社 顆粒状水和剤

Also Published As

Publication number Publication date
JP2006054380A (ja) 2006-02-23
KR20060050417A (ko) 2006-05-19
US20060033178A1 (en) 2006-02-16
US7365012B2 (en) 2008-04-29
TW200618166A (en) 2006-06-01
KR100729945B1 (ko) 2007-06-20
CN1734722A (zh) 2006-02-15
TWI270167B (en) 2007-01-01
CN100364059C (zh) 2008-01-23

Similar Documents

Publication Publication Date Title
US6617226B1 (en) Semiconductor device and method for manufacturing the same
US10032877B2 (en) FinFET and method of forming same
TWI249774B (en) Forming method of self-aligned contact for semiconductor device
US8008163B2 (en) Method of fabricating semiconductor device
US6159822A (en) Self-planarized shallow trench isolation
KR100729945B1 (ko) 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법, 반도체 기판 및 반도체 장치
US20020048897A1 (en) Method of forming a self-aligned shallow trench isolation
US20060276001A1 (en) Method for manufacturing a semiconductor device having a STI structure
US20040245596A1 (en) Semiconductor device having trench isolation
KR100464862B1 (ko) 반도체 장치의 제조 방법
US7118975B2 (en) Method for manufacturing a semiconductor device
JP2008060383A (ja) 半導体装置の製造方法
JP4260275B2 (ja) 半導体装置及びその製造方法
JP2008004881A (ja) 素子分離構造部の製造方法
JP2000049160A (ja) 半導体装置の配線及びその製造方法
KR19990074800A (ko) 반도체 소자 및 그의 제조 방법
US20230317453A1 (en) Method of removing hard mask layer
KR20110133842A (ko) 리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법
JP2002118253A (ja) 半導体装置およびその製造方法
KR20030058634A (ko) 반도체소자의 제조방법
JPH11186388A (ja) 半導体装置の製造方法
KR100204911B1 (ko) 반도체장치의 플러그 형성 방법
KR100450128B1 (ko) 반도체 소자의 제조 방법
JP2000340647A (ja) 基板の素子分離方法、半導体装置の製造方法及び半導体装置
KR20050122075A (ko) 반도체 소자의 콘택 플러그 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070808

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101028

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110802

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110927

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111025

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111101

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141111

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees