KR100729945B1 - 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법, 반도체 기판 및 반도체 장치 - Google Patents

반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법, 반도체 기판 및 반도체 장치 Download PDF

Info

Publication number
KR100729945B1
KR100729945B1 KR1020050074051A KR20050074051A KR100729945B1 KR 100729945 B1 KR100729945 B1 KR 100729945B1 KR 1020050074051 A KR1020050074051 A KR 1020050074051A KR 20050074051 A KR20050074051 A KR 20050074051A KR 100729945 B1 KR100729945 B1 KR 100729945B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
etchant
etching
isolation structure
trench isolation
Prior art date
Application number
KR1020050074051A
Other languages
English (en)
Other versions
KR20060050417A (ko
Inventor
히로유기 마츠오
도시기 나가지마
구니히로 미야자기
Original Assignee
세이코 엡슨 가부시키가이샤
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤, 가부시끼가이샤 도시바 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20060050417A publication Critical patent/KR20060050417A/ko
Application granted granted Critical
Publication of KR100729945B1 publication Critical patent/KR100729945B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

불화수소(hydrogen fluoride)와 오존(ozone)을 함유하는 에칭제를 이용하여 기재(base material)를 에칭 공정을 받게 하는 에칭 방법이 개시되어 있다. 상기 기재는 주재료로서 Si(실리콘)로 구성된 제1 구역(first region)과 주재료로서 SiO2로 구성된 제2 구역(second region)을 갖는다. 상기 에칭 방법은, 상기 기재를 마련하는 단계와, 에칭제에 의한 Si의 에칭률(etching rate)이 에칭제에 의한 SiO2의 에칭률보다 높아서, 제1 구역의 표면 높이가 제2 구역의 표면 높이보다 낮다는 특성을 이용하여, 제1 구역과 제2 구역 사이에 단차부(step)를 형성하도록 상기 기재 상에 에칭제를 공급하는 단계를 포함한다.
에칭제, 기재, 에칭률, 단차부, 트렌치, 절연 재료

Description

반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법, 반도체 기판 및 반도체 장치{A METHOD OF FORMING A TRENCH ISOLATION STRUCTURE ON A SEMICONDUCTOR SUBSTRATE, A SEMICONDUCTOR SUBSTRATE AND A SEMICONDUCTOR APPARATUS}
도 1은 본 발명의 실시예에서 반도체 장치를 개략적으로 도시하는 사시도.
도 2a 내지 도 2g는 도 1에 도시된 반도체 장치를 형성하는 제1 방법을 설명하기 위한 도면(수직 횡단면도).
도 3은 처리되지 않은 기판과 처리된 기판의 표면 거칠기(Ra) 관계를 도시하는 그래프.
도 4a 및 도 4b는 실리콘(Si)의 에칭률 변화와 에칭액에서 불화수소의 농도 및 오존의 농도 간의 관계를 도시하는 그래프.
도 5a 및 도 5b는 SiO2의 에칭률 변화와 에칭액에서 불화수소의 농도 및 오존의 농도 간의 관계를 도시하는 그래프.
도 6은 일례로 제조된 반도체 장치의 트랜지스터 특성(transistor characteristic)을 도시하는 그래프.
도 7은 비교예로 제조된 반도체 장치의 트랜지스터 특성을 도시하는 그래프.
도 8a 내지 8h는 반도체 장치를 형성하는 종래의 방법을 설명하는 도면(수직 횡단면도).
본 출원은 본 명세서에 전체가 참고로 합체되는, 2004년 8월 13일자 출원된 일본 특허출원 제2004-236181호를 우선권으로 주장한다.
본 발명은 에칭 방법, 트렌치 분리 구조(trench isolation structure)의 형성 방법, 반도체 기판 및 반도체 장치에 관한 것이다.
반도체 장치에서 반도체 소자(semiconductor device)의 고밀도 및 고집적에 대한 요구가 높아지는 경향이 있다. 그러한 요구에 부응하여, 반도체 소자 자체의 소형화 및 인접한 반도체 소자를 분리시키는 소자 분리 구역의 소형화가 매우 중요해지고 있다. 지금까지는, 소자 분리 구역을 형성하는 방법으로서, 소자 분리 구역이 되는 산화물 막이 형성된 LOCOS(Local Oxidation of Silicon) 방법이 일반적으로 사용되었다.
그러나, LOCOS 방법을 이용하여 미세한 패턴을 갖는 산화물 막이 형성되는 경우에, 두께 방향으로의 산화가 충분히 진행되지 않기 때문에, 소자의 분리가 불완전해진다. 또한, 분리 소자에 대해 충분한 두께를 갖는 산화물 막을 형성하는 경우에, 측방향에서의 산화 뿐만 아니라 두께 방향에서의 산화가 진행하기 때문에, 소자 분리 구역이 예정된 구역 이상으로 확대된다. 이러한 이유로, LOCOS 방법에서 소자 분리 구역의 소형화는 그 자체로 제약이 있다. 이에 따라, 소자 분리 기법으로서 LOCOS 방법 대신에 STI(Shallow Trench Isolation) 방법이 주목을 끌고 있다(예컨대, 일본 공개 특허 출원 제2001-237308호 참조).
상기 STI 방법에 있어서는, 실리콘 기판 상에 트렌치를 형성하고 각 트렌치에 SiO2 막(절연 재료)을 충전함으로써, 소자 분리 구조가 형성된다. 이 경우에, 상기 SiO2 막은 그 표면이 실리콘 기판의 표면보다 높도록 SiO2 막의 표면을 돌출시켜 형성된다.
지금까지, STI 방법에 의한 트렌치 분리 구조(trench isolation structure)는 다음과 같이 형성되었다. 도 8a 내지 8h는 반도체 장치를 형성하는 종래의 방법을 설명하는 도면(수직 횡단면도)이다.
먼저, 도 8a에 도시된 바와 같이, 실리콘 기판(100)의 표면을 열산화 공정을 받게 함으로써, 실리콘 기판(100) 상에 패드(pad) 산화물 막(200)이 형성된다.
다음에, 도 8b에 도시된 바와 같이, 상기 패드 산화물 막(200) 상에는 CVD 방법에 의해 SiN 막(300)이 형성된다. 이 SiN 막(300)은 후공정(post-process)에서 CMP(Chemical Mechanical Polishing) 방법에 의해 SiO2 막을 폴리싱(polishing)할 때 스톱퍼(stopper)로서 기능한다.
다음에, 도 8c에 도시된 바와 같이, SiN 막(300) 상에는 포토리소그래피 방법에 의해 소자를 형성하는 구역(소자 형성 구역)에 대응하는 패턴을 갖는 레지스트층(400)이 형성된다.
다음에, 도 8d에 도시된 바와 같이, 마스크로서 레지스트층(400)을 사용하여 SiN 막(300)과 패드 산화물 막(200)을 건식 에칭 공정을 받게 함으로써, 패드 산화물 막(200)과 SiN 막(300)이 소자 형성 구역에 대응하는 형상으로 패터닝된다. 이 어서, 실리콘 기판(100)을 마스크로서 패터닝된 SiN 막(300)을 사용하여 에칭 공정을 받게 함으로써, 트렌치(500)를 형성한다.
다음에, 도 8e에 도시된 바와 같이, SiO2 막(600)이 각 트렌치(500)에 충전되도록 패드 산화물 막(200), SiN 막(300) 및 트렌치가 플라스마 CVD 방법 등에 형성되는 실리콘 기판(100) 상에 SiO2 막(600)이 형성된다.
이어서, 도 8f에 도시된 바와 같이, 상기 SiO2 막(600)은 스토퍼로서 SiN 막(300)을 사용하여 CMP 방법에 의해 폴리싱되어 평탄화된다. 따라서, 트렌치(500) 상의 SiO2 막(600)의 높이는 SiN 막(300)의 표면 높이와 거의 대응하는 높이가 된다.
다음에, 도 8g에 도시된 바와 같이, 상기 SiN 막(300)은 가열된 인산(phosphoric acid)에 의해 습식 에칭 공정에 의해 제거된다.
이어서, 도 8h에 도시된 바와 같이, 상기 패드 산화물 막(200)은 불산(fluoride acid)에 의해 습식 에칭 공정에 의해 제거된다.
전술한 단계를 통해서, 각 트렌치(500)에서 SiO2 막(600)의 표면은 실리콘 기판(100)의 표면보다 높게 됨으로써, 트렌치 분리 구조(소자 분리 구역(device isolation region))을 형성한다. 상기 트렌치 분리 구조는 소자를 형성하는 복수 개의 구역이 실리콘 기판(100)의 표면 상에 별개로 형성되게 한다.
이제, 전술한 방법에 있어서, CMP 방법에 의해 SiO2 막(600)를 평탄화할 때 SiO2 표면을 평탄화하기 위하여, SiN 막(300)의 표면이 완전히 노출되고, SiO2 막(600)이 다소 과도하게(somewhat excessively) 폴리싱된다. SiO2 막(600)이 과도하게 폴리싱되면, SiN 막(300)의 표면이 노출되고 SiO2 막(600) 및 SiN 막(300) 양자가 동시에 폴리싱되는 단계에서 소위 디싱(dishing)이 발생된다. 상기 디싱은 에칭률의 차이로 인해 소자 분리 패턴의 협폭부(narrow portion)와 광폭부(wide portion) 사이에서 폴리싱이 균등하게 진행되지 않기 때문에 발생한다.
SiO2 막(600)이 디싱의 비교적 넓은 분리 구역에서 과도하게 폴리싱되기 때문에, 그러한 넓은 소자 분리 구역에 의해 분리되는 인접한 소자들 사이의 분리가 불완전하게 되고/되거나 폴리 실리콘 등을 패터닝함으로써 SiO2 막(600) 상에 게이트 전극을 형성할 때 폴리리소그래피 방법에서 포커스 간극(focus gap)이 발생한다. 그 결과, 반도체 장치의 특성이 손상되는 문제가 생긴다.
또한, 전술한 방법에 있어서, 상기 패드 산화물 막(200)은 불산(hydrofluoric acid)을 사용하여 습식 에칭 공정에 의해 제거된다. 이와 관련하여, 에칭은 불산을 사용하여 습식 에칭 공정에서 등방성으로(isotropically) 진행된다. 이 이유로, 도 8h에 도시된 바와 같이, SiO2 막(600)의 단부가 에칭 처리되고, 그 결과로서, SiO2 막(600)과 실리콘 기판(100) 사이의 경계에서 SiO2 막(600)의 오목부가 발생됨으로써, SiO2 막(600)과 실리콘 기판(100) 사이의 경계에서 코너부(501)가 형성된다.
예컨대, 전술한 실리콘 기판(100)의 각 소자 형성 구역 내에 트랜지스터가 형성되는 경우에, 게이트 전극이 상기 코너부(501)를 덮도록 구성된다. 따라서, 코너부(501)에서의 전계(electric field)의 집중(concentration)으로 인해 누설 전류가 발생되는 문제가 생긴다. 이 문제를 해결하기 위하여, 열산화 공정(thermal oxidation process)에 의해 코너부(501)가 원형으로 형성되는 라운드(round) 산화 등을 취한다(또는 채택한다). 그러나, 그러한 공정을 제공함으로써 트렌치 분리 구조의 제조 공정수가 증가되기 때문에, 트렌치 분리 구조의 제조 효율이 떨어지는 경향이 있다.
더욱이, 전술한 방법에 있어서, SiN 막(300)이 CMP 방법용의 스토퍼로서 사용되기 때문에, SiN 막(300)을 형성하고 제거하는 공정이 요구된다. 이는 제조 공정수가 증가되게 한다.
따라서, 본 발명의 목적은 주재료로서 실리콘으로 구성되는 제1 구역(first region)과 주재료로서 SiO2로 구성되는 제2 구역(second region) 사이의 경계에서 간극이 발생되는 것을 방지하면서, 제1 구역과 제2 구역 사이에 단차부(step)가 쉽고 정밀하게 형성될 수 있는 에칭 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 에칭 방법이 적용되는 트렌치 분리 구조를 형성하는 방법, 상기 트렌치 분리 구조가 트렌치 분리 구조를 형성하는 방법에 의해 형성되는 반도체 기판, 및 신뢰성이 높은 반도체 기판이 마련된 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 한 양태에 있어서, 본 발명은 불화수소(hydrogen fluoride)와 오존을 함유하는 에칭제를 이용하여 기재(base material)를 에칭 공정을 받게 하는 에칭 방법에 관한 것이다. 상기 기재는 주재료로서 Si(실리콘)로 구성된 제1 구역(first region)과 주재료로서 SiO2로 구성된 제2 구역(second region)을 갖는다. 상기 에칭 방법은, 상기 기재를 마련하는 단계와, 에칭제에 의한 Si의 에칭률이 에칭제에 의한 SiO2의 에칭률보다 높다는 것을 이용하여, 제1 구역의 표면 높이가 제2 구역의 표면 높이보다 낮게되도록, 제1 구역과 제2 구역 사이에 단차부(step)를 형성하도록 상기 기재 상에 에칭제를 공급하는 단계를 포함한다.
따라서, 주재료로서 실리콘으로 구성된 제1 구역과 주재료로서 SiO2로 구성된 제2 구역 사이의 경계에서 간극이 발생되는 것을 방지하면서, 제1 구역과 제2 구역 사이의 단차부를 쉽고 정밀하게 형성할 수 있다. 또한, 형성될 단차부의 높이(즉, 2개의 구역의 표면 간의 거리)를 정밀하게 조정할 수 있기 때문에, 그러한 단차부가 영향을 미칠 수 있는 임의의 단계들(예컨대, 후속 단계에서의 포토리소그래피 공정 등)의 안정성을 확보할 수 있다.
본 발명의 에칭 방법에 있어서, 상기 에칭제는 불화수소와 오존을 함유하는 에칭액을 포함하는 것이 바람직하다.
이것은 에칭제의 처리를 쉽게 한다. 또한, 제1 구역의 표면이 적당히 거칠게 되는 것을 방지할 수 있다.
본 발명의 에칭 방법에 있어서, 에칭액에 의한 Si의 에칭률을 R1로 규정하 고, 에칭액에 의한 SiO2의 에칭률을 R2로 규정한 경우에, R1과 R2는 R1/R2가 1.2 내지 200의 범위에 있는 관계를 만족시키는 것이 바람직하다.
이것은 에칭률이 저하되는 것을 방지하면서 단차부를 쉽게 제어할 수 있게 한다.
본 발명의 에칭 방법에 있어서, 상기 에칭제 공급 단계에서, 에칭액의 불화수소의 농도는 0.05 내지 5 중량%의 범위에 있는 것이 바람직하다.
이것은 Si와 SiO2의 에칭률 간의 비(R1/R2)를 조정할 수 있게 한다.
본 발명의 에칭 방법에 있어서, 상기 에칭제 공급 단계에서, 에칭액의 오존의 농도는 1 내지 50 ppm의 범위에 있는 것이 바람직하다.
이것은 Si와 SiO2의 에칭률 간의 비(R1/R2)를 조정할 수 있게 한다.
본 발명의 에칭 방법에 있어서, 상기 에칭제 공급 단계에서, 에칭액의 온도는 0 내지 100 ℃의 범위에 있는 것이 바람직하다.
이것은 에칭률이 저하되는 것을 방지하면서, 확실하고 높은 치수 정밀도로 단차부를 형성할 수 있게 한다.
본 발명의 다른 양태에 있어서, 본 발명은 반도체 기판의 표면 상에 트렌치 분리 구조를 형성하는 방법에 관한 것이다. 상기 반도체 기판은 주재료로서 Si로 구성된다. 상기 방법은,
반도체 기판의 표면 상에 트렌치를 형성하는 제1 단계와;
주재료로서 SiO2로 구성된 절연 재료를 반도체 기판의 표면 상에 공급하여 그 절연 재료로 트렌치를 채우는 제2 단계와;
상기 절연 재료의 일부를 제거함으로써, 절연 재료의 표면측을 평탄화하는 제3 단계와;
상기 절연 재료를 거의 일정한 두께 만큼 제거함으로써, 반도체 기판의 표면을 노출시키는 제4 단계 및;
반도체 기판의 표면을 제1항에 따른 에칭 방법에 의해 에칭 공정을 받게 함으로써, 반도체 기판과 절연 재료 사이에 단차부를 형성하여 트렌치 분리 구조를 얻는 제5 단계를 포함한다.
이것은 트렌치 분리 구조를 쉽고 정확하게 형성할 수 있게 한다.
본 발명에 따른 트렌치 분리 구조 형성 방법에 있어서, 상기 제5 단계는 에칭제에서 불화수소의 농도, 에칭제에서 오존의 농도, 에칭제의 온도 및 에칭제에 의한 처리 시간 중 적어도 하나의 조건을 설정함으로써, 반도체 기판과 절연 재료 사이에 형성될 단차부의 높이를 조정하는 단계를 포함하는 것이 바람직하다.
이것은 복수 개의 소자 형성 구역에 형성된 인접한 반도체 소자를 확실하게 절연시킬 수 있게 한다.
본 발명에 따른 트렌치 분리 구조 형성 방법에 있어서, 상기 제3 단계에서 절연 재료의 제거는 CMP(Chemical Mechanical Polishing) 방법에 의해 수행되는 것이 바람직하다.
CMP 방법에 따르면, 주재료로서 SiO2로 구성된 절연 재료를 효율적으로 제거 할 수 있다.
본 발명에 따른 트렌치 분리 구조 형성 방법에 있어서, 상기 제4 단계에서 절연 재료의 제거는 불화수소를 함유하는 에칭제를 이용하여 수행되는 것이 바람직하다.
이것은 주재료로서 SiO2로 구성된 절연 재료를 효율적으로 제거할 수 있게 한다.
본 발명에 따른 트렌치 분리 구조 형성 방법에 있어서, 상기 에칭제는 오존을 더 함유하는 것이 바람직하다.
본 발명에 따른 트렌치 분리 구조 형성 방법에 있어서, 상기 제4 단계와 제5 단계는 동일한 에칭제를 이용하여 수행되는 것이 바람직하다.
이것은 제조 공정을 간소화시킬 수 있어, 짧은 시간에 트렌치 분리 구조를 형성할 수 있다.
본 발명에 따른 트렌치 분리 구조 형성 방법에 있어서, 상기 제1 단계 전에, 반도체 기판의 표면을 산화시키는 단계 및/또는 반도체 기판의 표면 상에 산화물 막을 형성하는 단계를 더 포함하는 것이 바람직하다. 이 경우에, 상기 산화물 막은 주재료로서 SiO2로 구성된다.
이것은 반도체 기판(즉, Si 기판)의 표면을 보호하면서 트렌치를 형성할 수 있게 한다.
본 발명에 따른 트렌치 분리 구조 형성 방법에 있어서, 상기 반도체 기판의 표면 배향은 Si(100)인 것이 바람직하다.
이것은 반도체 기판(Si 기판)이 적당히 거칠게 되는 것을 방지할 수 있게 한다. 또한, 반도체 기판에 대한 에칭이 그 두께 방향으로 쉽게 진행한다. 따라서, 트렌치 분리 구조를 보다 쉽고 확실하게 형성할 수 있다.
본 발명의 또 다른 양태에 있어서, 본 발명은 주재료로서 Si로 구성된 반도체 기판에 관한 것이다. 이 반도체 기판은, 전술한 본 발명에 따른 트렌치 분리 구조 형성 방법을 이용하여 반도체 기판의 표면 상에 형성된 트렌치 분리 구조 및; 소자들을 형성하는 복수 개의 구역을 구비하고, 상기 구역들은 트렌치 분리 구조에 의해 별개로 형성된다.
이것은 복수 개의 소자 형성 구역에 형성된 인접한 반도체 소자들을 확실하게 분리시킬 수 있는 반도체 기판을 얻을 수 있게 한다.
본 발명의 또 다른 양태에 있어서, 본 발명은 반도체 장치에 관한 것이다. 이 반도체 장치는, 전술한 본 발명의 반도체 기판과; 상기 반도체 기판의 소자를 형성하는 구역에 각각 형성되는 복수 개의 반도체 소자를 구비한다.
이것은 신뢰성이 높은 반도체 장치를 얻을 수 있게 한다.
본 발명의 전술한 목적과 다른 목적, 특징 및 이점은 첨부 도면을 참조하여 진행하는 본 발명의 바람직한 실시예의 다음의 설명으로부터 보다 쉽게 명백해질 것이다.
이하, 첨부 도면을 참조하여, 에칭 방법, 트렌치 분리 구조를 형성하는 방법, 반도체 기판 및 반도체 장치의 바람직한 실시예를 설명하기로 한다.
(반도체 장치의 구성)
먼저, 본 발명의 반도체 장치를 설명한다. 도 1은 본 발명의 실시예에서 반도체 장치를 개략적으로 도시하는 사시도이다. 이하, 도 1의 다음의 설명에 있어서, 설명의 편의를 위해, 도 1의 상부측(upper side)과 하부측(lower side)을 각각 "상부(upper)"와 "하부(lower)"라 칭한다.
도 1에 도시된 반도체 장치(1)에는 반도체 기판(2; 본 발명의 반도체 기판)과, 반도체 소자(semiconductor device)(5)가 마련된다. 상기 반도체 기판(2)에 있어서, 주재료로서 실리콘으로 구성되는 기판(20)의 표면(23) 상에 트렌치 분리 구조(즉, 소자 분리 구역)(21)가 형성된다. 상기 트렌치 분리 구조(21)는 기판(20)의 표면(23) 상에 형성된 트렌치(3)에 충전되어 기판(20)의 표면(23)으로부터 돌출되는 절연부(4)로 구성된다. 상기 절연부(4)는 주재료로서 SiO2(실리콘 옥사이드)를 함유하는 절연 재료로 구성된다. 이것은 절연부(4)를 매개로 하여 인접한 반도체 소자(5)가 서로 도전하는 것(conducting)을 방지할 수 있게 한다.
본 실시예에 있어서, 소자를 형성하는 각 구역(region)(22)에는 반도체 소자(5)로서 MOS 트랜지스터(MOSFET)가 형성된다. 보다 구체적으로, 기판(20)의 표면(23) 근처에서 예정된 부분[도 1에 도시된 구성에서, 소스(54)와 드레인(55)에 대응하는 구역]으로 불순물 이온을 사출(또는 도입)함으로써, 한쌍의 불순물 확산층이 서로 이격되도록 형성된다. 불순물 확산층(impurity diffusion layer)은 MOS 트랜지스터에서 각각 소스(54)와 드레인(55)으로서 기능한다.
소스(54)와 드레인(55)에는 소스 전극과 드레인 전극이 각각 접속된다(도면 에 도시되지 않음). 또한, 게이트 절연막(52)과 게이트 전극(53)이 채널 구역에 대응하는 위치, 즉 소스(54)와 드레인(55) 사이에 적층된 방식으로 형성된다. 더욱이, 게이트 절연막(52)과 게이트 전극(53)의 각 측면에는 측면 절연막(56)이 형성된다.
이러한 MOS 트랜지스터에서는, 게이트 전극(53)에 인가되는 전압값을 변화시킴으로써, 소스(54)와 드레인(55) 사이에서 흐르는 전류량을 제어하는 것이 가능하다.
바꿔 말하면, 전압이 게이트 전극(53)에 인가되지 않는 OFF 상태에서 소스(54)와 드레인(55) 사이에 전압이 인가되더라도, 이 때에 소스(54)와 드레인(55) 사이에는 전류가 흐르지 않는다. 한편, 한계 전압값(threshold voltage value)보다 큰 예정된 전압값을 갖는 전압이 게이트 전극(53)에 인가되는 ON 상태에서, 게이트 절연막(52)에 대향하는 기판(20) 부분에 전하기 유도됨으로써, 채널 구역(즉, 캐리어 유동로)가 형성된다. 이 상태에서, 소스(54)와 드레인(55) 사이에 전압이 인가되면, 전류가 채널 구역을 통해 흐른다.
전술한 반도체 장치(1)에 있어서, MOS 트랜지스터 외에, 예컨대 다이오드 소자, 전기 용량 소자(캐패시터) 및 저항 소자(레지스터) 등의 각종 소자가 반도체 기판(2)의 다른 소자 형성 구역(22)에 형성될 수도 있다.
반도체 장치(1)는, 예컨대 퍼스널 컴퓨터(랩탑 타입(laptop type) 또는 모바일 타입 퍼스널 컴퓨터), 잉크젯 타입 토출 장치(예컨대, 잉크젯 프린터), 텔레비젼, 비디오 카메라, 디지털 스틸 카메라, 비디오 테이프 레코더, 자동차 네비게이션 장치, 휴대용 전화(모바일 폰), 페이저(pager), 전자 노트북(통신 기능을 갖는 것을 포함함), 전자 사전, 포켓 계산기, 전자 게임 장치, 워드 프로세서, 워크 스테이션, 텔레비젼 전화기, 범죄 예방용 텔레비젼 모니터, 전자 망원경, POS(point-of-sale) 단자, 의료용 장치(전자 서모미터, 혈압계, 혈당계, 심전도 측정 장치, 초음파 진단 장치, 전자 내시경 등), 어군 탐지기, 각종 측정 장치, 게이지(예컨대, 차량, 항공기, 선박 등의 게이지), 비행 시뮬레이터 등에 적절하게 사용(또는 적용)될 수 있다.
(반도체 장치의 제조 방법)
다음에, 도 1에 도시된 반도체 장치(1)의 제조 방법에 대해 설명한다. 도 1에 도시된 반도체 장치(1)는 본 발명의 에칭 방법에 의해 반도체 기판(2)을 제조하고, 이 반도체 기판(2)의 소자 형성 구역(22)에 반도체 소자(5)를 형성함으로써 얻어진다. 이하, 반도체 장치(1)의 제조 방법에 대해 상세히 설명한다.
<<제1 제조 방법>>
반도체 장치(1)의 제1 제조 방법에 대해 설명한다. 도 2a 내지 도 2g는 도 1에 도시된 반도체 장치를 형성하는 제1 방법을 설명하는 도면(수직 횡단면도)이다. 이하, 도 2a 내지 도 2g를 이용한 다음의 설명에서는, 설명의 편의를 위해, 도 2a 내지 도 2g의 상측과 하측을 각각 "상부"와 "하부"라 칭한다.
<1A> 패드 산화물 막의 형성 단계
먼저, 주재료로서 실리콘으로 구성된 기판(20)이 마련된다. 이어서, 도 2a에 도시된 바와 같이, 주재료로서 SiO2로 구성된 패드 산화물 막(희생막(sacrificed film)(6)이 기판(20)의 표면(23) 상에 형성된다. 패드 산화물 막(6)은, 예컨대 기판(20)의 표면(23)을 보호하기 위해 제공된다.
형성되는 패드 산화물 막(6)의 평균 두께(T1)는 특별히 제한되지 않고, 그 평균 두께(T1)는 약 5 내지 30 nm의 범위인 것이 바람직하다. 패드 산화물 막(6)은 기판(20)의 표면(23)을 산화시키는 방법, 및/또는 주재료로서 SiO2로 구성되는 막 재료를 기판(20)의 표면(23) 상에 증착하는 방법에 의해 형성될 수도 있다. 이와 관련하여, 이들 방법은 함께 수행될 수도 있다.
기판(20)의 표면(23)을 산화시키는 방법으로서, 기판(20)의 표면(23)을 상기 표면(23)이 5 내지 50 분동안 750 내지 1,100 ℃로 가열되는 열처리를 받게 하는 방법을 들 수 있다. 한편, 주재료로서 SiO2로 구성되는 막 재료를 증착시키는 방법으로서는, 예컨대 플라스마 CVD 방법, 열 CVC 방법, 레이저 CVD 방법 등의 화학 기상 증착 방법을 이용할 수 있다. 이와 관련하여, 필요에 따라 패드 산화물 막(6)이 제공되므로, 그것을 생략할 수 있다.
<2A> 트렌치 형성 단계(제1 단계)
이어서, 도 2b에 도시된 바와 같이, 레지스트 재료를 패드 산화물 막(6) 상에 도포한 다음, 마스크를 통해 레지스트 재료를 노출시키고 발달시킴으로써, 소자 형성 구역(22)에 각각 대응하는 개구를 갖는 형태의 레지스트층(7)이 형성된다. 패드 산화물 막(6)과 기판(20)을 마스크로서 레지스트층(7)을 사용하여 에칭 공정을 받게 하여, 레지스트층(7)을 제거한다. 이에 따라, 도 2c에 도시된 바와 같이, 트렌치(오목부; 3)가 형성된다. 이와 관련하여, 트렌치(3)는 패드 산화물 막(6)을 에칭 공정을 받게 한 다음 기판(20)을 마스크로서 패드 산화물 막(6)을 이용하여 에칭 공정을 받게 한 후에 레지스트층(7)을 제거함으로써 형성될 수도 있다.
에칭 방법으로서는, 예컨대 플라스마 에칭 방법, 반응 이온 에칭 방법, 빔 에칭 방법, 포토 어시스트 에칭 방법 등의 각종 건식 에칭 방법과, 습식 에칭 방법을 들 수 있다. 특히, 이방성이 높은 건식 에칭 방법을 사용하는 것이 바람직하다.
또한, 기판(20)의 표면(23)으로부터 트렌치(3)의 깊이(D)는 반도체 장치 등의 타입에 따라 약간 변하기 때문에, 특별히 제한되지 않는다. 본 실시예에서, 트렌치(3)의 깊이(D)는 약 50 내지 1,000 nm의 범위인 것이 바람직하고, 약 200 내지 600 nm의 범위에 있는 것이 보다 바람직하다. 이와 관련하여, 후속 공정에서 단차부(41)를 형성할 때 기판(20)의 에칭량에 따라 원하는 깊이(D)가 설정될 수 있다.
<3A> 절연 재료를 공급하는 단계(제2 단계)
이어서, 도 2d에 도시된 바와 같이, 기판(20) 상에는 각 트렌치(3)를 채우도록 주재료로서 SiO2로 구성된 절연 재료(40)가 공급된다. 절연 재료(40)는 적어도 각각의 트렌치(3)를 채워서, 절연 재료(40)의 표면이 기판(20)의 표면(23)보다 높고, 절연 재료(40)의 표면이 다음의 평탄화 단계에서 평탄화될 수 있도록 공급된다.
상기 절연 재료(40)는 각 트렌치(3)의 내측을 제외한 부분에서 평균 두께(T2)가 100 nm 이상이 되도록 공급되는 것이 바람직하다. 상기 평균 두께(T2)는 약 200 내지 1,000 nm의 범위에 있는 것이 보다 바람직하고, 약 350 내지 600 nm의 범위에 있는 것이 더 더욱 바람직하다. 절연 재료(40)를 공급하는 방법으로서는, 예컨대 플라스마 CVD 방법, 열 CVC 방법, 레이저 CVD 방법 등의 각종 화학 기상 증착(CVD) 방법을 사용할 수 있다.
<4A> 평탄화 단계(제3 단계)
이어서, 도 2e에 도시된 바와 같이, 절연 재료(40)의 표면은 절연 재료(40)의 일부를 제거함으로써 평탄해진다. 절연 재료(40)는 전술한 단계 <2A>에서 언급한 에칭 방법 외에 화학 기계적 폴리싱(CMP) 방법 중 어느 하나에 의해 제거될 수 있다. 특히, CPM 방법에 의해 절연 재료(40)를 제거하는 것이 바람직하다. CMP 방법에 따르면, 절연 재료(40)를 효율적으로 제거할 수 있다. 또한, 절연 재료(40)의 표면을 정밀하게 평탄화할 수 있다.
<5A> 기판 노출 단계(제4 단계)
이어서, 도 2f에 도시된 바와 같이, 기판(20)의 표면(23)은 거의 일정한 두께로 절연 재료(40)와 패드 산화물 막(6)을 제거함으로써 노출된다. 절연 재료(40)와 패드 산화물 막(6)은, 예컨대 불화수소를 포함한 에칭액(etchant)(에칭제)(etching agent)을 사용하여 제거된다. 그러한 에칭액에서 SiO2의 용해성이 높기 때문에, 절연 재료(40)와 패드 산화물 막(6)을 효율적으로 제거할 수 있다.
에칭액 내의 불화수소의 농도는 에칭액의 다른 조건에 따라 약간 변하지만, 불화수소의 농도는 약 0.05 내지 5 중량%의 범위인 것이 바람직하고, 약 0.1 내지 2 중량%의 범위인 것이 보다 바람직하다. 불화수소의 농도가 너무 낮은 경우에는, 절연 재료(40)와 패드 산화물 막(6)을 제거하는 속도가 너무 낮아질 우려가 있다. 한편, 불화수소의 농도가 너무 높은 경우에는, 노출된 기판(20)의 표면(23)이 거칠게 되거나, 에칭률이 높아서 에칭량을 정확하게 제어할 수 없기 때문에 절연 재료(40)의 표면이 기판(20)의 표면(23)보다 매우 낮아진다.
불화수소는 그러한 에칭액에 사용된 용제(solvent)에 용해될 수 있다. 용제가 비교적 낮은 비등점을 갖는 한 그러한 에칭액에 어떠한 용제도 사용할 수 있다. 그러한 용제로서는, 예컨대 증류수, 이온 교환수, 순수, 초순수 및 역삼투수 등의 각종 물과, 메타놀 및 에타놀 등의 낮은 알콜, 아세톤, 에틸 및 에틸 아세테이트를 들 수 있다. 이들 성분 중 1종 또는 2종 이상의 조합이 사용될 수 있다. 이들 중 물을 포함한 임의의 성분이 용제로서 사용되는 것이 바람직하다. 이것에 따르면, SiO2에 대한 에칭률을 더욱 향상시킬 수 있다.
또한, 에칭액에서 불화수소의 농도가 전술한 범위 내로 제한되는 경우에는, 절연 재료(40)와 패드 산화물 막(6)을 제거할 때에 에칭액의 온도가 약 20 내지 50 ℃의 범위인 것이 바람직하다. 특히, 에칭 공정은 에칭액의 온도가 전술한(즉, 온도 변화가 작은) 범위 내에서 거의 일정한 상태로 유지되면서 수행되는 것이 바람직하다. 이에 따라, 절연 재료(40)와 패드 산화물 막(6)을 더욱 효율적으로 제거할 수 있다.
전술한 에칭 공정의 조건 하에서, 에칭액은 기판(20)의 표면(23)이 노출될 때까지 절연 재료(40) 및 패드 산화물 막(6)과 접촉하게 된다.
이와 관련하여, 본 실시예에서는 불화수소 함유 에칭액이 에칭제로서 사용된 경우를 설명하였지만, 불화수소 함유 가스(불화수소 가스)를 에칭제로서 사용될 수 있다. 이 경우에, SiO2에 대한 에칭률이 높다는 관점에서, 에칭제로서 사용되는 가스에 수증기를 혼합하는 것이 바람직하다.
<6A> 단차부 형성 단계(제5 단계)
이어서, 기판(20)의 표면(23)을 본 발명의 에칭 방법에 의해 에칭 공정을 받게 한다. 본 발명의 에칭 방법은 불화수소 및 오존을 함유하는 에칭액(즉, 에칭제)를 사용하고, 에칭제에 의한 실리콘의 에칭률이 에칭제에 의한 SiO2의 에칭률보다 높다는 특성을 이용한다.
이들 에칭률 간의 차이는 기판(20)(즉, 주재료로서 실리콘으로 구성된 제1 구역)이 절연 재료(40)(즉, 주재료로서 SiO2로 구성된 제2 구역)보다 훨씬 빠르게 에칭되게 한다. 따라서, 도 2g에 도시된 바와 같이, 복수 개의 절연부(4)[즉, 트렌치 분리 구조(21)]와, 인접한 절연부(4)에 의해 각각 구획된 복수 개의 소자 형성 구역(22)이 형성된다. 이와 관련하여, 절연부(4)의 표면은 소자 형성 구역(22)의 표면보다 높고, 이에 따라 인접한 제1 및 제2 구역[4(또는 21)와 22] 사이에 단차부(41)가 형성된다.
불화수소 및 오존을 함유한 에칭액에 의한 에칭 공정은 실리콘으로 구성된 기판(20)과 SiO2로 구성된 절연부(4) 사이의 선택비가 크고, 이에 따라 에칭을 절연부(4)에 진행하기가 어렵다. 이 이유로, 절연부(4)와 기판(20) 사이의 각 경계에 단차부를 형성하는 것이 가능하다. 바꿔 말하면, 절연부(4)와 기판(20) 사이의 경계에 코너부가 형성되는 것을 방지할 수 있다. 이것은 종래의 에칭 방법에서 수행되었던 라운드 산화 등의 단계를 생략할 수 있게 하여, 반도체 장치(1)의 제조 방법을 간소화시킬 수 있다.
또한, 그러한 에칭액은 이 에칭액이 기판(20)의 표면(23)[즉, 소자 형성 구역(22)]을 거칠게 하기 어렵다는 특성을 갖는다. 도 3은 처리되지 않은 기판(20)의 표면 거칠기(Ra)와, 0.25 중량%의 불화수소와 10 ppm의 오존을 함유하는 에칭액으로 25 ℃에서 10 분 동안 에칭 공정을 받은 처리된 기판(20)의 표면 거칠기(Ra)와, 암모니아수, 과산화수소수 및 순수를 함유한 혼합액(APM)으로 50 ℃에서 10 분 동안 세척 공정을 받은 처리된 기판(20)의 표면 거칠기(Ra)를 도시하는 그래프이다. 도 3에 도시된 바와 같이, 표면(20)의 표면 거칠기(Ra)는 APM(암모니아수, 과산화수소수 및 순수를 함유한 혼합액)에 의한 공정 후에 증가되는 경향이 있지만, 기판(20)의 표면 거칠기(Ra)는 불화수소 및 오존을 함유한 에칭액에 의한 에칭 공정 후에 감소되는 경향이 있다.
따라서, 불화수소와 오존을 함유한 에칭액을 사용함으로써, 소자 형성 구역(22)의 표면(23)의 표면 구조가 매우 높게 된다.
또한, 그러한 에칭액을 사용하는 경우에, 표면(20)의 표면 배향은 실리콘의 표면 배향의 여러 가지 타입 중에 특히 Si(100)인 것이 바람직하다. 따라서, 기판(20)의 에칭 공정은 그 두께 방향으로 쉽게 진행하고, 이것은 단차부(41)를 더욱 쉽고 확실하게 형성할 수 있도록 한다.
에칭액에 의한 기판(20)과 절연 재료(40)의 에칭률(etching rate)은 다음과 같이 설정되는 것이 바람직하다. 즉, 에칭액에 의한 기판(20; 즉, 실리콘)의 에칭률을 R1으로서 규정하고, 에칭액에 의한 절연 재료(40; 즉, SiO2)의 에칭률을 R2로서 규정하는 경우에, R1과 R2는 R1/R2가 약 1.2 내지 200의 범위에 있는 관계를 만족시키는 것이 바람직하다. R1과 R2는 R1/R2가 약 3 내지 30의 범위에 있는 관계를 만족시키는 것이 보다 바람직하다. R1/R2가 너무 작은 경우에는, 기판(20)과 절연 재료(40) 사이의 단차부(41)를 형성하는 데에 긴 시간을 필요로 하여, 반도체 장치(1)의 제조 효율을 저하시킬 수 있다. 한편, R1/R2가 너무 큰 경우에는, 기판(20)의 에칭이 너무 빨리 진행되고, 그 결과로서, 단차부(41)의 높이[즉, 소자 형성 구역(22)의 표면과 절연 재료(41)의 표면 간의 거리)를 조절하는 것이 어려울 수 있다.
에칭률의 비(R1/R2)는 에칭액 등에서 불화수소의 농도 및 오존의 농도에 의해 크게 좌우된다. 도 4a 및 도 4b는 실리콘의 에칭률 변화와 에칭액에서 불화수소의 농도 및 오존의 농도 간의 관계를 도시하는 그래프이고, 도 5a 및 도 5b는 SiO2의 에칭률 변화와 에칭액에서 불화수소의 농도 및 오존의 농도 간의 관계를 도시하는 그래프이다.
에칭액에서 오존의 농도는 주로 기판(20; 실리콘)의 에칭률에 영향을 미친다. 즉, 도 4a에 도시된 바와 같이, 에칭액에서 오존의 농도가 일정한 경우에는, 불화수소의 농도가 변화되더라도 실리콘의 에칭률이 변화되지 않는다. 도 4b에 도시된 바와 같이, 에칭액에서 불화수소의 농도가 일정하고 오존의 농도가 변화되는 경우에는, 오존의 농도에 따라 실리콘의 에칭률이 변화된다.
한편, 에칭액에서 불화수소의 농도는 주로 절연 재료(40; SiO2)의 에칭률에 영향을 미친다. 즉, 도 5a에 도시된 바와 같이, 에칭액에서 불화수소의 농도가 일정한 경우에는, 오존의 농도가 변화되더라도 SiO2의 에칭률이 변화되지 않는다. 도 5b에 도시된 바와 같이, 에칭액에서 오존의 농도가 일정하고 불화수소의 농도가 변화되는 경우에는, 불화수소의 농도에 따라 SiO2의 에칭률이 변화된다.
따라서, 불화수소 또는 오존의 농도를 적절하게 설정함으로써, 전술한 범위 내에서 R1/R2의 값을 조정할 수 있다.
보다 구체적으로, 에칭액에서 불화수소의 농도는 약 0.05 내지 5 중량%의 범위에 있는 것이 바람직하고, 약 0.15 내지 2 중량%의 범위에 있는 것이 보다 바람직하다. 또한, 에칭액에서 오존의 농도는 1 내지 50 ppm의 범위에 있는 것인 바람직하고, 약 3 내지 30 ppm의 범위에 있는 것이 보다 바람직하다.
불화수소와 오존은 그러한 에칭액에 사용되는 용제에 용해될 수 있다. 용제가 비교적 낮은 비등점을 갖는 한 그러한 에칭액에 어떠한 용제도 사용할 수 있다. 그러한 용제로서는, 예컨대 증류수, 이온 교환수, 순수, 초순수 및 역삼투수 등의 각종 물과, 메타놀 및 에타놀 등의 낮은 알콜, 아세톤, 에틸 및 에틸 아세테이트를 들 수 있다. 이들 성분 중 1종 또는 2종 이상의 조합이 사용될 수 있다. 이들 중 물을 포함한 임의의 성분이 용제로서 사용되는 것이 바람직하다. 이것에 따르면, 실리콘 및 SiO2에 대한 에칭률을 더욱 향상시킬 수 있다.
또한, 에칭 공정에서 에칭액의 온도는 약 0 내지 100 ℃의 범위인 것이 바람직하고, 약 20 내지 50 ℃의 범위에 있는 것이 보다 바람직하다. 특히, 에칭 공정은 에칭액의 온도가 전술한(즉, 온도 변화가 작은) 범위 내에서 거의 일정한 상태로 유지되면서 수행되는 것이 바람직하다. 이에 따라, 기판(20)과 절연 재료(40) 사이에 단차부(41)를 형성하는 데 필요한 시간이 증가되는 것을 방지하면서 단차부(41)를 확실하고 높은 치수 정밀도로 형성할 수 있다.
전술한 에칭 공정의 조건 하에서, 단차부(41)의 높이(H)가 예정된 높이(즉, 후속 단계에서 반도체 소자를 제조하는 방법에 필요한 높이)로 될 때까지, 에칭액은 기판(20)의 표면(23)과 접촉하게 된다. 이와 관련하여, 에칭액에서 불화수소의 농도, 에칭액에서 오존의 농도, 에칭액의 온도, 및 에칭액에 의한 처리 시간[즉, 기판(20)의 표면(23)이 에칭액과 접촉하게 되는 시간] 중 적어도 하나의 조건을 적절하게 설정함으로써, 단차부(41)의 높이(H)를 조정할 수 있다.
상기 단차부(41)의 높이(H)는 반도체 장치의 타입 등에 따라 약간 변하기 때문에, 특별히 제한되지 않는다. 본 실시예에서, 단차부(41)의 높이(H)는 약 5 내지 150 nm의 범위에 있는 것이 바람직하고, 약 20 내지 100 nm의 범위에 있는 것이 보다 바람직하다. 단차부(41)의 높이(H)가 너무 낮은 경우에는, 분리부(4)[즉, 소자 분리 구역(21)]에 의한 장치의 분리가 불완전해질 우려가 있다. 한편, 단차부(41)의 높이(H)가 너무 높은 경우에는, 예컨대 후속 단계에서 폴리 실리콘을 패터닝함으로써 그 위에 게이트 전극(53)을 형성할 때 포토리소그래피 방법에서 포커스가 이동되어 패터닝 형성이 실패할 우려가 있다.
이와 관련하여, 본 실시예에서는 에칭제로서 불화수소와 오존을 함유하는 에칭액을 사용하는 경우를 설명하였지만, 불화수소를 함유하는 가스(불화수소 가스)를 에칭제로서 사용할 수 있다. 이 경우에, 실리콘 및 SiO2에 대한 에칭률을 높이는 관점에서, 에칭제로서 사용되는 가스에 수증기를 혼합하는 것이 바람직하다.
전술한 단계들을 통해, 본 발명의 반도체 기판(2)을 얻는다.
<7A> 반도체 소자 형성 단계
이어서, 반도체 기판(2)의 각각의 소자 형성 구역(22) 내에 MOS 트랜지스터(반도체 소자; 5)를 형성한다.
먼저, 포토리소그래피 방법에 의해 형성된 레지스트 마스크를 사용하여 이온 주입에 의해 예정된 종류의 불순물 이온을 거의 모든 소자 형성 구역(22)에 걸쳐 주입한다. 이에 따라, 기판(20)의 표면(23) 근처에 웰(well)이 형성된다. 이어서, 기판(20)의 표면(23)측 위를 모두 덮도록, 예컨대 열 산화 방법에 의해 열 산화막을 형성한다.
이어서, 예컨대 CVD 방법 등에 의해 열 산화막 상에 폴리 실리콘막을 형성한 다.
다음에, 예컨대 포토리소그래피 방법 및 건식 에칭 공정을 이용하여 게이트 전극(53) 형태로 폴리 실리콘막을 패터닝한다. 이에 따라, 게이트 전극(53)이 형성된다.
이어서, 기판(20)의 표면(23)측 위를 전부 덮도록 CVD 방법에 의해 실리콘 산화물 막을 형성한 후에, 기판(20)의 표면(23)을, 예컨대 건식 에칭 공정에 의해 다시 에칭을 받게 한다. 이에 따라, 게이트 전극(53)의 각 측면에 측면 분리막(56)이 형성된다.
다음에, 측면 분리막(56)이 형성된 게이트 전극(53)과 마스크로서의 분리부(4)[즉, 트렌치 분리 구조(21)]를 이용하여 이온 주입에 의해 소자 형성 구역(22; 즉, 웰)의 예정된 부분에 예정된 종류의 불순물 이온을 주입한다. 이에 따라, 기판(20)의 표면(23) 근처에 소스(54)와 드레인(55)(즉, 불순물 확산층)이 형성된다.
이어서, 소스(54)와 드레인(55)에 접속될 배선(wiring)(도면에 도시되지 않은 소스 전극과 드레인 전극을 포함함)을 형성한다.
전술한 단계들을 통해, 반도체 기판(2)의 각각의 소자 형성 구역(22) 내에 MOS 트랜지스터가 형성되고, 이로써 본 발명의 반도체 장치(1)를 얻는다. 전술한 바와 같이, 반도체 기판(2)에서, 코너부가 소자 형성 구역(22)의 트렌치 분리 구조(21)[절연부(4)]의 경계에 발생되는 것을 방지할 수 있다. 이것은 게이트 전극(53)에 대한 전계 집중(concentration of an electric field)가 상기 경계 근처에 발생되는 것을 방지하여, 측면 분리막(56) 등으로부터 누설 전류가 흐르는 것을 방지(또는 제어)할 수 있다. 따라서, 우수한 성능을 갖는 MOS 트랜지스터[반도체 장치(1)]를 얻을 수 있다.
전술한 바와 같이, 본 발명에 따르면, 주재료로서 실리콘으로 구성된 제1 구역과 주재료로서 SiO2로 구성된 제2 구역 사이에, 에칭제에 의한 실리콘의 에칭률이 에칭제에 의한 SiO2의 에칭률보다 높다는 특성을 이용하여 단차부가 형성되고, 이로써 트렌치 분리 구조와 소자 형성 구역이 형성된다. 이 이유로, 트렌치 분리 구조를 형성하는 종래의 방법처럼, 단차부를 미리 형성하기 위하여 트렌치 분리 구조와 소자 형성 구역을 형성하는 구역에 SiN 막 등을 제공할 필요가 없다.
따라서, SiN 막의 형성과 제거가 불필요해지므로, 반도체 장치(1)의 제조 방법을 간소화시킬 수 있다.
또한, SiN 막이 제공되지 않으므로, 영역비에 따라 SiN 막의 에칭률과 SiO2 막의 에칭률 간의 차이로 인한 디싱이 SiO2 막에 생기지 않는다. 따라서, 정확한 형태를 각각 갖는 소자 형성 구역(21)을 형성할 수 있어, 인접한 반도체 소자(5)를 확실하게 분리시킬 수 있다. 그러므로, 단차부(41)가 후속 단계에서, 예컨대 포토리소그래피 방법에 영향을 주는 단계(또는 공정)의 안정성을 확보할 수 있다.
<<제2 제조 방법>>
이어서, 반도체 장치(1)의 제2 제조 방법에 대해서 설명한다.
이하, 반도체 장치(1)의 제2 제조 방법에 대해서 설명하지만, 전술한 제1 제조 방법과 제2 제조 방법 간의 차이를 주로 설명하고, 유사한 부분의 설명은 생략한다. 반도체 장치(1)의 제2 제조 방법은 기판을 노출시키는 단계에서 사용되는 에칭제를 제외하고 반도체 장치(1)의 제1 제조 방법과 유사하다.
<1B> 패드 산화물 막의 형성 단계
전술한 단계 <1A>와 유사한 단계가 수행된다.
<2B> 트렌치 형성 단계(제1 단계)
전술한 단계 <2A>와 유사한 단계가 수행된다.
<3B> 절연 재료 공급 단계(제2 단계)
전술한 단계 <3A>와 유사한 단계가 수행된다.
<4B> 평탄화 단계(제3 단계)
전술한 단계 <4A>와 유사한 단계가 수행된다.
<5B> 기판 노출 단계(제4 단계)
본 실시예에서, 절연 재료(40)와 패드 산화물 막(6)은, 예컨대 불화수소와 오존을 함유하는 에칭액(에칭제)을 사용하여 제거된다.
에칭액에서 불화수소의 농도 및/또는 오존의 농도는 후속 단계 <6B>에서 에칭액과 다를 수 있지만, 에칭액에서 불화수소의 농도와 오존의 농도는 단계 <6B>에서의 에칭액과 동일한 것이 바람직하다[즉, 단계 <5B>에서의 에칭액은 단계 <6B>에서의 에칭액과 동일하다]. 이것은 단계 <5B>와 <6B>를 연속하여 수행할 수 있게 해주어, 반도체 기판[즉, 반도체 장치(1)]의 제조 방법을 간소화시킬 수 있다.
이 경우에, 에칭 공정에서 에칭액의 온도는 전술한 단계 <6A>에서 에칭액의 온도와 동일한(또는 유사한) 것이 바람직하다.
이와 관련하여, 본 실시예에서는 불화수소 및 오존을 함유하는 에칭액을 에 칭제로서 사용하는 경우를 설명하였지만, 불화수소를 함유하는 가스(불화수소 가스)와 오존을 에칭제로서 사용할 수 있다. 이 경우에, 실리콘과 SiO2에 대한 에칭률을 높이는 관점에서, 에칭제로서 사용되는 가스에 수증기를 혼합하는것이 바람직하다.
<6B> 단차부 형성 단계(제5 단계)
전술한 단계 <5A>와 유사한 단계가 수행된다.
<7B> 반도체 소자 형성 단계
전술한 단계 <7A>와 유사한 단계가 수행된다.
제2 제조 방법에서도, 제1 제조 방법에서와 유사한 작용(또는 작동) 및 효과를 얻을 수 있다.
도면에 도시된 실시예들을 기초로 하여, 본 발명에 따른 에칭 방법, 트렌치 분리 구조의 형성 방법, 반도체 기판 및 반도체 장치를 설명하였지만, 본 발명은 상기 실시예들로 제한되지 않는다는 것을 알아야 한다. 예컨대, 필요에 따라, 본 발명의 에칭 방법에 하나 이상의 다른 단계가 추가될 수 있다. 또한, 본 발명의 에칭 방법은 트렌치 분리 구조를 형성하는 경우에 대한 적용으로 제한되지 않는다. 주재료로서 실리콘으로 구성된 구역과 주재료로서 SiO2로 구성된 구역을 갖는 기재에서 주재료로서 실리콘으로 구성된 구역에 대한 선택 에칭 공정이 필요한 경우에 본 발명의 에칭 방법을 적용하는 것이 적절하다.
실시예
이어서, 본 발명의 구체적인 예에 대해서 설명한다.
(실시예)
먼저, (100)의 배향을 갖는 P형 단결정 실리콘 기판(이하, 간단히 "실리콘 기판"이라 칭함)을 마련한다.
<1> 다음에, 실리콘 기판을 O2와 N2를 포함하는 분위기에서 900 ℃에서 20분 동안 가열하는 열 산화 공정을 받게 한다. 이에 따라, 평균 두께가 10 nm인 SiO2 막(즉, 패드 산화물 막)이 실리콘 기판의 표면 상에 형성된다.
<2> 이어서, 소자 형성 구역에 각각 대응하는 개구를 갖는 형태의 레지스트층을 포토리소그래피 방법에 의해 SiO2 막 상에 형성한다. 상기 레지스트층을 마스크로서 이용하여 SiO2 막과 실리콘 기판을 반응 이온 에칭 방법에 의해 제거한다. 이에 따라, 실리콘 기판의 표면으로부터 깊이가 400 nm인 트렌치가 형성된다.
<3> 다음에, 레지스트층을 제거한 후에, 플라스마 CVD 방법에 의해 실리콘 기판 상에 절연 재료(SiO2)를 공급하여 각 트렌치 내에 채운다. 각 트렌치 내측을 제외하고 SiO2의 평균 두께는 550 nm으로 설정된다.
<4> 이어서, CMP 방법에 의해 SiO2의 일부를 제거함으로써, 절연 재료의 표면측을 평탄화한다.
<5> 다음에, 불화수소와 오존을 함유하는 혼합액(에칭액)을 이용하여 SiO2를 거의 일정한 두께로 제거한다(즉, 에칭 공정을 받게 한다). 이에 따라, 실리콘 기 판의 표면이 노출된다. 이와 관련하여, 에칭액에서 불화수소의 농도가 0.5 중량%이고, 에칭액에서 오존의 농도가 10 ppm이며, 에칭액의 온도가 23 ℃인 조건하에서 에칭 공정을 수행하였다.
<6> 이어서, 불화수소와 오존을 함유하는 혼합액(에칭액)을 사용하여 실리콘 기판의 표면을 에칭 공정을 받게 하였다. 이에 따라, 높이가 각각 10 nm인 단차부가 SiO2와 실리콘 기판 사이에 형성되었고, 이로써 트렌치 분리 구조를 갖는 반도체 기판을 얻었다. 이와 관련하여, 에칭액에서 불화수소의 농도가 0.5 중량%이고, 에칭액에서 오존의 농도가 10 ppm이며, 에칭액의 온도가 23 인 조건하에서 에칭 공정을 수행하였다. 또한, 에칭액에 의한 실리콘의 에칭률(R1)과 에칭액에 의한 에칭률(R2) 간의 비(R1/R2)는 20이었다.
<7> 다음에, 실리콘 기판 상에 게이트 분리막, 게이트 전극, 상부면 분리층 및 측면 분리층을 형성하였다. 이어서, AS(비소) 이온의 이온 주입에 의해 예정된 구역에서 소스 구역과 드레인 구역을 형성하였다. 최종적으로, 소스와 드레인 구역에 접속될 배선을 형성하였다. 이에 따라, 도 1에 도시된 복수 개의 MOS 트랜지스터를 갖는 반도체 장치를 제조하였다.
(비교예)
먼저, (100)의 배향을 갖는 p형 단결정 실리콘 기판(이하, 간단히 "실리콘 기판"이라 칭함)을 마련하였다.
<1'> 이어서, 전술한 단계 <1>과 유사한 단계를 수행하였다. 계속하여, 실 리콘 기판을 780 ℃에서 50분 동안 LP-CVD 방법을 받게 하였다. 이에 따라, SiO2 막 상에 평균 두께가 130 nm인 SiN 막이 형성되었다.
<2'> 다음에, 전술한 단계 <2>와 유사한 단계를 수행하였다. 이에 따라, 실리콘 기판의 표면으로부터의 깊이가 각각 400 nm인 트렌치가 형성되었다.
<3'> 이어서, 전술한 단계 <3>과 유사한 단계를 수행하였다.
<4'> 다음에, 전술한 단계 <4>와 유사한 단계를 스토퍼로서 SiN 막을 사용하여 수행하였다.
<5'> 이어서, 열 인산 용액을 이용하여 160 ℃에서 SiN 막을 제거하였다.
<6'> 다음에, 불화 수소 용액(에칭액)을 이용하여 거의 일정한 두께로 SiO2(즉, 절연 재료와 패드 산화물 막)을 제거하였다. 이에 따라, 높이가 각각 50 nm인 단차부가 SiO2와 실리콘 기판 사이의 경계에 형성되었고, 이로써 트렌치 분리 구조를 갖는 반도체 기판을 얻었다. 이와 관련하여, 에칭액에서 불화수소의 농도가 0.5 중량%이고, 에칭액의 온도가 23 ℃인 조건하에서 에칭 공정을 수행하였다.
<7'> 이어서, 전술한 단계 <7>과 유사한 단계를 수행하였다. 이에 따라, 도 1에 도시된 것과 유사한 복수 개의 MOS 트랜지스터를 갖는 반도체 장치를 제조하였다.
(평가)
실시예와 비교예에서 제조된 각 반도체 장치의 게이트 전극에 인가된 전압값을 변화시킴으로써, 소스 전극과 드레인 전극 사이에 흐르는 전류값의 변화(즉, 트 랜지스터 특성)를 측정하였다. 이들 결과를 도 6과 도 7에 도시하였다. 도 6은 실시예에서 제조된 반도체 장치의 트랜지스터 특성을 도시하는 그래프이다. 도 7은 비교예에서 제조된 반도체 장치의 트랜지스터 특성을 도시하는 그래프이다. 이와 관련하여, 도 6과 7에 있어서, (대수법으로서) 각 수평축은 게이트 전극에 인가된 전압값(게이트 전압: V)을 지시하고, 각 종축은 소스 전극과 드레인 전극 사이에 흐르는 전류값(A)을 지시한다.
도 6에 도시된 바와 같이, 실시예에서 제조된 반도체 장치에서, 게이트 전압의 변화에 대한 전류값의 변화는 완만하고 평활한 곡선으로서 도시되어 있다.
한편, 도 7에 도시된 바와 같이, 비교예에서 제조된 반도체 장치에 있어서, 게이트 전압의 변화에 대한 전류값의 변화에서 이상성 특성이 발견되었다. 따라서, 이것은 누설 전류의 발생 가능성을 나타낸다.
본 발명의 에칭 방법에 따르면, 주재료로서 실리콘으로 구성된 제1 구역과 주재료로서 SiO2로 구성된 제2 구역 사이의 경계에서 간극이 발생되는 것을 방지하면서, 제1 구역과 제2 구역 사이의 단차부를 쉽고 정밀하게 형성할 수 있다. 또한, 형성될 단차부의 높이(즉, 2개의 구역의 표면 간의 거리)를 정밀하게 조정할 수 있기 때문에, 그러한 단차부가 영향을 미칠 수 있는 임의의 단계들(예컨대, 후속 단계에서의 포토리소그래피 공정 등)의 안정성을 확보할 수 있다.

Claims (18)

  1. 반도체 기판의 표면 상에 트렌치 분리 구조(trench isolation structure)를 형성하는 방법으로, 상기 반도체 기판은 주재료로서 Si로 구성되고, 상기 방법은,
    반도체 기판의 표면 상에 트렌치를 형성하는 제1 단계와;
    주재료로서 SiO2로 구성된 절연 재료를 반도체 기판의 표면 상에 공급하여 그 절연 재료로 트렌치를 채우는 제2 단계와;
    상기 절연 재료의 일부를 제거함으로써, 절연 재료의 표면측을 평탄화하는 제3 단계와;
    상기 절연 재료를 거의 일정한 두께 만큼 제거함으로써, 반도체 기판의 표면을 노출시키는 제4 단계 및;
    에칭제에 의한 Si의 에칭률이 에칭제에 의한 SiO2의 에칭률보다 높다는 특징을 이용하여 상기 반도체 기판과 절연 재료사이에 단차부(step)를 형성하기 위하여 상기 반도체 기판과 절연 재료의 표면상에 에칭제가 공급됨으로써, 상기 반도체 기판의 표면 높이가 상기 절연 재료의 표면 높이보다 더 낮게 되고, 그래서 트렌치 분리 구조를 얻게 되는 제 5 단계를 포함하는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  2. 제 1 항에 있어서, 상기 제 5 단계에서, 상기 에칭제는 불화수소(hydrogen fluoride)와 오존(ozone)을 함유하는 에칭액을 포함하는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  3. 제 2 항에 있어서, 에칭액에 의한 Si의 에칭률을 R1로 규정하고, 에칭액에 의한 SiO2의 에칭률을 R2로 규정한 경우에, R1과 R2는 R1/R2가 1.2 내지 200의 범위에 있는 관계를 만족하는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  4. 제 3 항에 있어서, 상기 에칭액의 불화수소의 농도는 0.05 내지 5 중량%의 범위에 있는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  5. 제 3 항에 있어서, 상기 에칭액의 오존의 농도는 1 내지 50 ppm의 범위에 있는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  6. 제 2 항에 있어서, 상기 에칭액의 온도는 0 내지 100 ℃의 범위에 있는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  7. 삭제
  8. 제 1 항에 있어서, 상기 제5 단계는, 에칭제에서 불화수소의 농도, 에칭제에서 오존의 농도, 에칭제의 온도 및 에칭제에 의한 처리 시간 중 적어도 하나의 조건을 설정함으로써, 반도체 기판과 절연 재료 사이에 형성될 단차부의 높이를 조정하는 단계를 포함하는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  9. 제 1 항에 있어서, 상기 제3 단계에서 절연 재료의 제거는 CMP(Chemical Mechanical Polishing) 방법에 의해 수행되는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  10. 제 1 항에 있어서, 상기 제4 단계에서 절연 재료의 제거는 불화수소를 함유하는 에칭제를 이용하여 수행되는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  11. 제 10 항에 있어서, 상기 에칭제는 오존을 또한 포함하는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  12. 제 11 항에 있어서, 상기 제4 단계와 제5 단계는 동일한 에칭제를 이용하여 수행되는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  13. 제 1 항에 있어서, 상기 제1 단계 전에, 반도체 기판의 표면을 산화시키는 단계 및/또는 상기 반도체 기판의 표면 상에 산화물 막을 형성하는 단계를 더 포함하고, 상기 산화물 막은 주재료로서 SiO2로 구성되는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  14. 제 1 항에 있어서, 상기 반도체 기판의 표면 배향(surface orientation)은 Si(100)인 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  15. 주재료로서 Si로 구성된 반도체 기판으로,
    제 1 항에 따른 방법을 이용하여 반도체 기판의 표면 상에 형성된 트렌치 분리 구조와,
    소자들(devices)을 형성하는 복수 개의 구역을 구비하고, 상기 구역들은 트렌치 분리 구조에 의해 별개로 형성되는 것인 반도체 기판.
  16. 제 15 항에 따른 반도체 기판과,
    상기 반도체 기판의 상기 소자들을 형성하는 구역들에 각각 형성된 복수 개의 반도체 소자를 구비하는 반도체 장치.
  17. 제 2 항에 있어서, 상기 에칭액은 불화수소와 오존을 물에 용해함으로써 준비되는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
  18. 제 1 항에 있어서, 상기 제 5 단계에서는, 상기 에칭제는 불화수소, 오존 및 수증기를 함유하는 가스를 포함하는 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법.
KR1020050074051A 2004-08-13 2005-08-12 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법, 반도체 기판 및 반도체 장치 KR100729945B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00236181 2004-08-13
JP2004236181A JP4859355B2 (ja) 2004-08-13 2004-08-13 トレンチ素子分離構造の形成方法、半導体基板および半導体装置

Publications (2)

Publication Number Publication Date
KR20060050417A KR20060050417A (ko) 2006-05-19
KR100729945B1 true KR100729945B1 (ko) 2007-06-20

Family

ID=35799216

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050074051A KR100729945B1 (ko) 2004-08-13 2005-08-12 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법, 반도체 기판 및 반도체 장치

Country Status (5)

Country Link
US (1) US7365012B2 (ko)
JP (1) JP4859355B2 (ko)
KR (1) KR100729945B1 (ko)
CN (1) CN100364059C (ko)
TW (1) TWI270167B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100677998B1 (ko) * 2005-09-30 2007-02-02 동부일렉트로닉스 주식회사 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
US7776713B2 (en) 2007-05-30 2010-08-17 Macronix International Co., Ltd. Etching solution, method of surface modification of semiconductor substrate and method of forming shallow trench isolation
US9054025B2 (en) * 2008-11-03 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Process for controlling shallow trench isolation step height
CN104752310A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
US11824099B2 (en) * 2020-06-15 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drains in semiconductor devices and methods of forming thereof
CN113651294B (zh) * 2021-07-02 2024-01-02 北京化工大学 电子级氢氟酸的连续化制备***及方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000003963A (ja) * 1998-06-12 2000-01-07 Oki Lsi Technology Kansai:Kk 半導体集積回路のレイアウト設計方法および半導体集積回路
JP2002024514A (ja) * 2000-07-07 2002-01-25 Settsu:Kk 販売促進支援システム

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06168922A (ja) * 1992-06-25 1994-06-14 Texas Instr Inc <Ti> シリコンの気相エッチング法
JP2760418B2 (ja) * 1994-07-29 1998-05-28 住友シチックス株式会社 半導体ウエーハの洗浄液及びこれを用いた半導体ウエーハの洗浄方法
JP3575859B2 (ja) * 1995-03-10 2004-10-13 株式会社東芝 半導体基板の表面処理方法及び表面処理装置
JP3649534B2 (ja) 1996-09-19 2005-05-18 シルトロニック・ジャパン株式会社 シリコンウェハおよびシリコン酸化物の洗浄液
US5721173A (en) * 1997-02-25 1998-02-24 Kabushiki Kaisha Toshiba Method of forming a shallow trench isolation structure
US6630074B1 (en) * 1997-04-04 2003-10-07 International Business Machines Corporation Etching composition and use thereof
US20030209514A1 (en) * 1997-04-04 2003-11-13 Infineon Technologies North America Corp. Etching composition and use thereof with feedback control of HF in BEOL clean
JPH10340876A (ja) 1997-06-10 1998-12-22 Shibaura Eng Works Co Ltd 洗浄処理方法および洗浄処理装置
US6348157B1 (en) * 1997-06-13 2002-02-19 Tadahiro Ohmi Cleaning method
JPH11176792A (ja) 1997-12-09 1999-07-02 Sony Corp 半導体基板用洗浄液の製造装置および半導体基板の洗浄方法
KR100540477B1 (ko) * 1998-06-30 2006-03-17 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
US6537461B1 (en) * 2000-04-24 2003-03-25 Hitachi, Ltd. Process for treating solid surface and substrate surface
JP2001044167A (ja) 1999-07-30 2001-02-16 Sony Corp エッチング方法
JP2001189380A (ja) * 1999-12-28 2001-07-10 Nec Corp 半導体装置の製造方法及び半導体装置
JP2001237308A (ja) 2000-02-22 2001-08-31 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001332614A (ja) * 2000-03-17 2001-11-30 Mitsubishi Electric Corp トレンチ型素子分離構造の製造方法
EP1295320A2 (en) 2000-06-30 2003-03-26 MEMC Electronic Materials, Inc. Process for etching silicon wafers
JP4045731B2 (ja) 2000-09-25 2008-02-13 株式会社日立製作所 薄膜半導体素子の製造方法
JP3957264B2 (ja) 2001-12-04 2007-08-15 シルトロニック・ジャパン株式会社 半導体基板の洗浄方法
JP3957268B2 (ja) 2002-01-17 2007-08-15 シルトロニック・ジャパン株式会社 半導体基板の洗浄方法
JP4280022B2 (ja) 2002-04-02 2009-06-17 バイエルクロップサイエンス株式会社 顆粒状水和剤

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000003963A (ja) * 1998-06-12 2000-01-07 Oki Lsi Technology Kansai:Kk 半導体集積回路のレイアウト設計方法および半導体集積回路
JP2002024514A (ja) * 2000-07-07 2002-01-25 Settsu:Kk 販売促進支援システム

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
한국공개특허 특2000-3963호
한국공개특허 특2002-24514호

Also Published As

Publication number Publication date
JP2006054380A (ja) 2006-02-23
CN1734722A (zh) 2006-02-15
JP4859355B2 (ja) 2012-01-25
TWI270167B (en) 2007-01-01
TW200618166A (en) 2006-06-01
CN100364059C (zh) 2008-01-23
KR20060050417A (ko) 2006-05-19
US7365012B2 (en) 2008-04-29
US20060033178A1 (en) 2006-02-16

Similar Documents

Publication Publication Date Title
KR100729945B1 (ko) 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법, 반도체 기판 및 반도체 장치
US6159822A (en) Self-planarized shallow trench isolation
KR20070034651A (ko) 리세스 게이트 형성 방법
US20020048897A1 (en) Method of forming a self-aligned shallow trench isolation
US6171929B1 (en) Shallow trench isolator via non-critical chemical mechanical polishing
US7514336B2 (en) Robust shallow trench isolation structures and a method for forming shallow trench isolation structures
US5849625A (en) Planar field oxide isolation process for semiconductor integrated circuit devices using liquid phase deposition
KR101205066B1 (ko) 반도체 소자의 소자 분리 방법
US8039358B2 (en) Method of manufacturing semiconductor device on which a plurality of types of transistors are mounted
KR100287181B1 (ko) 트렌치소자분리영역을갖는반도체소자및그제조방법
KR100680948B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR19990074800A (ko) 반도체 소자 및 그의 제조 방법
KR20020002680A (ko) 반도체소자의 제조방법
KR20050045179A (ko) 반도체 소자의 플러그 형성방법
KR100571414B1 (ko) 반도체 소자의 콘택 형성 방법
KR100513798B1 (ko) 유동성 절연막의 평탄화 특성을 개선한 반도체 소자의제조방법
US20100276388A1 (en) Method for fabricating capacitor
KR100609229B1 (ko) 반도체 소자의 ｓｔｉ 형성 방법
KR20030058634A (ko) 반도체소자의 제조방법
KR100800106B1 (ko) 반도체 소자의 트렌치 절연막 형성 방법
KR100255005B1 (ko) 반도체소자의 제조 방법
KR20050122075A (ko) 반도체 소자의 콘택 플러그 형성방법
KR20000032254A (ko) 반도체 집적회로의 트렌치 소자분리 방법
KR20060127485A (ko) 반도체 소자의 플로팅 게이트 형성방법
JPH11261003A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130520

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee