JP2008004881A - 素子分離構造部の製造方法 - Google Patents

Abstract

【課題】ＳＴＩのディッシングを除去する。
【解決手段】基板１２に、素子形成領域１０ａと、小分離領域１０ｂａ及び大分離領域１０ｂｂを含む素子分離構造部形成領域１０ｂとを設定する。第１熱酸化膜を成膜する。シリコン窒化膜を成膜する。小分離領域に形成される第１溝部１４ａ及び大分離領域に形成される第２溝部１４ｂを含む溝部１４を形成する。溝部酸化膜１５を成膜する。前駆第１酸化膜を成膜する。第２溝部を埋め込む前駆埋込み酸化膜を成膜する。小分離領域の第１溝部を充填する前駆充填部、第２溝部の表面を覆う前駆被覆部、及び第２溝部内を埋め込む前駆埋込み部を形成する。シリコン窒化膜を除去する。第１熱酸化膜を除去する。第２熱酸化膜を成膜する。第２熱酸化膜を除去し、充填部１６ａ、被覆部１６ｂ及び埋込み部１８を形成する。
【選択図】図１

Description

この発明は、半導体基板に作り込まれる複数の素子を、互いに素子分離する素子分離構造部、特にいわゆるシャロ−・トレンチ・アイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、以下単にＳＴＩと称する。）の製造方法に関する。

半導体微細加工技術の進展に伴い、従来のＬＯＣＯＳ法による素子分離方法では、素子が形成される単位チップ領域内に設けられる複数の素子形成領域（以下、単にアクティブ領域とも称する。）を、より細幅、すなわち微小な面積でかつ精度よく作り込むことが困難になってきている。このような問題を解決するために、従来より半導体基板に浅い溝を形成し、この溝をシリコン酸化膜で埋め込んだＳＴＩによる素子分離が行われている。

例えば、１チップ内に形成される半導体メモリ装置は、通常、複数のメモリセルがマトリクス状に設けられているメモリセルアレイ領域とメモリセルの動作を制御するロジック回路が設けられているロジック回路領域とを具えている。これらの構成をＳＴＩによって素子分離する場合には、大まかにいって、メモリセルアレイ領域とロジック回路領域とを電気的に分離し、かつ距離的に離間させるために大面積にわたって設けられる大分離領域、及びメモリセルアレイ領域内に形成される素子同士といった微小な構造同士を分離する小分離領域というような１又は２以上の種類に分類される幅（面積）にわたる任意好適な領域が１又は２以上設定されることになる。

ＳＴＩの製造方法における膜構造の平坦化工程では、一般的に、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程が行われることが多く、このＣＭＰ工程に起因して、特に大分離領域において、溝部を埋め込む酸化膜に、ディッシングと呼ばれる不所望な窪みが発生してしまうことが多々ある。

ＳＴＩにディッシングが発生すると、このディッシング内に、例えば、ゲート電極作成工程において形成されるポリシリコン膜の膜材料が、残存してしまう。すると、アクティブ領域に形成される素子の電気的特性が悪化してしまうおそれがある。

また、ディッシング内に残存してしまった膜材料を除去しようとすれば、いわゆるオーバーエッチングを行うこととなるが、かかるオーバーエッチングにより、例えば、アクティブ領域に形成されているゲート酸化膜が損傷して、素子の電気的特性が悪化してしまうおそれがある。

このようなＳＴＩのディッシングにかかる問題点を解決するために、種々のＳＴＩの製造方法が提案されている。

例えば、ディッシングの発生によりＳＴＩの素子分離端における角状部分の発生を防止し、電界集中による寄生トランジスタの発生、絶縁破壊耐圧の低下等の問題を回避することを目的として、半導体基板上に、ウェットエッチングのエッチングレートが高い物質を成膜し、素子分離領域に該当するエッチングレートが高い物質及び半導体基板を異方性エッチングにより選択的にエッチングし、このエッチングにより形成されたトレンチの側壁及び底部に絶縁膜を形成し、平坦化膜を形成した後、ウェットエッチングを行ってＳＴＩを形成する方法が知られている（特許文献１参照。）。

また、ディッシングの発生を防止することを目的として、シリコン基板に形成されている溝部内を除く基板面のみに絶縁膜を成膜し、下地依存性を利用して、溝部内と絶縁膜上とで膜厚の異なるシリコン酸化膜を成膜し、さらにエッチング工程においてエッチングレートの違いを利用して、溝部を埋め込むシリコン酸化膜を平坦化することによってＳＴＩを形成する方法が知られている（特許文献２参照。）。
特開平８−１８１１０８号公報 特開平９−０４５６８７号公報

これらの文献が開示するＳＴＩの形成方法によれば、形成工程が複雑であり、かつ形成工数が多くなってしまうという問題がある。

従って、簡易な工程で、アクティブ領域に形成される素子の電気的特性を損なうことなくディッシングの発生を防止して良好な面内均一性を確保することができ、かつ微細加工技術の進展に対応できる素子分離構造を提供するための技術が嘱望されている。

この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の素子分離構造部（ＳＴＩ）の製造方法は、以下のような工程を含んでいる。

すなわち、素子分離構造部を製造するに当たり、上面及びこの上面と対向する下面を有する基板に、複数の素子形成領域及び当該複数の素子形成領域同士を互いに離間する、小分離領域及びこの小分離領域よりも幅広の大分離領域を含む素子分離構造部形成領域を設定する。

この基板の上面に、第１熱酸化膜を成膜する。さらに、この第１熱酸化膜上に、シリコン窒化膜を成膜する。

次に、素子分離構造部形成領域内のシリコン窒化膜及び第１熱酸化膜を除去し、かつこの基板の上面から基板内に至る、小分離領域内に形成される第１溝部及び大分離領域内に形成される第２溝部を含む溝部を形成する。

溝部の表面を覆う溝部酸化膜を成膜する。次に、溝部酸化膜で覆われている第１溝部内を埋込み、第２溝部内を覆っている溝部酸化膜上を覆い、かつシリコン窒化膜及び第１熱酸化膜の露出面を覆う前駆第１酸化膜を成膜する。

次に、前駆第１酸化膜上に、第２溝部を埋め込む前駆埋込み酸化膜を成膜する。

次に、前駆第１酸化膜及び前駆埋込み酸化膜を、シリコン窒化膜が露出するまで除去する。この時、素子分離構造部形成領域内にあってはシリコン窒化膜と同一の高さに揃うように２つの酸化膜の除去がなされることになる。

この除去処理によって残存する前駆第１酸化膜にて小分離領域の第１溝部を充填する前駆充填部と第２溝部の表面を覆う前駆被覆部とを形成するとともに、残存する前駆埋込み酸化膜にてこの前駆被覆部が設けられている第２溝部内を埋め込む前駆埋込み部を形成する。

次に、シリコン窒化膜を除去し、第１熱酸化膜を除去して、第１熱酸化膜が除去された基板の露出面に、第２熱酸化膜を成膜する。

次に、第２熱酸化膜を除去し、かつ前駆充填部、前駆被覆部及び前駆埋込み部のそれぞれ一部を除去する。これにより、第２熱酸化膜が除去された基板の露出面と同一の高さとなるような、充填部、被覆部及び埋込み部が形成される。

この発明の素子分離構造部、すなわち、ＳＴＩの製造方法によれば、小分離領域内に形成される細幅、すなわち小面積の溝部（第１溝部）を埋め込む材料のエッチングレートと、大分離領域内に形成される太幅（より大面積の平面形状）の溝部（第２溝部）を埋め込む材料のエッチングレートとを異なるものとすることにより、エッチング工程において、ＣＭＰ工程で不可避的に発生するディッシング（へこみ）を減少させることができる。よって、より平坦性の高いＳＴＩを形成することができる。結果として、簡易な工程で、ＳＴＩにより素子分離される素子の電気的特性の劣化を低減することができる。すなわち、電気的な特性に優れたＳＴＩ、ひいてはかかるＳＴＩを具える半導体装置を、歩留まりよく提供することができる。

また、この発明のＳＴＩの製造方法によれば、良好な面内均一性を実現できるので、半導体装置の製造プロセスのさらなる微細化にも対応することができる。

以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、従って、この発明は、特に図示例にのみ限定されるものではない。

また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は、何らこれら好適例に限定されるものではない。

さらに、以下の説明に用いる各図において、同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。なお、以下の説明においては、単位チップ内の半導体メモリ装置を例に挙げて説明する。

（第１の実施の形態）
（素子分離構造部の構成）
この発明の理解を容易にするために、まず、図１を参照して、この発明の第１の方法により得られる素子分離構造部の構成例につき説明する。

図１は、この発明の第１の方法により形成された素子分離構造部を含む半導体装置を切断した切り口で示す要部概略図である。

例えば半導体メモリ装置である半導体装置は、シリコン基板に作り込まれたトランジスタ等の多数の素子を有している。

図１に示すように、複数の素子を素子分離するために、基板１２には、複数の素子形成領域（以下、第１領域とも称する。）１０ａと、これらの素子形成領域１０ａを互いに電気的に分離する素子分離構造部形成領域（以下、第２領域とも称する。）１０ｂが区画されている。

第１領域１０ａは、従来公知のウェハプロセスにより、素子が作り込まれる領域である。第２領域１０ｂは、素子同士を素子分離する素子分離構造部１１が作り込まれる領域である。

半導体メモリ装置を例に取れば、第２領域１０ｂには、メモリセルアレイ領域とロジック回路領域といった領域同士を電気的に分離し、かつ距離的に離間させる大面積の大分離領域１０ｂｂ、及びメモリセルアレイ領域内に形成される素子同士を分離する小分離領域１０ｂａが含まれる。これら小分離領域１０ｂａ及び大分離領域１０ｂｂの平面的な形状は、製造される半導体装置に応じて、任意好適な形状、大きさとすることができる。

素子分離構造部１１は、基板１２に作り込まれている。基板１２は、シリコン基板といった例えば半導体基板である。基板１２は、上面１２ａと、この上面１２ａと対向する下面１２ｂとを有している。

素子分離構造部１１は、溝部（以下、単にトレンチとも称する。）１４を有している。溝部１４は、複数通りの幅を有する複数種類が存在している。図示例では、溝部１４は、第１及び第２溝部１４ａ及び１４ｂを含んでいる。これら第１及び第２溝部１４ａ及び１４ｂは、第２領域１０ｂに設けられている（図１参照）。第２溝部１４ｂは、第１溝部１４ａよりも幅広に形成されている。この例では、第１溝部１４ａ及び第２溝部１４ｂは、基板１２の上面１２ａから基板１２の厚み内、すなわち基板１２内に至る同一深さで形成されている。

溝部１４の深さ、幅、断面形状及び平面的な延在パターンについては、半導体装置１０の機能、作り込まれる素子に求められる電気的特性等を考慮して、任意好適なものとすることができる。

既に説明したディッシングが不可避的に発生してしまう溝部１４の幅は、一般に、適用されるプロセスルールにより形成できる溝部の最小幅の２倍以上とされる。一般的な傾向として、この幅が、例えば、片側１０μｍ以上（面積１０×１０μｍ²以上）あるとディッシングが発生しやすくなる。

この例では、第１溝部１４ａについては、深さと幅（双頭矢印１０ｂａで示す幅に相当する。）をほぼ等しくしてある。また、第１溝部１４ａの幅は、原則として、適用されるプロセスルールにより形成可能な幅であれば特に限定されないが、現状の技術水準から言えば、０．５μｍ程度である。第２溝部１４ｂの深さは、第１溝部１４ａの深さと同一であり、かつその幅（双頭矢印１０ｂｂに相当する。）は、深さの２倍以上ある。

すなわち、この例でいう幅広の第２溝部１４ｂは、ＣＭＰ工程によってディッシングが不可避的に発生してしまう程度の幅を有する領域に相当する。

溝部１４、すなわち第１溝部１４ａ及び第２溝部１４ｂ内には、その内壁面に沿って、好ましくは均一の厚みの溝部酸化膜１５が設けられている。この溝部酸化膜１５は、例えば熱酸化膜である。この溝部酸化膜１５は、溝部１４の露出面全面、すなわち、溝部１４の側面及び底面を覆う薄膜として設けられている。この溝部酸化膜１５は、溝部１４の凹形状を実質的に保持している。

なお、この発明でいう用語「溝部」は、半導体基板に彫り込まれた凹状の構造のみならず、かかる凹状の構造の表面を覆う例えば溝部酸化膜１５が画成する凹状の空間をも意味するものとする。

溝部酸化膜１５の膜厚は、任意好適なものとすることができるが、好ましくは、例えば１０ｎｍ〜３０ｎｍとするのがよい。

溝部酸化膜１５に覆われている第１溝部１４ａには、凹部を埋め込む充填部１６ａが設けられている。充填部１６ａの頂面１６ａａは、基板１２の上面（露出面）１２ａと同じ高さとされている。また、第２溝部１４ｂの溝部酸化膜１５上には、溝部酸化膜１５上を覆っている膜状の被覆部１６ｂが設けられている。

詳細は後述するが、充填部１６ａ及び被覆部１６ｂは、同一の成膜工程により同時に形成される構造である。充填部１６ａ及び被覆部１６ｂは、後に被覆部１６ｂ上に設けられて第２溝部１４ｂを埋め込む埋込み部１８よりも大きなエッチングレートを有する構成とされる。充填部１６ａ及び被覆部１６ｂは、好ましくはＢＰＳＧ膜（Borophosphosilicate glass：ボロンリンドープ酸化膜）により構成するのがよい。

被覆部１６ｂ上には、第２溝部１４ｂを埋め込む埋込み部１８が設けられている。埋込み部１８の露出面は、基板１２の上面１２ａと高さの揃った平坦面とされる。

埋込み部１８は、充填部１６ａ及び被覆部１６ｂよりもエッチングレートの小さい構成とされる。埋込み部１８は、好ましくは高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）法により堆積されたシリコン酸化膜により構成するのがよい。

かかる構造を有する素子分離構造部１１により、基板１２の第１領域１０ａに作り込まれる複数の素子は、素子分離される。

（素子分離構造部の製造方法）
以下、図２、図３、図４及び図５を参照して、この発明の素子分離構造部の具体的な製造工程につき説明する。なお、各図は、製造工程段階で得られた構造体の断面の切り口を概略的に示してある。

図２（Ａ）、（Ｂ）及び（Ｃ）は、この発明の第１の製造方法を説明するための製造途中の素子分離構造部を含む半導体装置の切り口を示す要部概略図である。

図３（Ａ）、（Ｂ）及び（Ｃ）は、図２（Ｃ）から続く工程図である。

図４（Ａ）、（Ｂ）及び（Ｃ）は、図３（Ｃ）から続く工程図である。

図５（Ａ）及び（Ｂ）は、図４（Ｃ）から続く工程図である。

図２（Ａ）に示すように、基板１２を準備する。基板１２には、目的とする半導体装置１０の設計に従って、複数の素子形成領域、すなわち第１領域１０ａ及びこれら第１領域１０ａを分離する素子分離構造部形成領域、すなわち、小分離領域１０ｂａ及び大分離領域１０ｂｂを含む第２領域１０ｂを設定する。

次いで、図２（Ｂ）に示すように、基板１２の上面１２ａに、第１熱酸化膜２０を形成する。第１熱酸化膜２０は、いわゆるパッド（Ｐａｄ）酸化膜である。第１熱酸化膜２０の膜厚は、この上に設けられるシリコン窒化膜の膜厚を勘案して決定されるが、好ましくは、１０ｎｍから３０ｎｍ程度の範囲とするのがよい。一般に、パッド酸化膜の膜厚は、上側のシリコン窒化膜の膜厚の１／１０程度とすれば、シリコン窒化膜の基板に対する影響を防止することができるとされている。

従って、第１熱酸化膜２０の膜厚は、この上側に設けられるシリコン窒化膜３０が基板１２に与える悪影響を防止することができる程度の膜厚とすればよい。

次いで、図２（Ｃ）に示すように、第１熱酸化膜２０上にシリコン窒化膜３０を形成する。このシリコン窒化膜３０は、例えば減圧ＣＶＤ法により形成することができる。

次に、図３（Ａ）に示すように、第２領域１０ｂに相当する、シリコン窒化膜３０、及び第１熱酸化膜２０を除去する。この除去工程は、従来公知のホトリソグラフィ工程及びエッチング工程を常法に従って行えばよい。

上述の除去工程により第２領域１０ｂに露出した基板面１２ａに対して、さらにエッチングを行って、基板１２の上面１２ａから基板１２の厚み内に至る溝部１４を形成する。この工程により、小分離領域１０ｂａには第１溝部１４ａが形成される。また、大分離領域１０ｂｂには第２溝部１４ｂが形成される。

次に、図３（Ｂ）に示すように、溝部酸化膜１５を形成する。溝部酸化膜１５は、溝部１４の表面（内表面）をほぼ均一な膜厚で覆う熱酸化膜である。溝部酸化膜１５は、所定の半導体装置に好適な条件で、従来公知の熱酸化工程により形成すればよい。

さらに、前駆第１酸化膜１６Ｘを成膜する。この前駆第１酸化膜１６Ｘの成膜工程は、好ましくは例えば任意好適な条件でのＣＶＤ法により、ホウ素（Ｂ）及びリン（Ｐ）がドープされたＢＰＳＧ膜を堆積する工程とするのがよい。前駆第１酸化膜１６Ｘは、露出面全面、すなわち、露出する第１熱酸化膜２０、シリコン窒化膜３０、溝部酸化膜１５上を覆うように成膜する。このとき、前駆第１酸化膜１６Ｘは、小分離領域１０ｂａではシリコン窒化膜３０及び第１熱酸化膜２０を貫通して第１溝部１４ａと連通する凹部を埋込み、かつ大分離領域１０ｂｂではシリコン窒化膜３０及び第１熱酸化膜２０を貫通して第２溝部１４ｂと連通する凹部を埋め込まずにこの凹部の表面を覆う膜厚で成膜する。前駆第１酸化膜１６Ｘの膜厚は、好ましくは例えば第１溝部１４ａの幅の１／２程度の膜厚とすればよい。

次いで、図３（Ｃ）に示すように、前駆第１酸化膜１６Ｘ上に、前駆埋込み酸化膜１８Ｘを成膜する。前駆埋込み酸化膜１８Ｘは、前駆第１酸化膜１６Ｘで覆われている第２溝部１４ｂを埋め込んで形成する。

この前駆埋込み酸化膜１８Ｘは、例えば、シリコン酸化膜として、好ましくは高密度プラズマＣＶＤ法（ＨＤＰＣＶＤ法）により、常法に従って形成することができる。

さらに、図４（Ａ）に示すように、前駆第１酸化膜１６Ｘ及び前駆埋込み酸化膜１８Ｘを、シリコン窒化膜３０をエッチングストッパ膜として用いる、従来公知の化学的機械研磨（ＣＭＰ）法により削って平坦化する。

この工程により、小分離領域１０ｂａの前駆第１酸化膜１６Ｘは、上面側が削り取られて、シリコン窒化膜３０の露出面、すなわち上面３０ａと同一の高さとされる。この前駆第１酸化膜１６Ｘの残部が、シリコン窒化膜３０及び第１熱酸化膜２０を貫通して第１溝部１４ａと連通する凹部を埋込む、前駆充填部１６Ｘａとなる。大分離領域１０ｂｂの前駆第１酸化膜１６Ｘは、上面側が削り取られて、その残部が溝部酸化膜１５の表面を覆う前駆被覆部１６Ｘｂとなる。

この工程により、前駆被覆部１６Ｘｂ上にのみ第２溝部１４ｂを埋め込む前駆埋込み酸化膜１８Ｘの部分１８Ｘｂが残存する。しかしながら、ＣＭＰ工程を行うと、残存した前駆埋込み酸化膜１８Ｘｂの表面には皿状のへこみ、すなわちディッシング１８Ｘａが不可避的に発生してしまう。これにより、へこみ（ディッシング１８Ｘａ）の最も低い位置は、前駆充填部１６Ｘａの頂面の高さよりも低くなってしまう。

次に、図４（Ｂ）に示すように、前駆充填部１６Ｘａ、前駆被覆部１６Ｘｂ、及び残存した前駆埋込み酸化膜１８Ｘｂの露出面側からこれらの厚みの一部分にわたって除去して、前駆充填部１６Ｘａ、前駆被覆部１６Ｘｂ、及び残存した前駆埋込み酸化膜１８Ｘｂの新たに形成された上面が、シリコン窒化膜３０の上面３０ａよりも低い高さとする。この工程は、シリコン窒化膜３０除去後の段差を調整するための工程である。

この除去工程後に残存させる前駆充填部１６Ｘａ、前駆被覆部１６Ｘｂ、及び残存した前駆埋込み酸化膜１８Ｘｂの膜厚は、後工程で第１熱酸化膜２０をエッチング除去し、さらに後述する第２熱酸化膜５０（図５（Ｂ）及び（Ｃ）参照。）をエッチング除去したとき、これら両エッチングによって、前駆充填部１６Ｘａ、前駆被覆部１６Ｘｂ、及び残存した前駆埋込み酸化膜１８Ｘｂの上側部分が除去されて新たに形成された上面が、基板面（基板の新たな露出面）１２ａ（図５（Ｂ）参照。）と同一面となるよう逆算して求めた高さと設定すればよい。すなわち、このとき残存させる前駆充填部１６Ｘａ、前駆被覆部１６Ｘｂ、及び前駆埋込み酸化膜１８Ｘｂのそれぞれの膜厚は、第１熱酸化膜２０が除去される時間、及び第２熱酸化膜５０が除去される時間の和（単位：時間）と、所定の条件での前駆充填部１６Ｘａ、前駆被覆部１６Ｘｂ、及び前駆埋込み酸化膜１８Ｘｂのエッチングレートとの積として与えられる高さが第２熱酸化膜除去後の新たな基板の露出面から突出するように設定すればよい。

この前駆充填部１６Ｘａ、前駆被覆部１６Ｘｂ、及び前駆埋込み酸化膜１８Ｘｂの一部除去工程は、具体的には、従来公知のフッ酸（ＨＦ）処理により行えばよい。このフッ酸処理は、フッ酸濃度を、好ましくは、例えば５重量％程度として行うのがよい。

次いで、図４（Ｃ）に示すように、シリコン窒化膜３０を除去する。この除去工程は、従来公知の任意好適な条件で、燐酸を用いたエッチング工程により行うのがよい。

次に、第１熱酸化膜２０を除去する。この除去工程は、任意好適な条件で行うことができる。好ましくは、例えば５重量％濃度のフッ酸処理により行うのがよい。

このフッ酸処理（ウェットエッチング）により、第１熱酸化膜２０は除去されるが、このとき前駆充填部１６Ｘａ、前駆被覆部１６Ｘｂ、及び前駆埋込み酸化膜１８Ｘｂも削られて、その高さは低くなる。

上述した通り、前駆充填部１６Ｘａ及び前駆被覆部１６Ｘｂと、前駆埋込み酸化膜１８Ｘｂとは、エッチャントであるフッ酸に対するエッチングレートが互いに異なる構成とされている。前駆充填部１６Ｘａ及び前駆被覆部１６Ｘｂそれぞれのフッ酸に対するエッチングレートの差は可能な限り大きくするのがよい。

すなわち、２度にわたるフッ酸処理工程において、前駆充填部１６Ｘａ及び前駆被覆部１６Ｘｂは、前駆埋込み酸化膜１８Ｘｂよりも速い速度で削られる。前駆埋込み酸化膜１８Ｘｂは、処理時間が同一であるので、前駆充填部１６Ｘａ及び前駆被覆部１６Ｘｂが削られる量より少ない量がゆっくりと削られることになる。従って、これらのフッ酸処理により、ディッシング１８Ｘａの深さは減少することになる。

さらに、図５（Ａ）に示すように、第１熱酸化膜２０が除去された基板１２の露出面、すなわち第１領域１２ａ上に、第２熱酸化膜５０を形成する。この熱酸化工程は、ゲート酸化膜形成前の基板上面の清浄化を目的とする一般的な工程である。従って、任意好適な条件に従って、熱酸化工程を行えばよい。

第２熱酸化膜５０の形成により、第１領域１０ａの高さは若干高くなり、かつ基板面１２ａは若干後退する。すなわち基板１２の厚さは若干薄くなる。

然る後、図５（Ｂ）に示すように、第２熱酸化膜５０を除去する。この除去工程は、上述したフッ酸処理と同様のウェットエッチング工程により行えばよい。好ましくは、例えば、任意好適な条件でフッ酸処理を行った後、水洗を行い、従来公知の塩酸過酸化水素溶液（ＨＰＭ）による処理を、例えばその溶液温度を７０℃として行う。

このフッ酸による第２熱酸化膜５０の除去工程により、前駆充填部１６Ｘａ、前駆被覆部１６Ｘｂ、及び前駆埋込み酸化膜１８Ｘｂも同時に削られる。すなわち、この工程により、前駆充填部１６Ｘａ、前駆被覆部１６Ｘｂ、及び前駆埋込み酸化膜１８Ｘｂはさらに削られて、第２熱酸化膜５０が除去された基板の露出面とほぼ同一の高さとなり、露出した新たな上面１２ａと高さの揃った充填部１６ａ、被覆部１６ｂ及び埋込み部１８が完成する。よって、素子分離構造部１１の上面は、基板１２の上面１２ａ同一平面内に存在する。

その後、基板１２に対してスピンドライ乾燥を行う。

以上の工程により、この発明の素子分離構造部１１が完成する。

以下、常法に従うウェハプロセスを行って、素子形成領域にトランジスタ等の素子を作り込み、所望の構成を有する半導体装置１０を製造すればよい。

この発明のＳＴＩの製造方法によれば、（等方性の）ウェットエッチング工程におけるエッチングレートを、領域によって異なるものとすることができる。具体的には、いわゆるディッシングが不可避的に発生してしまう大分離領域１０ｂｂのエッチングレートを小分離領域１０ｂａのエッチングレートより小さくすることにより、大分離領域１０ｂｂすなわち、ディッシングに対してゆっくりとエッチングする。従って、ディッシング（へこみ）の深さを効果的に減少させて基板面の平坦化を向上し、ひいては半導体装置の電気的特性の劣化を低減し、また製品の歩留まりを向上させることができる。

（第２の実施の形態）
（素子分離構造部の構成）
まず、図６を参照して、この発明の第２の方法により得られる素子分離構造部の構成例につき説明する。

図６は、この発明の第２の方法により形成された素子分離構造部を含む半導体装置を切断した切り口で示す要部概略図である。なお、第１の実施の形態と同様の構成については同一番号を付してその詳細な説明を省略する。

図６に示すように、複数の素子を素子分離するために、基板１２には、複数の素子形成領域、すなわち第１領域１０ａと、これらの素子形成領域１０ａを互いに電気的に分離する素子分離構造部形成領域、すなわち第２領域１０ｂが区画されている。

第１領域１０ａは、従来公知のウェハプロセスにより、素子が作り込まれる領域である。第２領域１０ｂは、素子同士を素子分離する素子分離構造部１１が作り込まれる領域である。

半導体メモリ装置を例に取れば、第２領域１０ｂには、第１の実施の形態で説明したと同様の小分離領域１０ｂａと、小分離領域よりも幅広でかつ大面積の大分離領域１０ｂｂとが含まれる。大分離領域１０ｂｂは、メモリセルアレイ領域とロジック回路領域といった領域同士を電気的に分離し、かつ距離的に離間させる大面積の領域であり、及び小分離領域１０ｂａは、メモリセルアレイ領域内に形成される素子同士を分離する領域である。これら小分離領域１０ｂａ及び大分離領域１０ｂｂの平面的な形状は、製造される半導体装置に応じて、任意好適な形状、大きさとすることができる。

素子分離構造部１１は、基板１２に作り込まれている。基板１２は、シリコン基板といった例えば半導体基板である。基板１２は、上面１２ａと、この上面１２ａと対向する下面１２ｂとを有している。

素子分離構造部１１は、溝部１４を有している。溝部１４は、複数通りの幅を有する複数種類が存在している。図示例では、溝部１４は、第２領域１０ｂに設けられている第１溝部１４ａと、第１領域１０ａに設けられた第１溝部１４ａよりも幅広の第２溝部１４ｂとを有している。この例では、第１溝部１４ａ及び第２溝部１４ｂは、基板１２の上面１２ａから基板１２の厚みの中途、すなわち基板１２内に至る同一深さで形成されている。

溝部１４の深さ、幅、断面形状及び平面的な延在パターンについては、半導体装置１０の機能、作り込まれる素子に求められる電気的特性等を考慮して、任意好適なものとすることができる。

既に説明したディッシングが不可避的に発生してしまう溝部１４の幅は、一般に、適用されるプロセスルールにより形成できる溝部の最小幅の２倍以上とされる。

この例では、第１溝部１４ａについては、深さと幅（双頭矢印１０ｂａで示す幅に相当する。）がほぼ等しい。また、第１溝部１４ａの幅は、適用されるプロセスルールにより形成可能な幅とすればよい。第２溝部１４ｂの深さは、第１溝部１４ａの深さと同一であり、かつその幅（双頭矢印１０ｂｂの長さに相当する。）は、深さの２倍以上ある。

すなわち、この例でいう幅広の第２溝部１４ｂは、後述するＣＭＰ工程においてディッシングが不可避的に発生してしまう幅広の領域に相当する。

溝部１４、すなわち第１溝部１４ａ及び第２溝部１４ｂ内には、その内壁面に沿って、好ましくは均一の厚みの溝部酸化膜１５が設けられている。この溝部酸化膜１５は、例えば熱酸化膜である。この溝部酸化膜１５は、溝部１４の露出面全面、すなわち、溝部１４の側面及び底面を覆う薄膜として設けられている。この溝部酸化膜１５は、溝部１４の凹形状を実質的に保持している。

なお、この発明でいう用語「溝部」は、半導体基板に直接的に彫り込まれた凹状の構造のみならず、かかる凹状の構造の表面を覆う例えば溝部酸化膜１５が画成する凹状の空間をも意味するものとする。

溝部酸化膜１５の膜厚は、任意好適なものとすることができるが、好ましくは、例えば１０ｎｍ〜３０ｎｍ程度の範囲とするのがよい。

溝部１４には、埋込み部１８が設けられている。溝部酸化膜１５に覆われている第１溝部１４ａには、凹部を埋め込む第１埋込み部１８ａが設けられている。第１埋込み部１８ａの頂面１８ａａは基板１２の上面（露出面）１２ａと同じ高さとされている。また、第２溝部１４ｂの溝部酸化膜１５上には、溝部酸化膜１５上を埋め込む第２埋込み部１８ｂが設けられている。第２埋込み部１８ｂの頂面１８ｂａは基板１２の上面（露出面）１２ａと同じ高さとされている。

詳細は後述するが、第１埋込み部１８ａ及び第２埋込み部１８ｂは、同一の成膜工程により同時に形成される構造である。

埋込み部１８は、好ましくは高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）法により堆積されたシリコン酸化膜により構成するのがよい。

かかる構造を有する素子分離構造部１１により、基板１２の第１領域１０ａに作り込まれる複数の素子は、素子分離される。

（素子分離構造部の製造方法）
以下、図７及び図８を参照して、この発明の素子分離構造部の具体的な製造工程につき説明する。尚、各図は、製造工程段階で得られた構造体の断面の切り口を概略的に示してある。

図７（Ａ）、（Ｂ）及び（Ｃ）は、この発明の第２の製造方法を説明するための製造工程図である。

図８（Ａ）、（Ｂ）及び（Ｃ）は、図７（Ｃ）から続く工程図である。

なお、溝部１４に溝部酸化膜１５を形成する工程までは、第１の実施の形態と同様の工程を実施するので、ここでは図示を省略し、図２及び図３（Ａ）を参照して説明する。

図２（Ａ）に示すように、基板１２を準備する。基板１２には、目的とする半導体装置１０の設計に従って、複数の素子形成領域、すなわち第１領域１０ａ及びこれら第１領域１０ａを分離する素子分離構造部形成領域、すなわち、小分離領域１０ｂａ及び大分離領域１０ｂｂを含む第２領域１０ｂを設定する。

次いで、図２（Ｂ）に示すように、基板１２の上面１２ａに、第１熱酸化膜２０を形成する。第１熱酸化膜２０は、いわゆるパッド（Ｐａｄ）酸化膜である。第１熱酸化膜２０の膜厚は、この上に設けられるシリコン窒化膜の膜厚を勘案して決定されるが、好ましくは、１０ｎｍから３０ｎｍ程度の範囲とするのがよい。一般に、パッド酸化膜の膜厚は、上側のシリコン窒化膜の膜厚の１／１０程度とすれば、シリコン窒化膜の基板に対する影響を防止することができるとされている。

従って、第１熱酸化膜２０の膜厚は、この上側に設けられるシリコン窒化膜３０が基板１２に与える悪影響を防止することができる程度の膜厚とすればよい。

次いで、図２（Ｃ）に示すように、第１熱酸化膜２０上にシリコン窒化膜３０を形成する。このシリコン窒化膜３０は、例えば減圧ＣＶＤ法により形成することができる。

次に、図３（Ａ）に示すように、第２領域１０ｂに相当する、シリコン窒化膜３０、及び第１熱酸化膜２０を除去する。この除去工程は、従来公知のホトリソグラフィ工程及びエッチング工程を常法に従って行えばよい。

上述の除去工程により第２領域１０ｂに露出した基板面１２ａに対して、さらにエッチングを行って、基板１２の上面１２ａから基板内に至る溝部１４を形成する。この工程により、小分離領域１０ｂａには第１溝部１４ａが形成される。また、大分離領域１０ｂｂには第２溝部１４ｂが形成される。

次に、図７（Ａ）に示すように、溝部酸化膜１５を形成する。溝部酸化膜１５は、溝部１４内を覆う熱酸化膜である。溝部酸化膜１５は、所定の半導体装置に好適な条件で、従来公知の熱酸化工程により形成される。

次いで、前駆埋込み酸化膜１８Ｘを成膜する。前駆埋込み酸化膜１８Ｘは、基板１２上の露出面全面、すなわち、露出する第１熱酸化膜２０、シリコン窒化膜３０、溝部酸化膜１５上を覆うように成膜する。前駆埋込み酸化膜１８Ｘは、小分離領域１０ｂａではシリコン窒化膜３０及び第１熱酸化膜２０を貫通して第１溝部１４ａと連通する凹部を埋込み、かつ大分離領域１０ｂｂではシリコン窒化膜３０及び第１熱酸化膜２０を貫通して第２溝部１４ｂと連通する凹部を埋込むように成膜する。

この前駆埋込み酸化膜１８Ｘは、例えば、シリコン酸化膜として、好ましくは高密度プラズマＣＶＤ法（ＨＤＰＣＶＤ法）により、常法に従って形成することができる。

さらに、図７（Ｂ）に示すように、前駆埋込み酸化膜１８Ｘを、シリコン窒化膜３０をエッチングストッパ膜として用いる、従来公知の化学的機械研磨（ＣＭＰ）法により削って平坦化する。

この工程により、小分離領域１０ｂａ及び大分離領域１０ｂｂの前駆埋込み酸化膜１８Ｘは上面側が削り取られてシリコン窒化膜３０の露出面、すなわち上面３０ａと同一の高さの酸化膜１８Ｙａ及び１８Ｙｂとして残存する。すなわち、前駆埋込み酸化膜１８Ｘは、小分離領域１０ｂａにおいては、シリコン窒化膜３０及び第１熱酸化膜２０を貫通して第１溝部１４ａと連通する凹部を埋込む、第１前駆埋込み部１８Ｙａとなる。また、大分離領域１０ｂｂにおいては、シリコン窒化膜３０及び第１熱酸化膜２０を貫通して第１溝部１４ａと連通する凹部を埋込む、第２前駆埋込み部１８Ｙｂとなる。

しかしながら、このＣＭＰ工程により、第２前駆埋込み部１８Ｙｂの表面には皿状のへこみ、すなわちディッシング１８Ｘａが不可避的に発生してしまう。これにより、へこみ（ディッシング１８Ｘａ）の最も低い位置は、第１前駆埋込み部１８Ｙａの頂面の高さよりも低くなってしまう。

次に、図７（Ｃ）に示すように、ディッシングが発生している第２前駆埋込み部１８Ｙｂ上に、第２前駆埋込み部１８Ｙｂを覆うレジストマスク４０を形成する。レジストマスク４０は、任意好適なレジスト材料を用いて成膜し、従来公知のリソグラフィ工程により第２前駆埋込み部１８Ｙｂを覆う形状にパターニングすればよい。

なお、レジストマスク４０が覆う領域は、シリコン窒化膜３０に至るように形成してもよい。すなわち、このレジストマスク４０は、第１前駆埋込み部１８Ｙａを露出させることができればよいので、第１前駆埋込み部１８Ｙａのみを露出させるパターンとしてもよい。

また、半導体メモリ装置のように、ディッシングが発生する領域が存在しないメモリセル領域と、ディッシングが発生しないその他の領域とに分けられる場合には、ディッシングが発生する領域が存在する部分領域のみを覆うレジストマスク４０を形成すればよい。

次いで、レジストマスク４０をマスクとして、レジストマスク４０から露出する領域にイオン６０をイオン注入する。このイオン注入工程は、第１前駆埋込み部１８Ｙａにイオンを打ち込んで、第１前駆埋込み部１８Ｙａの露出面から一定深さまでのエッチングレートを変化させることを目的として行われる。

このイオン注入工程は、従来公知のイオン注入装置を用いて、常法に従って、例えばヒ素（Ａｓ）イオンを打ち込む工程とすればよい。

このイオン注入工程によりイオンが打ち込まれた第１前駆埋込み部１８Ｙａの部分領域をイオン注入部１８Ｙａａとも称する。イオン注入部１８Ｙａａの深さ（厚み）は、基板１２の上面１２ａと等しいレベル（高さ）まであれば十分である。

第１前駆埋込み部１８Ｙａが、高密度プラズマＣＶＤ法（ＨＤＰＣＶＤ法）により成膜されたシリコン酸化膜の残存部分であるとすれば、ヒ素イオンの打ち込みより形成されたイオン注入部１８Ｙａａのエッチャントとしてのフッ酸に対するエッチングレートは、第２前駆埋込み部１８Ｙｂを構成するシリコン酸化膜の同条件でのフッ酸に対するエッチングレートと比較して、より大きくなることになる。

次いで、図８（Ａ）に示すように、レジストマスク４０を常法に従って除去した後、シリコン窒化膜３０を除去する。このシリコン窒化膜３０の除去工程は、従来公知の任意好適な条件で、燐酸を用いたエッチング工程により行うのがよい。

次に、第１熱酸化膜２０を除去する。この除去工程は、任意好適な条件で行うことができる。好ましくは、例えば５重量％濃度のフッ酸処理により行うのがよい。

このフッ酸処理（ウェットエッチング）により、第１熱酸化膜２０は除去されるが、このときイオン注入部１８Ｙａａ及び第２前駆埋込み部１８Ｙｂも削られて、その高さは低くなる。

上述した通り、イオン注入部１８Ｙａａ及び第２前駆埋込み部１８Ｙｂは、エッチャントであるフッ酸に対するエッチングレートが互いに異なる構成とされている。

すなわち、これらのフッ酸処理工程において、イオン注入部１８Ｙａａは、第２前駆埋込み部１８Ｙｂよりも速い速度で削られる。第２前駆埋込み部１８Ｙｂは、処理時間が同一であるので、イオン注入部１８Ｙａａが削られる量より少ない量がゆっくりと削られることになる。従って、これらのフッ酸処理により、ディッシング１８Ｘａの深さは減少することになる。

さらに、図８（Ｂ）に示すように、第１熱酸化膜２０が除去された基板１２の露出面、すなわち第１領域１２ａ上に、第２熱酸化膜５０を形成する。この熱酸化工程は、ゲート酸化膜形成前の基板上面の清浄化を目的とする一般的な工程である。従って、常法に従って、熱酸化工程を行えばよい。

第２熱酸化膜５０の形成により、第１領域１０ａの高さは若干高くなり、かつ基板面１２ａは若干後退する。すなわち基板１２の厚さは若干薄くなる。

然る後、図８（Ｃ）に示すように、第２熱酸化膜５０を除去する。この除去工程は、上述したフッ酸処理と同様のウェットエッチング工程により行えばよい。好ましくは、例えば、任意好適な条件でフッ酸処理を行った後、水洗を行い、従来公知の塩酸過酸化水素溶液（ＨＰＭ）による処理を、例えばその溶液温度を７０℃として行う。

このフッ酸による第２熱酸化膜５０の除去工程により、イオン注入部１８Ｙａａ及び第２前駆埋込み部１８Ｙｂも同時に削られる。すなわち、この工程により、イオン注入部１８Ｙａａ及び第２前駆埋込み部１８Ｙｂはさらに削られて、第２熱酸化膜５０が除去された基板の露出面とほぼ同一の高さとなり、露出した新たな上面１２ａと高さの揃った第１埋込み部１８ａ及び第２埋込み部１８ｂを含む埋込み部１８が完成する。

その後、基板１２に対してスピンドライ乾燥を行う。

以上の工程により、この発明の素子分離構造部１１が完成する。

以下、常法に従うウェハプロセスを行って、素子形成領域にトランジスタ等の素子を作り込み、所望の構成を有する半導体装置１０を製造すればよい。

この発明のＳＴＩの製造方法によれば、（等方性の）ウェットエッチング工程におけるエッチングレートを、さらなる成膜工程を追加することなく、簡易な工程で領域毎に異なるものとすることができる。具体的には、いわゆるディッシング（へこみ）が不可避的に発生してしまう大分離領域１０ｂｂのエッチングレートを小分離領域１０ｂａのエッチングレートより小さくすることにより、大分離領域１０ｂｂすなわち、ディッシングに対してゆっくりとエッチングする。従って、ディッシングの深さを効果的に減少させて基板面の平坦化を向上し、ひいては半導体装置の電気的特性の劣化を低減し、また製品の歩留まりを向上させることができる。

この発明の方法により形成された素子分離構造部を含む半導体装置を切断した切り口を示す模式図である。 （Ａ）、（Ｂ）及び（Ｃ）は、この発明の素子分離構造部の製造方法を説明するための工程図である。 （Ａ）、（Ｂ）及び（Ｃ）は、図２から続く工程図である。 （Ａ）、（Ｂ）及び（Ｃ）は、図３から続く工程図である。 （Ａ）及び（Ｂ）は、図４から続く工程図である。 この発明の方法により形成された素子分離構造部を含む半導体装置を切断した切り口を示す模式図である。 （Ａ）、（Ｂ）及び（Ｃ）は、この発明の素子分離構造部の製造方法を説明するための工程図である。 （Ａ）、（Ｂ）及び（Ｃ）は、図７から続く工程図である。

符号の説明

１０：半導体装置
１０ａ：第１領域、素子形成領域（アクティブ領域）
１０ｂ：第２領域、素子分離構造部形成領域（フィールド領域）
１０ｂａ：小分離領域
１０ｂｂ：大分離領域
１１：素子分離構造部
１２：基板
１２ａ：上面
１２ｂ：下面
１４：溝部（トレンチ）
１４ａ：第１溝部
１４ｂ：第２溝部
１５：溝部酸化膜
１６ａ：充填部
１６ａａ：頂面
１６ｂ：被覆部
１６Ｘ：前駆第１酸化膜
１６Ｘａ：前駆充填部
１６Ｘｂ：前駆被覆部
１８：埋込み部
１８ａ：第１埋込み部
１８ａａ：頂面
１８ｂ：第２埋込み部
１８ｂａ：頂面
１８Ｘ：前駆埋込み酸化膜
１８Ｘｂ：残存した前駆埋込み酸化膜
１８Ｙａ：第１前駆埋込み部
１８Ｙａａ：イオン注入部
１８Ｙｂ：第２前駆埋込み部
２０：第１熱酸化膜
３０：シリコン窒化膜
４０：レジストマスク
５０：第２熱酸化膜
６０：イオン

Claims (6)

1. 上面及び当該上面と対向する下面を有する基板に、複数の素子形成領域及び当該複数の素子形成領域同士を互いに離間する、小分離領域及び当該小分離領域よりも幅広の大分離領域を含む素子分離構造部形成領域を設定する工程と、
   前記基板の前記上面に、第１熱酸化膜を成膜する工程と、
   前記第１熱酸化膜上に、シリコン窒化膜を成膜する工程と、
   前記素子分離構造部形成領域内の前記シリコン窒化膜及び前記第１熱酸化膜を除去し、かつ前記基板の前記上面から当該基板内に至る、前記小分離領域内に形成される第１溝部及び前記大分離領域内に形成される第２溝部を含む溝部を形成する工程と、
   前記溝部の表面を覆う溝部酸化膜を成膜する工程と、
   前記溝部酸化膜で覆われている前記第１溝部内を埋込み、前記第２溝部内を覆っている前記溝部酸化膜上を覆い、かつ前記シリコン窒化膜及び前記第１熱酸化膜の露出面を覆う前駆第１酸化膜を成膜する工程と、
   前記前駆第１酸化膜上に、前記第２溝部を埋め込む前駆埋込み酸化膜を成膜する工程と、
   前記前駆第１酸化膜及び前記前駆埋込み酸化膜を、前記シリコン窒化膜が露出するまで除去して、残存する前記前駆第１酸化膜にて前記小分離領域の前記第１溝部を充填する前駆充填部と前記第２溝部の表面を覆う前駆被覆部とを形成するとともに、残存する前記前駆埋込み酸化膜にて当該前駆被覆部が設けられている前記第２溝部内を埋め込む前駆埋込み部を形成する工程と、
   前記シリコン窒化膜を除去する工程と、
   前記第１熱酸化膜を除去する工程と、
   前記第１熱酸化膜が除去された前記基板の露出面に、第２熱酸化膜を成膜する工程と、
   前記第２熱酸化膜を除去し、かつ前記前駆充填部、前記前駆被覆部及び前記前駆埋込み部のそれぞれ一部を除去し、充填部、被覆部及び埋込み部を形成する工程と
   を含むことを特徴とする素子分離構造部の製造方法。
2. 前記前駆第１酸化膜を成膜する工程は、前記前駆埋込み酸化膜よりもエッチングレートが速い材料により成膜する工程であることを特徴とする請求項１に記載の素子分離構造部の製造方法。
3. 前記前駆埋込み酸化膜を成膜する工程は、シリコン酸化膜を成膜する工程であり、
   前駆充填部、前駆被覆部、及び前駆埋込み部を形成する工程は、エッチャントとしてフッ酸を用いる工程であることを特徴とする請求項１に記載の素子分離構造部の製造方法。
4. 上面及び当該上面と対向する下面を有する基板に、複数の素子形成領域及び当該複数の素子形成領域同士を互いに離間する、小分離領域及び当該小分離領域よりも幅広の大分離領域を含む素子分離構造部形成領域を設定する工程と、
   前記基板の前記上面に、第１熱酸化膜を成膜する工程と、
   前記第１熱酸化膜上にシリコン窒化膜を成膜する工程と、
   前記素子分離構造部形成領域内の前記シリコン窒化膜及び前記第１熱酸化膜を除去し、かつ前記基板の前記上面から当該基板内に至る、前記小分離領域内に形成される第１溝部及び前記大分離領域内に形成される第２溝部を含む溝部を形成する工程と、
   前記溝部の表面を覆う溝部酸化膜を成膜する工程と、
   前記シリコン窒化膜及び前記第１熱酸化膜の露出面を覆い、かつ前記溝部酸化膜上を覆って前記溝部を埋め込む前駆埋込み酸化膜を成膜する工程と、
   前記前駆埋込み酸化膜を、前記シリコン窒化膜が露出するまで除去して、残存する前記第１溝部を埋め込む第１前駆埋込み部と前記第２溝部を埋め込む第２前駆埋込み部とを含む前駆埋込み部を形成する工程と、
   前記第２前駆埋込み部上にレジストマスクを形成して、前記第１前駆埋込み部にイオン注入を行い、当該第１前駆埋込み部のエッチングレートを調整する工程と、
   前記レジストマスクを除去する工程と、
   前記シリコン窒化膜を除去する工程と、
   前記第１熱酸化膜を除去する工程と、
   前記第１熱酸化膜が除去された前記基板の露出面に、第２熱酸化膜を成膜する工程と、
   前記第２熱酸化膜を除去し、かつ前記第１前駆埋込み部及び前記第２前駆埋込み部のそれぞれ一部を除去し、第１埋込み部及び第２埋込み部を含む埋込み部を形成する工程と
   を含むことを特徴とする素子分離構造部の製造方法。
5. 前記第１前駆埋込み部のエッチングレートを調整する工程は、前記第２前駆埋込み部のエッチングレートに対する選択比を２から１０の範囲とする工程であることを特徴とする請求項４に記載の素子分離構造部の製造方法。
6. 前記前駆埋込み酸化膜を成膜する工程は、シリコン酸化膜を成膜する工程であり、
   前記第１前駆埋込み部のエッチングレートを調整する工程は、エッチャントであるフッ酸に対するエッチングレートを、ヒ素イオンを注入することにより調整する工程であることを特徴とする請求項４又は５に記載の素子分離構造部の製造方法。

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