TWI270167B - An etching method, a method of forming a trench isolation structure, a semiconductor substrate and a semiconductor apparatus - Google Patents

An etching method, a method of forming a trench isolation structure, a semiconductor substrate and a semiconductor apparatus Download PDF

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Description

1270167 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種蝕刻方法、一 士、* 種形成溝槽隔離結構之 【先前技術】 方法、一半導體基板及一半導體裝置。
古對半導體裝置中之半導體器件之高密度及高整合的需求 有增加的趨勢。為回應此需求，半導體器件自身的小型化 及用於隔離相鄰半導體器件之器件隔離區域的小型化有變 仔日益重要的趨勢。迄今，作為一種形成器件隔離區域之 方法’ LOCOS (石夕局部氧化)方法已被廣泛利用，其中形成 有待成為器件隔離區域之氧化膜。 然而，在使用LOCOS方法形成具有微小圖案之氧化膜的 情況下’因為在厚度方向上之氧化不能充分進行，所以写 件隔離變得不完全。此外’在形成-具有足以隔離器件； 厚度的氧化膜的情況下’因為在橫向上的氧化與在厚度方 向上的氧化進行得一樣充分，所以器件隔離區域超出預定 區域而擴展。為此’ LOCOS方法中之器件隔離區域之小$ 化有其自身的侷限。因此，STI (淺溝槽隔離）方法作為替代 LOCOS方法之器件隔離技術已引起了注意(例如，見日： 利特許公開申請案第2〇〇1-237308號）。 在STI方法中，藉由在一矽基板上形成溝槽並在每一溝槽 中填充Si〇2膜（絕緣材料）而形成器件隔離結構（溝槽隔離= 構）。在此情況下，藉由使以…膜之表面突出以使得其夺 高於矽基板之表面而形成Si〇2膜。 103461.doc 1270167 、L 7 ’使用STI方法形成溝槽隔離結構之方法如下。圖8 為次明形成半導體裝置之一習知方法的圖式（豎直截面圖）。 首先’如圖8(a)中所展示，藉由使矽基板ι〇〇之表面經受 熱氧化製程而於矽基板100上形成襯墊氧化膜2〇〇。 接著，如圖8(b)中所展示，藉由CVD方法而於襯墊氧化 膜200上形成SiN膜3〇〇。當在後處理中藉由cMp (化學機械 研磨）方法研磨Si〇2膜時，此SiN膜3〇〇充當擋止膜。 接著，如圖8(c)中所展示，藉由光微影方法而於SiN膜300 上形成抗蝕劑層400，抗蝕劑層400具有對應於形成器件之 區域（器件形成區域）之圖案。 接著，如圖8(d)中所展示，SiN膜300及襯墊氧化膜2〇〇經 义用抗钱劑層400作為遮罩之乾式钱刻製程，藉此襯墊氧化 膜200及SiN膜300經圖案化而具有了對應於器件形成區域 之形狀。矽基板1〇〇接著經受用經圖案化之SiN膜3〇〇作為遮 罩之钱刻製程，藉此形成溝槽50〇。 接著，如圖8(e)中所展示，藉由電漿CVD方法或其類似方 法而於石夕基板1〇〇 (襯墊氧化膜2〇〇、SiN膜3〇〇及溝槽5〇〇形 成於其上）上形成Si〇2膜600，以使得Si〇2膜600填充每一溝 槽 500 〇 接著’如圖8(f)中所展示，藉由使用SiN膜3〇〇作為擋止膜 的CMP方法研磨並平面化§丨〇2膜6〇〇。因此，溝槽5〇〇上之
Si〇2膜600之表面的高度與SiN膜300之表面的高度大體上 相對應。 接著，如圖8(g)中所示’藉由使用熱磷酸之濕式餘刻製 103461.doc 1270167 程去除SiN膜300。 接著’如圖8(h)中所展示，藉由使用氟酸之濕式钱刻擊 程去除襯墊氧化膜2〇〇。 藉由上述步驟，每一溝槽500中之Si〇2膜6〇〇之表面均變 得高於石夕基板1〇〇之表面，藉此形成溝槽隔離結構（器件隔 離區域）。該溝槽隔離結構使複數個形成器件之區域獨立地 形成於石夕基板1〇〇之表面上。 I 現在，在上述方法中，為了在藉由CMP方法平面化Si02 膜600時平面化Si〇2表面，將SiN膜3〇〇之表面全部曝露，且 稍微過度地研磨Si〇2膜600。 當過度地研磨Si〇2膜600時，在SiN膜300之表面被曝露且
Si〇2膜600與SiN膜300同時被研磨之步驟時會發生所謂的 表面凹陷。因為隔離圖案之窄部分與寬部分之蝕刻速率的 差異而不能在二者之間均勻地進行研磨，所以發生表面凹 陷。 • 因為在表面凹陷過程中Si〇2膜6〇〇在相對較寬的器件隔 離區域處被過度地研磨，所以用此寬器件隔離區域來分隔 之相鄰器件之間的隔離變得不完全，及/或當藉由圖案化多 晶矽或其類似物而在Si〇2膜6〇〇上形成閘電極時，會發生光 锨〜方法中之焦點間隙（f〇cus gap)，由此而不能進行圖案 化。因此，存在半導體裝置之特性受損之問題。 〃 此卜在上述方法中，藉由使用氫氟酸之濕式蝕刻製程 而去除襯墊氧化義G。在此點上，㈣在使用聽酸之濕 式餘刻製私中係各向同性地進行。為此，如圖8⑻中所展示， 103461.doc 1270167
Si〇2膜600之一端部分經受蝕刻，且因此，在Si〇2膜6〇〇與 石夕基板100之間的邊界處產生Si〇2膜600之凹進部分，夢此 在Si〇2膜600與矽基板100之間的邊界處形成拐角部分5〇1。
在（例如）電晶體配置於上述矽基板1〇〇之每一器件形成 區域中的情況下，建構一閘電極以覆蓋拐角部分5〇1。因此， 存在由於拐角部分501處之電場集中而發生漏電流之問題。 為解決此問題，採取（或採用）諸如圓氧化之對策，其中藉由 熱氧化製程而使拐角部分501成圓形。然而，因為藉由提供 此製程而增加了溝槽隔離結構之製造製程（或步驟）的數目， 所以溝槽隔離結構之製造效率有下降的趨勢。 此外，在上述方法中，因為用SiN膜300作為cMp方法之 擋止膜’所以需要形成及去除SiN膜則之步驟。此使得製 造製程之數目增加。、 【發明内容】 _…〜々成，刊用此方 法’可容易且準確地在第—區域與第二區域之間形成―臺 階，同時防止在石夕作為主要材料而構成之第—區域與_ 作為主要材料而構成之第二區域之間的邊界處產生間隙。 此外，本發明之另—目標為提供：―種钱刻方法，其應 成溝槽隔離結構；—半導體基板，藉由形成溝槽隔 H 冓之方法而於其上形成溝槽隔離結構；及—半導體裝 置，〃具備高度可靠之半導體基板。 使==上述目標，在本發日月之—態樣中，本發明針對-树料經受一使用含有氣化氣及臭氧之腐姓劑之㈣ 103461.doc 1270167 製私的餘刻方法。該基底材料 .^ ^ ^ 、有1Sl作為主要材料而 構成之第-區域及一由叫作為主要材料而構成之第二區 域。該蝕刻方法包括以下步驟： 製備基底材料；及 將腐钱劑施加於基底材料上以利用腐㈣料之餘 率尚於腐敍劑對Si〇2之银刻速率的特徵而在第一與第二區 域之間形成-臺階，以使得第—區域之表面的高度低ϋ 二區域之表面的高度。 因此，可能容易且準確地在第—與第二區域之間形成_ 臺階’同時防止切作為主要材料而構成之第—區域盘 slo2作為主要材料而構成之第二區域之間的邊界處產生間 隙。此外’因為可準確地調整待形成之臺階的高度(亦即兩 區域之表面之間的距離），所以可確保此臺階發生作用之任 何步驟的穩定性（例如，在後續步驟之光微影製程或其類似 物）。 103461.doc 1 在本發明之姓刻方法中，較佳腐飯劑包括含有氟化氫及 臭氧之餘刻劑。 此使付易於處理腐蝕劑。此外，可適當防止第一區域之 表面變得粗趁。 在本杳明之蝕刻方法中，較佳將蝕刻劑對Si之蝕刻速率 定義為R】且將蝕刻劑對Si〇2之蝕刻速率定義為r2，則心與 R2滿足下列關係：Ri/R2在1·2至200的範圍内。 、 此使得可在防止蝕刻速率降低的同時容易地控制臺階。 在本發明之蝕刻方法中，在施加腐蝕劑之步驟中，較佳 1270167 钱刻劑中之氟化氫的濃度在0.05重量百分比 」里$百分 比之範圍内。 此使得Si之蝕刻速率與Si〇2之蝕刻速率之 曰]的比率 (R1/R2)可調整。 在本鲞明之餘刻方法中，在施加腐餘劑之步驟中，車a 4 1虫刻劑中之臭氧的濃度在1 ppm至 50 ppm之範圍内。 ” 此使得Si之蝕刻速率與si〇2之蝕刻速率之 ， 曰Ί的比 (R1/R2)可調整。 在本發明之蝕刻方法中，在施加腐蝕劑之步驟中，較佳 腐钱劑之溫度在〇。〇至l00〇c之範圍内。 又 此使得可在準確地且尺寸高度精確地形成臺階的 正餘刻速率降低。 、 =本發明之另—態樣中，本發明針對—種在半導體基板 ^面上形成溝槽隔離結構之方法。該半導體基板由以作 為主要材料而構成。該方法包括以下步驟： 第一步驟，在I導體基板之表面上形成溝槽； 第-步驟’將絕緣材料施加於半導體基板之表面上 Z緣㈣填充⑽，該料_由岭料主要材料而 =驟，藉由去除部分絕緣材料而平面化半導 <表面的側面； 第四步驟’藉由將料㈣去除大體 露半導體基板之表u 度而曝 第五步驟，藉由請求項1所中# > 、斤疋義之蝕刻方法使半導體基板 10346l.doc 1270167 <衣面經受一蚀刻製 成一臺階以獲得溝槽隔離結構。 此使得可容易且準確地形成溝槽隔離結構。 在本發明之形成溝槽隔離結構之方法中，較佳第五步驟 包括下列步驟：藉由設定下列至少一者之條件而調整待形 切半，體基板與絕緣材料之間的臺階之高度：腐餘劑中 之鼠化氣的濃度、腐钱劑中臭裊的、曲 ㈣則T辰I、腐蝕劑的溫度及 用腐蝕劑處理的時間。 可成於複數個11件形成區域中的相鄰半導體器件 了被準確地隔離。 在本發明之形成溝槽隔離結構之方法中，較佳 驟中藉由⑽（化學機械研磨）方法來去除絕緣材料。·- 根據CMP方法，可有效去除由 之絕緣材料。 ~作為主要材料而構成 在本發明之形成溝槽隔離結構之方法 驟中使用人— 幸乂 4土在第四步 用3有氟化氫之腐银劑來去除絕緣材料。 此使得可有效去除由Si〇2作為 料。 要材枓而構成之絕緣材 在本發明之形成溝槽隔離結構之方法 一步含有臭氧。 中較么腐蝕劑進 在本發明之形成溝槽隔離結 腐蝕劑來勃；T〜 方法中，較佳使用相同 水執仃弟四步驟及第五步驟。 此使得製造製程可簡化，且可 離結構。 乂短的時間形成溝槽隔 103461.doc 12- 1270167 在本發明之形成溝槽隔離結構之方法中，較佳該方法進 步包括氧化半導體基板之表面的步驟，及/或在第一步驟 之如在半導體基板之表面上形成氧化膜的步驟。在此情況 下’氧化膜由8丨02作為主要材料而構成。 此使彳于可在保護半導體基板（亦即g; i基板）之表面的同時 形成溝槽。 在本發明之形成溝槽隔離結構之方法中，較佳半導體基 _ 板之表面定向為Si (100)。此使得可適當防止半導體基板（Si 基板）之表面變得粗糙。此外，對半導體基板之蝕刻易於在 其厚度方向上進行。因此，可更容易及更準確地形成溝槽 隔離結構。 在本發明之又一態樣中，本發明係針對一由以作為主要 材料所構成之半導體基板。該半導體基板包括： 一溝槽隔離結構，其藉由使用上述本發明之形成溝槽隔 離結構之方法，形成於半導體基板之表面上；及 • 用於形成器件之複數個區域，該等區域係藉由溝槽隔離 結構而獨立地形成。 1使仔可獲付一半導體基板，該半導體基板可使形成於 複數個器件形成區域中之相鄰半導體器件被準確地隔離。 在本發明之又一態樣中，本發明係針對一半導體裝置。 該半導體裝置包括： " 上述本發明之半導體基板；及 複數個半導體f /V μ加Λ_人 裔仵其刀別形成於用於形成半導體基板 之器件之區域中。 103461.doc -13- 1270167 這使得可獲得一高度可靠之半導體裝置。 【實施方式】 餘刻方法之較佳實施 現在將參考隨附圖式詳細地描述一 例、一形成溝槽隔離結構之方法、一半導體基板及一半導 體裝置。 (配置半導體裝置）
首先將描述本發明之半導體裝置。圖丨為一示意性地展示 本發明之一實施例中之一半導體裝置之透視圖。現在，在 下列使用圖1的說明中，為說明方便，圖i中之上側面及下 側面分別稱為π上部”及”下部”。 圖1中所展示的半導體裝置丨具備一半導體基板（本發明 之半導體基板）2及一半導體器件5。在半導體基板2中，溝 槽隔離結構（亦即器件隔離區域）21形成於由矽作為主要材 料而構成的基板20之表面23上。溝槽隔離結構21由填充形 成於基板20之表面23上之溝槽3的並自基板20之表面23突 出的絕緣部分4所建構。絕緣部分4由含有Si〇2 (二氧化矽） 作為主要材料之絕緣材料而構成。此使得可經由絕緣部分4 來防止相鄰半導體器件5彼此導電。 在本實施例中，一作為半導體器件5之M〇S電晶體 (MOSFET)形成（提供）於用於形成器件之每一區域22中。更 特定言之’藉由將雜質離子注入（或引入）基板2〇之表面23 附近的預定部分（在圖1中所展示之組態中，對應於源極54 及波極5 5之區域）中，形成一對雜質擴散層以使彼此間隔 開。該等雜質擴散層分別充當MOS電晶體中之源極54及汲 103461.doc •14- 1270167 極55 〇 源電極及汲電極分別連接至源極54及汲極55 (圖式中未 展示）。此外，閘極絕緣膜52及閘電極53係以層屢方式形成 於對應於通道區域之位置處（即在源極54與汲極55之間）。此 外，側面絕緣膜56係形成於閘極絕緣膜52及閘電極53之每 一側上。 在此MOS電晶體中，藉由改變施加至閘電極53之電愿值， 可控制源極54與汲極55之間流動的電流量。 換言之，即使在處於斷開狀態的源極54與汲極55之間施 加電壓（其中沒有電壓被施加至閘電極53)，此時在源極54 與汲極55之間仍然沒有電流。另一方面，在導通狀態（其中 具有大於臨限電壓值的預定電壓值之電壓被施加至閘電極 53)，於面對閘極絕緣膜52之基板2〇之部分上誘發電荷，藉 此形成通道區域（亦即載體之流道）。當在此情況下施加電壓 於源極54與汲極55之間時，電流便通過通道區域。在上述 • 半導體裝置1中，除M0S電晶體之外，諸如二極體元件、電 谷性7G件（電容器）及電阻性元件（電阻器）之各種器件均可 形成於半導體基板2之其它器件形成區域22中。 半導體裝置1可適當用於（或應用於）諸如個人電腦（膝上 型或行動型個人電腦）、噴墨型噴出裝置（例如，喷墨列印 機）、電視、視訊攝影機、數位相機（digital stiu cameras)、 錄影機（videotape recorder)、汽車導航器件、攜帶式電話（行 動電話）、尋呼機、電子筆記本（包括彼等具有通信功能的）、 電子詞典、袖珍計算器、電子遊戲器件、文書處理器、工 103461.doc -15- 1270167 作站、電視電話、預防犯罪之電視監視器、 鏡/0S(鎖售點）終端機、醫療器件（例如電子溫声計^ 壓計、血糖計、心電圖量 又。 、σ件、起茸診斷器件、電子内 視鏡Η木魚儀、各種量測器件、儀器（例如用於車輛 輪船及其類似物之儀器）、飛行 子裝置。 丁杈擬裔及其類似物之各種電 (製造半導體裝置之方法）
接著’將：述一種製造圖!中所展示之半導體裝 去。猎由用本發明之_方㈣製造铸體2及在半導體其 =器件形成區域22中分別形成半導體器件5而獲得W 置之方 =導繼Μ文巾，將物製造半導體震 置1之方法的詳細描述。 «第一製造方法》 形1見^說曰月對半導體裝置1之第一製造方法。圖2為說明 回戶斤展不之半導體裝置之第-方法的圖式(豎直截 面圖卜現在’在下列使用圖2的說明中，為說明方便，= 之上側面及下側面分別稱為，，上部”及”下部”。 <1Α>形成襯墊氧化膜之步驟 了先，製一備-由石夕作為主要材料而構成的基板2〇。如圖 尸斤展不’接者在基板20之表面23上形成一由叫作為 ^:而構成的襯塾氧化膜（犧牲膜）6。舉例而言，提供 觀塾乳化膜6以保護基板20之表面23。 不特別限制待形成之襯墊氧化膜6之平均厚度丁 ！，且較佳 千均厚度丁,在約5_至3〇_的範圍内。可藉由氧化基板加 103461.doc •16· !27〇167 之表面23之方法及/或在基板2〇之表面23上沈積一由si〇2作 為主要材料而構成的膜材料之方法而形成襯墊氧化膜6。在 此點上’此等方法可共同執行。 作為氧化基板2G之表面23之方法，可提及—種使基板2〇 之表面23經受熱處理之方法，其中在75(rc^，跡c的溫 度下將表面23加熱5至50分鐘。另一方面，作為在基板2〇 之表面23上沈積一由Sl〇2作為主材料而構成的膜材料之方 法’可使用諸如電浆CVD方法、熱CVD方法、雷射⑽方 法之化學氣相沈積方法。在此點上，因為係視需要而提供 襯墊氧化膜6，所以其可省略。 <2入>形成溝槽之步驟（第一步驟） 接著，如圖2(b)中所示，藉由在襯塾氧化膜6上施加一抗 钱劑材料及接著經由一遮罩曝光並顯影該抗银劑材料，形 成一形狀上具有分別對應於器件形成區域22之開口的抗蝕 d層7。襯墊氧化膜6上及基板2〇經受用抗蝕劑層7作為遮罩 之餘刻H知，且接著去除抗钱劑層7。因此，如圖中所 示，形成溝槽（凹陷部分）3。在此點上，藉由在使概塾氧化 膜6、、工又#刻製私且接著使基板2〇經受一用襯墊氧化膜6 作為k罩之蝕刻製程之後去除抗蝕劑層7可形成溝槽3。 作為餘刻方法，可提及諸如電漿餘刻方法、反應式離 d方法射束蝕刻方法、圖片輔助蝕刻方法 (P aSS1St etChlng meth〇d)之各種乾式蝕刻方法及濕式 钱刻方法。詳言之’較佳使用具有高度各向異性之乾式餘 刻方法。 103461.doc • 17 · 1270167 句/再僧3距基板20之表面23之深声 體妒詈式#絲ν ^ /衣度D可根據半導 體表置或其類似物之類型稍作 产。在太眚f彳,丨士 所以不特定限制該深 又在本貫把财，較佳溝槽3之深度在約 夕歆阁ran 。μ 山王M^OO nm ’更佳在約200咖至600 nm之範圍内。在此點 上’所要的深❹可根據當在後續製程中形成 板 20之蝕刻數量而設定。 6 1時基板 <3Α>施加絕緣材料之步驟（第二步驟） 接著，如圖2(d)中所展示，將一由以〇2作 成之絕緣材料40施加於基板20上以填充每:溝样"而構 緣材料彻使得其至少填充每 緣㈣。施加絕 丑浥緣材料40之表 面南於基板20之表面23，且絕緣材料4()之表面可在下 面化步驟中予以平面化。 ^ 較佳施加絕緣材料4〇,以使得在除每一溝槽3之内部以外 之部分的平均厚度T2大於剛nm。更佳平均厚“在約細 舰至匕㈣⑽之範圍内，且更佳在約35〇_至之範
圍内。作為施加絕緣材料40之方法，可利用諸如電製CM 方法、熱CVD方法、雷射CVD方法之多種化學氣相 (CVD)方法。、 <4A>平面化步驟（第三步驟） 接著，如圖2(e)中所展示，藉由去除絕緣材料如之一部分 而平面化絕緣材料40之表面。可藉由除上述步驟<2八>中: 及之蝕刻方法以外的任何一種化學機械研磨（CMp)方法及 其類似方法來去除絕緣材料40。詳言之，較佳藉由CMp方 法來去除絕緣材料40。根據CMP方法，可有效去除絕緣材 103463.doc -18- 1270167 料40。此外，可準確地平面化絕緣材料4〇之表面。 <5八>曝露基板之步驟（第四步驟） 接著，如圖2(f)中所展示，藉由將絕緣材料4〇及襯墊氧化 膜6去除大體上怪定之厚度而曝露基板2〇之表面U。使用包 括（例如）氟化氫之蝕刻劑（腐蝕劑）去除絕緣材料4〇及襯墊 氧化獏6。因為Si〇2在此蝕刻劑中之溶解度較高…，所以可有 效去除絕緣材料40及襯墊氧化膜6。
k笞钱刻知彳中氟化氫之丨辰度會根據钱刻劑之其他條件而 稍微改變，但是較佳氟化氫之濃度在約〇〇5重量百分比至$ 重量百分比之範圍内，且更佳在約〇1重量百分比至2重量 百分比之範圍内。在氟化氫之濃度變得太低的情況下，去 除絕緣材料40及襯墊氧化膜6之速度恐有可能會極慢。另一 方面，在說化氫之濃度變得太高的情況下，^^露之基板 2〇之表面23恐有可能變得粗糙，《因為歸因於高蝕刻速率 而不可能精確地控制蝕刻數量，所以絕緣材料4〇之表面比 基板20之表面23過低。 敗化氫可溶解於用於純刻劑中之溶劑中。可使用任何 可用於此㈣劑中之溶劑，只要該溶劑具有相對較低的彿 點。作為此溶劑，可提及諸如義水、離子交換水、純水、 超純水及逆渗透水之各種水；諸如甲醇及乙醇、丙綱、乙 基及乙酸乙醋之低級醇。可利用此等元素之，或兩種 或兩種以上此等7L素之組合。較佳將其中包括水的任—者 用作溶劑。此使得可進—步改良對叫之㈣速率。 卜在姓刻射氣化氣之濃度限制在上述範圍内的情 103461.doc •19- 1270167 况下’較佳在去除絕緣材料4〇及襯墊氧化膜6時蝕刻劑的溫 度在約20 C至50 C之範圍内。詳言之，較佳在蝕刻劑之溫 度保持在大體上恆定於上述範圍内（亦即溫度變化較小）之 狀態的同時執行蝕刻製程。因此，可更有效地去除絕緣材 料40及襯墊氧化膜6。 在上述蝕刻製程的條件下，使蝕刻劑與絕緣材料扣及襯 墊氧化膜6接觸直至基板2〇之表面23曝露。 φ 在此點上，儘管在本實施例中已描述了用含有氟化氫之 蝕刻劑作為腐蝕劑之情況，但是可用包括氟化氫(氟化氫氣 體)之氣體作為腐蝕劑。在此情況下，自提高對Μ。〗的蝕刻 速率的觀點來看’較佳在用作腐蝕劑之氣體中混合水蒸汽。 <6八>形成臺階之步驟（第五步驟） 接著藉由本發明之蝕刻方法使基板20之表面23經受一 蝕刻製知。本發明之钕刻方法使用一含有氣化氛及臭氧之 ㈣劑（亦即腐钱劑），且利用腐㈣對梦之钱刻速率高於腐 _ 蝕劑對Si〇2之蝕刻速率的特徵。 此等餘刻速率之間的差異允許基板20(亦即由石夕作為主 才:斗而構成之第一區域）比絕緣材料4〇(即由⑽2作為主 要材枓而構成之第二區域）更迅速地被㈣^。因此，如圖咖 中所展示，形成複數個絕緣部分4(即溝槽隔離結構21)及每 一者均由相鄰絕緣部分4所分割之複數個器件形成區域I 在此點上，絕緣部分4之表面高於器件形成區域22之表面， 且因此在相鄰第一區域4(或21)與第二區域22之間形成臺階 103461.doc -20- 1270167 吏用3有氟化氫及臭氧之蝕刻劑的蝕刻製程，在由矽所 成之基板20與由SiO2所構成之絕緣部分4之間，具有大選 ，比’且因此難以對絕緣部分4進行#刻。為此，可在絕緣 冲分4與基板20之間的每一邊界處形成臺階。換言之，可防 止在絕緣部分4與基板2〇之間的邊界處形成拐角部分。這可 名略在習知蝕刻方法中已執行之諸如圓氧化的步騍，且可 簡化製造半導體裝置1之方法。 此外，此蝕刻劑亦具有對蝕刻劑而言難以使基板2〇 (亦即 器件形成區域22)之表面23變粗糙之特徵。圖3為展示未經 處理之基板20的表面粗縫度Ra、在25f下經受使用含有 〇·25重里百分比之氟化氫及1〇 Ppm之臭氧之蝕刻劑之蝕刻 製％ 10分鐘處理後之基板2〇的表面粗糙度Ra，及在5〇。匸下 經叉使用含有氨水、過氧化氫水及純水之混合液體（APM) 之清洗製程10分鐘處理後之基板2〇的表面粗糙度Ra的圖 表。如圖3所示，在使用APM (含有氨水、過氧化氫水及純 水的混合液體）之製程後基板2〇之表面粗糙度1^有增加的 趨勢’而在使用含有氟化氫及臭氧之蝕刻劑之蝕刻製程後 基板20之表面粗糙度Ra則有減少的趨勢。 因此，藉由使用含有氟化氫及臭氧的蝕刻劑，器件形成 區域22之表面23的表面形態變得非常高。 此外，在使用此蝕刻劑之情況下，於矽之各種類型的表 面定向中，基板20之表面定向宜特定為Si (100)。因此，易 於在基板20之厚度方向進行蝕刻製程，且這可更容易及準 確地形成臺階41。 103461.doc -21 - 1270167 舉例而言，較佳蝕刻劑對基板20及絕緣材料40之蝕刻速 率設定如下。即，在兹刻劑對基板2 0 (亦即石夕）之钱刻速率 定義為R!而蝕刻劑對絕緣材料40 (亦即Si〇2)之蝕刻速率定 義為R2的情況下，較佳1及112滿足下列關係在約1·2 至2 0 0的範圍内。更佳地’ R!及R2滿足下列關係：r 1 在 約3至30的範圍内。在R〗/R2太小的狀況下，需要一長時間 來形成基板20與絕緣材料40之間的臺階41，且因此半導體 裝置1之製造效率可能降低。另一方面，在Rl/R2太大的情 ® 況下，基板20之蝕刻進行太快，且因此可能難以控制臺階 4 1之高度（亦即器件形成區域2 2之表面與絕緣材料4之表面 之間的距離）。 蝕刻速率之比率（R^/R2)很大程度上視蝕刻劑及其類似物 中之氟化氫之濃度及臭氧之濃度而定。圖4為展示對矽的蝕 刻速率之變化與蝕刻劑中氟化氫之濃度及臭氧之濃度之間 關係的圖表，且圖5為展示對Si〇2的蝕刻速率之變化與蝕刻 _ 劑中氟化氫之濃度及臭氧之濃度之間的關係的圖表。 ，蝕刻劑中臭氧之濃度主要影響對基板（石夕）2〇之蝕刻速 率即如圖4⑷中所展示，在钱刻劑中臭氧之濃度怔定的情 況下，即使氟化氫之濃度改變，對碎之钱刻速率仍不會二 艾如圖4(b)中所展示，在钱刻劑中氣化氮之濃度怪定且臭 氧^濃度改變的情況下，視臭氧之濃度而改變對石夕之餘刻 103461.doc -22- 1270167 化氫之辰度恆定的情況下，即使臭氧之濃度改變，對 之蝕刻速率仍不會改變。如圖5(b)中所展示，在蝕刻劑中臭 ，之濃度怪定且敗化氫之濃度改變的情況下，視氟化氮之 濃度而改變對Si〇2之蝕刻速率。 因此，藉由適當設定氟化氫或臭氧之濃度，可在上述範 圍内调整Rr/R〗的值。 更特定言之，較佳蝕刻劑中氟化氫之濃度在約〇〇5重量 百刀比至5重置百分比的範圍内，且更佳在約〇· 1 $重量百分 比至2重量百分比的範圍内。此外，較佳蝕刻劑中臭氧之濃 度在約1 ppm至50 ppm的範圍内，且更佳在約3卯㈤至川 ppm的範圍内。 氟化氫及臭氧可溶解於用於此蝕刻劑中的溶劑中。任何 溶劑均可用於此㈣劑中，只要該溶劑具有相對較低的沸 點。 舉例而言，作為此溶劑，可提及諸如蒸餾水、離子交換 水、純水、超純水及逆滲透水之各種水；諸如甲醇及乙醇、 丙酮、乙基及乙酸乙酯之低級醇。可利用此等元素之一種， 或兩種或兩種以上此等元素之組合。較佳用其中包括水的 任一者作為溶劑。此使得可進一步改良對矽及以〇2之蝕刻 速率。 此外，較佳蝕刻製程中蝕刻劑之溫度在約至1〇〇艽之 範圍内，且更佳在約川它至兄它之範圍内。詳言之，較佳 在=刻劑之溫度保持在大體上恆^於上述範圍内（亦即溫 度變化較小）之狀態的同時執行蝕刻製程。因此，可準確地 103461.doc -23- 1270167 且尺寸高度精確地形成臺階41，同時防止在基㈣與絕緣 材料40之間形成臺階41所需之時間增加。 在上述蝕刻製程的條件下，使蝕刻劑與基板之表面汨 ，觸直至臺階41之高度Η變成-職高度（亦即f造半導體 器件之方法在後續步驟中所需的高度)。在此點上，可藉由 適當設定下列至少-條件來調整臺階41之高度H ,刻劑中 氟化氫之濃度、蝕刻劑中臭氧之濃度、蝕刻劑之溫度及用 银刻劑處理的時間（亦即基板2G之表面23與㈣劑接觸的 時間）。 因為根據半導體裝置或其類似物之類型臺階〇之高度Η 可稍微改變’所以不特定限制臺階41之高度η。在本實施例 中，較佳堂階41之高度Η在約511111至15〇11111的範圍内，且更 佳在約L1GGnm之範圍内。在臺階4i之高度Η變得太 低的情況下，絕緣部分4 (亦即器件隔離區 離恐有可能變得不完全m η 兀王 另 方面，在臺階41之高度η變得
太高的情況下，(例如）當在後續步驟中藉由圖案化多晶石夕而 在其上形成閘電極53時，由於在光微影方法中焦點偏移而 恐有可能使圖案化形成失敗。 在此點上’儘管在本實施例中已描述了用含有氟化氫及 臭氧之#刻劑作為腐㈣的情況，但是可用包括I化氮（敗 化虱氣體)及臭氧之氣體作為腐蝕劑。在此情況下，自提高 對石夕及Si02的茲刻速率的觀點來看，較佳在用作腐餘劑之 氣體中混合水蒸汽。 藉由上述步驟，獲得本發明之半導體基板2。 103461.doc -24- 1270167 <7入>形成半導體器件之步驟 接者’ MOS電晶道 — 篮（+導體裔件5)形成於半導體基板2之 每一器件形成區域22中。 首先#由使用由光微影方法形成之抗餘劑遮罩而進行 之離子植入’將預定種類之雜質離子植入大體上所有的器 件:成區減22。囚此’在基_板2()之表面23之附近形成醉。
接著ϋ由（例如）熱氧化方法形成熱氧化膜以覆蓋基板 所有的表面2 3側。 接著，藉由CVD方法或其類似方法在熱氧化膜上形成⑽ 如）多晶矽膜。 *接者’使用(例如)光微影方法及乾式蝕刻製程將多晶矽 膜圖案化為閘電極53之形式。因此，形成閘電極53。 接著，在（例如）藉由CVD方法形成二氧化矽膜以覆蓋基 #表面23側之後’藉由（例如）乾式餘刻製程使基板 2〇之表面23經受回齋因&，在閘電極53之每一側面處 均形成側面絕緣膜56。 、接者’用閑電極53 (側面絕緣膜56形成於其上）及絕緣部 =4 (亦即溝槽隔離結構21)作為遮罩，藉由離子植入法將預 =種類之雜質離子植入器件形成區域22 (即，阱）之預定部 刀中。因此，在基板20之表面23之附近形成源極54及汲 55(亦即雜質擴散層）。 接著，形成待連接至源極54及沒極55之佈線（包括源電極 及沒電極，圖式中未展示）。 糟由上述步驟，M0S電晶體形成於半導體基板2之每一器 103461.doc -25- 1270167 件形成區域22中，藉此獲得本發明之半導體裝置】。如上所 述，在半導體基板2中，可防止在器件形成區域22之溝槽隔 離結構21 (絕緣部分4)之邊界處產生拐角部分。此防止了在 邊界附近發生電場集中至閘電極53之現象，且因此可防止 (或控制）漏電流流入側面絕緣膜56或其類似物。因此，可獲 得具有卓越性能之MOS電晶體（半導體裝置〗）。 又 一如上所述，根據本發明，利用一腐蝕劑對矽之蝕刻速率 φ 尚於腐蝕劑對Si〇2之蝕刻速率的特徵，在由矽作為主要材 料而形成的第一區域與由Si〇2作為主要材料而形成之第二 區域之間形成臺階’藉此形成溝槽隔離結構及器件形成區 域。為此，無需如形成溝槽隔離結構之習知方法一樣，為 了預先形成臺階而在用於形成溝槽隔離結構之區域及器件 形成區域處提供SiN膜或其類似物。 因此，因為無需形成及去除SiN膜，所以可簡化製造半導 體裝置1之方法。 _ 、此外’因為未提供SiN膜，所以在；51()2膜中不會發生歸因 於視面積比率而^之對，膜的㈣速率與對Si〇2膜的餘. 刻速率之間的差異而產生的表面凹陷。因此，可形成每一 =均具有確定形狀之器件形成區域21，且此使得可準確地 隔離相鄰半導體器件5。因此，可確保臺階41會發生作用之 步驟（或製程）(例如在後續步驟中之光微影方法）之穩定性。 <<第二製造方法》 接著，現在將說明對半導體裝置丨之第二製造方法 下文中，將說明對半導體裝置丨之第二製造方法；然而， 103461.doc -26- 1270167 主要描述在上述第一製造方法與第二製造方法之間的差 異，且省略了類似步驟之描述。除待用於曝露基板之步驟 中之腐蝕劑以外，半導體裝置丨之第二製造方法類似於半導 體裝置裝置1之第一製造方法。 <1B>形成襯墊氧化膜之步驟 執行類似於上述步驟<1八>之步驟。 <2B>B成溝槽之步驟（第一步驟） 執行類似於上述步驟<2八>之步驟。 <3B>施加絕緣材料之步驟（第二步驟） 執行類似於上述步驟<3八>之步驟。 <4B>平面化步驟（第三步驟） 執行類似於上述步驟<4人>之步驟。 <5B>曝露基板之步驟（第四步驟） 在本實施例中，舉例而言，使用一含有氟化氫及臭氧之 餘刻劑（腐蝕劑）去除絕緣材料4〇及襯墊氧化膜6。 儘管蝕刻劑中氟化氫之濃度及/或臭氧之濃度不同於在 後續步驟<6B>中所用的蝕刻劑中之彼等氟化氫之濃度及/ 或臭氧之濃度’但是較佳蝕刻劑中氟化氫之濃度及臭氧之 、濃度與在步驟<6B>中相同（即，在步驟<5^>中使用之蝕刻 劑與在步驟<6B>中使用之蝕刻劑相同）。此使得可連續執行 步驟<5 B>及步驟<6B>，且因此可進一步簡化製造半導體笑 板2 (亦即半導體裝置丨）之方法。 在此情況下，較佳蝕刻製程中蝕刻劑之溫度與上述步驟 <6A>中蝕刻劑之溫度相同（或類似）。 103461.doc -27- 1270167 在此點上，儘管在本實施例中已描述了用含有氟化氫及 臭氧之蝕刻劑作為腐蝕劑之情況，但是可用包括氟化氫（氟 化氫氣體）及臭氧之氣體作為腐蝕劑。在此情況下，自提高 對矽及SiCh的蝕刻速率的觀點來看，較佳在用作腐蝕劑之 氣體中混合水蒸汽。 <66>形成臺階之步驟（第五步驟） 執行類似於上述步驟<6八>之步驟。 <7B>B成半導體器件之步驟 執行類似於上述步驟<7八>之步驟。 甚至在第二製造方法中，也可獲得與第一製造方法中類 似之功能（或操作）及效果。 雖然已基於圖式中所展示之實施例描述了本發明之钮刻 方法、形成溝槽隔離結構之方法、半導體基板及半導體裝 置’但是應注意，本發明不限於該等實施例。舉例而言， 視需要可添加其它—或多個步驟至本發明之蝕刻方法。此 外本毛明之敍刻方法不限於形成溝槽隔離結構之情況的 應用。其亦祕將本發明之_方法應用於需要在具有-由石夕作為主要材料而構成之區域及-由Si02作為主要材料 :構成之區域的基底材料中對由料為主要材料而構成的 區域述擇钱刻製程之情況。 實例 接著，將描述本發明之具體實例。 (實例） 首先’製傷-具有定向⑽）的P型單W基板（下文中， 103461.doc -28- 1270167 簡稱為，，矽基板”）。 接著，使矽基板經受一熱氧化製程，其中，在包括 〇2及％的氣氛條件下在900t下加熱矽基板2〇分鐘。因此， 在矽基板表面上形成一平均厚度為1〇 nm2Si〇2膜（即襯墊 氣化膜）。 <2>搔者，藉由光微影方法在3丨〇2膜上形成一形狀上具有 分別對應於器件形成區域之開口的抗餘劑層。用抗姓劑層 作為遮罩，藉由反應式離子钱刻方法而去除si〇2膜及石夕基 板。因此/形成每一者均距石夕基板表面400 nm深之溝槽。 <3>接者，在去除抗蝕劑層之後，藉由電漿方法將絕 緣材料（Si〇2)施加於石夕基板上以填充於每一溝槽内。除每一 溝槽之内部以外，Si〇2之平均厚度設U55〇nm。 <4>接著’藉由CMP方法去除叫之—部分而平面化絕緣 材料之表面側。 <5〉接著，使用含有敦化氫及臭氧之混合溶液⑽刻劑）將 〜〇2(亦即絕緣材料及襯墊氧化膜）去除（亦即使其經受一姓 T製程）—大體純定的厚度。因此，石夕基板之表面被曝露。 在此點上，钱刻製程在一定條 下執订’其中蝕刻劑中氟 化虱之》辰度為〇·5重量百分屮 ^ 里里白刀比、蝕刻劑中臭氧之濃度為1〇 PPm及蝕刻劑溫度為23〇c。 <6>接著，石夕基板之表面經受一使用含有亂化氫及臭氧之 =!液_)之觸程。因此，在_與石夕基板之間 形成母一者均具有10_高度之臺 離結構之半導體基板。在此點上，崎程在:定 103461.doc -29- 1270167 2行，其中㈣劑中氟化氫之濃度為05重量百a比、敍刻 劑中臭氧之濃度為10 ppm及蝕刻劑之溫度為23<>c。此外， 蝕刻劑對石夕的银刻速率R1與姓刻劑對Si02的钱刻速率^之 間的比率d/Rd為20。 2 <7>接著，在矽基板上形成閘極絕緣膜、閘電極、上表面 絕緣層及側表面絕緣層。接著藉由As(砷）離子之離子植入 在預定區域處形成一源極區域及一汲極區域。最後，形成 φ 待連接至源極及汲極區域之佈線。因此，製造了圖i中所展 示之具有複數個MOS電晶體之半導體裝置。 (比較實例） f先，製備一具有定向（1〇〇)的p型單晶矽基板（下文中， 簡稱為”矽基板”）。 接著，進行類似於上述步驟<1：>之步驟。隨後，石夕基 板在780。(：下經受一Lp_CVD方法5〇分鐘。因此，在8丨〇2膜 上形成平均厚度為130nm之SiN膜。 # <2’>接著，執行類似於上述步驟<2>之步驟。因此，形成 每一者均距矽基板之表面400 nm深之溝槽。 <3t>接著，執行類似於上述步驟<3>之步驟。 接著，用SiN膜作為擋止膜來執行類似於上述步驟 <4>之步驟。 <5 >接著’使用160°C的熱填酸溶液來去除SiN膜。 接著，使用氟化氫溶液（姓刻劑）將以〇2 (亦即絕緣材 料及概塾氧化膜）去除（亦即，使其經受一蝕刻製程）一大體 上恆定的厚度。因此，於Si〇2與矽基板之間的邊界處分別 103461.doc -30- 1270167 形成每一者均 ，〃日〜牧忖丹有溝槽隔離結 構之半導體基板。在此點上，蝕刻製程在一定條件下執行°， 其中蝕刻劑中氟化氫之濃度為0.5重量仃， 里百刀比及蝕刻劑溫 度為23°c。 <7’>接著，執行類似於上述步驟<7>之步驟。因此，製造 了與圖1中所展示之具有複數個刪電晶體之半導體裝= 類似的半導體裝置。 、且 (評估） 藉由改變施加至實例及比較實例中所製造之每一半導體 裝置之閘電極的電壓值，來量測在源電極與汲電極之間流 動的電流值之變化（亦即電晶體特性）。此等結果展示於0圖1 及圖7中。圖6為展示實例中所製造之半導體裝置之電晶體 特性之圖表。圖7為展示比較實例中所製造之半導體裝置之 電晶體特性之圖表。在此點上，在圖6及圖7中，其中每一 水平軸線指示施加至閘電極之一電壓值（閘極電壓·· V)，而 每一縱轴線指示在源電極與汲電極之間流動的電流值 (A)(對數標度）。 如圖6中所展示，在實例中所製造之半導體裝置中，相對 於閘極電壓之變化電流值的變化展示為一平緩且光滑的曲 線0 另一方面，如圖7中所展示，在比較實例中所製造之半導 版波置中’相對於閘極電壓之變化電流值的變化中發現二 相特徵。因此，此指示可能發生了漏電流現象。 【圖式簡單說明】 103461.doc •31· 1270167 圖1為示意性展示本發明之一實施例之半導體裝置的透 視圖。 圖2包括2a至2g為說明形成圖1中所展示之半導體裝置之 第一方法的圖式（豎直截面圖）。 圖3為展示未經處理的基板與一處理後之基板的表面 粗糙度Ra之間關係的圖。 圖4包括4a及4b為展示對矽的蝕刻速率之變化與蝕刻劑 中氟化氫濃度及臭氧濃度之間關係的圖。 圖5包括5a及5b為展示斜sin a t女丨、土十 丁对M〇2的蝕刻速率之變化與蝕刻 劑中敦化氫濃度及臭氧濃度之間關係的圖。 之圖 圖6為展示一實例中所製造的半導體裝置之電晶體特性 體裝置之電晶體特 圖7為展示比較實例中所製造的半導 性之圖。 的圖 圖8包括8a至8h為說明形成半導體裝置之習知方法 式（豎直截面圖）。 【主要元件符號說明】 1 半導體裝置 2 半導體基板 3 溝槽 4/40 絕緣部分/絕緣材料 5 半導體器件 6 襯墊氧化膜 7、 400 抗蝕劑層 103461.doc *32- 1270167
20 21 22 23 41 52 53 54 55 56 100 200 300 500 501 600 T!、T2 D Η 基板 溝槽隔離結構/器件隔離區域 用於形成器件之區域 表面 臺階 閘極絕緣膜 閘電極 源極 汲極 側面絕緣膜 矽基板 襯墊氧化膜 SiN膜 溝槽 拐角部分 Si02 膜 平均厚度 深度 高度 103461.doc -33-

Claims (1)

1270167 十、申請專利範圍： 1· H基㈣㈣受—使用—含有氟化氛及臭氧 姓劑之兹刻製程的餘刻方法，該基底材料具有一由Si作為 一主要材料所構成的第—區域及-由Si〇2作為-主要材 料所構成的第二區域，該方法包含下列步驟： 製備該基底材料；及 將該腐餘劑施加於該基底材料上，以利用該腐餘劑對 Si之-餘刻速率高於該腐㈣對叫之―钕刻速率的特 徵，在該第一區域與該第二區域之間形成一臺階，以使 得該第-區域之表面之高度低於該第二區域之表面之高 2·如請求項1之方法 氧之钱刻劑。 其中該腐蝕劑包括一含有氟化氫及臭 3·如請求項2之方法，其中在該钱刻劑對以之該餘刻速率定 義為R!且該蝕刻劑對Si〇2之該蝕刻速率定義為I的情況 下，與R2滿足下列關係：Rl/R2在L2至200的範圍内。 4·如請求項3之方法，其中在該施加腐蝕劑之步驟中，該蝕 刻劑中之氟化氫的濃度在0 05重量百 ,A ^ 王D垔$百分比 5 ·如Μ求項3之方法，其中在該施加腐蝕劑之步 ^ 亡|十丨** 5 名虫 ^七中臭氧之濃度在1 ppm至 50 ppm之範圍内。 月长項2之方法’其中在該施加腐钱劑之+ 乂鄉中，該餘 刻劑之溫度在〇。(：至100它之範圍内。 7’ -種在—半導體基板之表面上形成一溝槽隔離區域之方 103461.doc 1270167 法，該半導體基板係由Si作為一主要材料所構成，該方法 包含下列步驟： 一第一步驟，其中於該半導體基板之表面上形成多個 溝槽； 一第二步驟，其中將一絕緣材料施加於該半導體基板 之表®上，以使甩該絕緣特科來填充該等溝槽，該絕緣 材料係由Si〇2作為一主要材料所構成； -第三步驟，其中藉由去除該絕緣材料之—部分，而 平面化該絕緣材料之表面側； -第四步驟’其中藉由將該絕緣材料去除一大體上恆 定之厚度，而曝露該半導體基板之表面；及 一第五步驟’其中藉由使用請求項冰界定之該钱刻方 法，使該半導體基板之表面經受__製程，而在 導體基板與該絕緣材料之間形成_臺階，以獲得 離結構。 曰用 8. 如請求項7之方法，其中該第五步驟包括 — 件中之至少一者來調整待形成於該半導體9基列條 材料之間之該臺階之高度的步驟二…亥絕緣 浪度、該腐#劑中臭氧之濃度、該腐_之 之 腐蝕劑處理的時間。 又由该 9.如請求項7之方法’其中在該第三步驟中 該去除係藉由-CMP(化學機械研旬方 、才枓之 仏如請求項7之方法，其中在該第四步驟中執= 該去除係使用-含有氣化氫之腐姓劑崎、、、邑緣材料之 103461.doc 1270167 * 12 求項1G之方法，其中該腐㈣進—步含有臭氧。 月求項11之方法，其中該第四步驟及該第五步驟係使 用相同腐蝕劑來執行。 ★明求項7之方法，進一步包含該半導體基板之表面的氧 化步驟，及/或在該第一步驟之前，在該半導體基板之表 面上形咸一氧化膜的步驟，該氧化膜係由Si〇2作為一士 材料所構成。 ·〜一 • I4·如請求項7之方法，其中該半導體基板之表面定向為 Si(l〇〇) 〇 15. 一種由Si作為一主要材料所構成之半導體基板，其包含： 一溝槽隔離結構，其係使用請求項7所界定之該方法而 形成於該半導體基板之表面上；及 用於形成器件之複數個區域，該等區域係藉由該溝槽 隔離結構而獨立地形成。 16· —種半導體裝置，其包含： _ 請求項15所界定之該半導體基板；及 複數個半導體器件，其分別形成於該等用於形成該半 導體基板之器件的區域中。 103461.doc
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100677998B1 (ko) * 2005-09-30 2007-02-02 동부일렉트로닉스 주식회사 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
US7776713B2 (en) 2007-05-30 2010-08-17 Macronix International Co., Ltd. Etching solution, method of surface modification of semiconductor substrate and method of forming shallow trench isolation
US9054025B2 (en) * 2008-11-03 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Process for controlling shallow trench isolation step height
CN104752310A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
US11824099B2 (en) * 2020-06-15 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drains in semiconductor devices and methods of forming thereof
CN113651294B (zh) * 2021-07-02 2024-01-02 北京化工大学 电子级氢氟酸的连续化制备***及方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06168922A (ja) * 1992-06-25 1994-06-14 Texas Instr Inc <Ti> シリコンの気相エッチング法
JP2760418B2 (ja) * 1994-07-29 1998-05-28 住友シチックス株式会社 半導体ウエーハの洗浄液及びこれを用いた半導体ウエーハの洗浄方法
JP3575859B2 (ja) * 1995-03-10 2004-10-13 株式会社東芝 半導体基板の表面処理方法及び表面処理装置
JP3649534B2 (ja) 1996-09-19 2005-05-18 シルトロニック・ジャパン株式会社 シリコンウェハおよびシリコン酸化物の洗浄液
US5721173A (en) * 1997-02-25 1998-02-24 Kabushiki Kaisha Toshiba Method of forming a shallow trench isolation structure
US6630074B1 (en) * 1997-04-04 2003-10-07 International Business Machines Corporation Etching composition and use thereof
US20030209514A1 (en) * 1997-04-04 2003-11-13 Infineon Technologies North America Corp. Etching composition and use thereof with feedback control of HF in BEOL clean
JPH10340876A (ja) 1997-06-10 1998-12-22 Shibaura Eng Works Co Ltd 洗浄処理方法および洗浄処理装置
US6348157B1 (en) * 1997-06-13 2002-02-19 Tadahiro Ohmi Cleaning method
JPH11176792A (ja) 1997-12-09 1999-07-02 Sony Corp 半導体基板用洗浄液の製造装置および半導体基板の洗浄方法
JP2000003963A (ja) * 1998-06-12 2000-01-07 Oki Lsi Technology Kansai:Kk 半導体集積回路のレイアウト設計方法および半導体集積回路
KR100540477B1 (ko) * 1998-06-30 2006-03-17 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
US6537461B1 (en) * 2000-04-24 2003-03-25 Hitachi, Ltd. Process for treating solid surface and substrate surface
JP2001044167A (ja) 1999-07-30 2001-02-16 Sony Corp エッチング方法
JP2001189380A (ja) * 1999-12-28 2001-07-10 Nec Corp 半導体装置の製造方法及び半導体装置
JP2001237308A (ja) 2000-02-22 2001-08-31 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001332614A (ja) * 2000-03-17 2001-11-30 Mitsubishi Electric Corp トレンチ型素子分離構造の製造方法
EP1295320A2 (en) 2000-06-30 2003-03-26 MEMC Electronic Materials, Inc. Process for etching silicon wafers
JP2002024514A (ja) * 2000-07-07 2002-01-25 Settsu:Kk 販売促進支援システム
JP4045731B2 (ja) 2000-09-25 2008-02-13 株式会社日立製作所 薄膜半導体素子の製造方法
JP3957264B2 (ja) 2001-12-04 2007-08-15 シルトロニック・ジャパン株式会社 半導体基板の洗浄方法
JP3957268B2 (ja) 2002-01-17 2007-08-15 シルトロニック・ジャパン株式会社 半導体基板の洗浄方法
JP4280022B2 (ja) 2002-04-02 2009-06-17 バイエルクロップサイエンス株式会社 顆粒状水和剤

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