KR20060062429A - 동기식 메모리 장치의 데이타 출력 시점 조절 방법 - Google Patents

동기식 메모리 장치의 데이타 출력 시점 조절 방법 Download PDF

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Abstract

동기식 메모리 장치의 카스 레이턴시에 따라 외부 리드 커맨드에 응답하여 발생되는 동기식 메모리장치의 내부 리드 커맨드의 발생 시점을 다르게 한 동기식 메모리 장치의 데이타 출력 시점 조절 방법이 개시된다. 즉, 카스 레이턴시가 2N+2(N=0, 1, 2,..)일 때 발생하는 내부 리드 커맨드의 발생 시점은, 카스 레이턴시가 2N+1일 때 발생하는 상기 내부 리드 커맨드의 발생시점보다 1tCK 지연되며, 여기서 1tCK는 상기 동기식 메모리 장치에 인가되는 외부클락의 주기이다.

Description

동기식 메모리 장치의 데이타 출력 시점 조절 방법{Method for controlling the timing of outputting data from synchronous memory device}
도 1a~1e는 본 발명의 전체 개략도이다.
도 2는 도 1a~1e에 도시된 전체 회로의 동작을 설명하는 파형도이다.
도 3은 도 1e의 카운터 회로에 사용된 출력 인에이블 신호 발생부의 일예이다.
도 4는 도 1c에 도시된 분주기의 일예이다.
도 5는 도 4에 도시된 2분주 회로의 일예이다.
도 6은 도 1a에서 설명한 리드 커맨드 발생기의 구체적인 일예이다.
본 발명은 동기식 메모리 장치의 데이타 출력 시점 조절 방법에 관한 것으로, 특히 카스 레이턴시에 따라 동기식 메모리 장치의 데이타 출력시점을 조절하는 방법에 관한 것이다.
일반적으로, DDR SDRAM 등과 같은 메모리 장치는 카스 레이턴시에 따라 데이타 출력 드라이버의 동작을 제어하는 복수개의 제어 신호(예컨대, 도 1e에서 설명 되는 OE00, OE10, OE30, OE50, ,,,)를 발생시킨다. 종래의 경우, 이러한 복수개의 제어 신호는 순차적으로 발생하는 것이 일반적이다. 즉, OE00, OE10, OE20, OE30, OE40,...순서로 발생한다. 참고로, OE20는 OE10보다 1tCK (1tCK는 내부클락신호의 주기) 부지연되어 발생하는 신호이고, OE30은 OE20보다 1tCK 지연되어 발생하는 신호이고, OE40은 OE10보다 1tCK 지연되어 발생하는 신호이다. 위에서 알 수 있듯이, OE00와 OE10는 1tCK의 시간차를 두고 발생하며, OE10와 OE20도 1tCK의 시간차를 두고서 발생함을 알 수 있다. 즉, 인접한 OE 신호간의 시간차는 1tCK이다. 그런데, 메모리 장치의 내부 동작 주파수가 높아질수로 1tCK는 감소한다. 1tCK의 시간이 감소함에 따라, 1tCK의 시간차를 두고서 순차적으로 발생하는 상기 제어 신호(OE 신호)들간에 충돌이 일어날 수 있으며, 이는 메모리 장치의 데이타 출력의 오동작을 초래할 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 동작 주파수가 증가하는 경우, 2tCK 마다 상기 제어 신호(OE 신호)들을 발생시켜 데이타의 출력시점을 제어하는 방법을 제안한다.
또한, 본 발명은 카스 레이턴시가 홀수인 경우에는 상기 2tCK 마다 발생한 제어신호중의 하나를 선택하여 데이타를 출력하고, 카스 레이턴시가 짝수인 경우에는 리드 커맨드의 인가 시점을 1tCK 지연시켜 카스 레이턴시가 홀수인 경우와 동일하게 동작하도록 하는 방법을 제안한다.
또한, 본 발명은 상기 2tCK 마다 발생하는 제어 신호를 생성하기 위하여 DDR 클락신호를 2분주한 신호를 이용하는 방법을 제공한다.
본 발명에 따른 실시예인 동기식 메모리 장치의 데이타 출력 시점 조절 방법은, 동기식 메모리 장치의 카스 레이턴시에 따라 외부 리드 커맨드에 응답하여 발생되는 동기식 메모리장치의 내부 리드 커맨드의 발생 시점을 상기 카스레이턴시가짝수인지 홀수인지 여부에 따라 다르게 한 것을 특징으로 한다.
본 발명의 실시예에서, 카스 레이턴시가 2N+2(N=0, 1, 2,..)일 때 발생하는 내부 리드 커맨드의 발생 시점은, 카스 레이턴시가 2N+1일 때 발생하는 상기 내부 리드 커맨드의 발생시점보다 1tCK 지연되며, 여기서 1tCK는 상기 동기식 메모리 장치에 인가되는 외부클락의 주기이다.
또한, 본 발명의 실시예는 내부 리드 커맨드에 응답하여 동기식 메모리 장치의 데이타 출력 드라이버의 인에이블 시점을 조절하기 위한 복수개의 제어 신호를 출력한다. 이 경우, 복수개의 제어 신호 각각은 2tCK 주기로 발생하며, 카스 레이턴시에 따라 상기 복수개의 제어 신호중의 하나가 선택된다.
본 발명에 따른 다른 실시예인 동기식 메모리 장치의 데이타 출력 시점 조절 방법은 동기식 메모리 장치의 카스 레이턴시가 2N+2(N은 0, 1, 2,..)인 경우의 데이타 출력 시점을 제어하는 제 1 제어 신호와 상기 동기식 메모리 장치의 카스 레이턴시가 2N+1인 경우의 데이타 출력 시점을 제어하는 제 2 제어 신호는 동일한 제어 신호인 것을 특징으로 한다.
본 발명의 다른 실시예에서, 카스 레이턴시가 2N+2일 때 외부 리드 커맨드 를 수신하여 상기 메모리장치내에서 사용되는 제 1 내부 리드 커맨드를 발생시키는 시점은, 상기 카스 레이턴시가 2N+1일 때 상기 외부 리드 커맨드를 수신하여 제 2 내부 리드 커맨드를 발생시키는 시점보다 1tCK 지연된다. 여기서, 1tCK는 상기 동기식 메모리 장치에 인가되는 외부클락의 주기이다.
본 발명의 다른 실시예에서, 제 1 내부 리드 커맨드 생성후부터 상기 제 1 제어 신호가 발생하기 까지의 시간은 상기 제 2 내부 리드 커맨드 생성후부터 상기 제 2 제어 신호가 발생하기 까지의 시간과 동일하다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 1a는 본 발명에 따른 리드 커맨드 발생기를 도시한다.
도 1a에서, CLKb는 반전된 외부클락신호를 나타내고, casb 는 컬럼 어드레스 스트로브 바 신호를 나타내고, we는 라이트 인에이블신호를 나타내고, ras는 로우 어드레스 스트로브 신호를 나타내고, csb는 칩셀렉트 바 신호를 나타내고, pwrup은 파워 업 신호를 나타내고, RD_COMMAND는 외부의 리드 커맨드에 의하여 발생된 내부 리드 커맨드를 나타낸다. 특히, CL_3579는 카스 레이턴시를 나타내며, CL=3, 5, 7, 9 중의 하나가 인가됨을 나타낸다. 여기서, 카스 레이턴시란 외부 리드 커맨드가 인가된 후부터 데이타가 출력되기까지의 시간을 클락의 수로 나타낸 것이다.
도 1a의 리드 커맨드 발생기는 상기의 외부 신호를 수신하여 메모리 장치의 내부에서 사용하는 리드 커맨드를 생성하며, 도 1a의 구체적인 회로는 도 6에 도시 되어 있으며, 이에 대하여는 후술된다.
도 1b는 리드 커맨드(RD_COMMAND)를 수신하여 리드 데이타의 출력 시점을 조절하는 제어 신호인 내부 카운터 신호(OE00)를 발생하는 카운터 신호 발생기이다. 즉, 내부 카운터 신호(OE00)은 리드 데이타를 메모리 장치의 외부로 전송하기 위하여 사용되는 출력 인에이블 신호이다. 내부 카운터 신호(OE00)의 파형은 도 2에 도시되어 있다. 후술되겠지만, 내부 카운터 신호(OE00)를 이용하여 또 다른 복수개의 내부 카운터 신호(OE10, OE30, OE50,...)을 발생시킨다(도 1e 참조). 이들 내부 카운터 신호(OE10, OE30, OE50,...)는 출력 드라이버의 동작 시점을 조절함으로써, 출력 드라이버에 저장된 데이타의 출력 시점을 조절한다. 여기서, 내부 카운터 신호(OE10, OE30, OE50, OE70,..)은 DLL 클락의 라이징 에지에 동기되어 발생하는 신호이고, 후술되는 내부 카운터 출력신호(OE35, OE55, OE75, OE95)은 DLL 클락의 폴링 에지에 동기되어 발생하는 신호이다. 본 발명에서, 내부 카운터 신호(OE00)가 인가된 후, 순차적으로 발생하는 도 1b의 내부 카운터 신호(OE10, OE30, OE50,..)중에서 인접한 신호들간의 시간차는 2tCK이다. 즉, 내부 카운터 신호(OE10)와 내부 카운터 신호(OE30)간의 시간차는 2tCK이고, 내부 카운터 신호( OE30)와 내부 카운터 신호(OE50)간의 시간차도 2tCK이다.
도 1c는 분주기를 도시한다.
도 1c의 분주기는 메모리 장치의 DLL 회로로부터 출력되는 라이징 DLL 클락(RCLK_DLL)과 폴링 DLL 클락(FCLK_DLL)을 수신한다. 분주기는 입력신호의 주파수를 2분주한다. 따라서, 분주기의 출력신호(RCLK_DLL_2X, FCLK_DLL_2X)의 주기는 입력신호(RCLK_DLL, FCLK_DLL)의 주기의 2 배이다. 참고로, 도 1c의 구체적인 회로는 도 4에 도시되어 있다.
도 1d는 카스 레이턴시(Cas Latency)에 따라 분주기의 출력신호를 일정 시간 지연하는 지연 회로를 나타낸다.
도 1d에서, CL45는 카스 레이턴시가 CL=4 또는 CL=5인 경우를 나타내고, CL67는 CL=6 또는 CL=7인 경우를 나타내고, CL89는 CL=8 또는 CL=9인 경우를 나타낸다. 지연부의 출력신호(RCLK_DLL_OE1, RCLK_DLL_OE3, RCLK_DLL_OE5, RCLK_DLL_OE7, RCLK_DLL_OE35, RCLK_DLL_OE55, RCLK_DLL_OE75)는 입력신호(RCLK_DLL_2X, FCLK_DLL_2X)를 일정 시간 지연시켜 발생시킨 신호이다. 이들 신호에 대해서는 도 2에서 보다 상세히 설명한다.
도 1e는 복수개의 출력 인에이블 신호 발생부로 구성된 카운터를 나타낸다.
출력 인에이블 신호 발생부(11)는 도 1b의 출력신호인 내부 카운트 신호(OE00)와 도 1d에 도시된 지연부로부터 출력된 지연신호(RCLK_DLL_OE1)와 리셋신호(RSTZ)를 수신하며, 카운트 신호(OE10)를 출력한다.
출력 인에이블 신호 발생부(12)은 출력 인에이블 신호 발생부(11)의 출력신호인 카운트 신호(OE10)와 도 1d에 도시된 지연부로부터 출력된 지연신호(RCLK_DLL_OE3)와 리셋신호(RSTZ)를 수신하며, 카운트 신호(OE30)를 출력한다.
출력 인에이블 신호 발생부(13)은 출력 인에이블 신호 발생부(12)의 출력신호인 카운트 신호(OE30)와 도 1d에 도시된 지연부로부터 출력된 지연신호(RCLK_DLL_OE5)와 리셋신호(RSTZ)를 수신하며, 카운트 신호(OE50)를 출력한다.
출력 인에이블 신호 발생부(14)은 출력 인에이블 신호 발생부(13)의 출력신호인 카운트 신호(OE50)와 도 1d에 도시된 지연부로부터 출력된 지연신호(RCLK_DLL_OE5)와 리셋신호(RSTZ)를 수신하며, 카운트 신호(OE70)를 출력한다.
출력 인에이블 신호 발생부(15)은 출력 인에이블 신호 발생부(14)의 출력신호인 카운트 신호(OE70)와 도 1c에 도시된 분주기로부터 출력된 지연신호(RCLK_DLL_2X)와 리셋신호(RSTZ)를 수신하며, 카운트 신호(OE90)를 출력한다.
출력 인에이블 신호 발생부(16)은 출력 인에이블 신호 발생부(12)의 출력신호인 카운트 신호(OE30)와 도 1d에 도시된 지연부로부터 출력된 지연신호(RCLK_DLL_OE35)와 리셋신호(RSTZ)를 수신하며, 카운트 신호(OE35)를 출력한다.
출력 인에이블 신호 발생부(17)은 출력 인에이블 신호 발생부(16)의 출력신호인 카운트 신호(OE35)와 도 1d에 도시된 지연부로부터 출력된 지연신호(RCLK_DLL_OE55)와 리셋신호(RSTZ)를 수신하며, 카운트 신호(OE55)를 출력한다.
출력 인에이블 신호 발생부(18)은 출력 인에이블 신호 발생부(17)의 출력신호인 카운트 신호(OE55)와 도 1d에 도시된 지연부로부터 출력된 지연신호(RCLK_DLL_OE75)와 리셋신호(RSTZ)를 수신하며, 카운트 신호(OE75)를 출력한다.
출력 인에이블 신호 발생부(19)은 출력 인에이블 신호 발생부(18)의 출력신호인 카운트 신호(OE75)와 도 1c에 도시된 분주기로부터 출력된 지연신호(FCLK_DLL_2X)와 리셋신호(RSTZ)를 수신하며, 카운트 신호(OE95)를 출력한다. 도 1e의 출력 인에이블 신호 발생부의 구체적인 회로는 도 3에 도시되어 있으며, 이에 대하여는 후술된다.
전술한 바와같이, 도 1e의 출력신호(OE10, OE30, .., OE95)는 메모리 장치의 출력 드라이버에 저장된 데이타의 출력 시점을 조절하는 신호로서, 카스 레인턴시에 따라 이들 신호중의 하나가 선택되어 상기 출력 드라이버의 인에이블 시점을 결정한다. 여기서, 출력신호(OE30)는 출력신호(OE10)보다 2tCK-α 부지연되어 출력되고, 출력신호(OE50)는 출력신호(OE30)보다 2tCK-α 부지연되어 출력된다. 나머지의 경우도 동일하다. 참고로, 출력신호(OE10, OE30, OE50, OE70, OE90)은 DLL 클락의 라이징 에지에 기초하여 발생하는 신호이고, 출력신호(OE35, OE55, OE75, OE95)은 DLL 클락의 폴링 에지에 기초하여 발생하는 신호이다. 출력신호(OE35)와 출력신호(OE55)는 2tCK 간격을 두고 발생하며, 나머지 경우도 동일하다.
도 2는 도 1a~1e에 도시된 전체 회로의 동작을 설명하는 파형도이다.
도 2에서, RCLK_DLL은 DLL 회로에서 출력된 라이징 DLL 클락을 나타내고, CLK는 외부클락신호를 나타내고, RD_COMMAND는 리드 커맨드 발생기에서 생성된 내부 리드 커맨드 신호이다. 신호(RCLK_DLL_OE1, RCLK_DLL_OE3, RCLK_DLL_OE5, RCLK_DLL_OE7)는 도 1d의 지연 회로로부터 출력되는 신호를 나타내며, 신호(RCLK_DLL_2X)는 RCLK_DLL 를 2분주한 신호이다.
도 2는 카스 레이턴시가 9인 경우의 동작을 설명하는 파형도이다.
CL=9이므로, 리드 커맨드가 인가된 다음 9클락 후에 데이타가 외부로 출력하여야 한다. 설명의 편의를 위하여, 리드 커맨드가 인가되는 외부클락신호(CLK)의 라이징 에지를 0으로 표시하였다. 그리고, 순차적으로 발생하는 외부클락신호의 라이징 에지를 도면과 같이 1, 2, 3, ...으로 표시하였다. 따라서, CL=9인 경우, 데이타는 9번째 외부클락신호(CLK) 이후에 출력될 것이다. 본 발명에서, 카스 레이턴시에 맞추어 데이타를 출력하기 위하여, 동기식 메모리 장치는 DLL 회로에서 발생된 DLL 클락(RCLK_DLL)을 사용한다. 참고로, 본 발명에서 사용되는 DLL 클락(RCLK_DLL)은 메모리 장치에 인가되는 외부클락의 라이징 에지에 동기되어 라이징되는 신호를 나타내고, DLL 클락(FCLK_DLL)은 메모리 장치에 인가되는 외부클락의 폴링 에지에 동기되어 라이징되는 신호를 나타낸다.
도시된 바와같이, DLL 클락(RCLK_DLL)은 외부클락신호(CLK)에 대하여 네거티브 딜레이를 갖는다. 주지된 바와같이, DLL 클락(RCLK_DLL)이 외부클락신호(CLK)에 대하여 네거티브 딜레이 갖는 이유는 외부로부터 리드 커맨드가 인가된 후 데이타가 출력하기 까지의 지연시간을 상쇄하기 위함이다. 도 2에서, DLL 클락(RCLK_DLL)에 표시된 숫자는 외부클락신호(CLK)의 라이징 에지에 대응하는 부분을 나타낸다.
도 2에서 알 수 있듯이, 리드 커맨드(RD_COMMAND)에 응답하여 내부 카운터 신호(OE00)가 발생된다(도 1b 도 6 참조). 카운터 신호(OE10)는 카운터 신호(OE00)와 신호(RCLK_DLL_OE1)에 의하여 생성된 신호이다. 카운터 신호(OE30)는 카운터 신호(OE10)와 신호(RCLK_DLL_OE3)에 의하여 생성된 신호이다. 카운터 신호(OE50)는 카운터 신호(OE30)와 신호(RCLK_DLL_OE5)에 의하여 생성된 신호이다. 카운터 신호(OE70)는 카운터 신호(OE50)와 신호(RCLK_DLL_OE7)에 의하여 생성된 신호이다. 카운터 신호(OE90)는 카운터 신호(OE70)와 신호(RCLK_DLL_2X)에 의하여 생성된 신호이며, DLL 클락(RCLK_DLL)의 9번째 라이징 에지에 맞추어 카운터 신호 (OE90)를 출력한다.
동작에 있어서, 예컨대, 카스 레이턴시가 9인 경우, 카운트 신호(OE90)가 인에이블되면, 데이타 출력 드라이버(도시되지 않음)가 인에이블된다. 도시된 바와같이, 데이타 출력 드라이버로부터 출력되는 데이타는 리드 커맨드가 인가된 후부터 9번째 외부클락(CLK)에 동기되어 출력된다. 즉, 카운터 신호(OE90)가 하이 레벨로 인에이블되어 있는 동안 출력 드라이버가 인에이블되므로, 일정 시간 후 데이타가 외부로 출력된다. 이 때, 외부로 출력되는 데이타는 도시된 바와같이 리드 커맨드가 인가된후 9번째 외부클락신호(CLK) 이후부터 출력된다.
이하, 도 3~7에 도시된 각 회로의 구성을 설명한다.
도 3은 도 1e의 카운터 회로에 사용된 출력 인에이블 신호 발생부의 일예이다.
도 3에서, RSTZ는 리셋 신호를 나타내고, IN은 각 출력 인에이블 신호 발생부에 인가되는 신호(OE00, OE10, OE30, OE50, OE70, OE35, OE55, OE75)중의 하나를 나타내며, CLK는 각 출력 인에이블 신호 발생부에 인가되는 신호(RCLK_DLL_OE1, RCLK_DLL_OE3, RCLK_DLL_OE5, RCLK_DLL_OE7, RCLK_DLL_OE35, RCLK_DLL_OE55, RCLK_DLL_OE75, RCLK_DLL_2X, FCLK_DLL_2X)중의 하나를 나타내고, OUT는 각 출력 인에이블 신호 발생부의 출력을 나타낸다. 여기서, 신호(RCLK_DLL_2X, FCLK_DLL_2X)는 각각 DLL 클락(RCLK_DLL)과 DLL 클락(FCLK_DLL)에 대하여 2 배의 주기를 갖는 신호로 이들 신호는 도 4에서 설명될 것이다.
동작에 있어서, CLK 신호가 로우 레벨인 경우 IN 신호를 수신하여 래치하고, CLK 신호가 하이 레벨인 경우, 래치된 IN 신호를 출력한다. 참고로, 정상 동작중에는 RSTZ는 하이 레벨을 유지한다.
도 4는 도 1c에 도시된 분주기의 일예이다.
도시된 바와같이, 라이징 DLL 클락(RCLK_DLL)은 2분주회로(41)에 인가되어 주기가 2배인 신호(RCLK_DLL_2X)로 출력된다. 폴링 DLL 클락(FCLK_DLL) 또한 2분주회로(42)에 인가되어 주기가 2배인 신호(FRCLK_DLL_2X)로 출력된다. 도 4의 2분주회로(41, 42)의 구체적인 일예는 도 5에 도시되어 있다.
도 5는 도 4에 도시된 2분주 회로의 일예이다. 도 5에서, 분주기(51)는 입력 신호의 주기를 2배로 증가시키는 회로이고, 지연부(52)는 입력신호를 일정 시간 지연시킨다. 여기서, 도 5의 출력신호(DLL_CLK_2X)는 도 4의 출력신호(RCLK_DLL_2X, FCLK_DLL_2X)을 의미하고, 도 5의 입력신호(DLL_CLK)는 도 4의 입력신호(RCLK_DLL, FCLK_DLL)를 나타낸다. 당업자는 도 5의 일예이외에도 입력신호의 주기를 2배로 증가시키는 회로를 다양하게 구현하여 도 4에 적용할 수 있다.
도 6은 도 1a에서 설명한 리드 커맨드 발생기의 일예이다.
도시된 바와같이, 리드 커맨드 발생기는 외부 신호(casb, we, ras, csb)를 수신 및 조합하여 리드 커맨드 신호를 생성한다.
동작에 있어서, 카스 레이턴시가 홀수인 경우(즉, CL=3, CL=5, CL=7 또는 CL=9 등), 스위치 소자(63)이 턴온된다. 따라서, 외부 신호에 의하여 결정되는 리드 커맨드는 스위치 소자(63)를 통과하여 메모리 장치의 내부로 인가된다. 메모리 장치로 인가되는 내부 리드 커맨드가 "RD_COMMAND"이다.
반면에, 카스 레이턴시가 짝수인 경우(즉, CL=5, CL=6, CL=8 등), 스위치 소자(62)가 턴온된다. 그리고, 외부 신호에 의하여 결정된 리드 커맨드는 지연부(61)에서 일정 시간 지연된 후 스위치 소자(62)를 통과하여 메모리 장치의 내부로 인가된다. 지연부(61)는 외부클락신호(CLK, CLKb)에 의하여 제어되며, 지연부(61)의 지연시간은 1tCK이다. 여기서, tCK는 외부클락신호(CLK)의 주기를 나타낸다.
도 6에서 알 수 있듯이, 도 6의 개시된 리드 커맨드 발생기는 카스 레이턴시가 홀수인 경우에는 외부로부터 인가된 리드 커맨드를 메모리 장치의 내부로 직접 전달하고, 카스 레이턴시가 짝수인 경우에는 1tCK 지연시킨 다음 메모리 장치의 내부로 전달한다.
예컨대, CL=4의 경우는 1tCK 지연시켜 리드 커맨드를 인가한다. 따라서, 내부적으로는 CL=3인 경우와 동일하게 동작한다. 예컨대, 메모리 장치의 CL이 4인경우, 도 6의 의하여 내부 리드 커맨드(RD_COMMAND)는 1tCK 지연되어 인가된다. 따라서, 메모리 장치 내부에서는 CL이 3 인 경우와 동일하게 동작할 것이다. 따라서, CL=4인 경우에도 내부 카운터 신호(OE30)에 동기시켜 데이타를 출력할 수 있다. 이처럼, 본 발명에서는 CL이 짝수인 경우에는 내부 리드 커맨드(RD_COMMAND)의 발생을 1tCK 지연시켜 출력함으로써, CL이 홀수인 경우와 동일한 동작 타이밍을 가질 수 있도록 하였다. 그 결과, 종래의 경우와 달리, 2tCK 주기로 발생하는 내부 카운터 신호(OE10, OE30, OE50,...)만으로도 CL=2, 4, 6.. 등의 동작을 가능하게 하였다. 즉, 본 발명의 경우, 2tCK 마다 발생하는 카운타 신호(OE10, OE30, OE50, ...)를 사용하더라도 카스 레이턴시가 2, 3, 4, 5, 6, 7,..인 모든 경우에 대하여 데이타 출력 시점을 조절할 수 있음을 알 수 있다.
이상에서 알 수 있듯이, 1tCK 간격으로 내부 카운터 신호를 발생하던 종래의 기술은 메모리 장치의 동작 주파수가 증가함에 따라 내부 카운터 신호의 중첩 현상이 발생될 가능성이 높았다. 내부 카운터 신호의 중첩은 데이타 출력 시점의 오동작을 유발시킨다. 그러나, 본 발명의 경우 2tCK 간격으로 내부 카운터 신호를 생성함으로써 메모리 장치의 동작 주파수가 높아지더라도 안정된 데이타 출력 동작이 가능하다. 본 발명은 메모리 장치의 동작 주파수가 증가하는 경우 그 효과가 더욱 클 것이다.
이상에서 알 수 있는 바와같이, 본 발명은 2클락 주기로 발생하는 제어 신호를 이용하여 데이타 출력 드라이버를 제어하는 방법을 제공함으로써 메모리 장치의 동작 주파수가 증가하는 경우에도 카스 레이턴시에 맞추어 데이타를 출력시킬 수 있다.

Claims (8)

  1. 동기식 메모리 장치의 데이타 출력 시점 조절 방법에 있어서,
    상기 동기식 메모리 장치의 카스 레이턴시에 따라 외부 리드 커맨드에 응답하여 발생되는 상기 동기식 메모리장치의 내부 리드 커맨드의 발생 시점을 상기 카스 레이턴시가 홀수인지 짝수인지 여부에 따라 다르게 한 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 시점 조절 방법.
  2. 제 1 항에 있어서,
    상기 카스 레이턴시가 2N+2(N=0, 1, 2,..)일 때 발생하는 내부 리드 커맨드의 발생 시점은, 상기 카스 레이턴시가 2N+1일 때 발생하는 상기 내부 리드 커맨드의 발생시점보다 1tCK 지연되며,
    상기 1tCK는 상기 동기식 메모리 장치에 인가되는 외부클락의 주기인 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 시점 조절 방법.
  3. 제 2항에 있어서,
    상기 내부 리드 커맨드에 응답하여 상기 동기식 메모리 장치의 데이타 출력 드라이버의 인에이블 시점을 조절하기 위한 복수개의 제어 신호를 출력하는 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 시점 조절 방법.
  4. 제 3 항에 있어서,
    상기 복수개의 제어 신호 각각은 2tCK 주기로 발생하는 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 시점 조절 방법.
  5. 제 4항에 있어서,
    상기 카스 레이턴시에 따라 상기 복수개의 제어 신호중의 하나가 선택되는 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 시점 조절 방법.
  6. 동기식 메모리 장치의 데이타 출력 시점 조절 방법에 있어서,
    상기 동기식 메모리 장치의 카스 레이턴시가 2N+2(N은 0, 1, 2,..)인 경우의 데이타 출력 시점을 제어하는 제 1 제어 신호와 상기 동기식 메모리 장치의 카스 레이턴시가 2N+1인 경우의 데이타 출력 시점을 제어하는 제 2 제어 신호는 동일한 제어 신호인 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 시점 조절 방법.
  7. 제 6 항에 있어서,
    상기 카스 레이턴시가 2N+2일 때 외부 리드 커맨드를 수신하여 상기 메모리장치내에서 사용되는 제 1 내부 리드 커맨드를 발생시키는 시점은, 상기 카스 레이턴시가 2N+1일 때 상기 외부 리드 커맨드를 수신하여 제 2 내부 리드 커맨드를 발생시키는 시점보다 1tCK 지연되며,
    상기 1tCK는 상기 동기식 메모리 장치에 인가되는 외부클락의 주기인 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 시점 조절 방법.
  8. 제 6 항에 있어서,
    상기 제 1 내부 리드 커맨드 생성후부터 상기 제 1 제어 신호가 발생하기 까지의 시간은 상기 제 2 내부 리드 커맨드 생성후부터 상기 제 2 제어 신호가 발생하기 까지의 시간과 동일한 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 시점 조절 방법.
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