KR102162804B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는 제1 메모리 뱅크 및 제2 메모리 뱅크 쌍으로 이루어진 메모리 뱅크를 다수개 포함하는 메모리 셀부와, 상기 제1 메모리 뱅크 및 제2 메모리 뱅크에 각각 연결된 제1 센스 앰프 및 제2 센스 앰프로 이루어진 센스 앰프부를 다수개 포함하는 센스 앰프 그룹, 및 상기 제1 메모리 뱅크의 데이터를 상기 제1 센스 앰프에 전달하기 위한 제1 컬럼 선택 신호 및 상기 제2 메모리 뱅크의 데이터를 상기 제2 센스 앰프에 전달하기 위한 제2 컬럼 선택 신호를 제공하는 제어 로직을 포함하되, 상기 제1 컬럼 선택 신호가 활성화되는 구간 및 상기 제2 컬럼 선택 신호가 활성화되는 구간은 일부 중첩된다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
최근에는 데이터를 저장하는 데 플래시 메모리가 포함된 스토리지 솔류션 제품들(SSD(Solid State Drive/Disk), eMMC(embedded Multi-media Card) 등)가 개발되면서, 데이터 입출력 속도가 중요한 이슈가 되어 가고 있다.
본 발명의 실시 예는 데이터 출력 동작의 속도를 개선함과 동시에 데이터의 안정성을 확보할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 메모리 뱅크 및 제2 메모리 뱅크 쌍으로 이루어진 메모리 뱅크를 다수개 포함하는 메모리 셀부와, 상기 제1 메모리 뱅크 및 제2 메모리 뱅크에 각각 연결된 제1 센스 앰프 및 제2 센스 앰프로 이루어진 센스 앰프부를 다수개 포함하는 센스 앰프 그룹, 및 상기 제1 메모리 뱅크의 데이터를 상기 제1 센스 앰프에 전달하기 위한 제1 컬럼 선택 신호 및 상기 제2 메모리 뱅크의 데이터를 상기 제2 센스 앰프에 전달하기 위한 제2 컬럼 선택 신호를 제공하는 제어 로직을 포함하되, 상기 제1 컬럼 선택 신호가 활성화되는 구간 및 상기 제2 컬럼 선택 신호가 활성화되는 구간은 일부 중첩된다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 내지 제n 메모리 셀 그룹들을 각각 포함하는 다수의 메모리 뱅크와, 상기 다수의 메모리 뱅크에 각각 대응하되, 제1 내지 제n 센싱 앰프로 구성된 센싱 앰프 그룹들, 및 상기 다수의 메모리 뱅크들의 데이터를 상기 제1 내지 제n 센싱 앰프에 전달하기 위한 제1 내지 제n 컬럼 선택 신호를 생성하는 제어 로직을 포함하되, 상기 제1 내지 제n 컬럼 선택 신호가 활성화되는 구간은 일부 중첩된다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 제1 메모리 셀 그룹 및 제2 메모리 셀 그룹에 저장된 데이터를 센싱하여 제1 및 제2 페이지 버퍼부에 임시 저장하는 단계와, 상기 제1 및 제2 페이지 버퍼부에 저장된 데이터를 제1 및 제2 컬럼 선택 신호에 응답하여 제1 입출력 데이터 라인들 및 제2 입출력 데이터들로 전송하되, 상기 제1 페이지 버퍼부에 저장된 데이터를 상기 제1 입출력 데이터 라인으로 전송하는 동작과 상기 제2 페이지 버퍼부에 저장된 데이터를 상기 제2 입출력 데이터 라인으로 전송하는 동작은 서로 중첩되는 동작 구간을 갖는 단계와, 제1 및 제2 스트로브 신호에 응답하여 상기 제1 및 제2 입출력 데이터 라인들로 전송된 데이터를 센싱하여 제1 및 제2 센싱 앰프에 저장하는 단계, 및 상기 제1 및 제2 센싱 앰프에 저장된 데이터를 동일한 데이터 라인으로 출력하는 단계를 포함한다.
본 발명에 따르면, 반도체 메모리 장치는 다수의 메모리 뱅크를 각각 제1 메모리 뱅크부 및 제2 메모리 뱅크부로 나누고, 데이터 출력 동작시 제1 메모리 뱅크부 및 제2 메모리 뱅크부의 데이터 출력 동작 중 센싱 앰프에 의해 데이터가 센싱되는 동작이 중첩되도록 수행함으로써, 센싱 앰프의 데이터 센싱 동작 시간의 마진을 확보함으로써, 데이터 출력 동작의 속도 및 신뢰성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 셀부, 페이지 버퍼 그룹, 캐시 래치 그룹, 센싱 앰프 그룹의 연결 관계를 설명하기 위한 블록도이다.
도 3은 페이지 버퍼를 설명하기 위한 회로도이다.
도 4는 캐시 래치를 설명하기 위한 회로도이다.
도 5는 센싱 앰프를 설명하기 위한 블럭도이다.
도 6은 제어로직에 포함된 컬럼 선택 신호 및 스트로브 신호 생성부를 설명하기 위한 블럭도이다.
도 7a는 도 6의 제어 신호 발생기를 설명하기 위한 회로도이다.
도 7b는 도 6의 제1 컬럼 선택 신호 및 제1 스트로브 신호 발생기를 설명하기 위한 회로도이다.
도 7c는 도 6의 제2 컬럼 선택 신호 및 2 스트로브 신호 발생기를 설명하기 위한 회로도이다.
도 8은 본 발명에 따른 데이터 출력 동작을 설명하기 위한 신호들의 파형도이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 11은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀부(110), 메모리 셀부(110) 중 선택된 메모리 셀들의 리드 동작을 수행하고 리드된 데이터를 출력하도록 구성된 주변회로를 포함한다. 주변회로는 제어로직(120), 전압 공급기(130), 페이지 버퍼 그룹(140), 캐시 래치 그룹(150), 센스 앰프 그룹(160), 및 입출력 회로(170)를 포함한다.
제어로직(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 제어로직(120)이 페이지 버퍼 그룹(140)을 제어하는 동작은 후술하기로 한다. 또한, 제어로직(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)를 출력한다.
제어로직(120)은 리드 동작시 독출된 데이터를 외부로 출력하기 위하여 캐시 래치 그룹(150)의 데이터 출력 동작을 제어하기 위한 컬럼 선택 신호(CS)를 생성하고, 센스 앰프 그룹(160)의 데이터 센싱 동작을 제어하기 위한 스트로브 신호(IOSTB)를 생성하기 위한 컬럼 선택 신호 및 스트로브 신호 생성부(121)를 포함할 수 있다.
컬럼 선택 신호 및 스트로브 신호 생성부(121)는 제어로직(120)에 포함되거나, 제어로직(120)의 외부에 배치될 수 있다.
전압 공급기(130)는 제어로직(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 생성하여 메모리 셀부(110)로 공급한다. 이러한 전압 공급기(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어로직(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 생성한다. 예를 들어, 리드 동작을 위해 전압 생성 회로는 선택된 메모리 셀들에 인가하기 위한 리드 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 생성한다.
로우 디코더는 제어로직(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 생성된 동작 전압들을 선택된 메모리 셀들 및 비 선택된 메모리 셀들에 인가한다.
페이지 버퍼 그룹(140)은 비트라인들(BL)을 통해 메모리 셀부(110)와 연결되는 다수의 페이지 버퍼들을 포함한다. 다수의 페이지 버퍼들은 다수의 그룹으로 그룹핑될 수 있다. 페이지 버퍼 그룹(140)의 페이지 버퍼들은 제어로직(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL)의 전압을 센싱한다. 예를 들어, 리드 동작에서, 페이지 버퍼 그룹(140)은 비트라인들(BL)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다. 페이지 버퍼의 구체적인 구성은 후술하기로 한다.
캐시 래치 그룹(150)은 페이지 버퍼들에 의해 리드된 데이터를 래치하는 다수의 캐시 래치 회로들을 포함한다. 캐시 래치 회로들은 컬럼 선택 신호(CS)에 응답하여 리드된 데이터를 입출력 데이터 라인들(IO)에 출력한다. 캐시 래치 회로들은 페이지 버퍼들과 대응하여 연결된다. 캐시 래치 회로는 페이지 버퍼와 연결되어야 하므로 페이지 버퍼들의 열의 수와 캐시 래치 회로들의 열의 수는 같을 수 있다. 캐시 래치 회로의 구체적인 구성은 후술하기로 한다.
센스 앰프 그룹(160)은 스트로브 신호(IOSTB)에 응답하여 입출력 데이터 라인들(IO)의 전압을 센싱하고, 입출력 회로(170)와 연결된 데이터 라인들(DL)로 센싱된 데이터를 출력하기 위한 다수의 센스 앰프들을 포함한다. 센스 앰프의 구체적인 구성은 후술하기로 한다.
입출력 회로(170)는 캐시 래치 그룹(150)에 포함된 캐시 래치들로부터 센스 앰프 그룹(160)에 포함된 센스 앰프들을 통해 전달된 데이터(DATA)를 외부로 출력한다.
도 2는 도 1의 메모리 셀부, 페이지 버퍼 그룹, 캐시 래치 그룹, 센싱 앰프 그룹의 연결 관계를 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 셀부(110)는 다수의 메모리 셀 그룹(MA, MB, MC, MD)을 포함한다. 메모리 셀 그룹(MA)은 제1 메모리 셀 그룹(MA0) 및 제2 메모리 셀 그룹(MA1)으로 구분된다. 메모리 셀 그룹(MB)은 제1 메모리 셀 그룹(MB0) 및 제2 메모리 셀 그룹(MB1)으로 구분된다. 메모리 셀 그룹(MC)은 제1 메모리 셀 그룹(MC0) 및 제2 메모리 셀 그룹(MC1)으로 구분된다. 메모리 셀 그룹(MD)은 제1 메모리 셀 그룹(MD0) 및 제2 메모리 셀 그룹(MD1)으로 구분된다.
페이지 버퍼 그룹(140)은 다수의 버퍼 그룹(PBA, PBB, PBC,PBD)을 포함한다. 버퍼 그룹(PBA)은 제1 메모리 셀 그룹(MA0)과 대응하여 비트라인들(BL_A0)과 연결된 다수의 페이지 버퍼들을 포함하는 제1 페이지 버퍼부(PB_A0) 및 제2 메모리 셀 그룹(MA1)과 대응하여 비트라인들(BL_A1)과 연결된 다수의 페이지 버퍼들을 포함하는 제2 페이지 버퍼부(PB_A1)를 포함한다. 버퍼 그룹(PBB)은 제1 메모리 셀 그룹(MB0)과 대응하여 비트라인들(BL_B0)과 연결된 다수의 페이지 버퍼들을 포함하는 제1 페이지 버퍼부(PB_B0) 및 제2 메모리 셀 그룹(MB1)과 대응하여 비트라인들(BL_B1)과 연결된 다수의 페이지 버퍼들을 포함하는 제2 페이지 버퍼부(PB_B1)를 포함한다. 버퍼 그룹(PBC)은 제1 메모리 셀 그룹(MC0)과 대응하여 비트라인들(BL_C0)과 연결된 다수의 페이지 버퍼들을 포함하는 제1 페이지 버퍼부(PB_C0) 및 제2 메모리 셀 그룹(MC1)과 대응하여 비트라인들(BL_C1)과 연결된 다수의 페이지 버퍼들을 포함하는 제2 페이지 버퍼부(PB_C1)를 포함한다. 버퍼 그룹(PBD)은 제1 메모리 셀 그룹(MD0)과 대응하여 비트라인들(BL_D0)과 연결된 다수의 페이지 버퍼들을 포함하는 제1 페이지 버퍼부(PB_D0) 및 제2 메모리 셀 그룹(MD1)과 대응하여 비트라인들(BL_D1)과 연결된 다수의 페이지 버퍼들을 포함하는 제2 페이지 버퍼부(PB_D1)를 포함한다.
캐시 래치 그룹(150)은 다수의 래치 그룹(LCA, LCB, LCC, LCD)을 포함한다. 래치 그룹(LCA)은 제1 페이지 버퍼부(PB_A0)과 대응하여 연결된 제1 래치 그룹(LC_A0) 및 제2 페이지 버퍼부(PB_A1)과 대응하여 연결된 제2 래치 그룹(LC_A1)를 포함한다. 래치 그룹(LCB)은 제1 페이지 버퍼부(PB_B0)과 대응하여 연결된 제1 래치 그룹(LC_B0) 및 제2 페이지 버퍼부(PB_B1)과 대응하여 연결된 제2 래치 그룹(LC_B1)를 포함한다. 래치 그룹(LCC)은 제1 페이지 버퍼부(PB_C0)과 대응하여 연결된 제1 래치 그룹(LC_C0) 및 제2 페이지 버퍼부(PB_C1)과 대응하여 연결된 제2 래치 그룹(LC_C1)를 포함한다. 래치 그룹(LCD)은 제1 페이지 버퍼부(PB_D0)과 대응하여 연결된 제1 래치 그룹(LC_D0) 및 제2 페이지 버퍼부(PB_D1)과 대응하여 연결된 제2 래치 그룹(LC_D1)를 포함한다.
상술한 메모리 셀 그룹(MA), 버퍼 그룹(PBA), 및 래치 그룹(LCA)을 하나의 메모리 뱅크(BANK_A)로, 메모리 셀 그룹(MB), 버퍼 그룹(PBB), 및 래치 그룹(LCB)을 하나의 메모리 뱅크(BANK_B)로, 메모리 셀 그룹(MC), 버퍼 그룹(PBC), 및 래치 그룹(LCC)을 하나의 메모리 뱅크(BANK_C)로, 메모리 셀 그룹(MD), 버퍼 그룹(PBD), 및 래치 그룹(LCD)을 하나의 메모리 뱅크(BANK_D)로 정의할 수 있다.
센싱 앰프 그룹(160)은 다수의 센싱 앰프부(IOSA_A, IOSA_B, IOSA_C, IOSA_D)를 포함한다. 센싱 앰프부(IOSA_A)는 제1 래치 그룹(LC_A0)과 입출력 데이터 라인(IO_A0)과 연결된 제1 센싱 앰프(SA_A0) 및 제2 래치 그룹(LC_A1)과 입출력 데이터 라인(IO_A1)과 연결된 제2 센싱 앰프(SA_A1)를 포함한다. 센싱 앰프부(IOSA_B)는 제1 래치 그룹(LC_B0)과 입출력 데이터 라인(IO_B0)과 연결된 제1 센싱 앰프(SA_B0) 및 제2 래치 그룹(LC_B1)과 입출력 데이터 라인(IO_B1)과 연결된 제2 센싱 앰프(SA_B1)를 포함한다. 센싱 앰프부(IOSA_C)는 제1 래치 그룹(LC_C0)과 입출력 데이터 라인(IO_C0)과 연결된 제1 센싱 앰프(SA_C0) 및 제2 래치 그룹(LC_C1)과 입출력 데이터 라인(IO_C1)과 연결된 제2 센싱 앰프(SA_C1)를 포함한다. 센싱 앰프부(IOSA_D)는 제1 래치 그룹(LC_D0)과 입출력 데이터 라인(IO_D0)과 연결된 제1 센싱 앰프(SA_D0) 및 제2 래치 그룹(LC_D1)과 입출력 데이터 라인(IO_D1)과 연결된 제2 센싱 앰프(SA_D1)를 포함한다.
제1 센싱 앰프(SA_A0) 및 제2 센싱 앰프(SA_A1)는 동일한 데이터 라인(DL_A)과 연결되고, 제1 센싱 앰프(SA_B0) 및 제2 센싱 앰프(SA_B1)는 동일한 데이터 라인(DL_C)과 연결되고, 제1 센싱 앰프(SA_C0) 및 제2 센싱 앰프(SA_C1)는 동일한 데이터 라인(DL_C)과 연결되고, 제1 센싱 앰프(SA_D0) 및 제2 센싱 앰프(SA_D1)는 동일한 데이터 라인(DL_D)과 연결된다.
즉, 하나의 메모리 뱅크(예를 들어 BANK_A)에 두 개의 센싱 앰프(예를 들어 제1 센싱 앰프(SA_A0) 및 제2 센싱 앰프(SA_A1))가 대응되어 데이터 출력 동작 시 캐시 동작이 가능하여 메모리 뱅크의 데이터를 데이터 라인(DL_A)으로 빠르게 출력할 수 있다.
도 3은 페이지 버퍼 그룹에 포함된 페이지 버퍼를 설명하기 위한 회로도이다.
도 3을 참조하면, 페이지 버퍼는 제어로직(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRANT, TRANM, TRST, TSET, MRST, MSET, PBSENSE)은 제어로직에서 PB 제어신호(PBCON)로서 출력될 수 있다.
페이지 버퍼는 비트라인 연결부(N1), 프리차지부(P1) 및 다수의 래치부들을 포함한다.
비트라인 연결부(N1)는 연결신호(PBSENSE)에 응답하여 비트라인(BL)과 래치부들 중 하나의 래치부를 연결하는 동작을 수행한다. 래치부들은 비트라인 연결부(N1)에 병렬로 연결되며, 비트라인 연결부(N1)와 래치부들의 접속 노드가 센싱 노드(SO)가 된다.
프리차지부(P1)는 프리차지 신호(PRECHb)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.
래치부들의 수는 설계에 따라 변경될 수 있으며, 도 3에서는 2개의 래치부들이 구비된 경우를 예로써 설명하기로 한다.
제1 및 제2 래치부(210, 220)는 리드 동작 시 비트라인 전압을 센싱하여 데이터를 래치할 수 있다. 제1 및 제2 래치부(210, 220)는 다수의 스위칭 소자들과 래치를 포함한다.
제1 래치부(210)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRANM)에 응답하여 래치(LAT)의 제1 노드(QM_N)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N3), 래치(LAT)의 제2 노드(QM) 및 제1 노드(QM_N)와 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N6, N7), 스위칭 소자들(N6, N7)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N8)를 포함한다.
제2 래치부(220)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRANT)에 응답하여 래치(LAT)의 제1 노드(QT_N)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N2), 래치(LAT)의 제2 노드(QT) 및 제1 노드(QT_N)와 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N4, N5), 스위칭 소자들(N4, N5)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N8)를 포함한다.
도 4는 캐시 래치 그룹에 포함된 캐시 래치를 설명하기 위한 회로도이다.
본 발명의 도 4는 설명의 편의를 위해 도 2에 도시된 제1 래치 그룹(LC_A0)을 예로 들어 설명하도록 한다.
도 4를 참조하면, 캐시 래치들(LC_A0<0>~LC_A0<n-1>)은 제1 컬럼 선택 신호(CS_A0<0>~CS_A0<n-1>)에 응답하여 페이지 버퍼들로부터 전달된 데이터의 비반전 데이터를 입출력 데이터 라인(IO_A0)에 출력하고 페이지 버퍼들로부터 전달된 데이터의 반전 데이터를 부입출력 데이터 라인(IOb_A0)에 출력한다.
각 캐시 래치는 센싱 노드(SO)를 통해 대응하는 페이지 버퍼와 연결된다.
캐시 래치(LC_A0<0>)는 페이지 버퍼들로부터 전달된 데이터를 래치하는 래치(LAT)와, 제1 컬럼 선택 신호(CS_A0<0>)에 응답하여 래치된 데이터의 반전 데이터를 부입출력 데이터 라인(IOb_A0)에 출력하고 래치된 데이터의 비반전 데이터를 입출력 데이터 라인(IO_A0)에 출력하는 데이터 출력부(N9, N10)를 포함한다.
캐시 래치(LC_A0<1>)는 페이지 버퍼들로부터 전달된 데이터를 래치하는 래치(LAT)와, 제1 컬럼 선택 신호(CS_A0<1>)에 응답하여 래치된 데이터의 반전 데이터를 부입출력 데이터 라인(IOb_A0)에 출력하고 래치된 데이터의 비반전 데이터를 입출력 데이터 라인(IO_A0)에 출력하는 데이터 출력부(N11, N12)를 포함한다.
캐시 래치(LC_A0<n-1>)는 페이지 버퍼들로부터 전달된 데이터를 래치하는 래치(LAT)와, 제1 컬럼 선택 신호(CS_A0<n-1>)에 응답하여 래치된 데이터의 반전 데이터를 부입출력 데이터 라인(IOb_A0)에 출력하고 래치된 데이터의 비반전 데이터를 입출력 데이터 라인(IO_A0)에 출력하는 데이터 출력부(N13, N14)를 포함한다.
본 발명의 도 4에서는 도 2에 도시된 제1 래치 그룹(LC_A0)을 예로 들어 설명하였으며, 도 2에 도시된 제2 래치 그룹(LC_A1)은 동일 구성에서 제1 컬럼 선택 신호(CS_A0) 대신 제2 컬럼 선택 신호에 응답하여 동작하며, 제2 컬럼 선택 신호에 대해서는 후술하도록 한다.
도 5는 센싱 앰프부설명하기 위한 블럭도이다.
본 발명의 실시 예에서는 설명의 편의를 위해 센싱 앰프부(IOSA_A)를 일예로 설명하도록 한다.
센싱 앰프부(IOSA_A)는 입출력 데이터 라인(IO_A0)와 데이터 라인(DL_A) 사이에 연결된 제1 센싱 앰프(SA_A0) 및 입출력 데이터 라인(IO_A1)와 데이터 라인(DL_A) 사이에 연결된 제2 센싱 앰프(SA_A1)를 포함한다. 제1 센싱 앰프(SA_A0)는 제1 스트로브 신호(IOSTB_A0)에 응답하여 입출력 데이터 라인(IO_A0)의 전위를 센싱한 후 센싱된 데이터를 데이터 라인(DL_A)으로 출력한다. 제2 센싱 앰프(SA_A1)는 제2 스트로브 신호(IOSTB_A1)에 응답하여 입출력 데이터 라인(IO_A1)의 전위를 센싱한 후 센싱된 데이터를 데이터 라인(DL_A)으로 출력한다. 제1 스트로브 신호(IOSTB_A0)와 제2 스트로브 신호(IOSTB_A1)는 서로 교차적으로 활성화되는 스트로브 신호이다.
도 6은 제어로직에 포함된 컬럼 선택 신호 및 스트로브 신호 생성부를 설명하기 위한 블럭도이다.
도 6을 참조하면, 컬럼 선택 신호 및 스트로브 신호 생성부(121)는 제어 신호 발생기(121A), 제1 컬럼 선택 신호 및 제1 스트로브 신호 발생기(121B) 및 제2 컬럼 선택 신호 및 제2 스트로브 신호 발생기(121C)를 포함한다.
제어 신호 발생기(121A)는 제어로직으로 입력되는 어드레스 중 뱅크 어드레스(AX<2>)에 응답하여 일정 주기를 갖으며 토글하는 제어 클럭(ATD<2>)을 생성한다. 제1 컬럼 선택 신호 및 제1 스트로브 신호 발생기(121B)는 뱅크 어드레스(AX<2>) 및 제어 클럭(ATD<2>)에 응답하여 제1 컬럼 선택 신호(CS_A0) 및 제1 스트로브 신호(IOSTB_A0)를 출력한다. 제2 컬럼 선택 신호 및 제2 스트로브 신호 발생기(121C)는 뱅크 어드레스(AX<2>) 및 제어 클럭(ATD<2>)에 응답하여 제2 컬럼 선택 신호(CS_A1) 및 제2 스트로브 신호(IOSTB_A1)를 출력한다. 제1 컬럼 선택 신호(CS_A0) 및 제2 컬럼 선택 신호(CS_A1)는 서로 활성화되는 구간의 일부가 중첩되며, 제1 스트로브 신호(IOSTB_A0) 및 제2 스트로브 신호(IOSTB_A1)는 서로 교차적으로 활성화되는 신호이다.
본 발명의 실시 예에서는 하나의 컬럼 선택 신호 및 스트로브 신호 생성부를 도시 및 설명하였으나, 메모리 뱅크 각각에 대응하는 컬럼 선택 신호 및 스트로브 신호 생성부들을 구비하여 각각 메모리 뱅크에 대응하는 제1 및 제2 컬럼 선택 신호 및 각각의 메모리 뱅크와 연결된 센싱 앰프부들에 각각 대응하는 제1 및 제2 스트로브 신호를 생성할 수 있다. 또한 하나의 컬럼 선택 신호 및 스트로브 신호 생성부를 구비하여 다수의 메모리 뱅크가 동일한 제1 및 제2 컬럼 선택 신호를 사용하고 다수의 센싱 앰프부가 동일한 제1 및 제2 스트로브 신호를 사용할 수 있다.
도 7a는 도 6의 제어 신호 발생기를 설명하기 위한 회로도이다.
도 7a를 참조하면, 제어 신호 발생기(121A)는 뱅크 어드레스(AX<2>)에 응답하여 제어 신호(ATD<2>)를 생성한다.
제어 신호 발생기(121A)는 다수의 인버터(IV1, IV2), 지연부(Delay), 및 논리 게이트(EX_NOR)를 포함한다. 인버터(IV1)는 뱅크 어드레스(AX<2>)를 입력받아 이를 반전시켜 출력한다. 지연부(Delay)는 인버터(IV1)의 출력 신호를 입력받아 이를 설정 시간 동안 지연 시켜 출력한다. 논리 게이트(EX_NOR)는 익스크루시브 노어 게이트로 구성할 수 있다. 논리 게이트(EX_NOR)는 인버터(IV1)의 출력 신호와 지연부(Delay)의 출력 신호를 논리 조합하여 출력한다. 인버터(IV2)는 논리 게이트(EX_NOR)의 출력 신호를 입력받아 이를 반전시켜 제어 신호(ATD<2>)로 출력한다.
도 7b는 도 6의 제1 컬럼 선택 신호 및 제1 스트로브 신호 발생기를 설명하기 위한 회로도이다.
제1 컬럼 선택 신호 및 제1 스트로브 신호 발생기(121B)는 뱅크 어드레스(AX<2>) 및 제어 신호(ATD<2>)에 응답하여 제1 컬럼 선택 신호(CS_A0) 및 제1 스트로브 신호(IOSTB_A0)를 생성한다.
제1 컬럼 선택 신호 및 제1 스트로브 신호 발생기(121B)는 다수의 인버터(IV3 내지 IV8), 논리 게이트(ND1), 펄스폭 확장기(PWW) 및 지연부(Delay)를 포함한다. 인버터(IV3)는 뱅크 어드레스(AX<2>)를 입력받아 이를 반전시켜 출력한다. 논리 게이트(ND1)는 제어 신호(ATD<2>) 및 인버터(IV3)의 출력 신호를 논리 조합하여 출력한다. 인버터(IV4)는 논리 게이트(ND1)의 출력 신호를 반전시켜 출력한다. 펄스폭 확장기(PWW)는 인버터(IV4)의 출력 신호를 입력받아 펄스 폭을 설정 값만큼 확장시켜 출력한다. 인버터(IV5) 및 인버터(IV6)는 직렬 연결되며, 펄스폭 확장기(PWW)의 출력 신호를 버퍼링하여 제1 컬럼 선택 신호(CS_A0)로 출력한다. 지연부(Delay)는 인버터(IV4)의 출력 신호를 입력받아 이를 설정 시간동안 지연시켜 출력한다. 인버터(IV7) 및 인버터(IV8)는 직렬 연결되며, 지연부(Delay)의 출력 신호를 버퍼링하여 제1 스트로브 신호(IOSTB_A0)로 출력한다.
도 7c는 도 6의 제2 컬럼 선택 신호 및 2 스트로브 신호 발생기를 설명하기 위한 회로도이다.
제2 컬럼 선택 신호 및 제2 스트로브 신호 발생기(121C)는 뱅크 어드레스(AX<2>) 및 제어 신호(ATD<2>)에 응답하여 제2 컬럼 선택 신호(CS_A1) 및 제2 스트로브 신호(IOSTB_A1)를 생성한다.
제2 컬럼 선택 신호 및 제2 스트로브 신호 발생기(121C)는 다수의 인버터(IV9 내지 IV13), 논리 게이트(ND2), 펄스폭 확장기(PWW) 및 지연부(Delay)를 포함한다. 논리 게이트(ND2)는 제어 신호(ATD<2>) 및 뱅크 어드레스(AX<2>)를 논리 조합하여 출력한다. 인버터(IV9)는 논리 게이트(ND2)의 출력 신호를 반전시켜 출력한다. 펄스폭 확장기(PWW)는 인버터(IV9)의 출력 신호를 입력받아 펄스 폭을 설정 값만큼 확장시켜 출력한다. 인버터(IV10) 및 인버터(IV11)는 직렬 연결되며, 펄스폭 확장기(PWW)의 출력 신호를 버퍼링하여 제2 컬럼 선택 신호(CS_A1)로 출력한다. 지연부(Delay)는 인버터(IV9)의 출력 신호를 입력받아 이를 설정 시간동안 지연시켜 출력한다. 인버터(IV12) 및 인버터(IV13)는 직렬 연결되며, 지연부(Delay)의 출력 신호를 버퍼링하여 제2 스트로브 신호(IOSTB_A1)로 출력한다.
본 발명의 실시 예에서는 도 2의 래치 그룹(LCA) 및 센싱 앰프부(IOSA_A)에 인가되는 제1 및 제2 컬럼 선택 신호(CS_A0, CS_A1) 및 제1 및 제2 스트로브 신호(IOSTB_A0, IOSTB_A1)를 생성하는 것을 설명하였으나, 다른 래치 그룹(LCB, LCC, LCD) 및 다른 센싱 앰프부(IOSA_B, IOSA_C, IOSA_D)에 인가되는 제1 및 제2 컬럼 선택 신호들 및 제1 및 제2 스트로브 신호들도 동일한 방법으로 생성할 수 있다.
또한 래치 그룹(LCA)에 인가되는 제1 및 제2 컬럼 선택 신호(CS_A0, CS_A1)는 도 4와 같이 캐시 래치들(LC_A0<0>~LC_A0<n-1>)에 입력되는 다수의 컬럼 선택 신호(CS_A0<0> 내지 CS_A0<n-1>)와 같이 활성화되는 타이밍을 조절하여 다수개의 신호로 생성할 수 있다.
도 8은 본 발명에 따른 데이터 출력 동작을 설명하기 위한 신호들의 파형도이다.
도 1 내지 도 8을 참조하며, 본 발명에 따른 반도체 메모리 장치의 데이터 독출 동작을 설명하면 다음과 같다.
먼저 제어로직(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다.
전압 공급기(130)는 제어로직(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 생성하여 메모리 셀부(110)로 공급한다. 예를 들어 전압 공급기(130)는 리드 동작시 제어로직(120)의 전압 제어 신호(VCON)에 응답하여 선택된 메모리 셀들에 인가하기 위한 리드 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 생성하고, 생성된 리드 전압 및 패스 전압을 각각 선택된 메모리 셀들 및 비선택된 메모리 셀들에 인가한다.
페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들은 제어로직(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL)의 전압을 센싱한다. 예를 들어, 리드 동작에서, 페이지 버퍼 그룹(140)은 비트라인들(BL)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.
페이지 버퍼 그룹(140)에 래치된 데이터들은 페이지 버퍼 그룹(140)과 연결된 캐시 래치 그룹(150)으로 전송되어 래치된다.
이 후, 제어로직(120)에 포함된 컬럼 선택 신호 및 스트로브 신호 생성부(121)는 캐시 래치 그룹(150)에 저장된 데이터를 입출력 라인들(IO)로 전송하기 위한 컬럼 선택 신호(CS)들을 생성하여 출력한다. 이때 컬럼 선택 신호 및 스트로브 신호 생성부(121)는 컬럼 선택 신호(CS)를 제1 및 제2 컬럼 선택 신호로 분할하여 출력할 수 있으며, 제1 및 제2 컬럼 선택 신호는 활성화되는 일부 구간이 중첩되도록 생성할 수 있다. 예를 들어 캐시 래치 그룹(150)의 래치 그룹(LCA)에 인가되는 제1 컬럼 선택 신호(CS_A0) 및 제2 컬럼 선택 신호(CS_A1)는 도 8과 같이 제1 구간(①), 제2 구간(②) 및 제3 구간(③)에서 활성화되는 구간이 서로 중첩된다.
이를 좀 더 상세하게 설명하면, 리드 동작시 일정 주기(tRC)를 갖으며 토글하는 리드 인에이블 신호(RE#)에 동기되어 뱅크 어드레스 신호(AX<2>)가 입력되면, 컬럼 선택 신호 및 스트로브 신호 생성부(121)는 뱅크 어드레스 신호(AX<2>)에 응답하여 제어 신호(ATD<2>)를 생성하고, 뱅크 어드레스 신호(AX<2>) 및 제어 신호(ATD<2>)에 응답하여 주기(4tRC)는 서로 동일하되 활성화되는 타이밍이 서로 상이하여 제1 구간(①), 제2 구간(②) 및 제3 구간(③)에서 활성화되는 구간이 서로 중첩되는 제1 컬럼 선택 신호(CS_A0) 및 제2 컬럼 선택 신호(CS_A1)를 생성한다. 이로 인하여 캐시 래치 그룹(150)의 각 래치 그룹들(LCA, LCB, LCC, LCD)에 포함된 제1 및 제2 래치 그룹들은 대응하는 입출력 라인들에 데이터를 출력하는 동작이 일부 구간에서 중첩된다. 이로 인하여 각 래치 그룹들(LCA, LCB, LCC, LCD)에서 대응하는 입출력 라인들에 데이터를 출력하는 동작의 시간이 확보되어 안정적인 데이터 전송 동작이 가능하다. 또한 이로 인하여 각 래치 그룹들(LCA, LCB, LCC, LCD)에 대응하는 센스 앰프 그룹(160)의 다수의 센싱 앰프부(IOSA_A, IOSA_B, IOSA_C, IOSA_D)는 센싱 동작시 안정적인 데이터 센싱 동작이 가능하여 센싱 마진을 개선할 수 있다.
컬럼 선택 신호 및 스트로브 신호 생성부(121) 뱅크 어드레스 신호<AX<2>의 라이징 에지 및 폴링 에지에 응답하여 각각 제1 컬럼 선택 신호(CS_A0) 및 제2 컬럼 선택 신호(CS_A1)를 활성화시킨다. 또한 제1 컬럼 선택 신호(CS_A0) 및 제2 컬럼 선택 신호(CS_A1) 각각의 활성화 구간은 뱅크 어드레스 신호<AX<2>의 한 사이클보다 적고, 반 사이클보다 크다.
이 후, 제어로직(120)에 포함된 컬럼 선택 신호 및 스트로브 신호 생성부(121)는 서로 교차적으로 활성화되는 제1 스트로브 신호(IOSTB_A0) 및 제2 스트로브 신호(IOSTB_A1)를 생성하여 출력한다. 센스 앰프 그룹(160)의 다수의 센싱 앰프부(IOSA_A, IOSA_B, IOSA_C, IOSA_D) 각각은 서로 교차적으로 활성화되는 제1 스트로브 신호 및 제2 스트로브 신호에 응답하여 센싱된 데이터들을 대응하는 데이터 라인들(DL_A, DL_B,DL_C,DL_D)로 전송하여 입출력 회로(170)로 전송한다. 센스 앰프 그룹(160)의 다수의 센싱 앰프부(IOSA_A, IOSA_B, IOSA_C, IOSA_D) 각각은 하나의 메모리 뱅크에 제1 센싱 앰프 및 제2 센싱 앰프가 연결되어 데이터 출력 동작의 캐시(cache) 동작이 가능하여 데이터 출력 동작의 속도가 개선된다.
입출력 회로(170)는 데이터 라인들(DL_A, DL_B,DL_C,DL_D)을 통해 전송받은 데이터(DATA)를 외부로 출력한다.
상술한 바와 같이 본원 발명에 따르면, 반도체 메모리 장치는 다수의 메모리 뱅크를 각각 제1 메모리 뱅크부 및 제2 메모리 뱅크부로 나누고, 데이터 출력 동작시 제1 메모리 뱅크부 및 제2 메모리 뱅크부의 데이터 출력 동작 중 센싱 앰프에 의해 데이터가 센싱되는 동작이 중첩되도록 수행함으로써, 센싱 앰프의 데이터 센싱 동작 시간의 마진을 확보함으로써, 데이터 출력 동작의 속도 및 신뢰성을 개선할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(200)은 불휘발성 메모리 장치(220)와 메모리 컨트롤러(210)를 포함한다.
불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)와의 호환성을 위해 앞서 설명한 반도체 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(220)와 메모리 컨트롤러(210)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(211)은 프로세싱 유닛(212)의 동작 메모리로써 사용된다. 호스트 인터페이스(213)는 메모리 시스템(200)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(214)은 불휘발성 메모리 장치(220)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(215)는 본 발명의 불휘발성 메모리 장치(220)와 인터페이싱 한다. 프로세싱 유닛(212)은 메모리 컨트롤러(210)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(220)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(200)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(210)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 10은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(300)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(300)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(310)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(320)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(330)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 래치부(340) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(350)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 11에는 본 발명에 따른 플래시 메모리 장치(412)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(400)은 시스템 버스(460)에 전기적으로 연결된 마이크로프로세서(420), 램(430), 사용자 인터페이스(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(450) 및 메모리 시스템(410)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(410)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(410)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 : 메모리 셀부
120 : 제어 로직
130 : 전압 공급기
140 : 페이지 버퍼 룹
150 : 캐시 래치 그룹
160 : 센스 앰프 그룹
170 : 입출력 회로
121 : 컬럼 선택 신호 및 스트로브 신호 생성부

Claims (20)

  1. 제1 메모리 뱅크 및 제2 메모리 뱅크 쌍으로 이루어진 메모리 뱅크를 다수개 포함하는 메모리 셀부;
    상기 제1 메모리 뱅크 및 제2 메모리 뱅크에 각각 연결된 제1 센스 앰프 및 제2 센스 앰프로 이루어진 센스 앰프부를 다수개 포함하는 센스 앰프 그룹; 및
    상기 제1 메모리 뱅크의 데이터를 상기 제1 센스 앰프에 전달하기 위한 제1 컬럼 선택 신호 및 상기 제2 메모리 뱅크의 데이터를 상기 제2 센스 앰프에 전달하기 위한 제2 컬럼 선택 신호를 제공하는 제어 로직을 포함하되,
    상기 제1 컬럼 선택 신호의 활성화 구간과 상기 제2 컬럼 선택 신호의 활성화 구간은 서로 상이하며, 상기 제1 컬럼 선택 신호의 상기 활성화 구간과 상기 제2 컬럼 선택 신호의 상기 활성화 구간은 서로 일부 구간에서만 중첩되며,
    상기 제1 센스 앰프 및 상기 제2 센스 앰프는 각각 제1 스트로브 신호 및 제2 스트로브 신호에 응답하여 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크로부터 수신되는 데이터를 센싱하여 공유하는 하나의 데이터 라인으로 센싱된 상기 데이터를 출력하며, 상기 제1 스트로브 신호 및 상기 제2 스트로브 신호는 서로 중첩되지 않는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어 로직은 뱅크 어드레스 신호를 수신하되, 상기 뱅크 어드레스 신호의 라이징 에지 및 폴링 에지에 응답하여 각각 상기 제1 컬럼 선택 신호 및 상기 제2 컬럼 선택 신호를 활성화시키도록 구성되는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1 컬럼 선택 신호 및 상기 제2 컬럼 선택 신호의 각각의 활성화 구간은 상기 뱅크 어드레스 신호의 한 사이클보다 적고, 상기 뱅크 어드레스 신호의 반 사이클보다 큰 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어 로직은 상기 제1 센스 앰프 및 상기 제2 센스 앰프에 각각 상기 제1 스트로브 신호 및 상기 제2 스트로브 신호를 전송하되,
    상기 제1 센스 앰프는 상기 제1 컬럼 선택 신호가 인에이블될 때 상기 제1 스트로브 신호에 응답하여 상기 제1 메모리 뱅크로부터 전달된 데이터를 센싱하고,
    상기 제2 센스 앰프는 상기 제2 컬럼 선택 신호가 인에이블될 때 상기 제2 스트로브 신호에 응답하여 상기 제2 메모리 뱅크로부터 전달된 데이터를 센싱하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어 로직은 상기 제1 컬럼 선택 신호 및 상기 제2 컬럼 선택 신호를 생성하기 위한 컬럼 선택 신호 생성부를 포함하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 컬럼 선택 신호 생성부는 뱅크 어드레스 신호에 응답하여 제어 신호를 생성하기 위한 제어 신호 발생기;
    상기 뱅크 어드레스 신호 및 상기 제어 신호에 응답하여 상기 제1 컬럼 선택 신호를 생성하기 위한 제1 컬럼 선택 신호 발생기; 및
    상기 뱅크 어드레스 신호 및 상기 제어 신호에 응답하여 상기 제2 컬럼 선택 신호를 생성하기 위한 제2 컬럼 선택 신호 발생기를 포함하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 각각은
    다수의 메모리 셀들을 포함하는 메모리 셀부;
    상기 다수의 메모리 셀들에 저장된 데이터를 센싱하여 임시 저장하기 위한 페이지 버퍼 그룹;
    상기 페이지 버퍼 그룹에 임시 저장된 데이터를 래치하기 위한 캐시 래치 그룹을 포함하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어 로직은 상기 제1 센스 앰프 및 상기 제2 센스 앰프의 센싱 동작을 제어하기 위한 상기 제1 및 제2 스트로브 신호를 생성하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제1 및 제2 스트로브 신호는 교차적으로 활성화되는 신호인 반도체 메모리 장치.
  10. 삭제
  11. 제1 내지 제n 메모리 셀 그룹들을 각각 포함하는 다수의 메모리 뱅크;
    상기 다수의 메모리 뱅크에 각각 대응하되, 제1 내지 제n 센싱 앰프로 구성된 센싱 앰프 그룹들; 및
    상기 다수의 메모리 뱅크들의 데이터를 상기 제1 내지 제n 센싱 앰프에 전달하기 위한 제1 내지 제n 컬럼 선택 신호를 생성하는 제어 로직을 포함하되, 상기 제1 내지 제n 컬럼 선택 신호들 각각은 서로 상이한 활성화 구간을 가지며, 제1 내지 제n 컬럼 선택 신호들 각각의 상기 활성화 구간은 서로 일부 구간에서만 중첩되며, 제1 내지 제n 센싱 앰프는 각각 제1 스트로브 신호 내지 제n 스트로브 신호에 응답하여 상기 다수의 메모리 뱅크로부터 수신되는 데이터를 센싱하여 공유하는 하나의 데이터 라인으로 센싱된 데이터를 출력하며, 상기 제1 스트로브 신호 내지 상기 제n 스트로브 신호는 서로 중첩되지 않고 서로 교번적으로 활성화되는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 다수의 메모리 뱅크 각각은 상기 제1 내지 제n 메모리 셀 그룹에 각각 대응하며, 상기 제1 내지 제n 메모리 셀 그룹에 저장된 데이터를 센싱하여 입출력 데이터 라인들에 전송하기 위한 제1 내지 제n 페이지 버퍼부를 더 포함하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 다수의 메모리 뱅크 각각은 상기 제1 내지 제n 페이지 버퍼부와 상기 입출력 데이터 라인들 사이에 연결되어 상기 제1 내지 제n 페이지 버퍼부에 저장된 데이터를 래치하기 위한 제1 내지 제n 래치 그룹을 더 포함하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제1 내지 제n 래치 그룹은 상기 제1 내지 제n 컬럼 선택 신호에 응답하여 래치된 데이터를 상기 입출력 데이터 라인으로 전송하는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제어 로직은 상기 제1 내지 제n 컬럼 선택 신호를 생성하기 위한 컬럼 선택 신호 생성부를 포함하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 컬럼 선택 신호 생성부는 뱅크 어드레스 신호에 응답하여 제어 신호를 생성하기 위한 제어 신호 발생기; 및
    상기 뱅크 어드레스 신호 및 상기 제어 신호에 응답하여 상기 제1 내지 제n 컬럼 선택 신호를 생성하기 위한 제1 내지 제n 컬럼 선택 신호 발생기를 포함하는 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 내지 제n 컬럼 선택 신호의 각각의 활성화 구간은 상기 뱅크 어드레스 신호의 한 사이클보다 적고, 상기 뱅크 어드레스 신호의 반 사이클보다 큰 반도체 메모리 장치.
  18. 제1 메모리 셀 그룹 및 제2 메모리 셀 그룹에 저장된 데이터를 센싱하여 제1 및 제2 페이지 버퍼부에 임시 저장하는 단계;
    상기 제1 및 제2 페이지 버퍼부에 저장된 데이터를 제1 및 제2 컬럼 선택 신호에 응답하여 제1 입출력 데이터 라인들 및 제2 입출력 데이터들로 전송하되, 상기 제1 페이지 버퍼부에 저장된 데이터를 상기 제1 입출력 데이터 라인으로 전송하는 동작과 상기 제2 페이지 버퍼부에 저장된 데이터를 상기 제2 입출력 데이터 라인으로 전송하는 동작은 서로 일부 구간에서 중첩되는 동작 구간을 갖는 단계; 및
    제1 및 제2 스트로브 신호에 응답하여 상기 제1 및 제2 입출력 데이터 라인들로 전송된 데이터를 센싱하고 센싱된 상기 데이터를 하나의 데이터 라인으로 출력하는 단계를 포함하며,
    상기 제1 컬럼 선택 신호의 활성화 구간과 상기 제2 컬럼 선택 신호의 활성화 구간은 서로 상이하며, 상기 제1 컬럼 선택 신호의 상기 활성화 구간과 상기 제2 컬럼 선택 신호의 상기 활성화 구간은 서로 일부 구간에서만 중첩되며, 상기 제1 및 제2 스트로브 신호는 서로 중첩되지 않고 서로 교번적으로 활성화되는 반도체 메모리 장치의 동작 방법.
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 제1 컬럼 선택 신호 및 상기 제2 컬럼 선택 신호는 뱅크 어드레스 신호에 따라 생성되며, 상기 제1 컬럼 선택 신호 및 상기 제2 컬럼 선택 신호의 각각의 상기 활성화 구간은 뱅크 어드레스 신호의 한 사이클보다 적고, 상기 뱅크 어드레스 신호의 반 사이클보다 큰 반도체 메모리 장치의 동작 방법.
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