JP4799262B2 - 電源検出回路 - Google Patents

Description

本発明は、異なる電源電圧の回路が接続される場合に備えられる電源検出回路に関するものであり、特に、低い電圧レベルの電源電圧で動作する内部回路と高い電圧レベルの電源電圧で動作する外部インターフェースとを備える多電源系の回路構成における電源検出回路に関するものである。

特許文献１に開示されている半導体集積回路において使用されている電源電圧検出回路１００を図４に示す。電源電圧検出回路１００は、制御系の電源５００の電源電圧を、出力系の電源６００の元で検出する。制御系の電源５００は抵抗４１０を介してＮチャネルトランジスタ４００のゲートに接続されている。Ｎチャネルトランジスタ４００のドレインは、抵抗３５０を介して出力系の電源６００に接続されている。またバッファ回路３６０〜３９０を介して出力端子４４０に接続されている。制御系の電源５００がＮチャネルトランジスタ４００のしきい値電圧よりも低下すれば、Ｎチャネルトランジスタ４００はオフし、出力端子４４０には、出力系の電源６００の電圧レベルを有するハイレベル信号が出力される。

特開平６−１９４１２号公報（図４）

ところで、特許文献１の電源電圧検出回路では、制御系の電源５００がＮチャネルトランジスタ４００のしきい値電圧以上に上昇すると、Ｎチャネルトランジスタ４００はオンし、出力端子４４０にはローレベル信号が出力される。

しかしながら、この場合、出力系の電源６００から接地電位に向かって、抵抗３５０とＮチャネルトランジスタ４００を介した電流経路が形成され、貫通電流が流れてしまう。この状態は、例えば、半導体集積回路に電源が投入されて動作状態にある期間である。半導体集積回路の動作中、定常的に貫通電流が流れてしまい問題である。

本発明は前記背景技術に鑑みなされたものであり、異なる電源電圧の回路が接続される場合に、より高い電圧レベルの電源電圧の元で構成され、より低い電圧レベルの電源電圧の給電状態を低消費電流で検出することが可能な電源検出回路を提供することを目的とする。

前記目的を達成するために、本発明に係る電源検出回路は、第１電源電圧と出力端子とを接続する第１ＰＭＯＳトランジスタを備え、第１電源電圧より低電圧の第２電源電圧の給電の有無に応じて第１ＰＭＯＳトランジスタを導通制御する電源検出回路であって、 互いに相補の信号レベルを保持する第１および第２端子を備え、給電状態にある第２電源電圧の電圧レベルに応じて第１端子を第１電源電圧にセットするラッチ部と、第２電源電圧が接続され、非給電状態の低電圧レベルにある第２電源電圧に応じて導通し、第１端子の放電経路を形成するリセット部とを備え、リセット部は、ゲート端子およびドレイン端子が第２電源電圧に接続され、ソース端子からドレイン端子に向かって放電経路が形成される第２ＰＭＯＳトランジスタを備え、第１端子は、第１ＰＭＯＳトランジスタのゲート端子に接続されていることを特徴とする。

本発明の電源検出回路では、給電状態での電圧レベルが、第１電源電圧より低電圧である第２電源電圧の給電の有無を、第１電源電圧で動作する電源検出回路で検出する際、電源検出回路は、互いに相補の信号レベルを有する第１および第２端子を備えるラッチ部の第１端子を第１ＰＭＯＳトランジスタのゲート端子に接続して構成されている。ラッチ部は、給電状態にある第２電源電圧の電圧レベルに応じて、第１端子が第１電源電圧にセットされる。第２電源電圧が接続されているリセット部により、非給電状態の低電圧レベルにある第２電源電圧に応じて、第１端子の放電経路が形成され、ラッチ部がリセットされる。
また、リセット部は、ゲート端子およびドレイン端子が第２電源電圧に接続され、ソース端子からドレイン端子に向かって放電経路が形成される第２ＰＭＯＳトランジスタを備える。

これにより、第２電源電圧が給電されている場合には、給電状態の電圧レベルに応じてラッチ部の第１端子が第１電源電圧にセットされる。第１ＰＭＯＳトランジスタのゲート端子が第１電源電圧にバイアスされることにより第１ＰＭＯＳトランジスタは非導通状態とされる。このとき、リセット部は非導通に維持されているので、第１ＰＭＯＳトランジスタのゲート端子に充電された電荷が放電されることはない。第２電源電圧の給電状態において定常的な貫通電流が流れることはない。

第２電源電圧が給電されていない場合には、非給電状態の低電圧レベルに応じて、リセット部が導通する。第１端子を放電する放電経路が形成される。第１ＰＭＯＳトランジスタのゲート端子が第１電源電圧に比して低い電圧レベルにバイアスされることにより、第１ＰＭＯＳトランジスタは導通状態とされる。このとき、ラッチ部の第１端子はセットされないので、第１ＰＭＯＳトランジスタのゲート端子に電荷が供給されることはない。第２電源電圧の非給電状態において定常的な貫通電流が流れることはない。

本発明によれば、異なる電源電圧の回路が接続される場合に、より高い電圧レベルの電源電圧の元で構成され、より低い電圧レベルの電源電圧の給電状態に応じて切り替えるラッチ部のセット／リセットの切り替えを、無用な貫通電流を流すことなく行なうことができ、低消費電流で電源検出することが可能な電源検出回路を提供することが可能となる。

以下、本発明の電源検出回路について具体化した実施形態を図１乃至図３に基づき図面を参照しつつ詳細に説明する。図１に、本発明が適用される半導体集積回路装置１の概略図を示す。半導体集積回路装置１は、２種以上の電源電圧を用いて動作するＬＳＩである。すなわち、低い電圧レベルの内部電源電圧ＶＤＤで動作する内部回路用の電源を供給する内部電源配線３と、高い電圧レベルの外部電源電圧ＶＤＥで動作するインターフェース回路用の電源を供給する外部電源配線２とを備えている。

半導体集積回路装置１に対して、外部電源電圧ＶＤＥおよび内部電源電圧ＶＤＤをそれぞれ外部から供給する場合には、先行して外部電源電圧ＶＤＥを供給し、その後に内部電源電圧ＶＤＤを供給する順番となる場合が多い。また、半導体集積回路装置１に外部電源電圧ＶＤＥを供給し、半導体集積回路装置１の内部で外部電源電圧ＶＤＥを降圧して内部電源電圧ＶＤＤを生成する場合には、外部電源電圧ＶＤＥの供給後に内部電源電圧ＶＤＤが生成される。何れの場合においても、半導体集積回路装置１に対しては、高位の外部電源電圧ＶＤＥが供給された後に、低位の内部電源電圧ＶＤＤが供給されることになる。すると、外部電源電圧ＶＤＥのみが供給され、内部電源電圧ＶＤＤが０（Ｖ）とされる期間が存在する。当該期間中では、インターフェース回路は動作可能であり、内部回路の出力信号を外部へ出力することができる。しかし内部回路は停止状態であるため、内部回路の出力信号はエラー信号である。すると、当該期間中にインターフェース回路を介して内部回路のエラー信号を外部へ出力すると、このエラー信号によって他のＬＳＩが誤動作するおそれがある。

よってインタフェース回路から正常な信号を出力するためには、半導体集積回路装置１は、内部電源電圧ＶＤＤの供給の有無を検出する電源検出回路を備え、内部電源電圧ＶＤＤの供給が行われた後に信号を出力する必要がある。そして当該電源検出回路は、先行して供給される外部電源電圧ＶＤＥによって動作可能に構成する必要がある。また当該電源検出回路は、消費電力を可能な限り低減する必要がある。

図２に、本実施形態に係る電源検出回路１０の回路図を示す。電源検出回路１０は、半導体集積回路装置１の内部電源電圧ＶＤＤの給電の有無を、外部電源電圧ＶＤＥの元で検出する回路である。電源検出回路１０は、ラッチ部１１、リセット部１２、ＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１およびＱＮ２を備える。

ラッチ部１１は、ＰＭＯＳトランジスタＱＰ２およびＱＰ３を備える。ＰＭＯＳトランジスタＱＰ２のソース端子には外部電源電圧ＶＤＥが供給され、ゲート端子が第１端子ＮＰに接続され、ドレイン端子が第２端子ＮＢに接続される。またＰＭＯＳトランジスタＱＰ３のソース端子には外部電源電圧ＶＤＥが供給され、ゲート端子が第２端子ＮＢに接続され、ドレイン端子が第１端子ＮＰに接続される。第１端子ＮＰと第２端子ＮＢとは、互いに相補の信号レベルを有する端子である。

リセット部１２は、第１端子ＮＰからＰＭＯＳトランジスタＱＰ４のソース端子への放電経路上に、電圧降圧部１３を備える。電圧降圧部１３は、いわゆるダイオード接続されたトランジスタＤ１ないしＤｎを、ｎ段直列接続して備える。トランジスタＤ１のドレイン端子は第１端子ＮＰに接続される。トランジスタＤｎのソース端子は、ノードＮＣを介して、ＰＭＯＳトランジスタＱＰ４のソース端子に接続される。

ノードＮＣの電圧は、第１端子ＮＰの電圧から電圧降圧部１３によって降圧電圧ＶＤＲ分降圧された電圧である。降圧電圧ＶＤＲの値は、トランジスタＤ１ないしＤｎのしきい値電圧値に、トランジスタの段数を乗じた値である。そして降圧電圧ＶＤＲの値は、第１端子ＮＰの電圧が外部電源電圧ＶＤＥである際、外部電源電圧ＶＤＥから降圧電圧ＶＤＲ分降圧したノードＮＣの電圧が内部電源電圧ＶＤＤ以下となるように定められる。すなわち降圧電圧ＶＤＲが、外部電源電圧ＶＤＥから内部電源電圧ＶＤＤを減じた電圧以上の電圧とされるように、トランジスタＤ１ないしＤｎの段数が定められる。またＰＭＯＳトランジスタＱＰ４のゲート端子およびドレイン端子には、内部電源電圧ＶＤＤが供給される。

ＰＭＯＳトランジスタＱＰ１のソース端子には外部電源電圧ＶＤＥが供給され、ゲート端子は第１端子ＮＰに接続され、ドレイン端子はＮＭＯＳトランジスタＱＮ１のドレイン端子および出力端子ＣＲＥＦに接続される。またＮＭＯＳトランジスタＱＮ１のソース端子には低位基準電圧ＶＳＳが供給され、ゲート端子は第３端子ＮＮに接続される。またＮＭＯＳトランジスタＱＮ２のソース端子には低位基準電圧ＶＳＳが供給され、ゲート端子には内部電源電圧ＶＤＤが供給され、ドレイン端子は第２端子ＮＢに接続される。ＮＭＯＳトランジスタＱＮ２は、内部電源電圧ＶＤＤの供給に応じて導通状態となり、第２端子ＮＢの放電経路を形成するトランジスタである。

動作を説明する。電源検出回路１０は、内部電源電圧ＶＤＤの給電の有無を検知し、出力信号ＣＲＥＦを出力する回路である。ラッチ部１１は、ＰＭＯＳトランジスタＱＰ１のゲート電位を制御する回路である。内部電源電圧ＶＤＤが給電されることに応じて、ラッチ部１１はセット状態となり、第１端子ＮＰに外部電源電圧ＶＤＥが供給される。また、内部電源電圧ＶＤＤが非給電状態とされることに応じて、リセット部１２に第１端子ＮＰの放電経路が形成され、ラッチ部１１がリセット状態となり、第１端子ＮＰの電圧が０（Ｖ）とされる。

電源検出回路１０を備える半導体集積回路装置１の起動時の動作を説明する。図３の時間ｔ０における初期状態では、内部電源電圧ＶＤＤおよび外部電源電圧ＶＤＥが、電源検出回路１０に供給されていない状態である。このとき、第１端子ＮＰおよび第２端子ＮＢはフローティング状態であり、ラッチ部１１は不定状態である。また第３端子ＮＮの電位は、前段の回路部への内部電源電圧ＶＤＤの供給が絶たれていることにより、０（Ｖ）まで低下している。

そして初期状態から、外部電源電圧ＶＤＥ、内部電源電圧ＶＤＤの順番に電源を供給する場合を説明する。図３に示すように、時間ｔ１において外部電源電圧ＶＤＥが電源検出回路１０に給電される。このとき内部電源電圧ＶＤＤは非給電状態である。

リセット部１２の動作を説明する。内部電源電圧ＶＤＤの非給電状態では、ＰＭＯＳトランジスタＱＰ４のゲートには、０（Ｖ）の電圧が印加される。よってＰＭＯＳトランジスタＱＰ４が導通することで、第１端子ＮＰを放電する放電経路が形成される。すると第１端子ＮＰの電位が外部電源電圧ＶＤＥまでチャージされている場合においても、当該放電経路によって、第１端子ＮＰの電位を低下させることができる。

ＰＭＯＳトランジスタＱＰ４の導通により、第１端子ＮＰの電位が、外部電源電圧ＶＤＥよりもＰＭＯＳトランジスタＱＰ１のしきい値電圧ＶｔｈＰ分低い電位まで低下すると、ＰＭＯＳトランジスタＱＰ１が導通する。またＮＭＯＳトランジスタＱＮ１のゲート電圧である第３端子ＮＮの電圧は０（Ｖ）であるため、ＮＭＯＳトランジスタＱＮ１は完全に非導通状態とされている。よって出力端子ＣＲＥＦに、外部電源電圧ＶＤＥが供給され、出力信号ＣＲＥＦはハイレベルへ遷移する（矢印Ｙ１）。

またＰＭＯＳトランジスタＱＰ４の導通により、第１端子ＮＰの電位が、外部電源電圧ＶＤＥよりもしきい値電圧ＶｔｈＰ分低い電位まで低下すると、ラッチ部１１においてＰＭＯＳトランジスタＱＰ２が導通する。するとＰＭＯＳトランジスタＱＰ３が非導通状態へ遷移し、第１端子ＮＰへの外部電源電圧ＶＤＥの充電経路が遮断される。そしてＰＭＯＳトランジスタＱＰ３の非導通後においては、第１端子ＮＰの電位は、リセット部１２の放電経路によって最終的には０（Ｖ）まで低下する。

このように、内部電源電圧ＶＤＤが非給電状態の際には、リセット部１２に第１端子ＮＰの放電経路が形成され、ラッチ部１１がリセット状態となり、第１端子ＮＰの電圧が０（Ｖ）とされる。そして電源検出回路１０からは、内部電源電圧ＶＤＤが非給電状態である旨を報知するハイレベルの出力信号ＣＲＥＦが出力される。このとき、第１端子ＮＰへの外部電源電圧ＶＤＥの充電経路である、ＰＭＯＳトランジスタＱＰ３が非導通とされることで、定常電流が無い状態とされるため、消費電流の低減が可能となる。

次に時間ｔ２（図３）において、内部電源電圧ＶＤＤが供給される。内部電源電圧ＶＤＤが供給されると、ＮＭＯＳトランジスタＱＮ２が導通し、第２端子ＮＢの放電経路が形成される。すると、ラッチ部１１のＰＭＯＳトランジスタＱＰ３が導通状態へ遷移し、第１端子ＮＰへ外部電源電圧ＶＤＥを供給する経路が形成される。またＰＭＯＳトランジスタＱＰ２は、非導通状態へ遷移する。

リセット部１２の動作を説明する。時間ｔ２において、ノードＮＣの電位は、リセット部１２の放電経路により０（Ｖ）とされている。またＰＭＯＳトランジスタＱＰ４のゲートには、内部電源電圧ＶＤＤが印加される。よってＰＭＯＳトランジスタＱＰ４は、完全に非導通状態とされ、第１端子ＮＰを放電する放電経路が完全に遮断される。よってＰＭＯＳトランジスタＱＰ３の充電経路により、第１端子ＮＰが外部電源電圧ＶＤＥまで充電される。するとＰＭＯＳトランジスタＱＰ１のゲート端子が、外部電源電圧ＶＤＥにバイアスされるため、ＰＭＯＳトランジスタＱＰ１は完全に非導通状態とされる。またＮＭＯＳトランジスタＱＮ１のゲートには内部電源電圧ＶＤＤが印加されるため、ＮＭＯＳトランジスタＱＮ１は導通状態とされる。よって出力端子ＣＲＥＦに、低位基準電圧ＶＳＳが供給され、出力信号ＣＲＥＦはローレベルへ遷移する（矢印Ｙ２）。

電圧降圧部１３の作用を説明する。電圧降圧部１３によって、ノードＮＣの電位は、第１端子ＮＰの電位から降圧電圧ＶＤＲ分低下した電位に維持される。そして降圧電圧ＶＤＲの値は、第１端子ＮＰの電圧が外部電源電圧ＶＤＥである際、ノードＮＣの電圧が内部電源電圧ＶＤＤ以下となるように定められている。よって、第１端子ＮＰが外部電源電圧ＶＤＥまで充電された後においても、ノードＮＣの電位は内部電源電圧ＶＤＤ以下の値に維持されるため、ＰＭＯＳトランジスタＱＰ４は完全非導通状態に維持される。すなわち、第１端子ＮＰと第３端子ＮＮとの放電経路を完全に遮断した状態を維持することができる。

このように、内部電源電圧ＶＤＤが給電状態の際には、ラッチ部１１はセット状態となり、第１端子ＮＰに外部電源電圧ＶＤＥが供給される。また、ＰＭＯＳトランジスタＱＰ４が完全に非導通とされることで、第１端子ＮＰの放電経路が完全に遮断される。そして電源検出回路１０からは、内部電源電圧ＶＤＤが給電状態である旨を報知するローレベルの出力信号ＣＲＥＦが出力される。このとき、第１端子ＮＰからの放電経路である、ＰＭＯＳトランジスタＱＰ４を完全に非導通とすることで、定常電流が無い状態とされるため、消費電流の低減が可能となる。

また、ＰＭＯＳトランジスタＱＰ１のゲート端子には、内部電源電圧ＶＤＤではなく、外部電源電圧ＶＤＥが供給される。ここでＰＭＯＳトランジスタＱＰ１のゲートに内部電源電圧ＶＤＤが供給される場合を考えると、ＰＭＯＳトランジスタＱＰ１のソース端子には外部電源電圧ＶＤＥが印加されているため、ＰＭＯＳトランジスタＱＰ１が完全に非導通とならない。すると第１に、外部電源電圧ＶＤＥから低位基準電圧ＶＳＳへ貫通電流が流れ、定常電流を消費する問題がある。また第２に、出力信号ＣＲＥＦの出力レベルは、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１との抵抗分圧比で決まるため、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１との最適なレシオ設計が必要となる問題がある。

しかし本実施形態に係る電源検出回路１０では、ＰＭＯＳトランジスタＱＰ１のゲート端子に、内部電源電圧ＶＤＤではなく、外部電源電圧ＶＤＥを供給することで、ＰＭＯＳトランジスタＱＰ１を完全に非導通状態とすることができる。よって第１に、貫通電流の発生を防止することができ、低消費電力化を図ることが可能となる。また第２に、抵抗分圧比に関係なく出力信号ＣＲＥＦの出力レベルを決定できるため、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１とのレシオ設計を容易にすることが可能となる。

そして半導体集積回路装置１は、出力信号ＣＲＥＦがローレベルに遷移したことに応じて、時間ｔ２において内部電源電圧ＶＤＤの供給が開始されたことを検出する。そして半導体集積回路装置１は、時間ｔ２以降において、インターフェース回路からの出力を開始する。これにより、半導体集積回路装置１からエラー信号が出力されることが防止される。

以上詳細に説明したとおり、本実施形態に係る電源検出回路１０によれば、内部電源電圧ＶＤＤの非供給時には、ＰＭＯＳトランジスタＱＰ１のゲートに０（Ｖ）を印可する動作を行うことで、出力信号ＣＲＥＦがハイレベルとされる。そして第１端子ＮＰへの外部電源電圧ＶＤＥの充電経路である、ＰＭＯＳトランジスタＱＰ３を完全非導通とすることで、定常電流が無い状態とする。また内部電源電圧ＶＤＤの供給時には、ＰＭＯＳトランジスタＱＰ１のゲートに外部電源電圧ＶＤＥを印可する動作を行うことで、出力信号ＣＲＥＦがローレベルとされる。そして第１端子ＮＰからの放電経路である、ＰＭＯＳトランジスタＱＰ４を完全非導通とすることで、定常電流が無い状態とされるため、消費電流の低減が可能となる。よって、無用な貫通電流を流すことなく、低消費電流で電源検出を行うことが可能となる。

また電源検出回路１０は、内部電源電圧ＶＤＤの供給時には、ＰＭＯＳトランジスタＱＰ１のゲート端子に、内部電源電圧ＶＤＤではなく外部電源電圧ＶＤＥを供給することで、ＰＭＯＳトランジスタＱＰ１を完全に非導通状態とすることができる。よって、貫通電流の発生を防止することができ、低消費電力化を図ることが可能となる。また、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１との抵抗分圧比に関係なく出力信号ＣＲＥＦの出力レベルを決定できるため、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１とのレシオ設計を容易にすることが可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態に係る電源検出回路１０では、電圧降圧部１３をトランジスタＤ１ないしＤｎで構成したが、この形態に限られない。トランジスタに替えて、ダイオードを用いても良いことは言うまでもない。

なお、外部電源電圧ＶＤＥは第１電源電圧の一例、ＰＭＯＳトランジスタＱＰ１は第１ＰＭＯＳトランジスタの一例、内部電源電圧ＶＤＤは第２電源電圧の一例、ＰＭＯＳトランジスタＱＰ４は第２ＰＭＯＳトランジスタの一例、ＮＭＯＳトランジスタＱＮ２はセット部および第１ＮＭＯＳトランジスタの一例、ＰＭＯＳトランジスタＱＰ２は第３ＰＭＯＳトランジスタの一例、ＰＭＯＳトランジスタＱＰ３は第４ＰＭＯＳトランジスタのそれぞれ一例である。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） 第１電源電圧と出力端子とを接続する第１ＰＭＯＳトランジスタを備え、前記第１電源電圧より低電圧の第２電源電圧の給電の有無に応じて前記第１ＰＭＯＳトランジスタを導通制御する電源検出回路であって、互いに相補の信号レベルを保持する第１および第２端子を備え、給電状態にある前記第２電源電圧の電圧レベルに応じて前記第１端子を前記第１電源電圧にセットするラッチ部と、前記第２電源電圧が接続され、非給電状態の低電圧レベルにある前記第２電源電圧に応じて導通し、前記第１端子の放電経路を形成するリセット部とを備え、前記第１端子は、前記第１ＰＭＯＳトランジスタのゲート端子に接続されていることを特徴とする電源検出回路。
（付記２） 前記リセット部は、ゲート端子およびドレイン端子が前記第２電源電圧に接続され、ソース端子からドレイン端子に向かって前記放電経路が形成される第２ＰＭＯＳトランジスタを備えることを特徴とする付記１に記載の電源検出回路。
（付記３） 前記第１端子から前記第２ＰＭＯＳトランジスタのソース端子への前記放電経路に電圧降圧部を備えることを特徴とする付記２に記載の電源検出回路。
（付記４） 前記電圧降圧部による降圧電圧は、少なくとも、前記第１電源電圧から前記第２電源電圧を減じた電圧であることを特徴とする付記３に記載の電源検出回路。
（付記５） 前記電圧降圧部は、少なくとも一つのダイオード素子を備えることを特徴とする付記３に記載の電源検出回路。
（付記６） 前記第２電源電圧が接続され、給電状態の電圧レベルにある前記第２電源電圧に応じて導通し、前記第２端子の放電経路を形成するセット部を備えることを特徴とする付記１に記載の電源検出回路。
（付記７） 前記セット部は、ゲート端子が前記第２電源電圧に接続される第１ＮＭＯＳトランジスタを備えることを特徴とする付記６に記載の電源検出回路。
（付記８） 前記ラッチ部は、ソース端子が前記第１電源電圧に接続され、ゲート端子が前記第１端子に、ドレイン端子が前記第２端子に接続されてなる第３ＰＭＯＳトランジスタと、ソース端子が前記第１電源電圧に接続され、ゲート端子が前記第２端子に、ドレイン端子が前記第１端子に接続されてなる第４ＰＭＯＳトランジスタとを備えることを特徴とする付記１に記載の電源検出回路。

本発明が適用される半導体装置を示す図である。 実施形態の回路図を示す図である。 起動時のタイミング図である。 背景技術の回路図である。

１ 半導体集積回路装置
１０ 電源検出回路
１１ ラッチ部
１２ リセット部
１３ 電圧降圧部
ＮＢ 第２端子
ＮＰ 第１端子
ＱＮ１およびＱＮ２ ＮＭＯＳトランジスタ
ＱＰ１ないしＱＰ４ ＰＭＯＳトランジスタ
ＶＤＤ 内部電源電圧
ＶＤＥ 外部電源電圧
ＶＤＲ 降圧電圧
ＶＳＳ 低位基準電圧

Claims (4)

1. 第１電源電圧と出力端子とを接続する第１ＰＭＯＳトランジスタを備え、前記第１電源電圧より低電圧の第２電源電圧の給電の有無に応じて前記第１ＰＭＯＳトランジスタを導通制御する電源検出回路であって、
   互いに相補の信号レベルを保持する第１および第２端子を備え、給電状態にある前記第２電源電圧の電圧レベルに応じて前記第１端子を前記第１電源電圧にセットするラッチ部と、
   前記第２電源電圧が接続され、非給電状態の低電圧レベルにある前記第２電源電圧に応じて導通し、前記第１端子の放電経路を形成するリセット部とを備え、
   前記リセット部は、
   ゲート端子およびドレイン端子が前記第２電源電圧に接続され、ソース端子からドレイン端子に向かって前記放電経路が形成される第２ＰＭＯＳトランジスタを備え、
   前記第１端子は、前記第１ＰＭＯＳトランジスタのゲート端子に接続されていることを特徴とする電源検出回路。
2. 前記第１端子から前記第２ＰＭＯＳトランジスタのソース端子への前記放電経路に電圧降圧部を備えることを特徴とする請求項１に記載の電源検出回路。
3. 前記電圧降圧部による降圧電圧は、少なくとも、前記第１電源電圧から前記第２電源電圧を減じた電圧であることを特徴とする請求項２に記載の電源検出回路。
4. 前記第２電源電圧が接続され、給電状態の電圧レベルにある前記第２電源電圧に応じて導通し、前記第２端子の放電経路を形成するセット部を備えることを特徴とする請求項１に記載の電源検出回路。

Images