JP2006112906A

JP2006112906A - 電圧検出回路

Info

Publication number: JP2006112906A
Application number: JP2004300138A
Authority: JP
Inventors: Iwao Fukushi; 巌福士; Noriaki Okada; 憲明岡田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-10-14
Filing date: 2004-10-14
Publication date: 2006-04-27
Also published as: KR100703098B1; TWI267643B; CN100451664C; TW200619639A; US7224192B2; US20060082395A1; KR20060053236A; CN1760681A

Abstract

【課題】抵抗や基準電圧を使用せずに電圧の低下を検出することができる電圧検出回路を提供する。
【解決手段】定電流回路と、前記定電流回路によって動作する電流ミラー回路と、前記電流ミラー回路の出力と被検出電圧との間に設けられた、少なくとも一つのダイオード接続された第１のトランジスタと、前記被検出電圧が所定電圧以上のとき前記第１のトランジスタがオンすることによって一方の論理電圧を出力し、前記被検出電圧が所定電圧未満のとき前記第１のトランジスタがオフすることによって他方の論理電圧を出力する出力回路と、を備えた。
【選択図】図１

Description

本発明は、電圧検出回路に関する。

従来、集積回路（ＬＳＩ）において、例えば電源電圧の低下を監視する電圧検出回路が使用されている。

図３は、電圧の低下を監視する構成の一例を示すブロック図である。ロジック回路１００は、例えばＣＭＯＳインバータ回路を有している。そして、ロジック回路１００には電源電圧として電圧ＶＤＤが印加される。
電圧検出回路１０２は、電圧ＶＤＤが所定電圧より低くなることを検出する。そして、電圧ＶＤＤが所定電圧より低くなった場合には、ロジック回路１００のロジック動作を、例えば強制的に停止させる。

図４は、例えばロジック回路１００に設けられているＣＭＯＳインバータ回路の構成の一例を示す図である。図４に示すＣＭＯＳインバータ回路は、電圧ＶＤＤと接地間に直列接続されたＰチャンネル型ＭＯＳＦＥＴ（以下ＰＭＯＳとする）ＭＰと、Ｎチャンネル型ＭＯＳＦＥＴ（以下ＮＭＯＳとする）ＭＮとを備えている。ＰＭＯＳＭＰとＮＭＯＳＭＮのゲートには電圧ＶＩＮが印加され、ＰＭＯＳＭＰとＮＭＯＳＭＮの接続点から電圧ＶＯＵＴが出力される。

以上の構成のＣＭＯＳインバータ回路において、ＰＭＯＳＭＰとＮＭＯＳＭＮのしきい値をＶＴ（例えば０．８５Ｖ）とすると、電圧ＶＤＤが２＊ＶＴ（１．７Ｖ）より低くなった場合、電圧ＶＯＵＴがハイインピーダンスになる場合がある。

図５は、電圧ＶＤＤ＜２＊ＶＴのときのＣＭＯＳインバータ回路の動作について説明するための図である。なお、縦軸は電圧ＶＩＮの電圧値である。また、ＰＭＯＳＭＰとＮＭＯＳＭＮのしきい値はともにＶＴであり、電圧ＶＤＤは１．５＊ＶＴであることとする。

この場合、電圧ＶＩＮが、１．５＊ＶＴ＞電圧ＶＩＮ＞ＶＴの範囲では、ＮＭＯＳＭＮはオンし、ＰＭＯＳＭＰはオフする。従って、電圧ＶＯＵＴは「ＬＯＷ（以下Ｌとする）」となる。
また、電圧ＶＩＮが、０．５＊ＶＴ＞電圧ＶＩＮ＞０の範囲ではＮＭＯＳＭＮはオフし、ＰＭＯＳＭＰはオンする。従って、電圧ＶＯＵＴは「ＨＩＧＨ（以下Ｈとする）」となる。

一方、電圧ＶＩＮが、ＶＴ＞電圧ＶＩＮ＞０．５＊ＶＴの範囲ではＮＭＯＳＭＮ、ＰＭＯＳＭＰがともにオフとなる。従って、電圧ＶＯＵＴは「ＨＩ−Ｚ（ハイインピーダンス）」となり、ＣＭＯＳインバータ回路の動作が不確定になる。
電圧ＶＯＵＴが「ＨＩ−Ｚ」となる電圧ＶＩＮの範囲は、電圧ＶＤＤの電圧の低下とともに増加する。一方、電圧ＶＤＤ＞２＊ＶＴでは電圧ＶＩＮの値にかかわらず、電圧ＶＯＵＴは「ＨＩ−Ｚ」にならない。

そこで図３に示す電圧検出回路１０２は、電圧ＶＤＤが、例えば２＊ＶＴに低下することを検出し、電圧ＶＤＤが２＊ＶＴ未満となった場合には、ＣＭＯＳインバータ回路の動作を、例えば停止させる。なお、図３において、電源電圧として複数の電圧が用いられる場合には、それぞれの電圧に対応した複数の電圧検出回路が備えられている。
このような、電圧の低下を検出する電圧検出回路１０２として、分圧抵抗と基準電圧を用いることによって電圧の低下を検出する電圧検出回路が提案されている（例えば特許文献１参照）。

図６は、従来の電圧検出回路１０２の構成の一例を示す回路図である。
図６に示す電圧検出回路１０２は、ＰＭＯＳＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５と、ＮＭＯＳＴ６、Ｔ７、Ｔ８と、分圧抵抗Ｒ１、Ｒ２と、定電流回路Ｉと、を備えている。
なお、同図に示す電圧検出回路は、電圧ＶＤＤが前述の２＊ＶＴ（１．７Ｖ）より低くなることを検出するものとする。

ＰＭＯＳＴ１、Ｔ２、Ｔ３のソースには、電圧ＶＣＣが印加され、ＰＭＯＳＴ１、Ｔ２、Ｔ３のゲートは互いに接続されるとともに、ダイオード接続されたＰＭＯＳＴ１のドレインは定電流回路Ｉに接続されている。なお、ダイオード接続とは、ＭＯＳＦＥＴの場合にはゲートとドレインを短絡することであり、バイポーラトランジスタの場合にはベースとコレクタを短絡することである。このようにダイオード接続されたトランジスタは、ＰＮ接合のダイオイード素子と同様の動作を行う。

ＰＭＯＳＴ１、Ｔ２、Ｔ３は電流ミラー回路を構成しており、ＰＭＯＳＴ１、Ｔ２、Ｔ３のトランジスタのサイズ比が１の場合、ＰＭＯＳＴ１に流れる電流Ｉと等倍の定電流がＰＭＯＳＴ２およびＰＭＯＳＴ３に流れる。

ＰＭＯＳＴ４のソースは、ＰＭＯＳＴ２のドレインと接続され、ＰＭＯＳＴ４のドレインはＮＭＯＳＴ６のドレインと接続されている。また、ＰＭＯＳＴ４のゲートには、電圧ＶＤＤを抵抗Ｒ１と抵抗Ｒ２によって分圧した電圧、すなわち電圧ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２）が印加される。なお、Ｒ１、Ｒ２は抵抗Ｒ１と抵抗Ｒ２の抵抗値であり、このＲ１とＲ２の比を、例えば５：１２とすると電圧ＶＤＤが１．７Ｖの場合、ＰＭＯＳＴ４のゲート電圧は１．２Ｖとなる。

ＰＭＯＳＴ５のソースは、ＰＭＯＳＴ２のドレインと接続され、ＰＭＯＳＴ５のドレインはＮＭＯＳＴ７のドレインと接続されている。また、ＰＭＯＳＴ５のゲートには基準電圧生成回路で生成される基準電圧ＶＲＥＦ（例えば１．２Ｖ）が印加される。

ＮＭＯＳＴ６とＮＭＯＳＴ７は、ソースがともに接地され、ＮＭＯＳＴ６がダイオード接続された電流ミラー回路である。よって、ＮＭＯＳＴ６とＮＭＯＳＴ７のトランジスタサイズ比が１の場合、ＮＭＯＳＴ６のドレイン電流と等倍の電流がＮＭＯＳＴ７のドレイン電流として流れる。

ＮＭＯＳＴ８のドレインは、ＰＭＯＳＴ３のドレインと接続されるとともに、検出結果出力端子と接続されている。ＮＭＯＳＴ８のソースは接地されている。また、ＮＭＯＳＴ８のゲートはＰＭＯＳＴ５のドレインと接続されている。なお、ＮＭＯＳＴ８はＰＭＯＳＴ３よりトランジスタのサイズ比が大きいとする。

次に図６に示す電圧検出回路の動作について説明する。
電流ミラー回路を構成するＰＭＯＳＴ１、Ｔ２、Ｔ３のドレインには常に定電流Ｉが流れている。また、ＰＭＯＳＴ４とＰＭＯＳＴ５のソースが共通に接続されているため、ＰＭＯＳＴ４とＰＭＯＳＴ５に流れる電流の和はＩとなる。すなわち、Ｉａ＋Ｉｂ＝Ｉという関係が成り立つ。

電圧ＶＤＤが１．７Ｖより大きい場合、すなわちＰＭＯＳＴ４のゲート電圧がＰＭＯＳＴ５のゲート電圧より大きい場合には、ＰＭＯＳＴ４のソース−ドレイン間に流れる電流ＩａがＰＭＯＳＴ５のソース−ドレイン間に流れる電流Ｉｂより小さくなる。したがって、ＮＭＯＳＴ８のベースに電流Ｉｂ−Ｉａが供給され、ＮＭＯＳＴ８がオンする。そして、検出結果出力端子の電圧が低下するので、検出結果出力端子の出力は「Ｌ」となる。

一方、電圧ＶＤＤが１．７Ｖより小さい場合、すなわちＰＭＯＳＴ４のゲート電圧がＰＭＯＳＴ５のゲート電圧より小さい場合には、ＰＭＯＳＴ４のソース−ドレイン間に流れる電流ＩａがＰＭＯＳＴ５のソース−ドレイン間に流れる電流Ｉｂより大きくなる。なお、電流ミラー接続されたＮＭＯＳＴ６、Ｔ７もドレイン−ソース間に電流Ｉａを流そうとする。そして、電流Ｉａが電流Ｉｂより大なのでＮＭＯＳＴ８のゲートには電流が供給されず、ＮＭＯＳＴ８はオフとなる。よって、ＰＭＯＳＴ３から検出結果出力端子に定電流Ｉが供給され検出結果出力端子の電圧が高くなるので、検出結果出力端子の出力は「Ｈ」となる。

よって、電圧検出回路１０２は、検出結果出力端子の出力が「Ｌ」から「Ｈ」に変化することによって、電源電圧ＶＤＤが２＊ＶＴ（１．７Ｖ）より低くなることを検出することができる。

このように、従来の電圧検出回路では、電圧ＶＤＤを分圧する分圧抵抗や、基準電圧生成回路からの基準電圧ＶＲＥＦを用いて電圧ＶＤＤが、例えば２＊ＶＴより低くなることを検出していた。
特開２００２−２９６３０６号公報

図６に示す従来の電圧検出回路１０２では、電圧ＶＤＤの低下を検出するためＭＯＳＦＥＴ以外に電圧ＶＤＤを分圧する抵抗Ｒ１、Ｒ２や、電圧検出回路１０２の外部に設けられた基準電圧生成回路によって得られる基準電圧ＶＲＥＦが必要であった。
また、電圧検出を行う際に、分圧抵抗Ｒ１、Ｒ２に電流を流すことによって基準電圧ＶＲＥＦより大きいか小さいかを検出するので、消費電力が大きくなるという問題点があった。
さらに、基準電圧生成回路を含めて同一チップに集積化した場合、チップ面積が大きくなるという問題点があった。

そこで、本発明は、抵抗や基準電圧を使用せずにトランジスタのみの構成で電圧の低下を検出することができる電圧検出回路を提供することを目的とする。

前記課題を解決するための主たる発明は、定電流回路と、前記定電流回路によって動作する電流ミラー回路と、前記電流ミラー回路の出力と被検出電圧との間に設けられた、少なくとも一つのダイオード接続された第１のトランジスタと、前記被検出電圧が所定電圧以上のとき前記第１のトランジスタがオンすることによって一方の論理電圧を出力し、前記被検出電圧が所定電圧未満のとき前記第１のトランジスタがオフすることによって他方の論理電圧を出力する出力回路と、を備えたことを特徴とする。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、抵抗や基準電圧を使用せずに被検出電圧の低下を検出することができる。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝電圧検出回路の構成＝＝＝
図１は本発明の実施形態にかかる電圧検出回路の構成の一例を示す回路図である。
同図に示す電圧検出回路は、電圧ＶＤＤ（『被検出電圧』）が１．７Ｖ未満になることを検出する電圧検出回路であり、Ｐチャンネル型ＭＯＳＦＥＴ（以下ＰＭＯＳとする）Ｍ１、Ｍ２、Ｍ３、Ｍ８、Ｍ９、Ｎチャンネル型ＭＯＳＦＥＴ（以下ＮＭＯＳとする）Ｍ４、Ｍ５、Ｍ６、Ｍ７、および定電流回路Ｉを備えている。
なお図１に示す電圧検出回路は、電圧ＶＤＤが電源電圧であるロジック回路と、例えば同一チップに集積化されている。

また、ＰＭＯＳＭ１、Ｍ２、Ｍ３およびＮＭＯＳＭ４、Ｍ５のＷ（ゲート幅）とＬ（ゲート長）のトランジスタサイズ比（Ｗ／Ｌ）は等しいこととし、例えばＷ／Ｌ＝２０／１とする。また、ＮＭＯＳＭ７のトランジスタのサイズ比およびＮＭＯＳＭ１０、のサイズ比も、例えばＷ／Ｌ＝２０／１とする。

なお、ＰＭＯＳＭ８のトランジスタのサイズ比を、例えばＷ／Ｌ＝２０／２とし、ＰＭＯＳＭ９のトランジスタのサイズ比を、ＰＭＯＳＭ８のサイズ比より大きい値として、例えばＷ／Ｌ＝１００／２とする。またＮＭＯＳＭ６のサイズ比を例えば１０／１とする。

ＰＭＯＳＭ１、Ｍ２、Ｍ３のソースには、電圧ＶＣＣが印加され、ＰＭＯＳＭ１、Ｍ２、Ｍ３のゲートは互いに接続される。また、ダイオード接続されたＰＭＯＳＭ１のドレインは定電流回路Ｉに接続されている。従って、ＰＭＯＳＭ１と、ＰＭＯＳＭ２、Ｍ３とは電流ミラー回路を構成しており、ＰＭＯＳＭ１、Ｍ２、Ｍ３のトランジスタのサイズ比が等しいので、ＰＭＯＳＭ１に流れる電流Ｉと等倍の定電流をＰＭＯＳＭ２およびＰＭＯＳＭ３に流そうとする。なお、電圧ＶＣＣは一定の電圧である。

ＰＭＯＳＭ２のドレインは、ＮＭＯＳＭ４のドレインと接続され、ＰＭＯＳＭ３のドレインは検出結果出力端子と接続されている。

ＮＭＯＳＭ４、Ｍ５、Ｍ６のソースは、接地され、ＮＭＯＳＭ４、Ｍ５、Ｍ６のゲートは互いに接続されるとともに、ＮＭＯＳＭ４はダイオード接続されている。従って、ＰＭＯＳＭ４と、ＰＭＯＳＭ５、Ｍ６とは電流ミラー回路を構成しており、ＰＭＯＳＭ５（『一方の出力』）およびＰＭＯＳＭ６（『他方の出力』）が電流ミラー回路の出力となる。ＮＭＯＳＭ４のドレインはＰＭＯＳＭ２のドレインと接続されているので、ＰＭＯＳＭ２に流れる電流Ｉと等倍の定電流がＮＭＯＳＭ４に流れる。よって、ＮＭＯＳＭ５、Ｍ６も定電流Ｉを流そうとする。なお、ＮＭＯＳＭ５のドレインは、ＮＭＯＳＭ７のソースと接続され、ＮＭＯＳＭ６のドレインはＮＭＯＳＭ１０のゲートに接続されている。

ＰＭＯＳＭ８、Ｍ９のソースには、電圧ＶＤＤが印加され、ダイオード接続されたＰＭＯＳＭ８のゲートは、ＰＭＯＳＭ９（『第２のトランジスタ』）のゲートに接続されている。このように、ソースが共通に接続されたＭＯＳＦＥＴで、一方のゲートがドレインと短絡されるとともに他方のゲートと接続され、一方のドレインに流れる電流に応じた電流が他方のドレインに流れる接続のことを電流ミラー接続とする。また、バイポーラトランジスタにおいても同様にエミッタが共通に接続され、一方のベースがコレクタと短絡されるとともに他方のベースと接続されることを電流ミラー接続とする。ＰＭＯＳＭ９のドレインは、ＮＭＯＳＭ１０のゲートおよびＰＭＯＳＭ６のドレインと接続されている。

また、ダイオード接続されたＮＭＯＳＭ７のドレインはＰＭＯＳＭ８のドレインと接続されている。
ＮＭＯＳＭ１０（『第３のトランジスタ』）のソースは接地され、ＮＭＯＳＭ１０のドレインは検出結果出力端子に接続されている。
ここで、ＰＭＯＳＭ９とＮＭＯＳＭ１０は出力回路を構成している。

また、ＰＭＯＳＭ８とＮＭＯＳＭ７（『第１のトランジスタ』）のしきい値電圧をそれぞれ０．８Ｖとし、電流ミラー回路の出力であるＮＭＯＳＭ５が動作して電流を流すために必要なＮＭＯＳＭ５のソース−ドレイン間の最低電圧を０．１Ｖとする。

なお、本実施形態ではＰＭＯＳＭ１と電流ミラー接続されるＰＭＯＳＭ３を電圧ＶＣＣと検出結果出力端子の間に設けているが、ＰＭＯＳＭ３を設けず、検出結果出力端子に電圧ＶＣＣが抵抗を介して印加されるようにしてもよい。

＝＝＝電圧検出回路の動作＝＝＝
次に本発明にかかる電圧検出回路の動作について説明する。
なお、電流ミラー接続されているＰＭＯＳＭ１、ＰＭＯＳＭ２およびＮＭＯＳＭ４には、定電流回路Ｉによって発生する電流Ｉが常に流れている。

≪電圧ＶＤＤ＞１．７ボルトの場合≫
直列接続されたＰＭＯＳＭ８とＮＭＯＳＭ７のしきい値と、ＮＭＯＳＭ５が動作するソース−ドレイン間の最低電圧との加算電圧より電圧ＶＤＤが高くなるので、ＰＭＯＳＭ８とＮＭＯＳＭ７がオンし、ＮＭＯＳＭ５に電流Ｉが流れ始める。また、ＰＭＯＳＭ８がオンすることによって、電流ミラー接続されたＰＭＯＳＭ９もオンし、ＰＭＯＳＭ９に電流が流れ始める。

ＰＭＯＳＭ９は、ＮＭＯＳＭ８とのトランジスタのサイズ比（Ｗ／Ｌ）１：５に応じて、ＮＭＯＳＭ８に流れる電流Ｉよりも大きい電流５＊Ｉを流そうとする。なお、一般的に同じサイズ比のＭＯＳＦＥＴでは、ＰＭＯＳのオン抵抗の方がＮＭＯＳのオン抵抗より悪くなる（以下、ＰＭＯＳのオン抵抗の方がＮＭＯＳのオン抵抗より、例えば２．５倍悪いとする）。ＰＭＯＳＭ９とＮＭＯＳＭ６とのサイズ比は１００／２：１０／１なのでＰＭＯＳＭ９とＮＭＯＳＭ６のオン抵抗の比は２．５／５０：１／１０＝１：２となる。

従って、ＮＭＯＳＭ１０のゲート電圧は（２／３）＊ＶＤＤとなり、電圧ＶＤＤ／２（０．８５ボルト）より高くなる。ＮＭＯＳＭ１０はゲート電圧が０．８５ボルトより高くなることによってオンし、ドレイン−ソース間にＩ以上の電流を流そうとする。仮にＮＭＯＳＭ１０に流れる電流をＩとした場合でも、ＮＭＯＳＭ１０とＰＭＯＳＭ３のトランジスタのサイズ比はともに２０／１であるので、前述のようにＮＭＯＳＭ１０のオン抵抗はＰＭＯＳＭ３のオン抵抗より低くなる。従って検出結果出力端子からは「Ｌ」の電圧が出力される。

≪電圧ＶＤＤ＜１．７ボルトの場合≫
直列接続されたＰＭＯＳＭ８とＮＭＯＳＭ７のしきい値と、ＮＭＯＳＭ５が動作するソース−ドレイン間の最低電圧との加算電圧より電圧ＶＤＤが低いので、ＰＭＯＳＭ８とＮＭＯＳＭ７はオフとなる。またＰＭＯＳＭ８と電流ミラー接続されたＰＭＯＳＭ９もオフとなる。

電流ミラー回路の出力であるＮＭＯＳＭ６は電流Ｉを流そうとする。一方ＰＭＯＳＭ９はオフしており、ＰＭＯＳＭ９のドレイン−ソース間の抵抗値は、ＰＭＯＳＭ６のドレイン−ソース間の抵抗値に比べて十分大きな値となるので、ＮＭＯＳＭ１０のゲート電圧が低くなり、ＮＭＯＳＭ１０はオフとなる。したがってＰＭＯＳＭ３に流れる電流Ｉによって検出結果出力端子の電圧は高くなるので、検出結果出力端子からは、「Ｈ」の電圧が出力される。

従って、検出結果出力端子の出力が「Ｌ」から「Ｈ」に変化することによって、電源電圧ＶＤＤが１．７Ｖより低くなることを検出することができる。
そして、電圧ＶＤＤが１．７Ｖより低くなったことを検出した場合、電圧検出回路は、電圧ＶＤＤを電源電圧とするロジック回路のロジック動作を、例えば強制的に停止させる。

なお、図１に示す電圧検出回路においてＮＭＯＳＭ７を設けず、ＰＭＯＳＭ８のドレインをＮＭＯＳＭ５のドレインに接続する構成にすることも可能である。その場合、電圧ＶＤＤが０．９Ｖ（０．８Ｖ＋０．１Ｖ）に低下することを検出する回路になる。
また、ＰＭＯＳＭ８のドレインとＮＭＯＳＭ５のドレインとの間に、ＮＭＯＳＭ７と同じＮＭＯＳを直列に２つ接続した場合、電圧ＶＤＤが２．５Ｖ（０．８×３＋０．１）に低下することを検出する回路になる。

このように、電圧ＶＤＤと電流ミラー回路の出力ＮＭＯＳＭ５の間に接続されたＭＯＳトランジスタのしきい値電圧を用いることによって、分圧抵抗および基準電圧を使用せずに電圧ＶＤＤが所定電圧（例えば１．７Ｖ）となることを検出することができる。

＝＝＝他の実施形態＝＝＝
図２は、本発明の他の実施形態にかかる電圧検出回路の構成の一例を示す回路図である。なお、図２に示す電圧検出回路は、ＭＯＳＦＥＴではなくバイポーラトランジスタを使用した一例である。

同図に示す電圧検出回路は、電圧ＶＤＤが１．５Ｖ未満になることを検出する電圧検出回路であり、ＰＮＰ型バイポーラトランジスタ（以下ＰＮＰトランジスタとする）Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ９、Ｂ１１、ＮＰＮ型バイポーラトランジスタ（以下ＮＰＮトランジスタとする）Ｂ５、Ｂ６、Ｂ７、Ｂ８、Ｂ１０、Ｂ１２、定電流回路Ｉ、および抵抗Ｒを備えている。なお、図２に示す電圧検出回路は、電圧ＶＤＤが電源電圧のロジック回路と、例えば同一チップに集積化されている。

なお、ＰＮＰトランジスタＢ１、Ｂ２、Ｂ３、Ｂ４のトランジスタのサイズ比は等しいとする。また、ＮＰＮトランジスタＢ５、Ｂ６のトランジスタのサイズ比が等しく、Ｂ７、Ｂ８のトランジスタのサイズ比が等しいとする。さらに、ＰＮＰトランジスタＢ１１のトランジスタのサイズ比はＮＰＮトランジスタ９のトランジスタのサイズ比より大きい（例えばＮＰＮトランジスタ９とＮＰＮトランジスタ１１のサイズ比を１：５）とする。

ＰＮＰトランジスタＢ１、Ｂ２、Ｂ３、Ｂ４のエミッタには、電圧ＶＣＣが印加され、ＰＮＰトランジスタＢ１、Ｂ２、Ｂ３、Ｂ４のベースは互いに接続される。また、ダイオード接続されたＰＮＰトランジスタＢ１のコレクタは定電流回路Ｉに接続されている。従って、ＰＮＰトランジスタＢ１、Ｂ２、Ｂ３、Ｂ４は電流ミラー回路を構成している。また、ＰＮＰトランジスタＢ１、Ｂ２、Ｂ３、Ｂ４のトランジスタのサイズ比が等しいので、ＰＮＰトランジスタＢ１に流れる電流Ｉと等倍の定電流をＰＮＰトランジスタＢ２、Ｂ３、Ｂ４は流そうとする。なお、電圧ＶＣＣは、一定の電圧である。

ＰＮＰトランジスタＢ２のコレクタは、ＮＰＮトランジスタＢ７のコレクタと接続され、ＰＮＰトランジスタＢ３のコレクタは、ＮＰＮトランジスタＢ５のコレクタと接続されている。また、ＰＮＰトランジスタＢ４のコレクタは、検出結果出力端子と接続されている。

ＮＰＮトランジスタＢ５、Ｂ６のエミッタは、接地され、ダイオード接続されたＮＰＮトランジスタＢ５のベースは、ＮＰＮトランジスタＢ６のベースに接続されている。従って、ＮＰＮトランジスタＢ５、Ｂ６は電流ミラー接続されている。ＮＰＮトランジスタＢ５のコレクタはＰＮＰトランジスタＢ３のコレクタと接続されているので、ＰＮＰトランジスタＢ３に流れる電流Ｉと等倍の定電流がＮＰＮトランジスタＢ５に流れる。

また、ＮＰＮトランジスタＢ７、Ｂ８のエミッタは、接地され、ダイオード接続されたＮＰＮトランジスタＢ７のベースは、ＮＰＮトランジスタＢ８のベースに接続されている。従って、ＮＰＮトランジスタＢ５、Ｂ６は電流ミラー接続されている。ＮＰＮトランジスタＢ７のコレクタはＰＮＰトランジスタＢ２のコレクタと接続されているので、ＰＮＰトランジスタＢ２に流れる電流Ｉと等倍の定電流がＮＰＮトランジスタＢ７に流れる。

ＰＮＰランジスタＢ９、Ｂ１１のエミッタには、電圧ＶＤＤが印加される。また、ダイオード接続されたＰＮＰランジスタＢ９のベースは、ＰＮＰランジスタＢ１１のベースに接続されている。従ってＰＮＰランジスタ８、Ｍ９は、電流ミラー接続されている。また、ＰＮＰトランジスタＢ９のコレクタはＮＰＮトランジスタＢ１０のコレクタと接続され、ＰＮＰトランジスタＢ１１のコレクタはＮＰＮトランジスタＢ８のコレクタと接続されている。

抵抗Ｒは、ＰＮＰランジスタＢ９のエミッタ−ベース間に接続されている。
ＮＰＮトランジスタＢ１０はダイオード接続されている。またＮＰＮトランジスタＢ１０のエミッタはＮＰＮトランジスタＢ６のコレクタと接続されている。
ＮＰＮトランジスタＢ１２のベースはＮＰＮトランジスタＢ８のコレクタと接続され、エミッタは接地されている。また、ＮＰＮトランジスタＢ１２のコレクタは検出結果出力端子に接続されている。

なお、ＰＮＰトランジスタＢ９およびＮＰＮトランジスタＢ１０のベース−エミッタ間電圧ＶＢＥを０．７Ｖとし、電流ミラー回路の出力となるＮＰＮトランジスタＢ６が動作して電流を流すことがために必要なＮＰＮトランジスタＢ６のエミッタ−コレクタ間の最低電圧を０．１Ｖとする。また抵抗Ｒの抵抗値は、（ＰＮＰトランジスタＢ９のベース−エミッタ間電圧ＶＢＥ）／電流Ｉより大きい値であるとする。

次に本発明の他の実施形態にかかる電圧検出回路の動作について説明する。
なお、電流ミラー回路を構成しているＰＮＰトランジスタＢ１、Ｂ２、Ｂ４およびＮＰＮトランジスタＢ５、Ｂ７には、定電流回路Ｉによって発生する電流Ｉが常に流れている。

≪電圧ＶＤＤ＞１．５Ｖの場合≫
直列接続されたＰＮＰトランジスタＢ９とＮＰＮトランジスタＢ１０のベース−エミッタ間電圧ＶＢＥと、ＮＰＮトランジスタＢ６が動作するエミッタ−コレクタ間の最低電圧との加算電圧（１．５Ｖ）より電圧ＶＤＤが高くなるので、ＰＮＰトランジスタＢ９とＮＰＮトランジスタＢ１０がオンし、電流ＩがＮＰＮトランジスタＢ６に流れ始める。また、ＰＮＰトランジスタＢ９がオンすることによって、電流ミラー接続されたＰＮＰトランジスタＢ１１もオンし、ＰＮＰトランジスタＢ１１に電流が流れる。

ＰＮＰトランジスタＢ１１は、電流ミラー接続されたＰＮＰトランジスタＢ９とのトランジスタのサイズ比１：５に応じて、ＰＮＰトランジスタＢ９に流れる電流Ｉよりも大きい電流（５＊Ｉ）を流そうとする。そのため、ＮＰＮトランジスタＢ１２のベース電流は４＊Ｉとなり、これによってコレクタ電位は十分下がりＮＰＮトランジスタＢ１２は飽和する。よって検出結果出力端子からは「Ｌ」の電圧が出力される。

≪電圧ＶＤＤ＜１．５Ｖの場合≫
直列接続されたＰＮＰトランジスタＢ９とＮＰＮトランジスタＢ１０のベータ−エミッタ間電圧ＶＢＥと、ＮＰＮトランジスタＢ６が動作するエミッタ−コレクタ間の最低電圧との加算電圧（１．５Ｖ）より電圧ＶＤＤが低いので、ＰＮＰトランジスタＢ９とＮＰＮトランジスタＢ１０はオフとなる。またＰＮＰトランジスタＢ９と電流ミラー接続されたＰＮＰトランジスタＢ１１もオフとなる。

電流ミラー回路の出力であるＮＰＮトランジスタＢ８は電流Ｉを流そうとする。しかし、ＰＮＰトランジスタＢ１１はオフしており、ＰＮＰトランジスタＢ１１のコレクタ−エミッタ間の抵抗値は、ＮＰＮトランジスタＢ８のコレクタ−エミッタ間の抵抗値に比べて十分大きな値となるので、ＮＰＮトランジスタＢ１２のベースに電流が供給されなくなり、ＮＰＮトランジスタＢ１２はオフとなる。したがってＰＮＰトランジスタＢ４に流れる電流Ｉによって検出結果出力端子の電圧は高くなるので、検出結果出力端子からは、「Ｈ」の電圧が出力される。

なお、抵抗Ｒは電圧ＶＤＤが１．５Ｖ未満（例えば１Ｖ）のときに電流Ｉより小さい電流ｉがＮＰＮトランジスタＢ１１のベース電流として流れることでＮＰＮトランジスタＢ１１のコレクタにｉ＊ｈＦＥ（ｈＦＥはＮＰＮトランジスタ１１の電流増幅率）のコレクタ電流が流れ、ＰＮＰトランジスタＢ８のコレクタ電流より大きくなることを防止する。

従って、検出結果出力端子の出力が「Ｌ」から「Ｈ」に変化することによって、電源電圧ＶＤＤが１．５Ｖより低くなることを検出することができる。

以上、ＭＯＳＦＥＴおよびバイポーラトランジスタを使用した例を用いて説明したように、本発明の電圧検出回路は、外部に設けられた基準電圧生成回路によって得られる基準電圧ＶＲＥＦが不要であり、さらに被検出電圧ＶＤＤを分圧する分圧抵抗Ｒ１、Ｒ２も不要である。基準電圧ＶＲＥＦが不要となるため、基準電圧生成回路を同一チップに集積化した場合の従来の電圧検出回路に比べてチップ面積を縮小することができる。さらに、分圧抵抗Ｒ１、Ｒ２に電流を流さないので低消費電力化することができる。

また、図１のように電圧検出回路にＭＯＳＦＥＴを使用すると電圧ＶＤＤが２＊ＶＴ以上の場合にはＰＭＯＳＭ９がオンし、そのオン抵抗がＮＭＯＳＭ６のオン抵抗より低いことによってＮＭＯＳＭ１０のゲート電圧がＶＤＤ／２（０．８５ボルト）以上となる。よってＮＭＯＳＭ１０がオンして検出結果出力端子から「Ｌ」の電圧が出力される。一方、電圧ＶＤＤが２＊ＶＴ未満の場合にはＰＭＯＳＭ９がオフとなることで、ＮＭＯＳＭ１０はゲート電圧が低くなってオフとなり検出結果出力端子から「Ｈ」の電圧が出力される。このように電圧ＶＤＤが２＊ＶＴより低くなることの検出をＭＯＳＦＥＴによる構成によって簡易に行うことができる。さらに、本発明の電圧検出回路には図２に示すようにバイポーラトランジスタを使用することもできる。その場合にもＭＯＳＦＥＴの場合と同様に、ＮＰＮトランジスタＢ１２のオンオフに応じて電圧ＶＤＤが２＊ＶＢＥより低くなることを検出することができる。

また、ＰＭＯＳＭ８とＮＭＯＳＭ５の間にＮＭＯＳＭ７と同一構成のＮＭＯＳをｎ個（ｎ≧０）直列することによって（ｎ＋１）＊ＶＴ検出回路を構成することができる。さらに、バイポーラトランジスタを使用した場合には、ＰＮＰトランジスタＢ９とＮＰＮトランジスタＢ６の間にＮＰＮトランジスタＢ１０と同一構成のＮＰＮトランジスタをｎ個（ｎ≧０）直列することによって（ｎ＋１）＊ＶＢＥ検出回路を構成することができる。

本発明の電圧検出回路は、ＣＭＯＳインバータ回路の電源として使用される電圧ＶＤＤの低下の検出に好適に使用することができる。そして電圧ＶＤＤが２＊ＶＴ（１．７Ｖ）未満となることを検出した場合に、ＣＭＯＳインバータ回路の出力をシャットダウンすることによって、ＣＭＯＳインバータ回路から出力される電圧ＶＯＵＴが「ＨＩ−Ｚ」となることを防止できる。

さらに、ロジック回路と電圧検出回路を同一チップ上に集積化した場合には、ロジック回路を構成するＭＯＳＦＥＴのＶＴの温度特性と電圧検出回路の温度特性を等しくすることができる。

以上、本実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本発明の実施形態にかかる電圧検出回路の回路図である。本発明の他の実施形態にかかる電圧検出回路の回路図である。電圧の低下を監視する構成を示すブロック図である。ＣＭＯＳインバータ回路の構成を示す図である。電圧ＶＤＤ＜２＊ＶＴのときのＣＭＯＳインバータ回路の動作について説明するための図である。従来の電圧検出回路の構成を示す回路図である。

符号の説明

１００ロジック回路
１０２電圧検出回路
Ｍ１、Ｍ２、Ｍ３、Ｍ８、Ｍ９Ｐ型ＭＯＳＦＥＴ
Ｍ４、Ｍ５、Ｍ６、Ｍ７Ｎ型ＭＯＳＦＥＴ
Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ９、Ｂ１１ＰＮＰ型バーポーラトランジスタ
Ｂ５、Ｂ６、Ｂ７、Ｂ８、Ｂ１０ＮＰＮ型バイポーラトランジスタ
Ｉ定電流回路
Ｇゲート電極
Ｓソース電極
Ｄドレイン電極

Claims

定電流回路と、
前記定電流回路によって動作する電流ミラー回路と、
前記電流ミラー回路の出力と被検出電圧との間に設けられた、少なくとも一つのダイオード接続された第１のトランジスタと、
前記被検出電圧が所定電圧以上のとき前記第１のトランジスタがオンすることによって一方の論理電圧を出力し、前記被検出電圧が所定電圧未満のとき前記第１のトランジスタがオフすることによって他方の論理電圧を出力する出力回路と、
を備えたことを特徴とする電圧検出回路。
前記電流ミラー回路は、２つの出力を有し、前記２つの出力のうち一方の出力は、前記第１のトランジスタと接続されており、
前記出力回路は、
前記第１のトランジスタの一つと電流ミラー接続された第２のトランジスタと、
前記第２のトランジスタと前記電流ミラー回路の他方の出力との接続部に制御電極が接続された第３のトランジスタと、
を備え、
前記第３のトランジスタのオン、オフに基づいて前記一方の論理電圧または前記他方の論理電圧を出力する、
ことを特徴とする請求項１に記載の電圧検出回路。
前記第２のトランジスタがオンしたときの前記第２のトランジスタの出力電流が、前記電流ミラー回路の他方の出力に流れる電流より大きいことを特徴とする請求項２に記載の電圧検出回路。
前記第２のトランジスタと電流ミラー接続された前記第１のトランジスタは、
ゲート−ドレイン間が短絡されたＰ型ＭＯＳＦＥＴであり、
前記Ｐ型ＭＯＳＦＥＴ以外に設けられる前記第１のトランジスタは、
ゲート−ドレイン間が短絡されたＮ型ＭＯＳＦＥＴであり、前記Ｐ型ＭＯＳＦＥＴと、前記電流ミラー回路の一方の出力との間に直列接続される、
ことを特徴とする請求項２または３に記載の電圧検出回路。