JP3667288B2 - インタフェースバッファ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、インタフェースバッファに関し、特に、多電源で構成したインタフェース電源の貫通電流を防止したインタフェースバッファに関する。
【０００２】
【従来の技術】
近年、情報処理装置の電子機器、特に、携帯電話等の電子機器の低消費電力化のため、これらの電子機器の動作電圧が下がってきていることは、周知の事実である。その結果、これらの電子機器に搭載される集積回路に使用される素子、例えば、トランジスタなどの動作電圧も下がってきていることも、周知である。
【０００３】
しかしながら、これらの電子機器に搭載される集積回路のチップ間のインタフェース電圧は、その信号の伝送の問題等により、その動作電圧を下げられない。そのため、ＣＯＲＥ回路で使用している動作電圧とインタフェースの動作電圧の差が、ますます広がってきている。
【０００４】
また、低消費電力化のため、停止状態のチップには電源供給を切断（ＯＦＦ）する方法が多く取られている。そして、停止状態のチップと動作状態のチップ間のインタフェースは接続されたままであるため、インタフェース電源は供給されたままである。
【０００５】
したがって、ＣＯＲＥ回路の電源はＯＦＦするが、次段の動作状態のチップに対して動作を保障するため、インタフェースの論理出力は、固定電位の出力をする必要がある。
【０００６】
そのため、ＣＯＲＥ回路の電源がＯＦＦ、インタフェース電源がＯＮ状態で各インタフェースブロックの出力を固定するＣＯＲＥ領域の電源ＯＦＦ検知用ブロックにおいて低電力化（貫通電流防止）が必要となっている。
【０００７】
このような多電源に対する従来の電源検知回路は、例えば、特開平９−２０５３５５号公報に記載されている。この従来の電源検知回路の回路構成を図７に示す。従来の電源検知回路は、異電位間の電源検知回路付のインタフェースバッファが存在していないため、特開平９−２０５３５５号公報特の回路をインタフェースバッファに適用し、電源検知回路付のインタフェースバッファについて、図４を参照して説明する。
【０００８】
まず、図７を参照して、従来の電源検知回路の動作について説明する。
【０００９】
電源Ｖ１がＯＦＦ状態で、電源Ｖ２がＯＮ状態では、電源Ｖ１は、電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、抵抗５とＰｃｈトランジスタ２０によりＯＦＦしている電源である、すなわちフローティングとなっている電源Ｖ１の電位がＧＮＤとなり、Ｖ１電位固定回路４の出力６はＧＮＤとなり、インバータ５０の出力信号１７Ｚは電源Ｖ２の電位となり、ＯＲ回路３９Ｚの出力Ｓ３９Ｚは電源Ｖ２電位固定となり、ＬＤ１１Ｚを無効化する。
【００１０】
電源Ｖ１，電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、Ｖ１電位固定回路４の出力６はＰｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗比により中間電位となるが、抵抗５の抵抗値はＰｃｈトランジスタ２０のＯＮ抵抗値に比べ十分大きく電源Ｖ１近くまで電位が上がり、インバータ５０の出力１７ＺはＧＮＤとなり、ＯＲ回路３９Ｚの出力Ｓ３９ＺはＬＤ１１Ｚにより変化し、ＬＤ１１Ｚを有効化する。すなわち、電源Ｖ１のＯＮ，ＯＦＦによりＬＤ１１Ｚを有効、無効の切り替えを行う。
【００１１】
次に、図４を参照して、特開平９−２０５３５５号公報に記載の電源検知回路付インタフェースバッファについて説明する。
【００１２】
電源検知回路付インタフェースバッファは、コア回路用の１．５Ｖの電圧電源Ｖ１と、インタフェース用の３．３Ｖの電圧電源Ｖ２を有する。
【００１３】
電源検知回路５１は、抵抗５を含むＶ１電位固定回路４と、インバータ５０から成る。
【００１４】
インタフェース回路１０は、ＣＯＲＥ回路８の出力を端子ＯＵＴに出力する回路で、インタフェース用レベルシフト回路１１と、ＮＯＲ回路１２と、出力バッファ１３から成る。
【００１５】
電源Ｖ１がＯＦＦ、電源Ｖ２がＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、抵抗５とＰｃｈトランジスタ２０によりＯＦＦしている電源、すなわちフローティングとなっている電源Ｖ１の電位がＧＮＤとなり、Ｖ１電位固定回路４の出力６はＧＮＤとなり、インバータ５０の出力１７Ｚは電源Ｖ２の電位となり、ＯＵＴは電源Ｖ２の電位固定となる。すなわち、電源Ｖ１がＯＦＦしていることをＶ１電位固定回路４により検知してインバータ５０によりレベルを変換している。
【００１６】
電源Ｖ１、電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、Ｖ１電位固定回路４の出力６はＰｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗比により中間電位となるが、抵抗５の抵抗値はＰｃｈトランジスタ２０のＯＮ抵抗値に比べ十分大きく電源Ｖ１近くまで電位が上がり、インバータ５０の出力１７ＺはＧＮＤとなり、ＯＵＴはＣＯＲＥ回路８の論理を出力する。
【００１７】
すなわち、電源Ｖ１のＯＮ，ＯＦＦの状態により、インタフェース出力の制御を行う構成となっている。
【００１８】
しかし、図４の回路では電源Ｖ１、電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４の出力６の電位が電源Ｖ２の電位よりも低いため、インバータ５０のＰｃｈトランジスタ５２はＯＦＦしないため、電源Ｖ２とＧＮＤ間に電流５４が流れる。
【００１９】
さらに、近年では前述したように、ＣＯＲＥ回路の電源とインタフェースの電源の電位差が大きくなってきており、この貫通電流が無視できない電流となっている。
【００２０】
例えば、貫通電流の例を挙げて説明すると、Ｖ１電位固定回路４による貫通電流は主に抵抗Ｒにより決定されるが、抵抗Ｒは１ＧΩ程度の大抵抗で構成されるため、Ｖ１＝１．５Ｖとすると１．５ｎＡ程度の電流となる。インバータ５０では例えばゲートソース間電圧ＶＧＳ＝３．３ＶでＰｃｈトランジスタのＩＯＮ＝０．５ｍＡ、ＮｃｈトランジスタのＩＯＮ＝１ｍＡとした場合、ＶＧＳ＝１．５Ｖでは ＰｃｈトランジスタのＩＯＮ＝０．１８ｍＡ ＮｃｈトランジスタのＩＯＮ＝０．３６ｍＡとなり、２００μＡ程度の電流となる。また、トランジスタのゲート長を長くしてＯＮ抵抗値を下げ、数ｎＡとするためには、トランジスタ面積が数百倍必要となり、チップの占有面積の点で不利となる。
【００２１】
また抵抗素子面積の例を挙げて説明すると、Ｖ１電位固定回路４で使用される１ＧΩの抵抗を抵抗素子（例えばポリ抵抗）で構成するためには、２０ｍｍ程度の長さが必要であり、４ｍｍ2 程度の面積が必要となり、トランジスタ素子の代わりに抵抗素子を多用することはレイアウト面積の面で不利となる。
【００２２】
次に、従来、電源Ｖ２とＧＮＤ間の電流を流さずに、電源Ｖ１、電源Ｖ２のように異電位間の電圧変換（レベルシフト）に使用される回路を用いて電源検知回路付のインタフェースバッファを構成した場合について、図５、図６を元に説明する。
【００２３】
図５は、電源Ｖ２とＧＮＤ間の電流を流さずに、電源Ｖ１、電源Ｖ２のように異電位間の電圧変換（レベルシフト）する回路である。
【００２４】
ＣＯＲＥ回路８の論理信号６０がインタフェースバッファ６５に入力される。信号６１はＣＯＲＥ回路の論理信号６０の反転信号となり、Ｎｃｈトランジスタ６３がＯＮ、Ｎｃｈトランジスタ６４がＯＦＦであるか、あるいはＮｃｈトランジスタ６３がＯＦＦ、Ｎｃｈトランジスタ６４がＯＮとなり、信号６２の電位が電源Ｖ２あるいはＧＮＤ電位となる構成であり、電源Ｖ２，ＧＮＤ間の電流を流さずに電源Ｖ１から電源Ｖ２へレベルシフトを行う。
【００２５】
図６に、図４のインバータ５２を図５の貫通電流を防止したレベルシフト回路に置き換えた電源検知回路付のインタフェースバッファを示す。
【００２６】
電源Ｖ１、電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４の出力６の電位が電源Ｖ１の電位、インバータ７０の出力３の電位がＧＮＤとなり、電源検知回路１の出力信号１７の電位がＧＮＤとなりＣＯＲＥ回路８の論理を出力する。
【００２７】
電源Ｖ１がＯＦＦ、電源Ｖ２がＯＮ状態では、Ｖ１電位固定回路４の出力６の電位がＧＮＤ、インバータ７０の電源である電源Ｖ１がＧＮＤとなるためインバータ７０の出力３の電位もＧＮＤとなり、Ｎｃｈトランジスタ９，１９がともにＯＦＦし、電源検知回路１の出力信号１７の電位は確定されず、レベル出力端子ＯＵＴが確定されない。
【００２８】
すなわち、従来のインタフェース電源の貫通電流防止のレベルシフト回路を用いた場合、電源検知回路付のインタフェースブロックとして動作しない。
【００２９】
【発明が解決しようとする課題】
しかしながら、従来技術では以下の問題点があった。
【００３０】
低電位であるＣＯＲＥ電源Ｖ１から高電位であるインタフェース電源Ｖ２に変換する際に高電位であるインタフェース電源Ｖ２のみで電位変換（レベルシフト）すると、高電位のゲート回路に低電位を入力する必要があり、ＰｃｈトランジスタがＯＦＦしきらず、貫通電流が流れる。
【００３１】
従来技術の電源検知回路で、貫通電流を防止した、低電位から高電位に変換する回路を使用すると、回路内に低電位であるＣＯＲＥ電源Ｖ１と高電位であるインタフェース電源Ｖ２を用いた回路構成となっているため、ＣＯＲＥ電源Ｖ１がＯＦＦすると出力が固定できず不安定な動作となる問題があった。
したがって、本発明の主な目的は、上記問題を解決したインタフェースバッファを提供することにある。
【００３２】
【課題を解決するための手段】
本発明のインタフェースバッファは、動作電圧が第１の電源電位で動作するコア回路と、前記第１の電源電位および動作電圧が第２の電源電位で動作し、前記コア回路の出力を受け、前記第１の電源電位に対応するレベルシフトした出力を出力するインタフェース回路と、前記第１の電源電位および前記第２の電源電位で動作し、前記インタフェース回路の出力を制御する電源検知回路とを備え、前記電源検知回路は、前記第１の電源がオフ状態で、前記前記第２の電源がオン状態で、前記インタフェース回路の出力を所定の固定電位とする制御をし、前記第２の電源からＧＮＤに貫通電流が流れない構成である。
【００３３】
また、本発明のインタフェースバッファの前記電源検知回路は、前記第１の電源電位の電位を入力とするＶ１電位固定回路と、前記第２の電源電位の電位を入力とするレベルシフト回路とから成り、前記Ｖ１電位固定回路の出力を受けて、前記レベルシフト回路が、前記インタフェース回路の出力を所定の固定電位とする制御をする構成である。
【００３４】
また、本発明のインタフェースバッファの前記レベルシフト回路は、一導電型の第1および第２のトランジスタとを縦積みで前記電源Ｖ２に接続し、逆導電型の第３のトランジスタのバックゲートを前記第２のトランジスタのドレインに接続したインバータとを備え、前記第３のトランジスタのドレイン端子の電位が、前記第１の電源電位よりも低い電位となるように、前記第１および第２トランジスタの縦積み段数を調整する構成である。
【００３５】
またさらに、本発明のインタフェースバッファの前記一導電型の第1および第２のトランジスタは、Ｎｃｈトランジスタであり、前記逆導電型の第３のトランジスタは、Ｐｃｈトランジスタである。
【００３６】
【発明の実施の形態】
本発明によるインタフェースバッファは、ＣＯＲＥ（内部）電圧、インタフェース（外部）電圧が異電位で供給され、ＣＯＲＥ電圧（例えば１．５Ｖ）＜インタフェース電圧（例えば３．３Ｖ）の関係にあるチップにおいて、ＣＯＲＥ電源がＯＦＦ、インタフェース電源がＯＮ状態となっても次段チップの誤動作を防ぐため、チップの出力（インタフェース出力）を固定電位（電源電圧またはＧＮＤ）出力するために使用される、インタフェース電源の貫通電流を防止した電源検知回路を備えたインタフェースバッファである。
【００３７】
図面を参照しながら、本発明の実施の形態のインタフェースバッファについて、詳細に説明する。
【００３８】
図１は、本発明の第１の実施の形態のインタフェースバッファの構成を示すブロック図を示す。
【００３９】
図１を参照すると、本発明の第１の実施の形態のインタフェースバッファは、動作電圧が１．５Ｖのコア回路用の電源Ｖ１で動作するコア回路８と、電源Ｖ１および動作電圧が３．３Ｖのインタフェース用の電源Ｖ２で動作し、コア回路８の出力１０２を受け、レベルシフトした出力１０３を出力するインタフェース回路１０と、電源Ｖ１および電源Ｖ２で動作し、インタフェース回路１０の貫通電流を制御する電源検知回路１とを備える。
【００４０】
また、インタフェース回路１０は、コア回路８の出力１０２を端子ＯＵＴ１０３に出力する回路で、インタフェース用レベルシフト回路１１と、ＮＯＲ回路１２と、出力バッファ１３から成る。
【００４１】
電源検知回路１は、電源Ｖ２で動作するレベルシフト回路２と、電源Ｖ１で動作し、抵抗５を含むＶ１電位固定回路４とから成る。
【００４２】
レベルシフト回路２は、Ｎｃｈトランジスタ９と、Ｎｃｈトランジスタ１９と、Ｐｃｈトランジスタ２２と、Ｐｃｈトランジスタ２３と、縦積みインバータ３とから成る。
【００４３】
縦積みインバータ３は、通常のインバータと構成が異なり、Ｎｃｈトランジスタ（１４、１５）が２段縦積みで電源Ｖ２に接続され、Ｐｃｈトランジスタ１６はバックゲートがＮｃｈトランジスタ１５のドレイン端子７に接続されている。
【００４４】
Ｖ１電位固定回路４は、Ｎｃｈトランジスタ２１とＰｃｈトランジスタ２０から成る。Ｎｃｈトランジスタ２１は、そのゲートに縦積みインバータ３の出力が接続され、そのドレインにＶ１電位固定回路４の出力信号６が接続されている。Ｐｃｈトランジスタ２０はゲートにＧＮＤが接続され、そのソースに電源Ｖ１が接続され、そのレインにＶ１電位固定回路４の出力信号６が接続されている。
【００４５】
インタフェース用レベルシフト回路１１は、ＣＯＲＥ回路８の出力信号を入力し、Ｖ１電圧レベルの信号をＶ２レベルに昇圧させ出力信号１８として出力する回路である。
【００４６】
ＮＯＲ回路１２は電源検知回路１の出力信号１７と、インタフェース用レベルシフト回路１１の出力信号１８を論理演算する回路である。出力バッファ１３はＮＯＲ回路１２の出力を論理反転し端子ＯＵＴから出力する。
【００４７】
次に、本発明の第１の実施の形態のインタフェースバッファの動作について説明する
本発明の第１の実施の形態のインタフェースバッファは、電源Ｖ１がＯＦＦ、電源Ｖ２がＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、抵抗５とＰｃｈトランジスタ２０によりＯＦＦしている電源、すなわち、フローティングとなっている電源Ｖ１の電位がＧＮＤとなり、Ｖ１電位固定回路４の出力６はＧＮＤとなり、Ｎｃｈトランジスタ２４がＯＦＦ、Ｐｃｈトランジスタ１６がＯＮし、インバータ３の出力 ２４はＮｃｈトランジスタ１５のドレイン端子７の電位を出力する。
【００４８】
このとき、Ｎｃｈトランジスタ１５のドレイン端子７の電位は、電源Ｖ２よりＮｃｈトランジスタ（１４、１５）の閾値ＶＴｎ分電位が降下した電位となっており、その電位をＶＸとすると、電位ＶＸは電源Ｖ１以下の電位となっている。Ｎｃｈトランジスタ（１４、１５）の閾値ＶＴｎは、１．０Ｖ程度であり、２段縦積みとすることにより、電位ＶＸは、電源Ｖ１よりも２Ｖ程度電位降下した値となる。
【００４９】
Ｖ１電位固定回路４の出力６とＮｃｈトランジスタ１５のドレイン端子７の電位により、Ｎｃｈトランジスタ９はＯＦＦし、Ｎｃｈトランジスタ１９はＯＮし、電源検知回路１の出力信号１７の電位は、電源Ｖ２の電位となり、ＮＯＲ回路１２の出力はＣＯＲＥ回路８の出力に関係なくＧＮＤとなり、出力端子ＯＵＴは電源Ｖ２の電位固定となる。
【００５０】
電源Ｖ１および電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、Ｖ１電位固定回路４の出力６は、Ｐｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗比により中間電位となるが、抵抗５の抵抗値は、Ｐｃｈトランジスタ２０のＯＮ抵抗値に比べ十分大きく、Ｖ１電位固定回路４の出力６の電位は電源Ｖ１近くまで上がる。
【００５１】
Ｎｃｈトランジスタ１５のドレイン端子７をバックゲートとしているＰｃｈトランジスタ１６は、バックゲートの電位ＶＸが電源Ｖ１以下となるように、Ｎｃｈトランジスタ１４，１５の２段落を介して電源Ｖ２に接続されているため、完全にＯＦＦし、インタフェース電源に貫通電流を流さずに、縦積みインバータ３の出力２４の電位をＧＮＤとする。そして、Ｎｃｈトランジスタ９はＯＮ、Ｎｃｈトランジスタ１９はＯＦＦし、電源検知回路１の出力信号１７の電位をＧＮＤとし、ＯＵＴはＣＯＲＥ回路８の論理を出力する
図２は、本発明の第２の実施の形態のインタフェースバッファの構成を示すブロック図である。
【００５２】
図２を参照すると、本発明の第２の実施の形態のインタフェースバッファは、図１の本発明の第１の実施の形態のインタフェースバッファの縦積みインバータ３のＮｃｈトランジスタ１４、１５をダイオード３４、３５に置き換えた縦積みインバータ３２で、その他の構成要素は同一であるので、その詳細な説明は省略する。
【００５３】
本発明の第２の実施の形態のインタフェースバッファは、ダイオード３５の端子７の電位ＶＸが電源Ｖ１よりも低い電位となるように、ダイオードの縦積み段数を調整することにより、本発明の第１の実施の形態のインタフェースバッファと同様の効果が得られる。
【００５４】
図３は、本発明の第３の実施の形態のインタフェースバッファの構成を示すブロック図である。
【００５５】
図３を参照すると、本発明の第２の実施の形態のインタフェースバッファは、図１の本発明の第１の実施の形態のインタフェースバッファのインタフェースブロック用レベルシフタ回路１１をＮＯＲ型のレベルシフト回路４３に置き換えた回路で、その他の構成要素は同一であるので、その詳細な説明は省略する。
【００５６】
本発明の第３の実施の形態のインタフェースバッファは、インタフェース部にインタフェースブロック用と電源検知用レベルシフタを合わせたＮＯＲ型レベルシフト回路を用いても、本発明の第１の実施の形態のインタフェースバッファと同様の効果が得られる。
【００５７】
【発明の効果】
以上説明した通り、電源Ｖ１の電位を入力としているレベルシフト回路２内のインバータ３のＮｃｈトランジスタ１５のドレイン端子７の電位ＶＸが、電源Ｖ１よりも低い電位となるように、Ｎｃｈトランジスタ１４，１５の縦積み段数を調整することにより、インタフェース電源Ｖ２からＧＮＤに貫通電流が流れずに内部電源Ｖ１の電源検知回路を構成できる。
【００５８】
例えば、ＣＯＲＥ電位Ｖ１＝１．５Ｖ、インタフェース電圧Ｖ２＝３．３Ｖ、ＮｃｈトランジスタのＶＴｎ＝１．０Ｖの場合 Ｎｃｈ２段縦積みすることにより、ＶＸ＝３．３Ｖ−１．０Ｖ×２＝１．３ＶとなりＶＸ＜Ｖ１の関係となる、Ｐｃｈトランジスタ１６のゲート電圧は、Ｖ１＝１．５Ｖ、ソース電圧ＶＸ＝１．３Ｖであり、ゲートソース間電圧ＶＧＳ＝−０．２Ｖとなるため、Ｐｃｈトランジスタ１６は完全にＯＦＦしインバータ３には貫通電流が流れない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のインタフェースバッファの構成を示すブロック図である。。
【図２】本発明の第２の実施の形態のインタフェースバッファの構成を示すブロック図である。
【図３】本発明の第３の実施の形態のインタフェースバッファの構成を示すブロック図である。
【図４】従来のインタフェースバッファの構成を示すブロック図である。
【図５】本発明の実施の形態の貫通電流防止レベルシフタのブロック図である。
【図６】貫通電流防止レベルシフタを用いた従来のインタフェースバッファの構成を示すブロック図である。
【図７】特開平９−２０５３５５号公報に記載の多電源電源検知回路である。
【符号の説明】
１ 電源検知回路
２ レベルシフト回路
３ 縦積みインバータ
４ Ｖ１電位固定回路
５ 抵抗
６ 出力
７ ドレイン端子
８ ＣＯＲＥ回路
１０ インタフェース回路
１１ インタフェース用レベルシフト回路
【発明の属する技術分野】
本発明は、インタフェースバッファに関し、特に、多電源で構成したインタフェース電源の貫通電流を防止したインタフェースバッファに関する。
【０００２】
【従来の技術】
近年、情報処理装置の電子機器、特に、携帯電話等の電子機器の低消費電力化のため、これらの電子機器の動作電圧が下がってきていることは、周知の事実である。その結果、これらの電子機器に搭載される集積回路に使用される素子、例えば、トランジスタなどの動作電圧も下がってきていることも、周知である。
【０００３】
しかしながら、これらの電子機器に搭載される集積回路のチップ間のインタフェース電圧は、その信号の伝送の問題等により、その動作電圧を下げられない。そのため、ＣＯＲＥ回路で使用している動作電圧とインタフェースの動作電圧の差が、ますます広がってきている。
【０００４】
また、低消費電力化のため、停止状態のチップには電源供給を切断（ＯＦＦ）する方法が多く取られている。そして、停止状態のチップと動作状態のチップ間のインタフェースは接続されたままであるため、インタフェース電源は供給されたままである。
【０００５】
したがって、ＣＯＲＥ回路の電源はＯＦＦするが、次段の動作状態のチップに対して動作を保障するため、インタフェースの論理出力は、固定電位の出力をする必要がある。
【０００６】
そのため、ＣＯＲＥ回路の電源がＯＦＦ、インタフェース電源がＯＮ状態で各インタフェースブロックの出力を固定するＣＯＲＥ領域の電源ＯＦＦ検知用ブロックにおいて低電力化（貫通電流防止）が必要となっている。
【０００７】
このような多電源に対する従来の電源検知回路は、例えば、特開平９−２０５３５５号公報に記載されている。この従来の電源検知回路の回路構成を図７に示す。従来の電源検知回路は、異電位間の電源検知回路付のインタフェースバッファが存在していないため、特開平９−２０５３５５号公報特の回路をインタフェースバッファに適用し、電源検知回路付のインタフェースバッファについて、図４を参照して説明する。
【０００８】
まず、図７を参照して、従来の電源検知回路の動作について説明する。
【０００９】
電源Ｖ１がＯＦＦ状態で、電源Ｖ２がＯＮ状態では、電源Ｖ１は、電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、抵抗５とＰｃｈトランジスタ２０によりＯＦＦしている電源である、すなわちフローティングとなっている電源Ｖ１の電位がＧＮＤとなり、Ｖ１電位固定回路４の出力６はＧＮＤとなり、インバータ５０の出力信号１７Ｚは電源Ｖ２の電位となり、ＯＲ回路３９Ｚの出力Ｓ３９Ｚは電源Ｖ２電位固定となり、ＬＤ１１Ｚを無効化する。
【００１０】
電源Ｖ１，電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、Ｖ１電位固定回路４の出力６はＰｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗比により中間電位となるが、抵抗５の抵抗値はＰｃｈトランジスタ２０のＯＮ抵抗値に比べ十分大きく電源Ｖ１近くまで電位が上がり、インバータ５０の出力１７ＺはＧＮＤとなり、ＯＲ回路３９Ｚの出力Ｓ３９ＺはＬＤ１１Ｚにより変化し、ＬＤ１１Ｚを有効化する。すなわち、電源Ｖ１のＯＮ，ＯＦＦによりＬＤ１１Ｚを有効、無効の切り替えを行う。
【００１１】
次に、図４を参照して、特開平９−２０５３５５号公報に記載の電源検知回路付インタフェースバッファについて説明する。
【００１２】
電源検知回路付インタフェースバッファは、コア回路用の１．５Ｖの電圧電源Ｖ１と、インタフェース用の３．３Ｖの電圧電源Ｖ２を有する。
【００１３】
電源検知回路５１は、抵抗５を含むＶ１電位固定回路４と、インバータ５０から成る。
【００１４】
インタフェース回路１０は、ＣＯＲＥ回路８の出力を端子ＯＵＴに出力する回路で、インタフェース用レベルシフト回路１１と、ＮＯＲ回路１２と、出力バッファ１３から成る。
【００１５】
電源Ｖ１がＯＦＦ、電源Ｖ２がＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、抵抗５とＰｃｈトランジスタ２０によりＯＦＦしている電源、すなわちフローティングとなっている電源Ｖ１の電位がＧＮＤとなり、Ｖ１電位固定回路４の出力６はＧＮＤとなり、インバータ５０の出力１７Ｚは電源Ｖ２の電位となり、ＯＵＴは電源Ｖ２の電位固定となる。すなわち、電源Ｖ１がＯＦＦしていることをＶ１電位固定回路４により検知してインバータ５０によりレベルを変換している。
【００１６】
電源Ｖ１、電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、Ｖ１電位固定回路４の出力６はＰｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗比により中間電位となるが、抵抗５の抵抗値はＰｃｈトランジスタ２０のＯＮ抵抗値に比べ十分大きく電源Ｖ１近くまで電位が上がり、インバータ５０の出力１７ＺはＧＮＤとなり、ＯＵＴはＣＯＲＥ回路８の論理を出力する。
【００１７】
すなわち、電源Ｖ１のＯＮ，ＯＦＦの状態により、インタフェース出力の制御を行う構成となっている。
【００１８】
しかし、図４の回路では電源Ｖ１、電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４の出力６の電位が電源Ｖ２の電位よりも低いため、インバータ５０のＰｃｈトランジスタ５２はＯＦＦしないため、電源Ｖ２とＧＮＤ間に電流５４が流れる。
【００１９】
さらに、近年では前述したように、ＣＯＲＥ回路の電源とインタフェースの電源の電位差が大きくなってきており、この貫通電流が無視できない電流となっている。
【００２０】
例えば、貫通電流の例を挙げて説明すると、Ｖ１電位固定回路４による貫通電流は主に抵抗Ｒにより決定されるが、抵抗Ｒは１ＧΩ程度の大抵抗で構成されるため、Ｖ１＝１．５Ｖとすると１．５ｎＡ程度の電流となる。インバータ５０では例えばゲートソース間電圧ＶＧＳ＝３．３ＶでＰｃｈトランジスタのＩＯＮ＝０．５ｍＡ、ＮｃｈトランジスタのＩＯＮ＝１ｍＡとした場合、ＶＧＳ＝１．５Ｖでは ＰｃｈトランジスタのＩＯＮ＝０．１８ｍＡ ＮｃｈトランジスタのＩＯＮ＝０．３６ｍＡとなり、２００μＡ程度の電流となる。また、トランジスタのゲート長を長くしてＯＮ抵抗値を下げ、数ｎＡとするためには、トランジスタ面積が数百倍必要となり、チップの占有面積の点で不利となる。
【００２１】
また抵抗素子面積の例を挙げて説明すると、Ｖ１電位固定回路４で使用される１ＧΩの抵抗を抵抗素子（例えばポリ抵抗）で構成するためには、２０ｍｍ程度の長さが必要であり、４ｍｍ2 程度の面積が必要となり、トランジスタ素子の代わりに抵抗素子を多用することはレイアウト面積の面で不利となる。
【００２２】
次に、従来、電源Ｖ２とＧＮＤ間の電流を流さずに、電源Ｖ１、電源Ｖ２のように異電位間の電圧変換（レベルシフト）に使用される回路を用いて電源検知回路付のインタフェースバッファを構成した場合について、図５、図６を元に説明する。
【００２３】
図５は、電源Ｖ２とＧＮＤ間の電流を流さずに、電源Ｖ１、電源Ｖ２のように異電位間の電圧変換（レベルシフト）する回路である。
【００２４】
ＣＯＲＥ回路８の論理信号６０がインタフェースバッファ６５に入力される。信号６１はＣＯＲＥ回路の論理信号６０の反転信号となり、Ｎｃｈトランジスタ６３がＯＮ、Ｎｃｈトランジスタ６４がＯＦＦであるか、あるいはＮｃｈトランジスタ６３がＯＦＦ、Ｎｃｈトランジスタ６４がＯＮとなり、信号６２の電位が電源Ｖ２あるいはＧＮＤ電位となる構成であり、電源Ｖ２，ＧＮＤ間の電流を流さずに電源Ｖ１から電源Ｖ２へレベルシフトを行う。
【００２５】
図６に、図４のインバータ５２を図５の貫通電流を防止したレベルシフト回路に置き換えた電源検知回路付のインタフェースバッファを示す。
【００２６】
電源Ｖ１、電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４の出力６の電位が電源Ｖ１の電位、インバータ７０の出力３の電位がＧＮＤとなり、電源検知回路１の出力信号１７の電位がＧＮＤとなりＣＯＲＥ回路８の論理を出力する。
【００２７】
電源Ｖ１がＯＦＦ、電源Ｖ２がＯＮ状態では、Ｖ１電位固定回路４の出力６の電位がＧＮＤ、インバータ７０の電源である電源Ｖ１がＧＮＤとなるためインバータ７０の出力３の電位もＧＮＤとなり、Ｎｃｈトランジスタ９，１９がともにＯＦＦし、電源検知回路１の出力信号１７の電位は確定されず、レベル出力端子ＯＵＴが確定されない。
【００２８】
すなわち、従来のインタフェース電源の貫通電流防止のレベルシフト回路を用いた場合、電源検知回路付のインタフェースブロックとして動作しない。
【００２９】
【発明が解決しようとする課題】
しかしながら、従来技術では以下の問題点があった。
【００３０】
低電位であるＣＯＲＥ電源Ｖ１から高電位であるインタフェース電源Ｖ２に変換する際に高電位であるインタフェース電源Ｖ２のみで電位変換（レベルシフト）すると、高電位のゲート回路に低電位を入力する必要があり、ＰｃｈトランジスタがＯＦＦしきらず、貫通電流が流れる。
【００３１】
従来技術の電源検知回路で、貫通電流を防止した、低電位から高電位に変換する回路を使用すると、回路内に低電位であるＣＯＲＥ電源Ｖ１と高電位であるインタフェース電源Ｖ２を用いた回路構成となっているため、ＣＯＲＥ電源Ｖ１がＯＦＦすると出力が固定できず不安定な動作となる問題があった。
したがって、本発明の主な目的は、上記問題を解決したインタフェースバッファを提供することにある。
【００３２】
【課題を解決するための手段】
本発明のインタフェースバッファは、動作電圧が第１の電源電位で動作するコア回路と、前記第１の電源電位および動作電圧が第２の電源電位で動作し、前記コア回路の出力を受け、前記第１の電源電位に対応するレベルシフトした出力を出力するインタフェース回路と、前記第１の電源電位および前記第２の電源電位で動作し、前記インタフェース回路の出力を制御する電源検知回路とを備え、前記電源検知回路は、前記第１の電源がオフ状態で、前記前記第２の電源がオン状態で、前記インタフェース回路の出力を所定の固定電位とする制御をし、前記第２の電源からＧＮＤに貫通電流が流れない構成である。
【００３３】
また、本発明のインタフェースバッファの前記電源検知回路は、前記第１の電源電位の電位を入力とするＶ１電位固定回路と、前記第２の電源電位の電位を入力とするレベルシフト回路とから成り、前記Ｖ１電位固定回路の出力を受けて、前記レベルシフト回路が、前記インタフェース回路の出力を所定の固定電位とする制御をする構成である。
【００３４】
また、本発明のインタフェースバッファの前記レベルシフト回路は、一導電型の第1および第２のトランジスタとを縦積みで前記電源Ｖ２に接続し、逆導電型の第３のトランジスタのバックゲートを前記第２のトランジスタのドレインに接続したインバータとを備え、前記第３のトランジスタのドレイン端子の電位が、前記第１の電源電位よりも低い電位となるように、前記第１および第２トランジスタの縦積み段数を調整する構成である。
【００３５】
またさらに、本発明のインタフェースバッファの前記一導電型の第1および第２のトランジスタは、Ｎｃｈトランジスタであり、前記逆導電型の第３のトランジスタは、Ｐｃｈトランジスタである。
【００３６】
【発明の実施の形態】
本発明によるインタフェースバッファは、ＣＯＲＥ（内部）電圧、インタフェース（外部）電圧が異電位で供給され、ＣＯＲＥ電圧（例えば１．５Ｖ）＜インタフェース電圧（例えば３．３Ｖ）の関係にあるチップにおいて、ＣＯＲＥ電源がＯＦＦ、インタフェース電源がＯＮ状態となっても次段チップの誤動作を防ぐため、チップの出力（インタフェース出力）を固定電位（電源電圧またはＧＮＤ）出力するために使用される、インタフェース電源の貫通電流を防止した電源検知回路を備えたインタフェースバッファである。
【００３７】
図面を参照しながら、本発明の実施の形態のインタフェースバッファについて、詳細に説明する。
【００３８】
図１は、本発明の第１の実施の形態のインタフェースバッファの構成を示すブロック図を示す。
【００３９】
図１を参照すると、本発明の第１の実施の形態のインタフェースバッファは、動作電圧が１．５Ｖのコア回路用の電源Ｖ１で動作するコア回路８と、電源Ｖ１および動作電圧が３．３Ｖのインタフェース用の電源Ｖ２で動作し、コア回路８の出力１０２を受け、レベルシフトした出力１０３を出力するインタフェース回路１０と、電源Ｖ１および電源Ｖ２で動作し、インタフェース回路１０の貫通電流を制御する電源検知回路１とを備える。
【００４０】
また、インタフェース回路１０は、コア回路８の出力１０２を端子ＯＵＴ１０３に出力する回路で、インタフェース用レベルシフト回路１１と、ＮＯＲ回路１２と、出力バッファ１３から成る。
【００４１】
電源検知回路１は、電源Ｖ２で動作するレベルシフト回路２と、電源Ｖ１で動作し、抵抗５を含むＶ１電位固定回路４とから成る。
【００４２】
レベルシフト回路２は、Ｎｃｈトランジスタ９と、Ｎｃｈトランジスタ１９と、Ｐｃｈトランジスタ２２と、Ｐｃｈトランジスタ２３と、縦積みインバータ３とから成る。
【００４３】
縦積みインバータ３は、通常のインバータと構成が異なり、Ｎｃｈトランジスタ（１４、１５）が２段縦積みで電源Ｖ２に接続され、Ｐｃｈトランジスタ１６はバックゲートがＮｃｈトランジスタ１５のドレイン端子７に接続されている。
【００４４】
Ｖ１電位固定回路４は、Ｎｃｈトランジスタ２１とＰｃｈトランジスタ２０から成る。Ｎｃｈトランジスタ２１は、そのゲートに縦積みインバータ３の出力が接続され、そのドレインにＶ１電位固定回路４の出力信号６が接続されている。Ｐｃｈトランジスタ２０はゲートにＧＮＤが接続され、そのソースに電源Ｖ１が接続され、そのレインにＶ１電位固定回路４の出力信号６が接続されている。
【００４５】
インタフェース用レベルシフト回路１１は、ＣＯＲＥ回路８の出力信号を入力し、Ｖ１電圧レベルの信号をＶ２レベルに昇圧させ出力信号１８として出力する回路である。
【００４６】
ＮＯＲ回路１２は電源検知回路１の出力信号１７と、インタフェース用レベルシフト回路１１の出力信号１８を論理演算する回路である。出力バッファ１３はＮＯＲ回路１２の出力を論理反転し端子ＯＵＴから出力する。
【００４７】
次に、本発明の第１の実施の形態のインタフェースバッファの動作について説明する
本発明の第１の実施の形態のインタフェースバッファは、電源Ｖ１がＯＦＦ、電源Ｖ２がＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、抵抗５とＰｃｈトランジスタ２０によりＯＦＦしている電源、すなわち、フローティングとなっている電源Ｖ１の電位がＧＮＤとなり、Ｖ１電位固定回路４の出力６はＧＮＤとなり、Ｎｃｈトランジスタ２４がＯＦＦ、Ｐｃｈトランジスタ１６がＯＮし、インバータ３の出力 ２４はＮｃｈトランジスタ１５のドレイン端子７の電位を出力する。
【００４８】
このとき、Ｎｃｈトランジスタ１５のドレイン端子７の電位は、電源Ｖ２よりＮｃｈトランジスタ（１４、１５）の閾値ＶＴｎ分電位が降下した電位となっており、その電位をＶＸとすると、電位ＶＸは電源Ｖ１以下の電位となっている。Ｎｃｈトランジスタ（１４、１５）の閾値ＶＴｎは、１．０Ｖ程度であり、２段縦積みとすることにより、電位ＶＸは、電源Ｖ１よりも２Ｖ程度電位降下した値となる。
【００４９】
Ｖ１電位固定回路４の出力６とＮｃｈトランジスタ１５のドレイン端子７の電位により、Ｎｃｈトランジスタ９はＯＦＦし、Ｎｃｈトランジスタ１９はＯＮし、電源検知回路１の出力信号１７の電位は、電源Ｖ２の電位となり、ＮＯＲ回路１２の出力はＣＯＲＥ回路８の出力に関係なくＧＮＤとなり、出力端子ＯＵＴは電源Ｖ２の電位固定となる。
【００５０】
電源Ｖ１および電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、Ｖ１電位固定回路４の出力６は、Ｐｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗比により中間電位となるが、抵抗５の抵抗値は、Ｐｃｈトランジスタ２０のＯＮ抵抗値に比べ十分大きく、Ｖ１電位固定回路４の出力６の電位は電源Ｖ１近くまで上がる。
【００５１】
Ｎｃｈトランジスタ１５のドレイン端子７をバックゲートとしているＰｃｈトランジスタ１６は、バックゲートの電位ＶＸが電源Ｖ１以下となるように、Ｎｃｈトランジスタ１４，１５の２段落を介して電源Ｖ２に接続されているため、完全にＯＦＦし、インタフェース電源に貫通電流を流さずに、縦積みインバータ３の出力２４の電位をＧＮＤとする。そして、Ｎｃｈトランジスタ９はＯＮ、Ｎｃｈトランジスタ１９はＯＦＦし、電源検知回路１の出力信号１７の電位をＧＮＤとし、ＯＵＴはＣＯＲＥ回路８の論理を出力する
図２は、本発明の第２の実施の形態のインタフェースバッファの構成を示すブロック図である。
【００５２】
図２を参照すると、本発明の第２の実施の形態のインタフェースバッファは、図１の本発明の第１の実施の形態のインタフェースバッファの縦積みインバータ３のＮｃｈトランジスタ１４、１５をダイオード３４、３５に置き換えた縦積みインバータ３２で、その他の構成要素は同一であるので、その詳細な説明は省略する。
【００５３】
本発明の第２の実施の形態のインタフェースバッファは、ダイオード３５の端子７の電位ＶＸが電源Ｖ１よりも低い電位となるように、ダイオードの縦積み段数を調整することにより、本発明の第１の実施の形態のインタフェースバッファと同様の効果が得られる。
【００５４】
図３は、本発明の第３の実施の形態のインタフェースバッファの構成を示すブロック図である。
【００５５】
図３を参照すると、本発明の第２の実施の形態のインタフェースバッファは、図１の本発明の第１の実施の形態のインタフェースバッファのインタフェースブロック用レベルシフタ回路１１をＮＯＲ型のレベルシフト回路４３に置き換えた回路で、その他の構成要素は同一であるので、その詳細な説明は省略する。
【００５６】
本発明の第３の実施の形態のインタフェースバッファは、インタフェース部にインタフェースブロック用と電源検知用レベルシフタを合わせたＮＯＲ型レベルシフト回路を用いても、本発明の第１の実施の形態のインタフェースバッファと同様の効果が得られる。
【００５７】
【発明の効果】
以上説明した通り、電源Ｖ１の電位を入力としているレベルシフト回路２内のインバータ３のＮｃｈトランジスタ１５のドレイン端子７の電位ＶＸが、電源Ｖ１よりも低い電位となるように、Ｎｃｈトランジスタ１４，１５の縦積み段数を調整することにより、インタフェース電源Ｖ２からＧＮＤに貫通電流が流れずに内部電源Ｖ１の電源検知回路を構成できる。
【００５８】
例えば、ＣＯＲＥ電位Ｖ１＝１．５Ｖ、インタフェース電圧Ｖ２＝３．３Ｖ、ＮｃｈトランジスタのＶＴｎ＝１．０Ｖの場合 Ｎｃｈ２段縦積みすることにより、ＶＸ＝３．３Ｖ−１．０Ｖ×２＝１．３ＶとなりＶＸ＜Ｖ１の関係となる、Ｐｃｈトランジスタ１６のゲート電圧は、Ｖ１＝１．５Ｖ、ソース電圧ＶＸ＝１．３Ｖであり、ゲートソース間電圧ＶＧＳ＝−０．２Ｖとなるため、Ｐｃｈトランジスタ１６は完全にＯＦＦしインバータ３には貫通電流が流れない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のインタフェースバッファの構成を示すブロック図である。。
【図２】本発明の第２の実施の形態のインタフェースバッファの構成を示すブロック図である。
【図３】本発明の第３の実施の形態のインタフェースバッファの構成を示すブロック図である。
【図４】従来のインタフェースバッファの構成を示すブロック図である。
【図５】本発明の実施の形態の貫通電流防止レベルシフタのブロック図である。
【図６】貫通電流防止レベルシフタを用いた従来のインタフェースバッファの構成を示すブロック図である。
【図７】特開平９−２０５３５５号公報に記載の多電源電源検知回路である。
【符号の説明】
１ 電源検知回路
２ レベルシフト回路
３ 縦積みインバータ
４ Ｖ１電位固定回路
５ 抵抗
６ 出力
７ ドレイン端子
８ ＣＯＲＥ回路
１０ インタフェース回路
１１ インタフェース用レベルシフト回路
Claims (8)
- 動作電圧が第１の電源電位で動作するコア回路と、前記第１の電源電位および動作電圧が第２の電源電位で動作し、前記コア回路の出力を受け、前記第１の電源電位に対応するレベルシフトした出力を出力するインタフェース回路と、前記第１の電源電位および前記第２の電源電位で動作し、前記インタフェース回路の出力を制御する電源検知回路とを備え、
前記電源検知回路は、前記第１の電源がオフ状態で、前記前記第２の電源がオン状態で、前記インタフェース回路の出力を所定の固定電位とする制御をし、前記第２の電源からＧＮＤに貫通電流が流れないことを特徴とするインタフェースバッファ。 - 前記電源検知回路は、前記第１の電源電位の電位を入力とするＶ１電位固定回路と、前記第２の電源電位の電位を入力とするレベルシフト回路とから成り、前記Ｖ１電位固定回路の出力を受けて、前記レベルシフト回路が、前記インタフェース回路の出力を所定の固定電位とする制御をする請求項１記載のインタフェースバッファ。
- 前記レベルシフト回路は、一導電型の第1および第２のトランジスタとを縦積みで前記電源Ｖ２に接続し、逆導電型の第３のトランジスタのバックゲートを前記第２のトランジスタのドレインに接続したインバータとを備え、
前記第３のトランジスタのドレイン端子の電位が、前記第１の電源電位よりも低い電位となるように、前記第１および第２トランジスタの縦積み段数を調整する請求項２記載のインタフェースバッファ。 - 前記一導電型の第1および第２のトランジスタは、Ｎｃｈトランジスタであり、前記逆導電型の第３のトランジスタは、Ｐｃｈトランジスタである請求項３記載のインタフェースバッファ。
- 前記第２の電源電位は、前記第１の電源電位より高い請求項１記載のインタフェースバッファ。
- 前記第１の電源電位は、１．５Ｖである請求項１記載のインタフェースバッファ。
- 前記第２の電源電位は、３．３Ｖである請求項１、２、３または４記載のインタフェースバッファ。
- 前記第１および第２トランジスタの縦積み段数は、２段である請求項３または４記載のインタフェースバッファ。
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