JP4797270B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するもので、特にＪ−ＦＥＴに適用して好適である。
【０００２】
【従来の技術】
図１２に、パワー素子として用いられるＳｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥＴの断面構成を示す。図１２に示されるように、ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ⁺型基板Ｊ１の上にｎ^-型エピ層Ｊ２を成長させた基板を用いて形成される。ｎ^-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領域Ｊ３が形成されている。そして、第１ベース領域Ｊ３上を含み、ｎ^-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置する領域にｎ⁺型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちｎ⁺型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはｐ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、ｎ⁺型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、ｎ⁺型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図１２に示すＪ−ＦＥＴが構成されている。
【０００３】
このような構成のＪ−ＦＥＴをノーマリオフ型とする場合には、第１、第２ゲート電極Ｊ７、Ｊ８に対して電圧を印加していない際に、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層によってチャネル層Ｊ４がピンチオフされるように設計する。そして、第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【０００４】
そして、このとき第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層の状態によってノーマリオフ型のＪ−ＦＥＴの耐圧が決まり、空乏層のオーバラップ量が大きい程、耐圧が大きくなる。
【０００５】
【発明が解決しようとする課題】
しかしながら、このようなノーマリオフ型のＪ−ＦＥＴにおいて高耐圧を得ようとすると、オン抵抗が小さくならないし、オン抵抗を小さくするように設計すると、Ｊ−ＦＥＴがノーマリオン型になってしまう。このため、Ｊ−ＦＥＴにおいて、高耐圧と低オン抵抗化を両立することが難しい。
【０００６】
また、第２ゲート領域Ｊ６、ｎ⁺型ソース領域Ｊ５および第１ゲート領域Ｊ３によって形成される寄生ＰＮＰバイポーラトランジスタが動作してしまうことを防ぐために、ノーマリオフ型のＪ−ＦＥＴでは、各ゲートによるスイッチング動作はＰＮ接合部でのビルトインポテンシャル（２．８Ｖ）で制御することが限界であった。このため、低オン抵抗化を行うことができなかった。
【０００７】
本発明は上記点に鑑みて、高耐圧であり、かつ低オン抵抗にできる炭化珪素半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素からなる第１導電型の半導体基板（１）と、半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、半導体層及び第１ゲート領域の上に形成された第１導電型のチャネル層（５）と、チャネル層のうち第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（６）と、チャネル層の上又はチャネル層の表層部において、第１ゲート領域と対向する部位を含むように形成された第２導電型の第２ゲート領域（７）と、ソース領域に電気的に接続されたソース電極（９）と、第１ゲート領域に電気的に接続された第１ゲート電極（１０）と、第２ゲート領域に電気的に接続された第２ゲート電極（１１）と、半導体基板の裏面側に形成されたドレイン電極（１３）とを有し、チャネル層には、第１ゲート領域と第２ゲート領域とに挟まれる部位において、第１、第２ゲート領域から離間するように第２導電型の第３ゲート領域（１５）が備えられていることを特徴としている。
【０００９】
このような構成によれば、第１ゲート領域と第３ゲート領域との間、および第３ゲート領域と第２ゲート領域との間の２つの領域でチャネルが形成されるようにできる。このため、従来のようにチャネルが１つのみであった場合と比べると、高耐圧となるような設計（空乏層のオーバラップ量が多くなる設計）を行っても、２つのチャネルにより低オン抵抗とすることが可能となる。これにより、高耐圧であり、かつ低オン抵抗化を図ることができる。
【００１０】
請求項３に記載の発明では、第３ゲート領域は、不純物を熱拡散させることによって形成されていることを特徴としている。このような構成によれば、逆バイアス時には低濃度となる部分において空乏層が伸び易くなることから耐圧を稼ぐことができ、順バイアス時には低濃度であることから空乏層を一気に縮めることができる。さらに、逆バイアス時には活性化されていないボロンが活性化状態となって耐圧を稼ぐことが可能となるが、順方向バイアス時にはボロンが活性化状態になることはないため大電流を流すことができるという効果も得られる。
【００１１】
なお、請求項１乃至４に記載の炭化珪素半導体装置は、例えば、請求項５に示されるようにトリプルゲート駆動タイプで構成されたり、請求項６、７に示されるようにダブルゲート駆動タイプで構成されたり、請求項８乃至１１に示されるようにシングルゲート駆動タイプで構成される。また、請求項１２に示すように、第３ゲート領域を第１ゲート領域と第２ゲート領域との間に複数個配置しても良い。
【００１２】
請求項１３に記載の発明は、請求項１に記載の半導体装置の製造方法に関する。この方法により、請求項１に記載の半導体装置を製造することができる。
【００１３】
請求項１５に記載の発明では、第３ゲート領域を形成する工程、ソース領域を形成する工程は、チャネル層の上に、第３ゲート領域の形成予定位置およびソース領域の形成予定位置に開口部が形成された第１のマスク材（２１）を形成する工程と、第１のマスク材の開口部のうち、ソース領域の形成予定位置に形成されたものを覆う第２のマスク材（２２）を形成したのち、該第２のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、第３ゲート領域を形成する工程と、第１のマスク材の開口部のうち、第３ゲート領域の形成予定位置に形成されたものを覆う第３のマスク材（２３）を形成したのち、該第３のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、ソース領域を形成する工程とを有していることを特徴としている。
【００１４】
このように、ソース領域や第３ゲート領域の形成予定位置に開口部が形成された第１のマスク材を用い、この第１のマスク材の開口部のうち、ソース領域の形成予定位置や第３ゲート領域の形成予定位置を順に覆ってイオン注入を行うことで、ソース領域や第３ゲート領域をセルフアライン（自己整合）で形成することができる。これにより、チャネル長のバラツキをなくすことができ、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することができる。
【００１５】
請求項１６に記載の発明では、第２ゲート領域を形成する工程は、ソース領域及び第３ゲート領域を形成したのち、第１のマスク材をパターニングすることで、第１のマスクに第２ゲート領域の形成予定位置に開口部を形成する工程と、第１のマスク材の開口部のうち、ソース領域の形成予定位置に形成されたものを覆う第４のマスク材（２４）を形成したのち、該第４のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、第２ゲート領域を形成する工程とを有していることを特徴としている。このように、第２ゲート領域に関しても第１のマスク材を用いることで、この第２ゲート領域もセルフアラインで形成することができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１７】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、トリプルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成についての説明を行う。
【００１８】
図１は、Ｊ−ＦＥＴは１セル分の断面構成を示したものである。炭化珪素からなるｎ⁺型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ⁺型基板１の主表面上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ^-型エピ層２がエピタキシャル成長されている。
【００１９】
ｎ^-型エピ層２の表層部における所定領域には、紙面左右において略対称にｐ⁺型層からなる第１ゲート領域３が形成されている。また、第１ゲート領域３上を含み、ｎ^-型エピ層２の表面にはｎ^-型層で構成されたチャネル層５がエピタキシャル成長されている。このチャネル層５の中層部のうち第１ゲート領域３の上に位置する部位にはｎ⁺型ソース領域６が形成されており、また、チャネル層５の表層部のうち少なくとも第１ゲート領域３の上に位置する部位にはｐ⁺型層からなる第２ゲート領域７が形成されている。
【００２０】
そして、チャネル層５のうち、第１ゲート領域３と第２ゲート領域７との間に挟まれた領域において、第１、第２ゲート領域３、７から離間するように第３ゲート領域１５が形成されている。この第３ゲート領域１５は、紙面左右において略対称に形成されている。本実施形態におけるＪ−ＦＥＴは、この第３ゲート領域１５と第１ゲート領域３との間、および第３ゲート領域１５と第２ゲート領域７との間をチャネルとするように構成され、第３ゲート領域１５のチャネル長方向における幅により、チャネル長が決定されるようになっている。
【００２１】
また、チャネル層５には、ｎ⁺型ソース領域６の表面部や第１ゲート領域３の表面部まで達する凹部８が形成されている。この凹部８の内には、ｎ⁺型ソース領域６に電気的に接続されたソース電極９が形成されていると共に、第１ゲート領域３に電気的に接続された第１ゲート電極１０が形成された構成となっている。そして、第２ゲート領域７の上層部には、第２ゲート領域７の電位を制御するための第２ゲート電極１１が形成され、ソース電極９、第１、第２ゲート電極１０、１１それぞれがパッシベーション膜１２によって絶縁分離された状態となっている。なお、第３ゲート領域１５に関しては図１の断面では表されないが、実際には第３ゲート電極（図中点線参照）に電気的に接続された構成となっている。
【００２２】
さらに、ｎ⁺型基板１の裏面側には、ｎ⁺型基板１と電気的に接続されたドレイン電極１３が形成されている。このようにして本実施形態におけるＪ−ＦＥＴが構成されている。
【００２３】
以上のように構成されたＪ−ＦＥＴは、ノーマリオフ型で動作するように構成されている。すなわち、第１、第２ゲート電極１０、１１及び第３ゲート電極に電圧を印加していない時には、チャネル層５が第１〜第３ゲート領域３、７、１５から伸びる空乏層によってピンチオフされる。そして、第１、第２ゲート電極１０、１１及び第３ゲート電極に所望の電圧を印加すると、第１〜第３ゲート領域３、７、１５からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ⁺型ソース領域６→チャネル層５→ｎ^-型エピ層２→ｎ⁺型基板１→ドレイン電極１３の順で電流が流れるようになっている。
【００２４】
このようなＪ−ＦＥＴにおいては、第１ゲート領域３と第３ゲート領域１５との間、および第３ゲート領域１５と第２ゲート領域７との間の２つの領域でチャネルが形成されるようにできる。このため、従来のようにチャネルが１つのみであった場合と比べると、高耐圧となるような設計（空乏層のオーバラップ量が多くなる設計）を行っても、２つのチャネルにより低オン抵抗とすることが可能となる。これにより、高耐圧であり、かつ低オン抵抗化が図れるＪ−ＦＥＴとすることができる。
【００２５】
また、このようなＪ−ＦＥＴにおいては、オン抵抗や耐圧がチャネルの長さ、つまり第３ゲート領域１５のチャネル長方向の幅によって決定されることになる。これに対し、本実施形態では、上述したように、第３ゲート領域１５を紙面左右において略対称とし、チャネル長方向の幅が一定の関係となるようにしているため、紙面左右両側においてチャネル長さが等しくなる。このため、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することが可能となる。
【００２６】
次に、図１に示すＪ−ＦＥＴの製造工程を図２〜図５を用いて説明する。
【００２７】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ⁺型基板１を用意する。例えば、ｎ⁺型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ^-型エピ層２をエピタキシャル成長させる。この場合、ｎ^-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００２８】
〔図２（ｂ）に示す工程〕
ｎ^-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置し、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、第１ゲート領域３を形成する予定位置にｐ型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第１ゲート領域３を形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【００２９】
この後、熱処理を施すことで注入されたイオンを活性化させ、第１ゲート領域３を形成する。なお、この第１ゲート領域３の形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３０】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、第１ゲート領域３上を含み、ｎ^-型エピ層２の上にエピタキシャル成長によって、ｎ^-型層からなるチャネル層５を形成する。このとき、よりノーマリオフ型のＪ−ＦＥＴとし易くするために、チャネル層５の不純物濃度をｎ^-型エピ層２よりも低濃度とすると良い。
【００３１】
〔図３（ａ）に示す工程〕
チャネル層５の表面に第１のマスク材となるＬＴＯ膜２１を成膜したのち、フォトリソグラフィによってＬＴＯ膜２１をパターニングし、ｎ⁺型ソース領域６の形成予定位置および第３ゲート領域１５の形成予定位置と対向する部位においてＬＴＯ膜２１に開口部を形成する。
【００３２】
〔図３（ｂ）に示す工程〕
ＬＴＯ膜２１上を含み、チャネル層５の上に第２のマスク材となるポリシリコン膜２２を積層したのち、フォトリソグラフィによってポリシリコン膜２２をパターニングし、ＬＴＯ膜２１に形成された開口部のうちｎ⁺型ソース領域６の形成予定位置に形成された部分をポリシリコン膜２２で覆う。
【００３３】
そして、ＬＴＯ膜２１及びポリシリコン膜２２をマスクとしたイオン注入を行う。具体的には、ｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、第３ゲート領域１５の形成予定位置にｐ型不純物が注入される。この後、熱処理によってｐ型不純物を活性化させることで第３ゲート領域１５を形成する。
【００３４】
なお、この第３ゲート領域１５の形成に際しても、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３５】
〔図３（ｃ）に示す工程〕
ポリシリコン膜２２を除去したのち、再び、第３のマスク材となるポリシリコン膜２３を積層したのち、フォトリソグラフィによってポリシリコン膜２３をパターニングし、ＬＴＯ膜２１に形成された開口部のうち第３ゲート領域１５の形成予定位置に形成れた部分をポリシリコン膜２３で覆う。
【００３６】
そして、ＬＴＯ膜２１及びポリシリコン膜２３をマスクとしたイオン注入を行う。具体的には、ｎ型不純物である窒素又はリンをイオン注入する。これにより、ｎ⁺型ソース領域６を形成する予定位置にｎ型不純物が注入される。この後、熱処理によってｎ型不純物を活性化させることでｎ⁺型ソース領域６を形成する。
【００３７】
なお、図３（ｂ）に示す工程と本工程とは順番を入れ替えても良く、また、各工程における熱処理による不純物の活性化を同時に行うようにしても良い。
【００３８】
〔図４（ａ）に示す工程〕
ポリシリコン膜２３を除去したのち、再びＬＴＯ膜２１のパターニングを行い、ＬＴＯ膜２１に対して第２ゲート領域７の形成予定位置に開口部を形成する。その後、第４のマスク材となるポリシリコン膜２４を積層したのち、フォトリソグラフィによってポリシリコン膜２４をパターニングし、ＬＴＯ膜２１に形成された開口部のうちｎ⁺型ソース領域６の形成予定位置に形成された部分をポリシリコン膜２４で覆う。
【００３９】
そして、ＬＴＯ膜２１及びポリシリコン膜２４をマスクとしたイオン注入を行う。ｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、第２ゲート領域７の形成予定位置にｐ型不純物が注入される。この後、熱処理によってｐ型不純物を活性化させることで第２ゲート領域７を形成する。
【００４０】
なお、この第２ゲート領域７の形成に際しても、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。また、このときの熱処理によって、図３（ｃ）に示す工程でのｎ⁺型ソース領域６の活性化を兼ねても良い。
【００４１】
〔図４（ｂ）、（ｃ）に示す工程〕
まず、図４（ｂ）に示すように、ポリシリコン膜２４を除去すると共に、ＬＴＯ膜２１を除去する。そして、ＬＴＯ膜２５を成膜したのち、フォトリソグラフィによってＬＴＯ膜２５をパターニングすることで、図４（ｃ）に示すように、ｎ⁺型ソース領域６上の所定領域においてＬＴＯ膜２５に開口部を形成する。
【００４２】
〔図５（ａ）、（ｂ）に示す工程〕
ＬＴＯ膜２５をマスクとしたエッチング、例えば反応性イオンエッチング（ＲＩＥ）を施すことで、図５（ａ）に示すように、ｎ⁺型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成する。その後、図５（ｂ）に示すように、ＬＴＯ膜２５を除去した後、凹部８内を含む基板表面側に層間絶縁膜１２を形成する。
【００４３】
〔図５（ｃ）に示す工程〕
層間絶縁膜１２をパターニングすることで第１〜第３ゲート領域３、７、１５やｎ⁺型ソース領域６と連通するコンタクトホールを形成したのち、層間絶縁膜１２上に電極層を成膜し、さらに電極層をパターニングすることでソース電極９および第１、第２ゲート電極１０、１１及び第３ゲート電極を形成する。この後、基板裏面側にドレイン電極１３を形成することで図１に示すＪ−ＦＥＴが完成する。
【００４４】
以上のような製造方法によると、１つのＬＴＯ膜２１をマスクとして第３ゲート領域１５、ｎ⁺型ソース領域６、および第２ゲート領域７を形成していることから、これらをセルフアライン（自己整合）で形成することができる。このため、マスクずれによる各要素のバラツキをなくすことが可能となる。
【００４５】
また、上述したように、第３ゲート領域１５を設け、この第３ゲート領域１５によってチャネルが設定されるようにしている。そして、上記製造方法によれば、第３ゲート領域１５が必ず第１ゲート領域３と第２ゲート領域７との間に形成されるようにできることから、仮に、第３ゲート領域１５の形成位置にバラツキが生じたとしても、チャネル長が第３ゲート領域１５のチャネル長方向の幅によって決定され、紙面左右両側において必ず同じチャネル長となるようにできる。
【００４６】
従って、本実施形態に示すＪ−ＦＥＴによれば、チャネル長のバラツキによって発生するＪ−ＦＥＴのオン抵抗の増加や耐圧の低下を防止することが可能となる。
【００４７】
（第２実施形態）
本実施形態は、第１実施形態に対してＪ−ＦＥＴの製造方法を変えたものである。すなわち、第１実施形態の図３（ｂ）に示す工程に代え、図６（ａ）に示す工程のように、ｐ型不純物としてボロンを用い、熱処理の際にボロンを拡散させるようにしても良い。このようにすれば、図６（ｂ）に示すように、チャネル設定領域７ａ、７ｂが熱拡散によって形成されたＪ−ＦＥＴとなる。このようにしても、第１実施形態と同様の効果を得ることができる。
【００４８】
また、このようなｐ型不純物の拡散によって第３ゲート領域１５を形成する場合、第３ゲート領域１５は、中央部が高濃度となり、外周部に近づくにつれて低濃度化していく構成となる。このような構成によれば、逆バイアス時には低濃度となる部分において空乏層が伸び易くなることから耐圧を稼ぐことができ、順バイアス時には低濃度であることから空乏層を一気に縮めることができる。
【００４９】
さらに、逆バイアス時には活性化されていないボロンが活性化状態となって耐圧を稼ぐことが可能となるが、順方向バイアス時にはボロンが活性化状態になることはないため大電流を流すことができるという効果も得られる。
【００５０】
（第３実施形態）
本実施形態は、第１実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図７に、本実施形態に示すＪ−ＦＥＴの断面構成を示す。
【００５１】
本実施形態では、第１実施形態において形成されていた凹部８（図１参照）が備えられておらず、第１ゲート領域３と第１ゲート電極１０との電気的接続をｐ⁺型層からなるコンタクト領域１４によって行っている。このようにしても第１実施形態と同様の効果を得ることができる。また、図７とは別段面において、第３ゲート領域１５もｐ⁺型層からなるコンタクト領域１４を介して第３ゲート電極に電気的に接続されている。
【００５２】
なお、このような構造は、第１実施形態における図５（ａ）に示す工程に代え、この工程においてｐ型不純物のイオン注入および、注入された不純物の活性化を行うことで形成される。
【００５３】
（第４実施形態）
本実施形態では、第１実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図８に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。
【００５４】
この図に示されるＪ−ＦＥＴは、ｐ型不純物を高濃度にドーピングしたエピ層によって第２ゲート領域７を形成したものである。このように、第２ゲート領域７がエピ層で構成されたＪ−ＦＥＴであっても第１実施形態と同様の効果を得ることができる。
【００５５】
次に、本実施形態におけるＪ−ＦＥＴの製造工程を図９〜図１１に示し、これらの図に基づき、本実施形態のＪ−ＦＥＴの製造方法について説明する。
【００５６】
まず、第１実施形態における図２（ａ）〜（ｃ）と同様の工程を施す。続いて、図９（ａ）に示す工程において、チャネル層５の表面上にｐ型不純物を含んだエピ層を成長させることで、第２ゲート領域７を形成する。この後、図９（ｂ）〜１０（ａ）に示す工程において、第１実施形態における図３（ｂ）、（ｃ）と同様の工程を施す。
【００５７】
その後、図１０（ｂ）に示すように、ＬＴＯ膜２１及びポリシリコン膜２３をマスクとしたまま、第２ゲート領域７の一部をエッチングしたのち、図１０（ｃ）に示すように、ＬＴＯ膜２１及びポリシリコン膜２３を除去する。
【００５８】
そして、図１１（ａ）に示すようにＬＴＯ膜３１を成膜したのち、パターニングすることでＬＴＯ膜３１のうちのｎ⁺型ソース領域６の上部に開口部を形成する。続いて、図１１（ｂ）に示すように、ＬＴＯ膜３１をマスクとしてｎ⁺型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成したのち、ＬＴＯ膜３１を除去する。
【００５９】
この後、図１１（ｃ）に示す工程において、第１実施形態における図５（ｂ）と同様の工程を行うことで層間絶縁膜１２を形成し、最後に、図５（ｃ）と同様の工程を行うことで、図８に示す本実施形態のＪ−ＦＥＴが完成する。
【００６０】
このような製造方法によれば、第３ゲート領域１５、第２ゲート領域７およびｎ⁺型ソース領域６がセルフアラインで形成されるため、第１実施形態と同様の効果を得ることが可能である。
【００６１】
なお、本実施形態においても、第２実施形態と同様に、第３ゲート領域１５を熱拡散させるようにして形成しても良い。
【００６２】
（他の実施形態）
上記第１実施形態では、第１〜第３ゲート領域３、７、１５に印加する電位を第１、第２ゲート電極１０、１１及び第３ゲート電極によって個々に制御できるトリプルゲート駆動タイプのＪ−ＦＥＴを例に挙げて説明したが以下に示す各ドライブ形態を採用することが可能である。
【００６３】
▲１▼第３ゲート電極とソース電極９とを接続し、第１、第２ゲート電極１０、１１への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、ダブルゲート駆動タイプとする。これにより、第１、第２ゲート領域３、７は駆動電位、第３ゲート領域１５はソース電位となって、２つのチャネルが形成されることになる。なお、この場合、第３ゲート領域１５をフローティング状態としても、同様にダブルゲート駆動タイプの動作を行うことになる。
【００６４】
▲２▼第１ゲート電極１０とソース電極９とを接続すると共に、第３ゲート領域をフローティング状態にする。そして、第２ゲート電極１１への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、シングルゲート駆動タイプとする。これににより、第１ゲート領域３はソース電位、第３ゲート領域１５はフローティング電位、第２ゲート領域７は駆動電位となることから、２つのチャネルのうち紙面上側に位置するものがチャネルとして働くことになる。
【００６５】
▲３▼第２ゲート電極１１とソース電極９とを接続すると共に、第３ゲート領域をフローティング状態にする。そして、第１ゲート電極１０への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、シングルゲート駆動タイプとする。これにより、第１ゲート領域３は駆動電位、第３ゲート領域１５はフローティング電位、第２ゲート領域７はソース電位となることから、２つのチャネルのうち紙面下側上側に位置するものがチャネルとして働くことになる。
【００６６】
▲４▼第１、第２ゲート電極１０、１１とソース電極９とを接続すると共に、第３ゲート電極への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、シングルゲート駆動タイプとする。これにより、第１、第２ゲート領域３、７はソース電位、第３ゲート領域１５は駆動電位となることから、２つのチャネルが形成されることになる。
【００６７】
▲５▼第１ゲート電極１０及び第３ゲート電極とソース電極９とを接続すると共に、第２ゲート電極１１への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、シングルゲート駆動タイプとする。これににより、第１、第３ゲート領域３、１５はソース電位、第２ゲート領域７は駆動電位となることから、２つのチャネルのうち紙面上側に位置するものがチャネルとして働くことになる。
【００６８】
▲６▼第２ゲート電極１１及び第３ゲート電極とソース電極９とを接続すると共に、第１ゲート電極１０への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、シングルゲート駆動タイプとする。これににより、第２、第３ゲート領域７、１５はソース電位、第１ゲート領域３は駆動電位となることから、２つのチャネルのうち紙面下側に位置するものがチャネルとして働くことになる。
【００６９】
以上説明したように、Ｊ−ＦＥＴをトリプルゲート駆動タイプとするのみでなく、ダブルゲート駆動タイプ、シングルゲート駆動タイプとしてもよい。また、ここでは、第１、第２ゲート領域３、７の間に第３ゲート領域１５を１つのみ設けるようにしたが、第３ゲート領域１５を紙面縦方向に並べ、チャネルの数を２つよりも大きな複数としてもよい。すなわち、第１、第２、第３ゲート領域３、７、１５がＮ個であったとすれば、チャネルの数がＮ−１となるようにすることが可能である。
【００７０】
なお、上記実施形態では、ｎチャネル型のＪ−ＦＥＴに関して説明したが、勿論、各構成要素の導電型を逆にしたＪ−ＦＥＴにも本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２】図１におけるＪ−ＦＥＴの製造工程を示した図である。
【図３】図２に続くＪ−ＦＥＴの製造工程を示した図である。
【図４】図３に続くＪ−ＦＥＴの製造工程を示した図である。
【図５】図４に続くＪ−ＦＥＴの製造工程を示した図である。
【図６】本発明の第２実施形態におけるＪ−ＦＥＴの製造工程を示した図である。
【図７】本発明の第３実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図８】本発明の第４実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図９】図８におけるＪ−ＦＥＴの製造工程を示した図である。
【図１０】図９に続くＪ−ＦＥＴの製造工程を示した図である。
【図１１】図１０に続くＪ−ＦＥＴの製造工程を示した図である。
【図１２】従来におけるＪ−ＦＥＴの断面構成を示した図である。
【符号の説明】
１…ｎ⁺型基板、２…ｎ^-型エピ層、３…第１ゲート領域、５…チャネル層、
６…ｎ⁺型ソース領域、７…第２ゲート領域、８…凹部、９…ソース電極、
１０、１１…第１、第２ゲート電極、１３…ドレイン電極、
１５…第３ゲート領域。

Claims (17)

1. 炭化珪素からなる第１導電型の半導体基板（１）と、
   前記半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
   前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、
   前記半導体層及び前記第１ゲート領域の上に形成された第１導電型のチャネル層（５）と、
   前記チャネル層のうち前記第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（６）と、
   前記チャネル層の上又は前記チャネル層の表層部において、前記第１ゲート領域と対向する部位を含むように形成された第２導電型の第２ゲート領域（７）と、
   前記ソース領域に電気的に接続されたソース電極（９）と、
   前記第１ゲート領域に電気的に接続された第１ゲート電極（１０）と、
   前記第２ゲート領域に電気的に接続された第２ゲート電極（１１）と、
   前記半導体基板の裏面側に形成されたドレイン電極（１３）とを有し、
   前記チャネル層には、前記第１ゲート領域と前記第２ゲート領域とに挟まれる部位において、前記第１、第２ゲート領域から離間するように第２導電型の第３ゲート領域（１５）が備えられていることを特徴とする炭化珪素半導体装置。
2. 前記第２ゲート領域は、前記チャネル層の上に第２導電型不純物を含むように成長させたエピ層によって構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
3. 前記第３ゲート領域は、不純物を熱拡散させることによって形成されていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
4. 前記第１、第２、第３ゲート領域はｐ型で構成され、ｐ型不純物としてボロンと炭素とを一定割合としたものか、もしくはＡｌが用いられていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
5. 前記第３ゲート領域に電気的に接続された第３ゲート電極を有し、前記第１、第２、第３ゲート電極への個々の印加電位に基づいて作動するトリプルゲート駆動タイプで構成されていることを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
6. 前記第３ゲート領域に電気的に接続された第３ゲート電極を有し、該第３ゲート電極と前記ソース電極とが電気的に接続され、前記第１、第２ゲート電極への個々の印加電位に基づいて作動するダブルゲート駆動タイプで構成されていることを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
7. 前記第３ゲート領域がフローティング状態とされ、前記第１、第２ゲート電極への個々の印加電位に基づいて作動するダブルゲート駆動タイプで構成されていることを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
8. 前記第１ゲート電極と前記第２ゲート電極のいずれか一方が前記ソース電極と電気的に接続されていると共に、前記第３ゲート領域がフローティング状態とされ、前記第１、第２ゲート電極のうち前記ソース電極と電気的に接続されていない側への印加電位に基づいて作動するシングルゲート駆動タイプで構成されていることを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
9. 前記第３ゲート領域に電気的に接続された第３ゲート電極を有し、前記第１ゲート電極及び前記第２ゲート電極と前記ソース電極とが電気的に接続され、前記第３ゲート電極への印加電位に基づいて作動するシングルゲート駆動タイプで構成された請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
10. 前記第３ゲート領域に電気的に接続された第３ゲート電極を有し、前記第１ゲート電極及び前記第３ゲート電極と前記ソース電極とが電気的に接続され、前記第２ゲート電極への印加電位に基づいて作動するシングルゲート駆動タイプで構成された請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
11. 前記第３ゲート領域に電気的に接続された第３ゲート電極を有し、前記第２ゲート電極及び前記第３ゲート電極と前記ソース電極とが電気的に接続され、前記第１ゲート電極への印加電位に基づいて作動するシングルゲート駆動タイプで構成された請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
12. 前記第３ゲート領域が前記第１ゲート領域と前記第２ゲート領域との間に複数個配置されていることを特徴とする請求項１乃至１１のいずれか１つに記載の炭化珪素半導体装置。
13. 炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
    前記半導体層の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
    前記半導体層及び前記第１ゲート領域の上に第１導電型のチャネル層（５）を形成する工程と、
    前記チャネル層のうち前記第１ゲート領域の上に位置する部位に、第１導電型のソース領域（６）を形成する工程と、
    前記チャネル層の上又は前記チャネル層の表層部において、前記第１ゲート領域と対向する部位を含むように、第２導電型の第２ゲート領域（７）を形成する工程と、
    前記ソース領域に電気的に接続されるソース電極（９）、前記第１ゲート領域に電気的に接続される第１ゲート電極（１０）、前記第２ゲート領域に電気的に接続される第２ゲート電極（１１）を形成する工程と、
    前記半導体基板の裏面側にドレイン電極（１３）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
    前記チャネル層の中層部に第２導電型不純物をイオン注入することで、前記第１ゲート領域と前記第２ゲート領域との間において、前記第１、第２ゲート領域から離間するように、第２導電型の第３ゲート領域を形成する工程を有していることを特徴とする炭化珪素半導体装置の製造方法。
14. 前記第２ゲート領域を形成する工程では、前記チャネル層の上に第２導電型不純物を含むようにエピ層を成長させることによって前記第２ゲート領域を形成することを特徴とする請求項１３に記載の炭化珪素半導体装置の製造方法。
15. 前記第３ゲート領域を形成する工程、前記ソース領域を形成する工程は、
    前記チャネル層の上に、前記第３ゲート領域の形成予定位置および前記ソース領域の形成予定位置に開口部が形成された第１のマスク材（２１）を形成する工程と、
    前記第１のマスク材の開口部のうち、前記ソース領域の形成予定位置に形成されたものを覆う第２のマスク材（２２）を形成したのち、該第２のマスク材および前記第１のマスク材をマスクとしたイオン注入を行うことで、前記第３ゲート領域を形成する工程と、
    前記第１のマスク材の開口部のうち、前記第３ゲート領域の形成予定位置に形成されたものを覆う第３のマスク材（２３）を形成したのち、該第３のマスク材および前記第１のマスク材をマスクとしたイオン注入を行うことで、前記ソース領域を形成する工程とを有していることを特徴とする請求項１３又は１４に記載の炭化珪素半導体装置の製造方法。
16. 前記第２ゲート領域を形成する工程は、
    前記ソース領域及び前記第３ゲート領域を形成したのち、前記第１のマスク材をパターニングすることで、前記第１のマスクに前記第２ゲート領域の形成予定位置に開口部を形成する工程と、
    前記第１のマスク材の開口部のうち、前記ソース領域の形成予定位置に形成されたものを覆う第４のマスク材（２４）を形成したのち、該第４のマスク材および前記第１のマスク材をマスクとしたイオン注入を行うことで、前記第２ゲート領域を形成する工程とを有していることを特徴とする請求項１５に記載の炭化珪素半導体装置の製造方法。
17. 前記第３ゲート領域の形成工程では、不純物を熱拡散させることによって前記第３ゲート領域を形成することを特徴とする請求項１３乃至１６のいずれか１つに記載の炭化珪素半導体装置の製造方法。

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