JP4797270B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、炭化珪素(以下、SiCという)半導体装置及びその製造方法に関するもので、特にJ−FETに適用して好適である。
【0002】
【従来の技術】
図12に、パワー素子として用いられるSiC半導体装置の一例としてnチャネル型のJ−FETの断面構成を示す。図12に示されるように、nチャネル型のJ−FETは、SiCからなるn+型基板J1の上にn-型エピ層J2を成長させた基板を用いて形成される。n-型エピ層J2の表層部にはp型の第1ゲート領域J3が形成されている。そして、第1ベース領域J3上を含み、n-型エピ層J2の上にチャネル層J4が形成されている。そして、このチャネル層J4のうち第1ベース領域J3よりも上層に位置する領域にn+型ソース領域J5が形成されている。また、第1ゲート領域J3のうちn+型ソース領域J5よりも突き出すように延設された部分とオーバラップするように、チャネル層J4の表面にはp型の第2ゲート領域J6が形成されている。そして、第1、第2ゲート領域J3、J6と接するように第1、第2ゲート電極J7、J8が形成されていると共に、n+型ソース領域J5と接するようにソース電極J9が形成され、さらに、n+型基板J1と接するようにドレイン電極J10が形成されて図12に示すJ−FETが構成されている。
【0003】
このような構成のJ−FETをノーマリオフ型とする場合には、第1、第2ゲート電極J7、J8に対して電圧を印加していない際に、第1、第2ゲート領域J3、J6からチャネル層J4に向けて伸びる空乏層によってチャネル層J4がピンチオフされるように設計する。そして、第1、第2ゲート領域J3、J6から伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【0004】
そして、このとき第1、第2ゲート領域J3、J6から伸びる空乏層の状態によってノーマリオフ型のJ−FETの耐圧が決まり、空乏層のオーバラップ量が大きい程、耐圧が大きくなる。
【0005】
【発明が解決しようとする課題】
しかしながら、このようなノーマリオフ型のJ−FETにおいて高耐圧を得ようとすると、オン抵抗が小さくならないし、オン抵抗を小さくするように設計すると、J−FETがノーマリオン型になってしまう。このため、J−FETにおいて、高耐圧と低オン抵抗化を両立することが難しい。
【0006】
また、第2ゲート領域J6、n+型ソース領域J5および第1ゲート領域J3によって形成される寄生PNPバイポーラトランジスタが動作してしまうことを防ぐために、ノーマリオフ型のJ−FETでは、各ゲートによるスイッチング動作はPN接合部でのビルトインポテンシャル(2.8V)で制御することが限界であった。このため、低オン抵抗化を行うことができなかった。
【0007】
本発明は上記点に鑑みて、高耐圧であり、かつ低オン抵抗にできる炭化珪素半導体装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、炭化珪素からなる第1導電型の半導体基板(1)と、半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)と、半導体層の表層部の所定領域に形成され、所定深さを有する第2導電型の第1ゲート領域(3)と、半導体層及び第1ゲート領域の上に形成された第1導電型のチャネル層(5)と、チャネル層のうち第1ゲート領域の上に位置する部位に形成された第1導電型のソース領域(6)と、チャネル層の上又はチャネル層の表層部において、第1ゲート領域と対向する部位を含むように形成された第2導電型の第2ゲート領域(7)と、ソース領域に電気的に接続されたソース電極(9)と、第1ゲート領域に電気的に接続された第1ゲート電極(10)と、第2ゲート領域に電気的に接続された第2ゲート電極(11)と、半導体基板の裏面側に形成されたドレイン電極(13)とを有し、チャネル層には、第1ゲート領域と第2ゲート領域とに挟まれる部位において、第1、第2ゲート領域から離間するように第2導電型の第3ゲート領域(15)が備えられていることを特徴としている。
【0009】
このような構成によれば、第1ゲート領域と第3ゲート領域との間、および第3ゲート領域と第2ゲート領域との間の2つの領域でチャネルが形成されるようにできる。このため、従来のようにチャネルが1つのみであった場合と比べると、高耐圧となるような設計(空乏層のオーバラップ量が多くなる設計)を行っても、2つのチャネルにより低オン抵抗とすることが可能となる。これにより、高耐圧であり、かつ低オン抵抗化を図ることができる。
【0010】
請求項3に記載の発明では、第3ゲート領域は、不純物を熱拡散させることによって形成されていることを特徴としている。このような構成によれば、逆バイアス時には低濃度となる部分において空乏層が伸び易くなることから耐圧を稼ぐことができ、順バイアス時には低濃度であることから空乏層を一気に縮めることができる。さらに、逆バイアス時には活性化されていないボロンが活性化状態となって耐圧を稼ぐことが可能となるが、順方向バイアス時にはボロンが活性化状態になることはないため大電流を流すことができるという効果も得られる。
【0011】
なお、請求項1乃至4に記載の炭化珪素半導体装置は、例えば、請求項5に示されるようにトリプルゲート駆動タイプで構成されたり、請求項6、7に示されるようにダブルゲート駆動タイプで構成されたり、請求項8乃至11に示されるようにシングルゲート駆動タイプで構成される。また、請求項12に示すように、第3ゲート領域を第1ゲート領域と第2ゲート領域との間に複数個配置しても良い。
【0012】
請求項13に記載の発明は、請求項1に記載の半導体装置の製造方法に関する。この方法により、請求項1に記載の半導体装置を製造することができる。
【0013】
請求項15に記載の発明では、第3ゲート領域を形成する工程、ソース領域を形成する工程は、チャネル層の上に、第3ゲート領域の形成予定位置およびソース領域の形成予定位置に開口部が形成された第1のマスク材(21)を形成する工程と、第1のマスク材の開口部のうち、ソース領域の形成予定位置に形成されたものを覆う第2のマスク材(22)を形成したのち、該第2のマスク材および第1のマスク材をマスクとしたイオン注入を行うことで、第3ゲート領域を形成する工程と、第1のマスク材の開口部のうち、第3ゲート領域の形成予定位置に形成されたものを覆う第3のマスク材(23)を形成したのち、該第3のマスク材および第1のマスク材をマスクとしたイオン注入を行うことで、ソース領域を形成する工程とを有していることを特徴としている。
【0014】
このように、ソース領域や第3ゲート領域の形成予定位置に開口部が形成された第1のマスク材を用い、この第1のマスク材の開口部のうち、ソース領域の形成予定位置や第3ゲート領域の形成予定位置を順に覆ってイオン注入を行うことで、ソース領域や第3ゲート領域をセルフアライン(自己整合)で形成することができる。これにより、チャネル長のバラツキをなくすことができ、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することができる。
【0015】
請求項16に記載の発明では、第2ゲート領域を形成する工程は、ソース領域及び第3ゲート領域を形成したのち、第1のマスク材をパターニングすることで、第1のマスクに第2ゲート領域の形成予定位置に開口部を形成する工程と、第1のマスク材の開口部のうち、ソース領域の形成予定位置に形成されたものを覆う第4のマスク材(24)を形成したのち、該第4のマスク材および第1のマスク材をマスクとしたイオン注入を行うことで、第2ゲート領域を形成する工程とを有していることを特徴としている。このように、第2ゲート領域に関しても第1のマスク材を用いることで、この第2ゲート領域もセルフアラインで形成することができる。
【0016】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0017】
【発明の実施の形態】
(第1実施形態)
図1に、本発明の第1実施形態における炭化珪素半導体装置として、トリプルゲート駆動タイプのnチャネル型J−FETの断面構造を示す。以下、図1に基づいてJ−FETの構成についての説明を行う。
【0018】
図1は、J−FETは1セル分の断面構成を示したものである。炭化珪素からなるn+型基板1は上面を主表面とし、主表面の反対面である下面を裏面としている。このn+型基板1の主表面上には、基板1よりも低いドーパント濃度を有する炭化珪素からなるn-型エピ層2がエピタキシャル成長されている。
【0019】
n-型エピ層2の表層部における所定領域には、紙面左右において略対称にp+型層からなる第1ゲート領域3が形成されている。また、第1ゲート領域3上を含み、n-型エピ層2の表面にはn-型層で構成されたチャネル層5がエピタキシャル成長されている。このチャネル層5の中層部のうち第1ゲート領域3の上に位置する部位にはn+型ソース領域6が形成されており、また、チャネル層5の表層部のうち少なくとも第1ゲート領域3の上に位置する部位にはp+型層からなる第2ゲート領域7が形成されている。
【0020】
そして、チャネル層5のうち、第1ゲート領域3と第2ゲート領域7との間に挟まれた領域において、第1、第2ゲート領域3、7から離間するように第3ゲート領域15が形成されている。この第3ゲート領域15は、紙面左右において略対称に形成されている。本実施形態におけるJ−FETは、この第3ゲート領域15と第1ゲート領域3との間、および第3ゲート領域15と第2ゲート領域7との間をチャネルとするように構成され、第3ゲート領域15のチャネル長方向における幅により、チャネル長が決定されるようになっている。
【0021】
また、チャネル層5には、n+型ソース領域6の表面部や第1ゲート領域3の表面部まで達する凹部8が形成されている。この凹部8の内には、n+型ソース領域6に電気的に接続されたソース電極9が形成されていると共に、第1ゲート領域3に電気的に接続された第1ゲート電極10が形成された構成となっている。そして、第2ゲート領域7の上層部には、第2ゲート領域7の電位を制御するための第2ゲート電極11が形成され、ソース電極9、第1、第2ゲート電極10、11それぞれがパッシベーション膜12によって絶縁分離された状態となっている。なお、第3ゲート領域15に関しては図1の断面では表されないが、実際には第3ゲート電極(図中点線参照)に電気的に接続された構成となっている。
【0022】
さらに、n+型基板1の裏面側には、n+型基板1と電気的に接続されたドレイン電極13が形成されている。このようにして本実施形態におけるJ−FETが構成されている。
【0023】
以上のように構成されたJ−FETは、ノーマリオフ型で動作するように構成されている。すなわち、第1、第2ゲート電極10、11及び第3ゲート電極に電圧を印加していない時には、チャネル層5が第1〜第3ゲート領域3、7、15から伸びる空乏層によってピンチオフされる。そして、第1、第2ゲート電極10、11及び第3ゲート電極に所望の電圧を印加すると、第1〜第3ゲート領域3、7、15からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極9→n+型ソース領域6→チャネル層5→n-型エピ層2→n+型基板1→ドレイン電極13の順で電流が流れるようになっている。
【0024】
このようなJ−FETにおいては、第1ゲート領域3と第3ゲート領域15との間、および第3ゲート領域15と第2ゲート領域7との間の2つの領域でチャネルが形成されるようにできる。このため、従来のようにチャネルが1つのみであった場合と比べると、高耐圧となるような設計(空乏層のオーバラップ量が多くなる設計)を行っても、2つのチャネルにより低オン抵抗とすることが可能となる。これにより、高耐圧であり、かつ低オン抵抗化が図れるJ−FETとすることができる。
【0025】
また、このようなJ−FETにおいては、オン抵抗や耐圧がチャネルの長さ、つまり第3ゲート領域15のチャネル長方向の幅によって決定されることになる。これに対し、本実施形態では、上述したように、第3ゲート領域15を紙面左右において略対称とし、チャネル長方向の幅が一定の関係となるようにしているため、紙面左右両側においてチャネル長さが等しくなる。このため、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することが可能となる。
【0026】
次に、図1に示すJ−FETの製造工程を図2〜図5を用いて説明する。
【0027】
〔図2(a)に示す工程〕
まず、n型4H、6H、3C又は15R−SiC基板、すなわちn+型基板1を用意する。例えば、n+型基板1として、厚さが400μm、主表面が(0001)Si面、又は、(112−0)a面のものを用意する。そして、この基板1の主表面に厚さ5μmのn-型エピ層2をエピタキシャル成長させる。この場合、n-型エピ層2は下地の基板1と同様の結晶が得られ、n型4H、6H、3C又は15R−SiC層となる。
【0028】
〔図2(b)に示す工程〕
n-型エピ層2の上の所定領域にLTO(Low Temperature Oxide)膜20を配置し、フォトリソグラフィによってLTO膜20をパターニングして所定領域を開口させる。そして、LTO膜20をマスクとしてイオン注入を行う。具体的には、第1ゲート領域3を形成する予定位置にp型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第1ゲート領域3を形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【0029】
この後、熱処理を施すことで注入されたイオンを活性化させ、第1ゲート領域3を形成する。なお、この第1ゲート領域3の形成に際し、あまりp型不純物を熱拡散させたくない場合には、熱拡散しにくいAlを用いるか、もしくはボロンに対して炭素を一定割合(好ましくはボロン:炭素=1:10)注入することで熱拡散し難くするとよい。
【0030】
〔図2(c)に示す工程〕
LTO膜20を除去したのち、第1ゲート領域3上を含み、n-型エピ層2の上にエピタキシャル成長によって、n-型層からなるチャネル層5を形成する。このとき、よりノーマリオフ型のJ−FETとし易くするために、チャネル層5の不純物濃度をn-型エピ層2よりも低濃度とすると良い。
【0031】
〔図3(a)に示す工程〕
チャネル層5の表面に第1のマスク材となるLTO膜21を成膜したのち、フォトリソグラフィによってLTO膜21をパターニングし、n+型ソース領域6の形成予定位置および第3ゲート領域15の形成予定位置と対向する部位においてLTO膜21に開口部を形成する。
【0032】
〔図3(b)に示す工程〕
LTO膜21上を含み、チャネル層5の上に第2のマスク材となるポリシリコン膜22を積層したのち、フォトリソグラフィによってポリシリコン膜22をパターニングし、LTO膜21に形成された開口部のうちn+型ソース領域6の形成予定位置に形成された部分をポリシリコン膜22で覆う。
【0033】
そして、LTO膜21及びポリシリコン膜22をマスクとしたイオン注入を行う。具体的には、p型不純物であるボロン又はアルミニウムをイオン注入する。これにより、第3ゲート領域15の形成予定位置にp型不純物が注入される。この後、熱処理によってp型不純物を活性化させることで第3ゲート領域15を形成する。
【0034】
なお、この第3ゲート領域15の形成に際しても、あまりp型不純物を熱拡散させたくない場合には、熱拡散しにくいAlを用いるか、もしくはボロンに対して炭素を一定割合(好ましくはボロン:炭素=1:10)注入することで熱拡散し難くするとよい。
【0035】
〔図3(c)に示す工程〕
ポリシリコン膜22を除去したのち、再び、第3のマスク材となるポリシリコン膜23を積層したのち、フォトリソグラフィによってポリシリコン膜23をパターニングし、LTO膜21に形成された開口部のうち第3ゲート領域15の形成予定位置に形成れた部分をポリシリコン膜23で覆う。
【0036】
そして、LTO膜21及びポリシリコン膜23をマスクとしたイオン注入を行う。具体的には、n型不純物である窒素又はリンをイオン注入する。これにより、n+型ソース領域6を形成する予定位置にn型不純物が注入される。この後、熱処理によってn型不純物を活性化させることでn+型ソース領域6を形成する。
【0037】
なお、図3(b)に示す工程と本工程とは順番を入れ替えても良く、また、各工程における熱処理による不純物の活性化を同時に行うようにしても良い。
【0038】
〔図4(a)に示す工程〕
ポリシリコン膜23を除去したのち、再びLTO膜21のパターニングを行い、LTO膜21に対して第2ゲート領域7の形成予定位置に開口部を形成する。その後、第4のマスク材となるポリシリコン膜24を積層したのち、フォトリソグラフィによってポリシリコン膜24をパターニングし、LTO膜21に形成された開口部のうちn+型ソース領域6の形成予定位置に形成された部分をポリシリコン膜24で覆う。
【0039】
そして、LTO膜21及びポリシリコン膜24をマスクとしたイオン注入を行う。p型不純物であるボロン又はアルミニウムをイオン注入する。これにより、第2ゲート領域7の形成予定位置にp型不純物が注入される。この後、熱処理によってp型不純物を活性化させることで第2ゲート領域7を形成する。
【0040】
なお、この第2ゲート領域7の形成に際しても、あまりp型不純物を熱拡散させたくない場合には、熱拡散しにくいAlを用いるか、もしくはボロンに対して炭素を一定割合(好ましくはボロン:炭素=1:10)注入することで熱拡散し難くするとよい。また、このときの熱処理によって、図3(c)に示す工程でのn+型ソース領域6の活性化を兼ねても良い。
【0041】
〔図4(b)、(c)に示す工程〕
まず、図4(b)に示すように、ポリシリコン膜24を除去すると共に、LTO膜21を除去する。そして、LTO膜25を成膜したのち、フォトリソグラフィによってLTO膜25をパターニングすることで、図4(c)に示すように、n+型ソース領域6上の所定領域においてLTO膜25に開口部を形成する。
【0042】
〔図5(a)、(b)に示す工程〕
LTO膜25をマスクとしたエッチング、例えば反応性イオンエッチング(RIE)を施すことで、図5(a)に示すように、n+型ソース領域6を貫通し、第1ゲート領域3に達する凹部8を形成する。その後、図5(b)に示すように、LTO膜25を除去した後、凹部8内を含む基板表面側に層間絶縁膜12を形成する。
【0043】
〔図5(c)に示す工程〕
層間絶縁膜12をパターニングすることで第1〜第3ゲート領域3、7、15やn+型ソース領域6と連通するコンタクトホールを形成したのち、層間絶縁膜12上に電極層を成膜し、さらに電極層をパターニングすることでソース電極9および第1、第2ゲート電極10、11及び第3ゲート電極を形成する。この後、基板裏面側にドレイン電極13を形成することで図1に示すJ−FETが完成する。
【0044】
以上のような製造方法によると、1つのLTO膜21をマスクとして第3ゲート領域15、n+型ソース領域6、および第2ゲート領域7を形成していることから、これらをセルフアライン(自己整合)で形成することができる。このため、マスクずれによる各要素のバラツキをなくすことが可能となる。
【0045】
また、上述したように、第3ゲート領域15を設け、この第3ゲート領域15によってチャネルが設定されるようにしている。そして、上記製造方法によれば、第3ゲート領域15が必ず第1ゲート領域3と第2ゲート領域7との間に形成されるようにできることから、仮に、第3ゲート領域15の形成位置にバラツキが生じたとしても、チャネル長が第3ゲート領域15のチャネル長方向の幅によって決定され、紙面左右両側において必ず同じチャネル長となるようにできる。
【0046】
従って、本実施形態に示すJ−FETによれば、チャネル長のバラツキによって発生するJ−FETのオン抵抗の増加や耐圧の低下を防止することが可能となる。
【0047】
(第2実施形態)
本実施形態は、第1実施形態に対してJ−FETの製造方法を変えたものである。すなわち、第1実施形態の図3(b)に示す工程に代え、図6(a)に示す工程のように、p型不純物としてボロンを用い、熱処理の際にボロンを拡散させるようにしても良い。このようにすれば、図6(b)に示すように、チャネル設定領域7a、7bが熱拡散によって形成されたJ−FETとなる。このようにしても、第1実施形態と同様の効果を得ることができる。
【0048】
また、このようなp型不純物の拡散によって第3ゲート領域15を形成する場合、第3ゲート領域15は、中央部が高濃度となり、外周部に近づくにつれて低濃度化していく構成となる。このような構成によれば、逆バイアス時には低濃度となる部分において空乏層が伸び易くなることから耐圧を稼ぐことができ、順バイアス時には低濃度であることから空乏層を一気に縮めることができる。
【0049】
さらに、逆バイアス時には活性化されていないボロンが活性化状態となって耐圧を稼ぐことが可能となるが、順方向バイアス時にはボロンが活性化状態になることはないため大電流を流すことができるという効果も得られる。
【0050】
(第3実施形態)
本実施形態は、第1実施形態に対してJ−FETの構造及び製造方法を変更したものである。図7に、本実施形態に示すJ−FETの断面構成を示す。
【0051】
本実施形態では、第1実施形態において形成されていた凹部8(図1参照)が備えられておらず、第1ゲート領域3と第1ゲート電極10との電気的接続をp+型層からなるコンタクト領域14によって行っている。このようにしても第1実施形態と同様の効果を得ることができる。また、図7とは別段面において、第3ゲート領域15もp+型層からなるコンタクト領域14を介して第3ゲート電極に電気的に接続されている。
【0052】
なお、このような構造は、第1実施形態における図5(a)に示す工程に代え、この工程においてp型不純物のイオン注入および、注入された不純物の活性化を行うことで形成される。
【0053】
(第4実施形態)
本実施形態では、第1実施形態に対してJ−FETの構造及び製造方法を変更したものである。図8に、本実施形態におけるJ−FETの断面構成を示す。
【0054】
この図に示されるJ−FETは、p型不純物を高濃度にドーピングしたエピ層によって第2ゲート領域7を形成したものである。このように、第2ゲート領域7がエピ層で構成されたJ−FETであっても第1実施形態と同様の効果を得ることができる。
【0055】
次に、本実施形態におけるJ−FETの製造工程を図9〜図11に示し、これらの図に基づき、本実施形態のJ−FETの製造方法について説明する。
【0056】
まず、第1実施形態における図2(a)〜(c)と同様の工程を施す。続いて、図9(a)に示す工程において、チャネル層5の表面上にp型不純物を含んだエピ層を成長させることで、第2ゲート領域7を形成する。この後、図9(b)〜10(a)に示す工程において、第1実施形態における図3(b)、(c)と同様の工程を施す。
【0057】
その後、図10(b)に示すように、LTO膜21及びポリシリコン膜23をマスクとしたまま、第2ゲート領域7の一部をエッチングしたのち、図10(c)に示すように、LTO膜21及びポリシリコン膜23を除去する。
【0058】
そして、図11(a)に示すようにLTO膜31を成膜したのち、パターニングすることでLTO膜31のうちのn+型ソース領域6の上部に開口部を形成する。続いて、図11(b)に示すように、LTO膜31をマスクとしてn+型ソース領域6を貫通し、第1ゲート領域3に達する凹部8を形成したのち、LTO膜31を除去する。
【0059】
この後、図11(c)に示す工程において、第1実施形態における図5(b)と同様の工程を行うことで層間絶縁膜12を形成し、最後に、図5(c)と同様の工程を行うことで、図8に示す本実施形態のJ−FETが完成する。
【0060】
このような製造方法によれば、第3ゲート領域15、第2ゲート領域7およびn+型ソース領域6がセルフアラインで形成されるため、第1実施形態と同様の効果を得ることが可能である。
【0061】
なお、本実施形態においても、第2実施形態と同様に、第3ゲート領域15を熱拡散させるようにして形成しても良い。
【0062】
(他の実施形態)
上記第1実施形態では、第1〜第3ゲート領域3、7、15に印加する電位を第1、第2ゲート電極10、11及び第3ゲート電極によって個々に制御できるトリプルゲート駆動タイプのJ−FETを例に挙げて説明したが以下に示す各ドライブ形態を採用することが可能である。
【0063】
▲1▼第3ゲート電極とソース電極9とを接続し、第1、第2ゲート電極10、11への印加電位によってチャネルを形成し、J−FETを動作させる。つまり、ダブルゲート駆動タイプとする。これにより、第1、第2ゲート領域3、7は駆動電位、第3ゲート領域15はソース電位となって、2つのチャネルが形成されることになる。なお、この場合、第3ゲート領域15をフローティング状態としても、同様にダブルゲート駆動タイプの動作を行うことになる。
【0064】
▲2▼第1ゲート電極10とソース電極9とを接続すると共に、第3ゲート領域をフローティング状態にする。そして、第2ゲート電極11への印加電位によってチャネルを形成し、J−FETを動作させる。つまり、シングルゲート駆動タイプとする。これににより、第1ゲート領域3はソース電位、第3ゲート領域15はフローティング電位、第2ゲート領域7は駆動電位となることから、2つのチャネルのうち紙面上側に位置するものがチャネルとして働くことになる。
【0065】
▲3▼第2ゲート電極11とソース電極9とを接続すると共に、第3ゲート領域をフローティング状態にする。そして、第1ゲート電極10への印加電位によってチャネルを形成し、J−FETを動作させる。つまり、シングルゲート駆動タイプとする。これにより、第1ゲート領域3は駆動電位、第3ゲート領域15はフローティング電位、第2ゲート領域7はソース電位となることから、2つのチャネルのうち紙面下側上側に位置するものがチャネルとして働くことになる。
【0066】
▲4▼第1、第2ゲート電極10、11とソース電極9とを接続すると共に、第3ゲート電極への印加電位によってチャネルを形成し、J−FETを動作させる。つまり、シングルゲート駆動タイプとする。これにより、第1、第2ゲート領域3、7はソース電位、第3ゲート領域15は駆動電位となることから、2つのチャネルが形成されることになる。
【0067】
▲5▼第1ゲート電極10及び第3ゲート電極とソース電極9とを接続すると共に、第2ゲート電極11への印加電位によってチャネルを形成し、J−FETを動作させる。つまり、シングルゲート駆動タイプとする。これににより、第1、第3ゲート領域3、15はソース電位、第2ゲート領域7は駆動電位となることから、2つのチャネルのうち紙面上側に位置するものがチャネルとして働くことになる。
【0068】
▲6▼第2ゲート電極11及び第3ゲート電極とソース電極9とを接続すると共に、第1ゲート電極10への印加電位によってチャネルを形成し、J−FETを動作させる。つまり、シングルゲート駆動タイプとする。これににより、第2、第3ゲート領域7、15はソース電位、第1ゲート領域3は駆動電位となることから、2つのチャネルのうち紙面下側に位置するものがチャネルとして働くことになる。
【0069】
以上説明したように、J−FETをトリプルゲート駆動タイプとするのみでなく、ダブルゲート駆動タイプ、シングルゲート駆動タイプとしてもよい。また、ここでは、第1、第2ゲート領域3、7の間に第3ゲート領域15を1つのみ設けるようにしたが、第3ゲート領域15を紙面縦方向に並べ、チャネルの数を2つよりも大きな複数としてもよい。すなわち、第1、第2、第3ゲート領域3、7、15がN個であったとすれば、チャネルの数がN−1となるようにすることが可能である。
【0070】
なお、上記実施形態では、nチャネル型のJ−FETに関して説明したが、勿論、各構成要素の導電型を逆にしたJ−FETにも本発明を適用することが可能である。
【図面の簡単な説明】
【図1】本発明の第1実施形態におけるJ−FETの断面構成を示す図である。
【図2】図1におけるJ−FETの製造工程を示した図である。
【図3】図2に続くJ−FETの製造工程を示した図である。
【図4】図3に続くJ−FETの製造工程を示した図である。
【図5】図4に続くJ−FETの製造工程を示した図である。
【図6】本発明の第2実施形態におけるJ−FETの製造工程を示した図である。
【図7】本発明の第3実施形態におけるJ−FETの断面構成を示す図である。
【図8】本発明の第4実施形態におけるJ−FETの断面構成を示す図である。
【図9】図8におけるJ−FETの製造工程を示した図である。
【図10】図9に続くJ−FETの製造工程を示した図である。
【図11】図10に続くJ−FETの製造工程を示した図である。
【図12】従来におけるJ−FETの断面構成を示した図である。
【符号の説明】
1…n+型基板、2…n-型エピ層、3…第1ゲート領域、5…チャネル層、
6…n+型ソース領域、7…第2ゲート領域、8…凹部、9…ソース電極、
10、11…第1、第2ゲート電極、13…ドレイン電極、
15…第3ゲート領域。
Claims (17)
- 炭化珪素からなる第1導電型の半導体基板(1)と、
前記半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第2導電型の第1ゲート領域(3)と、
前記半導体層及び前記第1ゲート領域の上に形成された第1導電型のチャネル層(5)と、
前記チャネル層のうち前記第1ゲート領域の上に位置する部位に形成された第1導電型のソース領域(6)と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第1ゲート領域と対向する部位を含むように形成された第2導電型の第2ゲート領域(7)と、
前記ソース領域に電気的に接続されたソース電極(9)と、
前記第1ゲート領域に電気的に接続された第1ゲート電極(10)と、
前記第2ゲート領域に電気的に接続された第2ゲート電極(11)と、
前記半導体基板の裏面側に形成されたドレイン電極(13)とを有し、
前記チャネル層には、前記第1ゲート領域と前記第2ゲート領域とに挟まれる部位において、前記第1、第2ゲート領域から離間するように第2導電型の第3ゲート領域(15)が備えられていることを特徴とする炭化珪素半導体装置。 - 前記第2ゲート領域は、前記チャネル層の上に第2導電型不純物を含むように成長させたエピ層によって構成されていることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 前記第3ゲート領域は、不純物を熱拡散させることによって形成されていることを特徴とする請求項1又は2に記載の炭化珪素半導体装置。
- 前記第1、第2、第3ゲート領域はp型で構成され、p型不純物としてボロンと炭素とを一定割合としたものか、もしくはAlが用いられていることを特徴とする請求項1又は2に記載の炭化珪素半導体装置。
- 前記第3ゲート領域に電気的に接続された第3ゲート電極を有し、前記第1、第2、第3ゲート電極への個々の印加電位に基づいて作動するトリプルゲート駆動タイプで構成されていることを特徴とする請求項1乃至4のいずれか1つに記載の炭化珪素半導体装置。
- 前記第3ゲート領域に電気的に接続された第3ゲート電極を有し、該第3ゲート電極と前記ソース電極とが電気的に接続され、前記第1、第2ゲート電極への個々の印加電位に基づいて作動するダブルゲート駆動タイプで構成されていることを特徴とする請求項1乃至4のいずれか1つに記載の炭化珪素半導体装置。
- 前記第3ゲート領域がフローティング状態とされ、前記第1、第2ゲート電極への個々の印加電位に基づいて作動するダブルゲート駆動タイプで構成されていることを特徴とする請求項1乃至4のいずれか1つに記載の炭化珪素半導体装置。
- 前記第1ゲート電極と前記第2ゲート電極のいずれか一方が前記ソース電極と電気的に接続されていると共に、前記第3ゲート領域がフローティング状態とされ、前記第1、第2ゲート電極のうち前記ソース電極と電気的に接続されていない側への印加電位に基づいて作動するシングルゲート駆動タイプで構成されていることを特徴とする請求項1乃至4のいずれか1つに記載の炭化珪素半導体装置。
- 前記第3ゲート領域に電気的に接続された第3ゲート電極を有し、前記第1ゲート電極及び前記第2ゲート電極と前記ソース電極とが電気的に接続され、前記第3ゲート電極への印加電位に基づいて作動するシングルゲート駆動タイプで構成された請求項1乃至4のいずれか1つに記載の炭化珪素半導体装置。
- 前記第3ゲート領域に電気的に接続された第3ゲート電極を有し、前記第1ゲート電極及び前記第3ゲート電極と前記ソース電極とが電気的に接続され、前記第2ゲート電極への印加電位に基づいて作動するシングルゲート駆動タイプで構成された請求項1乃至4のいずれか1つに記載の炭化珪素半導体装置。
- 前記第3ゲート領域に電気的に接続された第3ゲート電極を有し、前記第2ゲート電極及び前記第3ゲート電極と前記ソース電極とが電気的に接続され、前記第1ゲート電極への印加電位に基づいて作動するシングルゲート駆動タイプで構成された請求項1乃至4のいずれか1つに記載の炭化珪素半導体装置。
- 前記第3ゲート領域が前記第1ゲート領域と前記第2ゲート領域との間に複数個配置されていることを特徴とする請求項1乃至11のいずれか1つに記載の炭化珪素半導体装置。
- 炭化珪素からなる第1導電型の半導体基板(1)の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第2導電型の第1ゲート領域(3)を形成する工程と、
前記半導体層及び前記第1ゲート領域の上に第1導電型のチャネル層(5)を形成する工程と、
前記チャネル層のうち前記第1ゲート領域の上に位置する部位に、第1導電型のソース領域(6)を形成する工程と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第1ゲート領域と対向する部位を含むように、第2導電型の第2ゲート領域(7)を形成する工程と、
前記ソース領域に電気的に接続されるソース電極(9)、前記第1ゲート領域に電気的に接続される第1ゲート電極(10)、前記第2ゲート領域に電気的に接続される第2ゲート電極(11)を形成する工程と、
前記半導体基板の裏面側にドレイン電極(13)を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記チャネル層の中層部に第2導電型不純物をイオン注入することで、前記第1ゲート領域と前記第2ゲート領域との間において、前記第1、第2ゲート領域から離間するように、第2導電型の第3ゲート領域を形成する工程を有していることを特徴とする炭化珪素半導体装置の製造方法。 - 前記第2ゲート領域を形成する工程では、前記チャネル層の上に第2導電型不純物を含むようにエピ層を成長させることによって前記第2ゲート領域を形成することを特徴とする請求項13に記載の炭化珪素半導体装置の製造方法。
- 前記第3ゲート領域を形成する工程、前記ソース領域を形成する工程は、
前記チャネル層の上に、前記第3ゲート領域の形成予定位置および前記ソース領域の形成予定位置に開口部が形成された第1のマスク材(21)を形成する工程と、
前記第1のマスク材の開口部のうち、前記ソース領域の形成予定位置に形成されたものを覆う第2のマスク材(22)を形成したのち、該第2のマスク材および前記第1のマスク材をマスクとしたイオン注入を行うことで、前記第3ゲート領域を形成する工程と、
前記第1のマスク材の開口部のうち、前記第3ゲート領域の形成予定位置に形成されたものを覆う第3のマスク材(23)を形成したのち、該第3のマスク材および前記第1のマスク材をマスクとしたイオン注入を行うことで、前記ソース領域を形成する工程とを有していることを特徴とする請求項13又は14に記載の炭化珪素半導体装置の製造方法。 - 前記第2ゲート領域を形成する工程は、
前記ソース領域及び前記第3ゲート領域を形成したのち、前記第1のマスク材をパターニングすることで、前記第1のマスクに前記第2ゲート領域の形成予定位置に開口部を形成する工程と、
前記第1のマスク材の開口部のうち、前記ソース領域の形成予定位置に形成されたものを覆う第4のマスク材(24)を形成したのち、該第4のマスク材および前記第1のマスク材をマスクとしたイオン注入を行うことで、前記第2ゲート領域を形成する工程とを有していることを特徴とする請求項15に記載の炭化珪素半導体装置の製造方法。 - 前記第3ゲート領域の形成工程では、不純物を熱拡散させることによって前記第3ゲート領域を形成することを特徴とする請求項13乃至16のいずれか1つに記載の炭化珪素半導体装置の製造方法。
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