CN1479924A - 半导体存储器及其更新控制电路 - Google Patents

半导体存储器及其更新控制电路 Download PDF

Info

Publication number
CN1479924A
CN1479924A CNA018204279A CN01820427A CN1479924A CN 1479924 A CN1479924 A CN 1479924A CN A018204279 A CNA018204279 A CN A018204279A CN 01820427 A CN01820427 A CN 01820427A CN 1479924 A CN1479924 A CN 1479924A
Authority
CN
China
Prior art keywords
renewal
signal
access address
write
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA018204279A
Other languages
English (en)
Other versions
CN1260736C (zh
Inventor
�ź㴫
高桥弘行
草刈隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1479924A publication Critical patent/CN1479924A/zh
Application granted granted Critical
Publication of CN1260736C publication Critical patent/CN1260736C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

防止因更新而影响正常存取或者因连续写入而不能更新的问题。一种半导体存储器，产生构成一行地址部分的更新操作时间间隔基准的时钟信号作为更新用时钟信号；检测对从外部供给的存储单元的地址“Address”变化，以该检测信号的产生为触发脉冲，对与更新地址对应的存储单元进行更新后，对存取地址指定的存储单元实行存取，在输入写入启动信号/WE的场合，以该信号为触发脉冲进行更新后进行写入，同时根据更新用时钟信号在规定期间，停止将存取地址变化检测信号的产生作为触发脉冲的更新操作。

Description

半导体存储器及其更新控制电路
技术领域
本发明涉及一种半导体存储器及其更新控制电路，特别是，本发明涉及这样一种半导体存储器以及控制其更新的更新控制电路，这种半导体存储器为：存储单元阵列是由与DRAM(动态随机存取存储器)相同的存储单元构成，而且，从半导体存储器外部来看时，是与SRAM(静态随机存取存储器)同样的方法操作的半导体存储器，与SRAM具有互换性，在SRAM中，决定存储单元写入定时的写入启动信号相对于写入地址非同步地被提供。
背景技术
作为可随机存取的半导体存储器，SRAM和DRAM是最具代表性的存储器。与DRAM比较时，一般SRAM在高速方面，只要供给电源并输入地址，就可以捕捉到其地址的变化，使内部的序列电路操作，进行读出、写入。这样，将SRAM与DRAM比较，由于只要供给简单的输入信号波形便使之操作，所以，生成这样的输入信号波形的电路结构也可以简化。
并且，因为SRAM不需要如DRAM那样，为了不断保持存入存储单元的数据，所以其操作很容易，同时不需要更新，因而还具有备用状态下的数据保持电流小的优点。这样当然，SRAM广泛使用于各种各样的用途。但是，SRAM一般来说每1个存储单元需要6个晶体管，因此，与DRAM比较无论如何也会使芯片尺寸增大，并存在价格上与DRAM相比，不能增加过高的缺点。
另一方面，作为地址，DRAM分成二次分别给出行地址和列地址，需要RAS(行地址选通信号)/CAS(列地址选通信号)作为规定这些地址取入定时的信号，需要用于定期地对存储单元进行更新的控制电路等，与SRAM相比，定时控制将复杂化。
并且，即使DRAM没有外部来的存取，也因为需要更新存储单元，还存在消耗电流增加的问题。可以说，DRAM存储单元由1个电容器和1个晶体管构成，因此用小芯片尺寸实现大容量化比较容易。所以，若构成相同容量的半导体存储器，则DRAM要比SRAM便宜。
尽管如此，对移动电话等代表性的移动机器所采用的半导体存储器而言，迄今SRAM依然是主流。其理由是，因为迄今的移动电话只需要安装简单功能，而不需要那么大容量的半导体存储器，与DRAM相比，定时控制等方面处理很容易，希望备用电流小消耗电力少，使移动电话等能够极力延长连续通话时间和连续待机接收时间。
然而，目前，装载非常丰富功能的移动电话正在不断涌现，还能实现电子邮件收发、对各种视窗(sight)进行存取的功能，从邻近的线路等取得下载信息的功能。不但如此，就最近的移动电话来说，也安装对因特网上的WEB服务器进行存取、简化显示家庭网页的内容的功能，而且，可以预料，将来与现在的台式个人计算机同样，应该可以自由地向因特网上的家庭网页等进行存取。
为了实现这样的功能，跟现有的移动电话一样，只能进行简单的文本显示是不行的，用于向用户提供多样性多媒体信息的图示将不可缺少。因此，产生需要在移动电话内的半导体存储器上，临时性存储从公众网等上收到的大量数据。即，作为安装以下移动机器的半导体存储器，可以认为必须条件就是象DRAM那样的大容量。但是，由于移动机器小型轻量是绝对条件，所以，即使将半导体存储器大容量化，也应该避免机器本身大型化、增加重量。
如以所述，作为安装移动机器的半导体存储器，考虑到操作简便和功耗，SRAM是理想的，但从大容量化的观点来看，DRAM应该是理想的。即，可以说，对移动机器而言，分别拮取SRAM和DRAM优点的半导体存储器是最合适的。就这种半导体存储器来说，虽然使用与DRAM中所采用的相同存储单元，但是从外部来看时，已经可以认为是几乎具有与SRAM同样规格的叫做「疑似SRAM」的DRAM。
疑似SRAM象DRAM一样，不需要分成行地址和列地址而分别给出地址，并且因此也不需要RAS、CAS这样的定时信号。疑似SRAM内与通用SRAM同样，只要一次给出地址就行，把相当于时钟同步型的半导体存储器时钟的片选通信号作为触发脉冲，将地址取入内部，进行读出/写入。
不过，所谓疑似SRAM跟通用DRAM具有完全的互换性没有限定，其多数具备用于从外部控制存储单元更新的更新控制用端子，但还不完全在疑似SRAM外部控制更新。这样，多数疑似SRAM跟SRAM相比较，存在不容易操作，需要额外用于更新控制电路的缺点。因而，在疑似SRAM外未能完成控制更新，所以，应考虑能以跟通用SRAM完全相同方法使其操作的疑似SRAM。然而，即使这种疑似SRAM，也存在下述缺点。
在通用SRAM的数据写入时，一般，首先，指定存取前的地址作为外部地址信号，其次，使写入启动信号活化，指示写入状态。而且，供给作为进行此次写入的数据，开始向SRAM输入数据的输入，然后，应该使写入启动信号与非活化的信号上升边(或下降边)同步，确定输入数据。
这里，使用通用SRAM之际要求的方法之一，有地址保持时间(Twr)。地址保持时间Twr，是表示存取前的地址的外部地址信号，超过规定输入数据的取入定时的写入启动信号的非活化时刻，规定应该多少长度保持同一值。通常，对通用SRAM而言，构成上就能够将该地址保持时间Twr规定为最小0秒。
但是，对现有的疑似SRAM而言，控制更新操作的时候，没有充分考虑写入启动信号变化的定时与全部地址信号变化的定时关系。因此，例如，可以认为在刚刚数据写入结束后(刚刚写入启动信号非活化)，更新操作就开始了，这样的场合，可以认为外部存取地址与内部产生的更新地址重合了。
这一点，特别是在测出地址信号变化而进行更新操作的构成中变成明显的问题。作为一种对策，办法上，可以考虑这样来规定，即，从写入启动信号非活化的时刻不一会儿的期间，外部地址不变。但是，这时，作为地址保持时间，现在已经规定例如数ns～数十ns等规格。这是跟通常保证0秒的通用SRAM比较大的差别，可以认为是需要改变使用半导体存储器侧构成等的课题。
发明内容
鉴于上述缺点，本发明的目的在于对采用DRAM构成存储单元的半导体存储器，提供一种不产生因更新而影响正常存取或者因连续写入而不能更新的问题，能够保证尽可能接近通用SRAM使用条件的半导体存储器及其更新控制电路。特别是，本发明的目的是提供一种数据写入时的地址保持时间Twr规格跟通用SRAM等同的半导体存储器及其更新控制电路。
为了解决上述课题，本发明提供一种半导体存储器，它包括：具有需要更新的多个存储单元的存储单元阵列；对从外部供给的存取地址指定的存储单元进行存取的存取电路；产生成为更新操作时间间隔基准的更新用时钟信号的更新用时钟信号发生电路；检测所述存取地址的变化，产生存取地址变化检测信号的地址变化检测电路；以及以所述更新用时钟信号为触发脉冲，根据所述存取地址变化检测信号的产生，使用于允许更新操作的更新允许信号活化，以所述存取地址变化检测信号的产生为触发脉冲，对与更新地址对应的存储单元进行更新后，实行对所述存取地址指定的存储单元的存取的控制电路。
所述控制电路可以这样构成，在使所述更新允许信号活化的状态下进行所述更新操作后，根据所述更新用时钟信号，仅在一定期间，使所述更新允许信号非活化，停止将所述存取地址变化检测信号的产生作为触发脉冲的更新操作。
并且，可以这样构成所述控制电路，在输入写入指示信号时，将该写入指示信号的输入作为触发脉冲，进行不依赖于所述更新允许信号的更新后，对所述存取地址指定的存储单元进行写入。
并且，可以这样构成所述控制电路，从所述更新用时钟信号产生时，直到对所述存储单元的存取地址变化时间间隔的最大值之前的规定期间内输入所述写入指示信号时，进行将所述写入指示信号作为触发脉冲的更新和与其连续的写入。
并且，可以这样构成所述控制电路，将所述写入指示信号作为触发脉冲进行更新和与其连续写入时，在不进行将接着产生的更新用时钟信号作为触发脉冲的所述更新允许信号的活化，输入所述存取地址变化检测信号时，省略更新操作，对所述存取地址指定的存储单元进行存取。
并且，可以这样构成，将对所述存储单元的存取地址变化时间间隔控制成为：比所述更新用时钟信号的周期要短。
并且，可以这样构成，还具有从外部供给、输入用于选择该半导体存储器的片选择信号的输入电路，所述存取地址变化检测电路，检测对从外部供给的所述存储单元的存取地址变化或该片选择信号变化，并产生存取地址变化检测信号。
并且，可以这样构成，写入指示信号是具有规定脉冲宽度的脉冲信号，按该脉冲信号结束时的信号上升边或下降边变化的定时，确定所述存储单元的数据。
并且，可以这样构成所述控制电路，对所述存储单元的存取地址变化，没有根据所述更新用时钟信号在规定期间产生时，根据所述更新用时钟信号，在规定周期，对与所述更新地址对应的存储单元进行更新操作。
进而本发明提供一种半导体存储器，包括：具有需要更新的多个存储单元的存储单元阵列；对从外部供给的存取地址指定的存储单元进行存取的存取电路；生成成为所述更新对象指定存储单元的更新地址生成电路；以及从所述存取地址变化起经过规定时间以后，对该存取地址指定的存储单元实行数据读出，接着进行与所述更新地址对应的存储单元的更新操作，在数据写入时还对所述存取地址指定的存储单元实行数据写入操作的控制电路。
进而本发明提供一种控制存储单元更新操作的更新控制电路，产生成为更新操作的时间间隔基准的更新用时钟信号，根据所述更新用时钟信号，控制实行或不实行响应存取地址变化发生的更新操作。
可以这样构成，进行响应所述存取地址变化的更新操作后，根据所述更新用时钟信号，在一定期间，不实行响应所述存取地址变化的更新操作。
并且，可以这样构成，在输入写入指示信号时，不管所述更新用时钟信号，进行将所述写入指示信号的输入作为触发脉冲的更新操作。
并且，可以这样构成，从产生所述更新用时钟信号时起直到对所述存储单元的存取地址变化时间间隔的最大值之前的规定期间内输入所述写入指示信号时，进行将所述写入指示信号作为触发脉冲的更新操作。
并且，可以这样构成，进行将所述写入指示信号作为触发脉冲的更新操作，接着产生所述更新用时钟信号时，省略响应所述存取地址变化的更新操作。
并且，可以这样构成，控制对所述存储单元的存取地址变化时间间隔，使其比所述更新用时钟信号的周期还要短。
并且，可以这样构成，在所述存取地址变化，未根据所述更新用时钟信号，在规定期间产生时，根据所述更新用时钟信号，以规定周期进行更新操作。
附图说明
图1是表示本发明的一个实施例半导体存储器构成的方框图。
图2是表示该实施例的半导体存储器重要部分详细构成的电路图。
图3是表示该实施例的半导体存储器中，用更新控制信号REFA实施更新场合的操作定时图。
图4是表示该实施例的半导体存储器中，根据写入启动信号/WE的输入，用更新控制信号REFW实施更新场合的操作定时图。
图5是表示该实施例的半导体存储器中，图4所示操作细节的定时图。
图6是表示本发明半导体存储器的其它存取控制定时的定时图。
具体实施方式
以下，参照附图说明本发明的实施例。图1是表示本实施例的半导体存储器构成的方框图。该图中，地址“Address”是从外部供给的存取地址。与行列状排列后述的存储单元阵列对应，地址“Address”包括行地址和列地址。地址缓冲器1缓冲输出该地址“Address”。锁存器2在锁存控制信号LC的上升边取入由地址缓冲器1供给的地址加以保持，在锁存控制信号LC被活化时，将其作为内部地址L_ADD输出。另一方面，锁存控制信号LC被非活化时，让地址缓冲器1的输出通过，照原样作为内部地址L_ADD输出。
ATD(Address Transition Detector：地址变化检测)电路3是片选择信号/CS有效(“L”电平)的场合，即使内部地址L_ADD任一位有变化，将冲息(one-shot)的脉冲信号输出给地址变化检测信号ATD。并且，在片选择信号/CS变化有效的场合，ATD电路3给地址变化检测信号ATD产生冲息脉冲。另外，片选择信号/CS是在存取图1所示的半导体存储器的场合有效的选择信号。并且，信号名的前面附加的记号“/”，意思是负逻辑信号。
ATD电路3由综合逻辑电路构成，对内部地址L_ADD各位中最初有了变化的位，首先产生冲息脉冲，该最初的冲息脉冲产生的期间中，其它位有变化的场合，要与已经产生的冲息脉冲重新合成产生后的冲息脉冲。这样一来，地址“Address”中即使存在偏离(skew)，冲息脉冲的脉冲宽度也仅限于延长地址“Address”的偏离部分，一次地址变化不会产生多个冲息脉冲。因此，不担心产生存储单元数据受破坏的问题。并且，在由ATD电路3输出的地址变化检测信号ATD的冲息脉冲出现的期间实现更新，因此，该冲息信号的脉冲宽度设定为完成1字线部分的更新所需要的时间以上是所希望的。
更新控制电路4内设有更新发生电路43和定时器41等。更新控制电路4利用这些和地址变化检测信号ATD、写入启动信号/WE、及控制信号CWO，生成更新控制信号REFA、REFW，控制半导体存储器内部的更新，在半导体存储器内部自动地发生更新地址和更新定时，实现与通用DRAM中的单元更新同样的更新。这里，更新发生电路43顺序生成用于更新DRAM存储单元的更新地址R_ADD。另外，更新地址R_ADD具有与地址“Address”所含有的行地址相同的位宽度。
多路转换器5(图中「MUX」)根据地址变化检测信号ATD和后述的更新控制信号REFA、REFW，要是更新控制信号REFW为“L”电平而且地址变化检测信号ATD为“L”电平或更新控制信号REFA为“L”电平的话，就选择内部地址L_ADD内含有的行地址，作为地址M_ADD输出。另一方面，要是更新控制信号REFA为“H”电平而且地址变化检测信号ATD为“H”电平，或者更新控制信号REFW为“H”电平的话，就选择更新地址R_ADD作为地址M_ADD输出。
接着，存储单元阵列6是与通用DRAM同样的存储单元阵列，在行方向、列方向各自通向字线、位线(或位线对，以下同样)，跟DRAM同样由一个晶体管和一个电容器构成的存储单元配置在字线与位线的交点位置，形成行列状。
行译码器7是行启动信号RE为“H”电平时，对地址M_ADD进行译码，使由该地址M_ADD指定的字线活化。另外，当行启动信号RE为“L”电平时，行译码器7也就不使任何一个字线活化。列译码器8是列启动信号CE变成“H”电平时对内部地址L_ADD内含有的列地址进行译码，生成用于选择由该内部地址L_ADD指定位线的列选择信号。另外，在列启动信号CE为“L”电平时，列译码器8也就不生成与任何一条位线对应的列选择信号。
读出放大器-复原电路9由图中省略示出的读出放大器、列开关和预充电电路构成。其中，列开关连接由列译码器8输出的列选择信号所指定的读出放大器与总线WRB之间。读出放大器是读出放大器启动信号SE为“H”电平时，将在地址“Address”特定的存储单元所连接的位线电位读出并放大，输出给总线WRB，或者，供给总线WRB的写入数据经由位线，写入存储单元内。预充电电路是预充电启动信号PE为“H”电平时，将位线的电位预充电到规定电位(例如电源电位的1/2)。
I/O(输入/输出)缓冲器10，根据控制信号CWO的电平，如该信号为“H”电平，就用输出缓冲器，对总线WRB上的读出数据进行缓冲，从总线I/O向半导体存储器外部输出。并且，I/O缓冲器10在该信号为“L”电平时，就使输出缓冲器处于浮置状态，用输入缓冲器，对从半导体存储器外部供给总线I/O的写入数据进行缓冲，送给总线WRB。即，要是控制信号CWO为“H”电平就是读出，要是“L”电平就是写入。接着，R/W(读/写)控制电路11根据片选择信号/CS、写入启动信号/WE和输出启动信号OE，生成控制信号CWO。
锁存控制电路12根据地址变化检测信号ATD和列启动信号CE，生成决定地址“Address”锁存定时的上述锁存控制信号LC。行控制电路13根据更新控制信号REFA、更新控制信号REFW、地址变化检测信号ATD和写入启动信号/WE，生成行启动信号RE、读出放大器启动信号SE、预充电启动信号PE和控制信号CC。列控制电路14根据该控制信号CC，生成列启动信号CE。
升压电源15是把加到存储单元阵列6内的字线上的升压电位供给行译码器7的电源。并且，衬底电压发生电路16是形成存储单元阵列6的各存储单元的阱(well)或产生加到半导体衬底的衬底电压的电路。进而，更新电压发生电路17产生基准电压(例如电源电位的1/2＝1/2Vcc)，用于存储单元阵列6、读出放大器-复原电路9内的读出放大器或预充电电路-均衡电路。
这里，向更新控制电路4、升压电源15、衬底电压发生电路16和更新电压发生电路17供给功率降低控制信号“PowerDown”。该功率降低控制信号“PowerDown”是用于从半导体存储器外部，指定半导体存储器变成功率降低状态(备用状态)时的模式信号。
本实施例中存储单元自身是与DRAM同样的，所以，象SRAM一样在备用状态下，不能简单地停止给半导体存储器内的电路各部分供电，即使备用状态，为了保持存储单元的数据，也需要继续向更新操作所需要的电路供给电源。即，本实施例的半导体存储器关于备用状态，不可以完全因与SRAM的互换性，设置几种备用状态下的模式，一边完成与SRAM的互换性限制，一边也设置对已有的SRAM等不存在的这种模式。
也就是说，除正常的操作模式外，本实施例准备三种备用模式1～3。在备用模式1，向所有更新控制电路4、升压电源15、衬底电压发生电路16和更新电压发生电路17供给电源，即使片选择信号/CS为无效(备用状态)时也能进行更新操作。在备用模式2，只停止对四种电路之中的更新控制电路4供电，在备用状态下停止更新操作。在备用状态3，停止对全部四种电路供电，在备用状态下完全停止向不需要的电路供给电源。
由于设置以上这样的备用模式，根据应用半导体存储器的机器及其使用环境，现在已经可以从半导体存储器外部极其细致地控制在备用状态下要不要保持数据、返回活化状态的恢复时间、电流消耗量等。另外，因为功率降低控制信号“PowerDown”并不是必须的功能，省去也行，这样一来，就能完全保证通用SRAM与I/O引线的互换性。
接着，参照图2，说明有关图1中所示的更新控制电路4的构成。图2所示的更新控制电路4包括：产生更新用时钟信号的定时器41，形成一次进行更新的单位行地址部分(本实施例中为1行部分)的更新操作时间间隔基准；控制器42，根据更新用时钟信号、地址变化检测信号ATD、写入启动信号/WE、及控制信号CWO，生成更新控制信号REFA、REFW；更新发生电路43，对由控制器42供给的更新操作的实行进行指示的控制信号产生次数进行计数，边顺序更新边生成更新地址R_ADD。
更新控制信号REFA是伴随从半导体存储器外部来的存取请求，用于控制是否进行更新的信号。即，如该信号为“H”电平，就变成允许更新操作的状态，在根据该存取请求引起的地址变化检测信号ATD的上升边，对行启动信号RE产生冲息脉冲，启动更新。相反，如该信号为“L”电平，即使对地址变化检测信号ATD产生冲息脉冲，在行启动信号RE上也没有产生冲息脉冲。更新控制信号REFA是根据更新用时钟信号用于实行单元更新的信号。但是，本实施例中，还要利用更新控制信号REFW，根据活化写入启动信号/WE的定时进行更新操作的控制。这个方面，在后述的定时器输出周期Tr(参照图3)内一次也没有存取的场合等，即使不需要更新时，也要进行更新。可以通过把正的冲息脉冲送给该更新控制信号REFW，强制性地给行启动信号RE产生冲息脉冲，启动更新。
另外，图2中，关于跟功率降低控制信号“PowerDown”等其它控制信号对应的构成，图中省略了示出。
参照图3和图4，说明有关控制更新控制电路4的更新操作。图3是自上起顺序表示定时器41的输出、地址“Address”、更新操作的定时、更新控制信号REFA的各信号或操作状态变化的定时图，并表示图中未示出的片选择信号/CS变成“L”电平，在选定该芯片的状态下，进行数据读出场合的操作例。另一方面，图4是自上起顺序表示定时器41的输出、地址“Address”、写入启动信号/WE、更新操作定时、更新控制信号REFA、REFW的各信号或操作状态的变化定时图，并表示图中未示出的片选择信号/CS变成“L”电平，在选定该芯片的状态下，根据写入启动信号/WE进行数据写入场合的操作例。这里，写入启动信号/WE是“L”电平下指示写入的外部信号，本实施例中，已经变成在写入启动信号/WE的下降边，开始数据写入(或取入)，并控制各部分以便在上升边确定数据。
图3所示的定时器输出的周期Tr，因为其一个周期内，一次进行一行地址部分的更新，要设定成为保持全部存储单元数据的值。并且，图3的例子中，从外部输入地址“Address”信号的多个变化时间间隔被控制成：使其比最大存储器存取周期Tcyc max还要短。最大存储器存取周期Tcyc max是多次连续对存储器进行存取的场合规定各次存取的间隔最大值的规格，并设定为比定时器输出周期Tr要短的时间。这里，在定时器输出周期Tr的时间内平均实行一次更新，则全体的更新次数就足够了。因而，本实施例中，在周期Tr的最初一个周期的定时，把更新控制信号REFA控制在“H”电平，在该周期内实行一次更新的场合，使更新控制信号REFA，由“H”电平变成“L”电平，在下一个周期Tr再次控制在“H”电平前，要进行更新。但是，更新总次数的控制并不限于该状态。并且，虽然图3和图4中没有表示出来，但是，周期Tr内一次也没有产生地址变化的场合，规定在该周期最后的时刻产生更新控制信号REFW并实行单元更新。
图3中，①表示根据定时器输出，更新控制信号REFA恢复为“H”电平的定时。因此，能够实现表示地址“Address”变化的图中未示出地址变化检测信号ATD的冲息脉冲引起的更新。②表示以地址“Address”的变化为触发脉冲(根据图中未示出的地址变化检测信号ATD的冲息脉冲)实行更新以后，此后将不需要更新，所有更新控制信号REFA恢复为“L”电平的定时。另一方面，图3中，在时刻tc、tc、…或td，虽然发生地址“Address”变化，但在这些时刻，更新控制信号REFA变成了“L”电平，因而不实行更新。
接着，参照图4，说明有关数据写入时的更新操作。图4所示的例子中，写入启动信号/WE(或控制信号CWO)为“H”电平期间是数据读出时间，“L”电平期间是数据写入时间。在图4的定时①和②的时刻，实行跟图3的定时①和②相同的操作。在下一个定时③的时刻，与写入启动信号/WE下降的定时同步并给更新控制信号REFW产生冲息脉冲。而且，与该更新控制信号REFW的发生同步实行更新操作。这时，在同一定时器输出周期Tr内，虽然已经实行在更新控制信号REFA的定时①和②的更新操作，但是写入启动信号/WE在从读出到写入变化的最初定时，变成了产生更新控制信号REFW，以便强制性地进行更新。在该③时刻的更新，可以看作在下一次定时器输出周期Tr的更新前推翻实行，而在下一定时器输出开始时(在定时④时刻)，将更新控制信号REFA设为“L”电平。停止在下一次定时器输出周期Tr的更新操作，例如，在脉冲P1定时不实行更新操作。
接着，就定时⑤而言，在定时③的更新中，对于该定时器输出周期内的更新变成了不要实行，从下一个周期的开始触发(A)例如最大存储器存取周期Tcyc max内发生的写入操作，将写入启动信号/WE的下降边作为触发脉冲，产生更新控制信号REFW，实行更新操作。即，自各定时器输出周期Tr的开始时刻起，在从定时输出周期Tr经过相当于减去最大存储器存取周期Tcyc max的值的时间T1(T1＝定时器输出周期Tr-最大存储器存取周期Tcyc max)以后的时间内，产生写入启动信号/WE下降边的场合，即使更新控制信号REFA为“L”电平，也要产生更新控制信号REFW。因此，连续写入数据的期间(最大存储器存取周期Tcyc max内重复写入数据的期间)，不再根据更新控制信号REFA和地址变化检测信号ATD来实行更新。另外，产生更新控制信号REFW的定时，不是限制在由上述这种最大存储器存取周期Tcyc max决定的时间范围内。例如，在各个更新周期，更新控制信号REFA为“H”电平时启动的更新和随之进行的读出或写入以后输入的任何写入启动信号/WE的下降边使其产生等，在先于上述定时的时刻，产生更新控制信号REFW也行。
接着参照图5详细说明图4所示时刻t10～t11数据写入时的操作。图5是表示在图4的时刻t10～t11的操作波形定时图。把数据写入时的字线表示作为正常字线，把更新时的字线表示为更新字线。正常字线由内部地址L_ADD决定，更新字线由更新地址R_ADD决定。图5中，正常字线和更新字线是表示操作的字线，而也存在于同一场合。与写入启动信号/WE的下降边同步，更新控制信号REFW为上升边，与其同步使更新字线活化。这里，连接到活化后的字线上的多个存储单元一并被更新。接着，更新控制信号REFW为下降边的话，与其同步使正常字线活化。而且，在写入启动信号/WE信号为上升边的时刻，从总线WRB通过读出放大器和经由位线供给的数据来确定存储单元的数据。
另外，图5中，Tcyc是存储器存取周期，Twp是写脉冲宽度，Tskew是地址偏离时间，Twr是地址保持时间。本实施例中，数据写入后的下一个地址变化点(图5的时刻t11)，停止由更新控制信号REFA引起的更新，因而不会伴随如虚线所示那样的更新操作而来的地址变化发生。所以，即使假设地址保持时间Twr为0秒，对与写入启动信号/WE的上升边同步的数据也能稳定实施确定操作。
接着，参照图6说明本发明半导体存储器的数据存取的其它控制形式。图6所示的定时图是分为上下表示与地址“Address”变化的同一定时对应的读出时和写入时的操作。
就图6所示的操作而言，在地址“Address”的偏离(图示的Tskew期间)结束的时刻，写入启动信号/WE为非活化状态(“H”电平)的场合，可以看作根据外部地址“Address”的写入启动信号/WE并开始读出。而且，写入启动信号/WE在原封不动的状态下没有被活化的场合，根据内部地址L_ADD使正常字线活化，实行数据读出操作，输出数据。接着，根据内部地址L_ADD开始存取后，在数据读出中尽管经过必要的规定时间，也根据更新地址R_ADD实行对更新字线的更新操作。
另一方面，然后在使写入启动信号/WE活化的场合，根据内部地址L_ADD使正常字线活化实行数据读出操作以后，实行对更新地址R_ADD的更新字线进行更新操作。接着，尽管在更新操作中经过必要的时间，但对与内部地址L_ADD对应的存储单元实施数据的读出操作。
如以上那样，根据图6所示的操作，与上述实施例同样在数据读出操作之前实行更新操作，因而，可以把写入时的地址保持时间(Twr)大约设定为零。进而，本实施例中，读出时，从地址偏离结束后的时刻起开始读出操作，同时数据读出后实行更新操作，因而可以缩短读出时的存取时间。
另外，上述各实施例说过的更新操作的定时控制，也可以应用于现有的疑似SRAM、DRAM等已有半导体存储器，并且不限于各实施例中提到的通用SRAM规格的疑似SRAM。并且，各实施例中假定写入启动信号/WE为负逻辑，同时要根据脉冲的下降边进行更新，然而让脉冲逻辑倒过来使其上升边进行更新也行。这对于地址变化检测信号ATD等，除写入启动信号/WE以外的各信号也完全同样。
进而，由存储单元阵列和***电路构成的整个半导体存储器电路，既可以是装配到单个芯片上这样的形式，或者也可以是将整个电路划分几个功能块，在操作的芯片上装配各功能块这样的形式。后者的场合，例如，把存储单元阵列和***电路设置到各个芯片上，形成混装IC的形式也行，并且，在与存储器芯片不同的芯片上仅设置***电路中的更新控制电路4，形成混装IC这样的形式也行。
以上，说明了本发明的实施例，但本发明不限于这些实施例，不脱离本发明宗旨范围的设计变更等也都包括在本发明中。
产业上的使用可能性
如以上说明的那样，按照本发明，由于设置：更新用时钟信号发生电路，产生更新用时钟信号，构成更新操作时间间隔基准；地址变化检测电路，检测存取地址的变化，产生存取地址变化检测信号；控制电路，以更新用时钟信号为触发脉冲，根据存取地址变化检测信号的产生，使用于允许更新操作的更新允许信号活化，以存取地址变化检测信号的产生为触发脉冲，对与更新地址对应的存储单元进行更新后，对表示存取地址的存储单元实行存取，因此就不会产生因更新而影响正常存取，或者因连续存取而不能更新的问题。
并且，就本发明来说，在上述更新允许信号活化的状态下进行更新操作后，根据更新用时钟信号，仅在一定期间使更新允许信号非活化，停止把存取地址变化检测信号的产生作为触发脉冲的更新操作。因此，变成不在地址变化的时刻，实行后续的存取更新操作，获得能够达到数据写入时的地址保持时间Twr规格与通用SRAM等同的效果。
并且，在本发明另外的方案中，由于设置控制电路，从存取地址变化起经过规定时间以后，对该存取地址指定的存储单元实行数据读出操作，接着进行与更新地址对应存储单元的更新操作，数据写入时，再对存取地址指定的存储单元实行数据写入操作，因而就不在地址变化时刻，实行后续存取的更新操作，并可使数据写入时的地址保持时间Twr规格与通用SRAM等同。并且，由于自地址偏离结束的时刻起开始读出操作，因而能够缩短读出时的存取时间。

Claims (17)

1.一种半导体存储器，其特征是，包括：
具有需要更新的多个存储单元的存储单元阵列；
对从外部供给的存取地址指定的存储单元进行存取的存取电路；
产生成为更新操作时间间隔基准的更新用时钟信号的更新用时钟信号发生电路；
检测所述存取地址的变化，产生存取地址变化检测信号的地址变化检测电路；
以所述更新用时钟信号为触发脉冲，根据所述存取地址变化检测信号的产生，使用于允许更新操作的更新允许信号活化，以所述存取地址变化检测信号的产生为触发脉冲，对与更新地址对应的存储单元进行更新后，实行对所述存取地址指定的存储单元进行存取的控制电路。
2.按照权利要求1所述的半导体存储器，其特征是，所述控制电路，在使所述更新允许信号活化的状态下进行所述更新操作后，根据所述更新用时钟信号，仅在一定期间使所述更新允许信号非活化，停止将所述存取地址变化检测信号的产生作为触发脉冲的更新操作。
3.按照权利要求1所述的半导体存储器，其特征是，所述控制电路，在输入写入指示信号时，以该写入指示信号的输入为触发脉冲，进行不依赖于所述更新允许信号的更新后，对所述存取地址指定的存储单元进行写入。
4.按照权利要求3所述的半导体存储器，其特征是，所述控制电路，从所述更新用时钟信号产生时直到对所述存储单元的存取地址变化时间间隔的最大值之前的规定期间内输入所述写入指示信号时，进行将所述写入指示信号作为触发脉冲的更新和与其连续的写入。
5.按照权利要求3所述的半导体存储器，其特征是，所述控制电路，将所述写入指示信号作为触发脉冲进行更新和与其连续写入时，在不进行将接着产生的更新用时钟信号作为触发脉冲的所述更新允许信号的活化，输入所述存取地址变化检测信号时，省略更新操作，对所述存取地址指定的存储单元进行存取。
6.按照权利要求1所述的半导体存储器，其特征是，将对所述存储单元的存取地址变化时间间隔控制为：比所述更新用时钟信号的周期短。
7.按照权利要求1所述的半导体存储器，其特征是，
还具有从外部供给，输入用于选择该半导体存储器的片选择信号的输入电路，
所述存取地址变化检测电路，检测对从外部供给的所述存储单元的存取地址变化或该片选择信号变化，并产生存取地址变化检测信号。
8.按照权利要求1所述的半导体存储器，其特征是，所述写入指示信号是具有规定脉冲宽度的脉冲信号，在该脉冲信号结束时的信号上升边或下降边变化的定时时刻，确定所述存储单元的数据。
9.按照权利要求1所述的半导体存储器，其特征是，所述控制电路，对所述存储单元的存取地址变化，没有根据所述更新用时钟信号在规定期间产生时，根据所述更新用时钟信号，在规定周期，对与所述更新地址对应的存储单元实行更新操作。
10.一种半导体存储器，其特征是，包括：
具有需要更新的多个存储单元的存储单元阵列；
对从外部供给的存取地址指定的存储单元进行存取的存取电路；
生成成为所述更新对象指定存储单元的更新地址生成电路；以及
从所述存取地址变化起经过规定时间以后，对该存取地址指定的存储单元实行数据读出，接着进行与所述更新地址对应的存储单元的更新操作，在数据写入时还对所述存取地址指定的存储单元实行数据写入操作的控制电路。
11.一种更新控制电路，控制存储单元更新操作，其特征是，
产生成为更新操作的时间间隔基准的更新用时钟信号；以及
根据所述更新用时钟信号，控制实行或不实行响应存取地址变化而发生的更新操作。
12.按照权利要求11所述的更新操作控制电路，其特征是，进行响应所述存取地址变化的更新操作后，根据所述更新用时钟信号，在一定期间，不实行响应所述存取地址变化的更新操作。
13.按照权利要求11所述的更新操作控制电路，其特征是，在输入写入指示信号时，不管所述更新用时钟信号，进行将所述写入指示信号的输入作为触发脉冲的更新操作。
14.按照权利要求11所述的更新操作控制电路，其特征是，从产生所述更新用时钟信号时起直到对所述存储单元的存取地址变化时间间隔的最大值之前的规定期间内输入所述写入指示信号的时候，进行将所述写入指示信号作为触发脉冲的更新操作。
15.按照权利要求13所述的更新操作控制电路，其特征是，进行将所述写入指示信号作为触发脉冲的更新操作，接着产生所述更新用时钟信号时，省略响应所述存取地址变化的更新操作。
16.按照权利要求11所述的更新操作控制电路，其特征是，将对所述存储单元的存取地址变化时间间隔控制成：比所述更新用时钟信号的周期还要短。
17.按照权利要求11所述的更新操作控制电路，其特征是，在所述存取地址变化，未按照所述更新用时钟信号在规定期间产生时，根据所述更新用时钟信号，以规定周期进行更新操作。
CNB018204279A 2000-12-11 2001-12-06 半导体存储器及其更新控制电路 Expired - Fee Related CN1260736C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP375745/2000 2000-12-11
JP375745/00 2000-12-11
JP2000375745A JP4749538B2 (ja) 2000-12-11 2000-12-11 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN1479924A true CN1479924A (zh) 2004-03-03
CN1260736C CN1260736C (zh) 2006-06-21

Family

ID=18844715

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB018204279A Expired - Fee Related CN1260736C (zh) 2000-12-11 2001-12-06 半导体存储器及其更新控制电路

Country Status (7)

Country Link
US (1) US6813212B2 (zh)
EP (1) EP1351250A4 (zh)
JP (1) JP4749538B2 (zh)
KR (1) KR20030071783A (zh)
CN (1) CN1260736C (zh)
TW (1) TW544676B (zh)
WO (1) WO2002049037A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374385A (zh) * 2014-08-28 2016-03-02 爱思开海力士有限公司 半导体存储器装置
CN115035932A (zh) * 2022-07-04 2022-09-09 禹创半导体(深圳)有限公司 一种sram页面操作方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059264A (ja) * 2001-08-08 2003-02-28 Hitachi Ltd 半導体記憶装置
JP4257056B2 (ja) * 2001-12-13 2009-04-22 エルピーダメモリ株式会社 ダイナミック型半導体記憶装置及びリフレッシュ制御方法
JP4459495B2 (ja) * 2001-12-13 2010-04-28 富士通マイクロエレクトロニクス株式会社 半導体記憶装置のリフレッシュ制御方法、及び該制御方法を有する半導体記憶装置
WO2004001761A1 (ja) * 2002-06-25 2003-12-31 Fujitsu Limited 半導体メモリ
KR100431303B1 (ko) * 2002-06-28 2004-05-12 주식회사 하이닉스반도체 페이지 기록 모드를 수행할 수 있는 슈도 스태틱램
KR100481818B1 (ko) * 2002-07-24 2005-04-11 (주)실리콘세븐 디램 셀을 사용하며, 버스트 억세스 구동이 가능한 동기식 에스램 호환 메모리 및 그 구동 방법
KR100482368B1 (ko) * 2002-08-28 2005-04-13 삼성전자주식회사 고속동작에서의 리프레쉬 페일을 최소화하기 위한리프레쉬 회로를 갖는 리프레쉬 타입 반도체 메모리장치
DE10306062B3 (de) * 2003-02-13 2004-08-19 Infineon Technologies Ag Speichermodul mit einer Mehrzahl von integrierten Speicherbauelementen und einer Refresh-Steuerschaltung
JP3765306B2 (ja) 2003-05-15 2006-04-12 セイコーエプソン株式会社 半導体メモリ装置および電子機器
JP3747920B2 (ja) * 2003-05-15 2006-02-22 セイコーエプソン株式会社 半導体メモリ装置および電子機器
JP4524735B2 (ja) * 2003-06-20 2010-08-18 ルネサスエレクトロニクス株式会社 半導体記憶装置
US6967886B2 (en) * 2004-02-13 2005-11-22 Elite Semiconductor Memory Technology, Inc. Pseudo static random access memory and data refresh method thereof
JPWO2006008796A1 (ja) 2004-07-16 2008-05-01 富士通株式会社 半導体記憶装置
KR100600331B1 (ko) 2005-05-30 2006-07-18 주식회사 하이닉스반도체 연속적인 버스트 모드로 동작 가능한 슈도 ｓｒａｍ
JP4753637B2 (ja) * 2005-06-23 2011-08-24 パトレネラ キャピタル リミテッド， エルエルシー メモリ
KR100700156B1 (ko) 2006-02-22 2007-03-28 삼성전자주식회사 다이나믹 메모리의 리프레쉬 컨트롤러, 이를 포함하는반도체 시스템 및 다이나믹 메모리의 리프레쉬 제어 방법.
US7313047B2 (en) * 2006-02-23 2007-12-25 Hynix Semiconductor Inc. Dynamic semiconductor memory with improved refresh mechanism
JP5098391B2 (ja) 2007-03-28 2012-12-12 富士通セミコンダクター株式会社 半導体メモリ、システムおよび半導体メモリの動作方法
US8762621B2 (en) * 2008-10-28 2014-06-24 Micron Technology, Inc. Logical unit operation
JP5430484B2 (ja) 2010-04-15 2014-02-26 ルネサスエレクトロニクス株式会社 半導体記憶装置、及びその制御方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6171494A (ja) * 1984-09-14 1986-04-12 Hitachi Ltd 半導体記憶装置
US5619468A (en) * 1995-12-07 1997-04-08 Advanced Micro Devices, Inc. Two-stage memory refresh circuit
US6208577B1 (en) * 1999-04-16 2001-03-27 Micron Technology, Inc. Circuit and method for refreshing data stored in a memory cell
JP4339995B2 (ja) * 1999-11-16 2009-10-07 パナソニック株式会社 半導体記憶装置
DE10021085C1 (de) * 2000-04-28 2002-02-07 Infineon Technologies Ag Refresh-Ansteuerschaltung für einen DRAM
JP3726661B2 (ja) * 2000-09-01 2005-12-14 セイコーエプソン株式会社 半導体メモリ装置のリフレッシュ制御
JP3624811B2 (ja) * 2000-09-05 2005-03-02 セイコーエプソン株式会社 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP2002313080A (ja) * 2001-04-13 2002-10-25 Mitsubishi Electric Corp 半導体記憶装置
JP2003100074A (ja) * 2001-09-21 2003-04-04 Seiko Epson Corp 集積回路の温度変化に応じた動作制御
US6643205B2 (en) * 2001-10-23 2003-11-04 Coremagic, Inc. Apparatus and method for refresh and data input device in SRAM having storage capacitor cell
US6643216B1 (en) * 2002-08-02 2003-11-04 Nanoamp Solutions, Inc Asynchronous queuing circuit for DRAM external RAS accesses

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374385A (zh) * 2014-08-28 2016-03-02 爱思开海力士有限公司 半导体存储器装置
CN105374385B (zh) * 2014-08-28 2020-03-27 爱思开海力士有限公司 半导体存储器装置
CN115035932A (zh) * 2022-07-04 2022-09-09 禹创半导体(深圳)有限公司 一种sram页面操作方法

Also Published As

Publication number Publication date
KR20030071783A (ko) 2003-09-06
JP2002184174A (ja) 2002-06-28
EP1351250A1 (en) 2003-10-08
US20040027876A1 (en) 2004-02-12
WO2002049037A1 (fr) 2002-06-20
EP1351250A4 (en) 2005-12-21
TW544676B (en) 2003-08-01
JP4749538B2 (ja) 2011-08-17
US6813212B2 (en) 2004-11-02
CN1260736C (zh) 2006-06-21

Similar Documents

Publication Publication Date Title
CN1260736C (zh) 半导体存储器及其更新控制电路
KR100455393B1 (ko) 리프레시 플래그를 발생시키는 반도체 메모리 장치 및반도체 메모리 시스템.
KR100655076B1 (ko) 반도체 메모리 장치의 내부 온도 데이터 출력 방법 및그에 따른 내부 온도 데이터 출력회로
US7911867B2 (en) Semiconductor memory device capable of performing per-bank refresh
KR101204645B1 (ko) 프리차지 관리의 미세한 세분화를 통한 메모리 처리량 증가
WO2003056563A1 (fr) Dispositif de stockage a semi-conducteur et son procede de commande de regeneration
KR100367690B1 (ko) 디램 셀을 이용한 비동기식 에스램 호환 메모리 장치 및그 구동 방법
US6721225B2 (en) Semiconductor memory device with activation of a burst refresh when a long cycle is detected
JP4310544B2 (ja) 低電力・高ライトレイテンシモードおよび高電力・低ライトレイテンシモードならびに／あるいは独立して選択可能なライトレイテンシを備える記憶装置および方法
KR20100029484A (ko) 워드라인 구동회로 및 구동방법
US20020051389A1 (en) Activation of word lines in semiconductor memory device
US7102938B2 (en) Internal voltage generation control circuit and internal voltage generation circuit using the same
JP2005158224A (ja) オートリフレッシュ動作時に安定した高電圧を提供する半導体メモリ素子及びその方法
US20020027821A1 (en) Refresh control for semiconductor memory device
JP4934118B2 (ja) 半導体記憶装置
US5812482A (en) Wordline wakeup circuit for use in a pulsed wordline design
KR20170085923A (ko) 이종의 메모리들을 액세스하는 방법 및 이종의 메모리들을 포함하는 메모리 모듈
US20090302921A1 (en) Apparatus and method for generating clock signals of semiconductor integrated circuit
US7885126B2 (en) Apparatus for controlling activation of semiconductor integrated circuit
KR102675356B1 (ko) 메모리 모듈 전력 제어 장치 및 메모리 전력 제어 장치
JP3606041B2 (ja) 半導体記憶装置
US20230063400A1 (en) Low_powered memory device and method of controlling power of the same
US20080228950A1 (en) Memory power down mode exit method and system
US20070291572A1 (en) Clock circuit for semiconductor memory
KR20030004692A (ko) 동작모드에 따라 구별된 전원전압을 사용하는 로우디코더를 가지는 반도체 메모리 장치 및 그에 따른 로우디코더의 제어방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060621

Termination date: 20161206