JP4737438B2 - 複数の処理ユニットでリソースを共有する情報処理装置 - Google Patents
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Description
Transactionでは、例えば情報処理ユニットからメモリに対するデータ読み出し要求をメモリコントローラ(バスインタフェース)で受け付けると、該メモリコントローラは一旦バスを解放して読み出し処理を実行し、要求されたデータの読み出し処理が全て完了した時点で、要求元の情報処理ユニットに対するバス接続を再び確立し、読み出したデータを返送する。このようなプロトコルを利用することで、バスを解放している間に他の情報処理ユニットからのメモリアクセス要求を受け付けることが可能になる。すなわち連続したコマンドの受け付けが可能になる。
図3は本発明の情報処理装置の第1の実施の形態の構成を示すブロック図である。
次に本発明の情報処理装置の第2の実施の形態について図面を用いて説明する。
図8は本発明の情報処理装置の第3の実施の形態の構成を示すブロック図である。
図9は本発明の情報処理装置の第4の実施の形態の構成を示すブロック図である。
Claims (17)
- 複数の情報処理ユニットと、
前記情報処理ユニットからのアクセス要求に応じて返送するためのリードデータを一時的に保持するリードバッファ、および前記情報処理ユニットから受信したライトデータを一時的に保持するライトバッファをそれぞれ有する複数のバスインタフェースと、前記情報処理ユニットから発行された複数のアクセス要求を調停するアービタとを有し、前記情報処理ユニットからアクセスされる共有リソースと、
複数のバスインタフェースに対して個々に独立してデータの入出力が可能な、前記情報処理ユニットのバスインタフェースと前記共有リソースのバスインタフェースを複数対複数で相互に接続するマルチレイヤーバスと、
を有する情報処理装置。 - 前記リードバッファは、
前記共有リソースの処理速度で前記共有リソースから前記リードデータを格納し、前記マルチレイヤーバスの伝送速度で前記情報処理ユニットへ該リードデータを送信し、
前記ライトバッファは、
前記マルチレイヤーバスの伝送速度で前記情報処理ユニットから受信した前記ライトデータを格納し、前記共有リソースの処理速度で該ライトデータを前記共有リソースへ書き込む、請求項1記載の情報処理装置。 - 前記共有リソースのバスインタフェースは、
前記情報処理ユニットからのアクセス要求を受信すると、該アクセス要求によるアクセス先のアドレスと前記リードバッファ及び前記ライトバッファで既に保持されたデータに対応するアクセス先のアドレスを比較し、
前記リードバッファ及び前記ライトバッファで保持されたデータに対応するアクセス先のアドレスと同じアドレスに対するアクセス要求である場合は、前記共有リソースから該リードバッファへの前記リードデータの格納が完了した後、または該ライトバッファで保持されたライトデータの前記共有リソースへの書き込みが完了した後に前記アービタに該アクセス要求を送信するアドレス比較器をさらに有する、請求項1記載の情報処理装置。 - 前記情報処理ユニット、前記リードバッファ、または前記ライトバッファに予め所定の優先度が付与され、
前記アービタは、
前記共有リソースに対する複数のアクセス要求を受信すると、該優先度にしたがった順に該アクセス要求を許可する、請求項1記載の情報処理装置。 - 前記共有リソースのバスインタフェースは、
前記リードバッファ及び前記ライトバッファで保持されたデータに対応するアクセス先のアドレスと同じアドレスに対するアクセス要求を受信した場合、該リードバッファへの前記共有リソースからの前記リードデータの読み出し処理または該ライトバッファから前記共有リソースへの前記ライトデータの書き込み処理の優先度を上げる、請求項4記載の情報処理装置。 - 前記リードバッファは、
前記情報処理ユニットからのアクセス要求を受信すると、該アクセス要求によるアクセス先のアドレスと前記リードバッファで既に保持されたリードデータに対応するアクセス先のアドレスを比較し、
前記リードバッファで保持されたリードデータに対応するアクセス先のアドレスと同じアドレスに対するアクセス要求である場合は、前記共有リソースから該リードデータを読み出すことなく、前記リードバッファで保持されたリードデータを該情報処理ユニットへ返送する、請求項1記載の情報処理装置。 - 前記ライトバッファは、
前記情報処理ユニットからのアクセス要求を受信すると、該アクセス要求によるアクセス先のアドレスと前記ライトバッファで既に保持されたライトデータに対応するアクセス先のアドレスを比較し、
前記ライトバッファで保持されたライトデータに対応するアクセス先のアドレスと連続するアドレスに対するアクセス要求である場合は、前記ライトバッファで保持されたライトデータと該情報処理ユニットから受信したライトデータをまとめて共有リソースへ格納する、請求項1記載の情報処理装置。 - 前記共有リソースの複数のバスインタフェースが、
複数の共有リソースに対応して共通に設けられた、請求項1記載の情報処理装置。 - 前記共有リソースの複数のバスインタフェースは、
それぞれが異なるバス規約である、請求項1記載の情報処理装置。 - 前記共有リソースがSDRAMによる主記憶であり、
前記アービタは、前記SDRAMの状態を把握しており、該状態に基づいて、優先的に選択するアクセス要求を決定する、請求項1記載の情報処理装置。 - 前記アービタは、発行されてからの調停回数が所定回数を経過したアクセス要求については前記SDRAMの状態に関わらず優先的に選択する、請求項10記載の情報処理装置。
- 単一の共有リソースに備えられた複数の前記バスインタフェースは、アクセス要求があると、該アクセス要求を発行した情報処理ユニットを特定し、
前記単一の共有リソースに備えられた前記アービタは、前記情報処理ユニットの各々に対して優先度を予め定めており、前記バスインタフェースで特定された情報処理ユニットの前記優先度にしたがって調停を行う、請求項1記載の情報処理装置。 - 前記共有リソースにアクセスを行う情報処理ユニットが、他の情報処理ユニットによる該共有リソースに対するアクセスの禁止をすると、
禁止をした前記情報処理ユニットからのアクセスに用いられるバスインタフェースに加えて、該バスインタフェースと同じ前記共有リソースに備えられた他のバスインタフェースによる前記共有リソースへのアクセスが禁止される、請求項1記載の情報処理装置。 - 他の情報処理ユニットによる該共有リソースに対するアクセスを禁止するための機能を、単一の共有リソースに備えられた複数の前記バスインタフェースのうちいずれか1つだけに持たせた、請求項13記載の情報処理装置。
- 前記共有リソースにアクセスを行う情報処理ユニットが他の情報処理ユニットによる該共有リソースの特定アドレス領域に対するアクセスの禁止をすると、
禁止をした前記情報処理ユニットからのアクセスに用いられるバスインタフェースに加えて、該バスインタフェースと同じ前記共有リソースに備えられた他のバスインタフェースによる前記共有リソースの前記特定アドレス領域に対するアクセスが禁止される、請求項1記載の情報処理装置。 - 他の情報処理ユニットによる該共有リソースに対するアクセスを禁止するための機能を、単一の共有リソースに備えられた複数の前記バスインタフェースのうちいずれか1つだけに持たせた、請求項15記載の情報処理装置。
- 前記リードバッファは、該リードバッファを介さずにデータを転送するスルーパスを備え、所定のサイクルにおいて、前記共有リソースからのデータを前記スルーパスによって前記情報処理ユニットに応答する、請求項1記載の情報処理装置。
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Families Citing this family (24)
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---|---|---|---|---|
JP4874165B2 (ja) * | 2006-07-07 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス権設定方法 |
US7596647B1 (en) | 2006-09-18 | 2009-09-29 | Nvidia Corporation | Urgency based arbiter |
US8122078B2 (en) * | 2006-10-06 | 2012-02-21 | Calos Fund, LLC | Processor with enhanced combined-arithmetic capability |
KR101490327B1 (ko) | 2006-12-06 | 2015-02-05 | 퓨전-아이오, 인크. | 뱅크 인터리브를 이용한 솔리드-스테이트 스토리지의 명령 관리 장치, 시스템 및 방법 |
US7836226B2 (en) * | 2007-12-06 | 2010-11-16 | Fusion-Io, Inc. | Apparatus, system, and method for coordinating storage requests in a multi-processor/multi-thread environment |
US7743191B1 (en) * | 2007-12-20 | 2010-06-22 | Pmc-Sierra, Inc. | On-chip shared memory based device architecture |
US8321869B1 (en) * | 2008-08-01 | 2012-11-27 | Marvell International Ltd. | Synchronization using agent-based semaphores |
JP5487587B2 (ja) * | 2008-09-29 | 2014-05-07 | 富士通株式会社 | アクセス制御方法及び計算機システム |
CN101847043B (zh) * | 2009-03-25 | 2012-11-21 | 联想(北京)有限公司 | 共用存储设备的方法及移动终端 |
JP2010252090A (ja) * | 2009-04-16 | 2010-11-04 | Rohm Co Ltd | 半導体装置 |
US8949500B2 (en) * | 2011-08-08 | 2015-02-03 | Lsi Corporation | Non-blocking processor bus bridge for network processors or the like |
US9444757B2 (en) | 2009-04-27 | 2016-09-13 | Intel Corporation | Dynamic configuration of processing modules in a network communications processor architecture |
US9461930B2 (en) | 2009-04-27 | 2016-10-04 | Intel Corporation | Modifying data streams without reordering in a multi-thread, multi-flow network processor |
US8489794B2 (en) * | 2010-03-12 | 2013-07-16 | Lsi Corporation | Processor bus bridge for network processors or the like |
US8356054B2 (en) * | 2009-11-10 | 2013-01-15 | International Business Machines Corporation | Management of resources in a host system |
TWI526828B (zh) * | 2011-02-15 | 2016-03-21 | 群聯電子股份有限公司 | 資料存取方法及使用此方法的記憶體控制器與儲存裝置 |
KR20150019268A (ko) * | 2013-08-13 | 2015-02-25 | 에스케이하이닉스 주식회사 | 데이터 입출력 장치 및 이를 포함하는 시스템 |
US10073629B2 (en) * | 2016-12-13 | 2018-09-11 | International Business Machines Corporation | Memory transaction prioritization |
US10228869B1 (en) * | 2017-09-26 | 2019-03-12 | Amazon Technologies, Inc. | Controlling shared resources and context data |
US10298496B1 (en) | 2017-09-26 | 2019-05-21 | Amazon Technologies, Inc. | Packet processing cache |
CN113032299B (zh) * | 2019-12-24 | 2023-09-26 | 中科寒武纪科技股份有限公司 | 用于处理请求的总线***、集成电路装置、板卡及保序方法 |
CN113032298B (zh) * | 2019-12-24 | 2023-09-29 | 中科寒武纪科技股份有限公司 | 用于保序的计算装置、集成电路装置、板卡及保序方法 |
CN113190496B (zh) * | 2021-04-23 | 2023-12-26 | 深圳市汇顶科技股份有限公司 | 内核通讯方法、装置、芯片、电子设备及存储介质 |
FR3124284B1 (fr) * | 2021-06-21 | 2024-04-19 | St Microelectronics Srl | Système sur puce comprenant une interface de connexion entre des dispositifs maîtres et des dispositifs esclaves |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1992005489A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | Method of nonsynchronous access to shared memory |
JPH04205534A (ja) * | 1990-11-30 | 1992-07-27 | Fujitsu Ltd | メモリ制御方式 |
JPH05210620A (ja) * | 1991-07-05 | 1993-08-20 | Fujitsu Ltd | 共用メモリの排他制御処理方式 |
JPH06131244A (ja) * | 1992-10-20 | 1994-05-13 | Fujitsu Ltd | 共有メモリの非同期アクセス方式 |
JPH06266616A (ja) * | 1993-03-12 | 1994-09-22 | Toshiba Corp | メモリアクセス制御装置 |
JPH1173366A (ja) * | 1997-08-28 | 1999-03-16 | Nec Niigata Ltd | ユニファイドメモリアーキテクチャにおけるメモリ制御方法およびメモリ制御装置 |
JP2000003302A (ja) * | 1998-06-15 | 2000-01-07 | Hitachi Ltd | 共有メモリ排他アクセス制御方法 |
JP2000132503A (ja) * | 1998-10-23 | 2000-05-12 | Victor Co Of Japan Ltd | データ転送装置 |
JP2001005718A (ja) * | 1999-06-24 | 2001-01-12 | Seiko Instruments Inc | プロトコルハンドラ及びその信号処理方法 |
JP2001282612A (ja) * | 2000-03-30 | 2001-10-12 | Yamaha Corp | メモリコントローラ |
JP2001356961A (ja) * | 2000-06-13 | 2001-12-26 | Nec Corp | 調停装置 |
JP2004171209A (ja) * | 2002-11-19 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 共有メモリデータ転送装置 |
JP2004199608A (ja) * | 2002-12-20 | 2004-07-15 | Digital Electronics Corp | メモリ制御回路 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01173366A (ja) * | 1987-12-26 | 1989-07-10 | Sony Corp | 音声及び静止画録再装置 |
GB2289353B (en) * | 1994-05-03 | 1997-08-27 | Advanced Risc Mach Ltd | Data processing with multiple instruction sets |
JPH0844636A (ja) | 1994-07-29 | 1996-02-16 | Toshiba Corp | バスインタフェース装置及び同バスインタフェース装置を複数備えた情報処理システム |
JP2591502B2 (ja) | 1994-12-09 | 1997-03-19 | 日本電気株式会社 | 情報処理システムおよびそのバス調停方式 |
JP3934710B2 (ja) | 1996-09-13 | 2007-06-20 | 株式会社ルネサステクノロジ | マイクロプロセッサ |
JPH11120074A (ja) | 1997-10-16 | 1999-04-30 | Sharp Corp | データ転送制御方法 |
JP2000047930A (ja) | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | データ処理装置 |
JP2001067305A (ja) | 1999-08-26 | 2001-03-16 | Hitachi Ltd | 半導体集積回路及びマイクロコンピュータ |
JP2001209609A (ja) | 2000-01-25 | 2001-08-03 | Hitachi Ltd | マイクロコンピュータシステム |
JP2001135083A (ja) | 1999-11-04 | 2001-05-18 | Matsushita Electric Ind Co Ltd | マルチポートメモリ |
US6651148B2 (en) * | 2000-05-23 | 2003-11-18 | Canon Kabushiki Kaisha | High-speed memory controller for pipelining memory read transactions |
WO2002069158A1 (en) * | 2001-02-28 | 2002-09-06 | Brecis Communications | A multi-service system-on-chip |
JP2002288120A (ja) | 2001-03-27 | 2002-10-04 | Nec Corp | 調停装置およびバスシステム |
JP2002312309A (ja) | 2001-04-09 | 2002-10-25 | Nec Eng Ltd | 調停回路及び調停方法 |
JP3830438B2 (ja) | 2002-09-03 | 2006-10-04 | 株式会社リコー | メモリアクセスアービタ、メモリ制御装置 |
DE10302287A1 (de) * | 2003-01-22 | 2004-08-12 | Micronas Gmbh | Speichervorrichtung für eine Multibus-Architektur |
-
2005
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Patent Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3141948B2 (ja) * | 1990-09-18 | 2001-03-07 | 富士通株式会社 | 計算機システム |
WO1992005489A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | Method of nonsynchronous access to shared memory |
JPH04205534A (ja) * | 1990-11-30 | 1992-07-27 | Fujitsu Ltd | メモリ制御方式 |
JPH05210620A (ja) * | 1991-07-05 | 1993-08-20 | Fujitsu Ltd | 共用メモリの排他制御処理方式 |
JPH06131244A (ja) * | 1992-10-20 | 1994-05-13 | Fujitsu Ltd | 共有メモリの非同期アクセス方式 |
JPH06266616A (ja) * | 1993-03-12 | 1994-09-22 | Toshiba Corp | メモリアクセス制御装置 |
JPH1173366A (ja) * | 1997-08-28 | 1999-03-16 | Nec Niigata Ltd | ユニファイドメモリアーキテクチャにおけるメモリ制御方法およびメモリ制御装置 |
JP2000003302A (ja) * | 1998-06-15 | 2000-01-07 | Hitachi Ltd | 共有メモリ排他アクセス制御方法 |
JP2000132503A (ja) * | 1998-10-23 | 2000-05-12 | Victor Co Of Japan Ltd | データ転送装置 |
JP2001005718A (ja) * | 1999-06-24 | 2001-01-12 | Seiko Instruments Inc | プロトコルハンドラ及びその信号処理方法 |
JP2001282612A (ja) * | 2000-03-30 | 2001-10-12 | Yamaha Corp | メモリコントローラ |
JP2001356961A (ja) * | 2000-06-13 | 2001-12-26 | Nec Corp | 調停装置 |
JP2004171209A (ja) * | 2002-11-19 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 共有メモリデータ転送装置 |
JP2004199608A (ja) * | 2002-12-20 | 2004-07-15 | Digital Electronics Corp | メモリ制御回路 |
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