JP2004199608A - メモリ制御回路 - Google Patents
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Abstract
【解決手段】メモリ14として、複数のバンクから構成されるとともに、連続的なアクセスを可能とするバースト機能を備えたSDRAMを使用する。更に、CPU12から出力されたデータ22をライトバッファ18に書き込むのみ先立ってアドレス24の連続性について調べ、その連続性に関する情報を書込み用データ22と対にして格納する。一方、ライトバッファ18から読み出した情報からアドレス24の連続性が判定されると、バースト動作によるデータの連続的な書き込み或いはバンクを単位とした書き込みを選択して実行させる。
【選択図】 図1
Description
【発明の属する技術分野】
この発明はメモリの制御回路であって、特にCPUからメモリに対するデータの書き込み時において、バッファメモリを介して行うものに関する。
【0002】
【従来の技術】
従来この種のメモリ制御回路に備えるバッファメモリは、アドレスの連続性を無視し、専らCPUからメモリに対するデータの書き込み時におけるタイミングの調整を目的としたものが一般的であり、メモリが持つ機能が有効に利用されたものではなかった(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開昭55−105881号公報
【0004】
【発明が解決しようとする課題】
本発明者は、CPUとメモリ間に設けるライトバッファ中に、CPUからメモリに向けて出力されるデータ群に加えて、データの書き込みアドレスが同一バンク内にあるか、あるいは更に同一バンク内でアドレスが連続しているか否かに関するアドレスの変更状態を示す情報を予め格納しておき、その情報を用いることによってメモリの機能が有効に利用され、高速にデータの書き込み処理が行えることを知見した。
【0005】
本発明はかかる知見に基づいてなされたものであって、CPUから出力されたデータをライトバッファに書き込むのみ先立ってアドレスの変更状態について調べ、その情報を書込み用データと対にして格納する一方、その情報から同一バンク内におけるアドレスの連続性あるいは非連続性が判定されると、バースト動作あるいは再アクチベーションを伴わないデータの書き込みを選択して実施させることにより、メモリの持つ機能が有効に利用されて書き込み時間の短縮が図れるメモリ制御回路を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明にかかるメモリ制御回路10は、図1にその全体的な構成を概略的に示す如く、CPU12とメモリ14間にあって、ライトバッファ18を介してメモリ14に対するデータの書き込みを可能とするものである。
【0007】
本発明にあっては、更にライトバッファ18中に、1回のアクセスで書き込まれる書込み用データ22と、その書込み用データ22のアドレス24と、前回に書き込まれたデータが格納されるアドレスとの変更関係を示す情報とを互いに関連付けて格納する。一方、ライトバッファ18中に格納されたアドレス24の変更関係を示す情報に基づき、メモリ14に対するデータの書き込み手順を制御することを特徴とする。
【0008】
上記したメモリ14は、複数のバンクから構成され、アクセスするバンクを変更する毎にバンクを特定する上位側のアドレスの指定を行う再アクチベーション動作を必要とするが、同一バンク内にあっては下位側のアドレスの指定のみで書き込みが行われるものである。更に、同一バンク内における連続したアドレスに対するデータ書き込み時には、最初に下位側のアドレスを指定するだけでその後はアドレスを指定することなく連続的なアクセスを可能とするバースト機能を備えたDRAMに適用されることが好ましい。
【0009】
そして、ライトバッファ18中には更に、上記したアドレスの変更関係を示す情報として、同一バンク内でアドレスが連続するか否かを示す第1の情報S1を備え、その第1の情報S1に基づいてバーストアクセスを行うか否かを判定することを特徴とする。
【0010】前記したアドレスの変更関係を示す情報として、前回に書き込まれたデータが格納されるバンクと同一か否かを示す第2の情報S2を更に備え、その第2の情報S2に基づき、上位側のアドレスの指定を伴うアクチベーションを行うか否かを判定することも行われる。
【0011】
ここで、本発明にかかるメモリ制御回路10は、図1に示す如く、CPU12から出力される書込み用データ22と、その書込み用データ22を格納すべきメモリ14側のアドレス24とを一時格納可能とするライトバッファ18と、そのライトバッファ18に格納された書込み用データ22をメモリ14に対して書き込むための制御用の信号群を形成可能とするメモリコントローラ20と、CPU12から出力されるアドレス24の変更状態を判定可能とするアドレス判定部16とを備えている。
【0012】
そしてアドレス判定部16において、図2に例示する如く、CPU12から書込み用データ22が出力される毎に、アドレス24の連続性に関する第1の情報S1を出力可能とし、ライトバッファ18には、その第1の情報S1を書込み用データ22に対応させて格納可能とする。更にメモリコントローラ20では、前記したライトバッファ18から第1の情報S1を取り出すととともに、その取り出した第1の情報S1によりアドレス24の連続性を示すことが判定されると、メモリ14に対してバーストアクセスを行わせる制御信号を出力する。
【0013】
またアドレス判定部16において、CPU12から書込み用データ22が出力される毎に、アクセスするバンクの同一性に関する第2の情報S2を出力可能とし、ライトバッファ18には、その第2の情報S2を書込み用データ22に対応させて格納可能とする一方、メモリコントローラ20では、前記したライトバッファ18から第2の情報S2を取り出すととともに、その取り出した第2の情報S2によりバンクの同一性を示すことが判定されると、メモリ14に対して下位側のアドレスのみを指定してアクセスする。
【0014】
ここでアドレス判定部16は、入力されたアドレス24に設定値を加える加算手段26と、その加算手段26から出力されるアドレス24aを、次回のアドレス入力まで保持する保持手段28と、その保持手段28中のアドレス24aと入力されたアドレス24とを比較し、両者が一致すると所定の信号を出力する比較手段30とを備える。
【0015】
そして上位側のアドレスについては、前記したアドレス加算手段26においてアドレスの加算をすることなく、前後2回分のアドレス入力を比較手段30で比較し、両者が一致すると第2の情報S2を出力する。また下位側のアドレスについては、入力されるアドレスと加算手段26により加算されたアドレスとが比較手段30によって比較されて書き込みアドレスの連続関係が判定され、且つ、前記した第2の情報S2が出力されると、その判定状態に対応した第1の情報S1を出力する。
【0016】
メモリ14がビデオメモリである場合、データの読み出し処理が優先されるため、データの書き込み処理がより高速にデータ処理されることが好ましく、特に有効となる。
【0017】
【発明の効果】
本発明は上記のごとく、CPU12から出力された書込み用データ22をライトバッファ18に書き込むのみ先立って、アドレス24の変更状態に関する情報S1・S2について調べ、その情報S1・S2を書込み用データ22と対にして格納する一方、その情報S1・S2からアドレス24の連続性が判定されるとバーストアクセス動作をさせ、バンクの同一性が判定されるとアクチベーション動作を省略したデータの書き込みをさせることにより、メモリ14がデータの書き込みのために保持する機能が有効に利用され、メモリ14に対する書き込み時間の可級的な短縮が図れる。
【0018】
【発明の実施の形態】
以下本発明にかかるメモリ制御回路10を、ビデオメモリに対するデータの書き込み用として備えた一例に基づいて詳細に説明するが、これに限らず、バースト機能を有する各種用途のメモリに対しても略同様に実施できる。なお、以下で詳細に説明する構成以外の部分については従来のメモリコントローラと略同一なので、その説明は省略する。
【0019】
本発明にかかるメモリ制御回路10は、図1および図2に示す如く、CPU12とメモリ14間にあって、アドレス24の変更状態を判定するアドレス判定部16と、各種データを一時的に格納するライトバッファ18と、ライトバッファ18からデータを読み出すとともに、メモリ14に対するデータの書き込みに必要な各種データあるいは制御信号を出力可能とするメモリコントローラ20とから構成される。
【0020】
CPU12は、データバスのバス幅に対応したデータ長の書込み用データ22と、そのデータ22を書き込むべきメモリ14側のアドレス24とをセットにして出力可能とする、従来と略同様な構成の汎用的なものである。
【0021】
メモリ14は、図3に例示する如く、1つのパッケージ内に複数のバンクを備えるとともに、最初にアドレスを指定するとその後はアドレスを指定することなくデータ22の連続的な書き込みを可能とする「バーストアクセスモード」をサポートするSDRAMが使用される。
【0022】
更に同一のアドレス端子に対して、上位側のアドレス(本実施例にあっては、A24〜A10)をRASアドレスとし、下位側のアドレス(本実施例にあっては、A9〜A1)をCASアドレスとして両者を時間的にずらせて印加することにより、上位側のアドレスでメモリ14のバンクが特定されると、同一のバンク内であれば、上位側のアドレスを入力して再アクチベーションをすることなく下位側のアドレスを入力するだけで、そのバンク内における特定の番地位置に連続してアクセス可能とする従来と略同様の構成のものである。
【0023】
アドレス判定部16は、今回入力されたアドレス24に所定数を加えることにより、メモリ14上においてそのアドレス24と連続する次のアドレス24aを計算する加算手段26と、その計算されたアドレス24aを次回に入力されるべきアドレスが実際に入力されるまで保持する保持手段28と、CPU12から入力されたアドレス24と保持手段28に格納した計算によるアドレス24aとを比較する比較手段30とを備える。
【0024】
加算手段26は加算器32で構成され、CPU12による1回分のデータ書き込み量に対応したアドレス変化量(本実施例では「1」)がアドレスA3〜A1に対して加算され、更に残りのアドレスA9〜A4とともに保持手段28に格納される。
【0025】
なお、本実施例では、バースト長を「8」に設定した場合を例示したので、アドレスA3〜A1の3ビット分を比較するようにしたが、バースト長が「4」の場合はアドレスA2〜A1の2ビットを比較するなど、使用するバースト長の違いに対応して比較するアドレスラインが変更される。要するに、メモリ14が持つバースト機能が使用できる範囲内にアドレスの連続性が該当するか否かを判定可能であれば、その構成が限定されるものではない。
【0026】
保持手段28は、上位側のアドレスと下位側のアドレスとを個別に保持可能とする2つのレジスタ34で構成され、CPU12からメモリ14に対するアクセスがあるたびに出力される信号S0の入力と連動して、加算手段26から出力されるアドレス24aを取り込む。
【0027】
比較手段30は、上位側のアドレスと下位側のアドレスとを個別に比較可能とする2つの比較器36から構成され、保持手段28に格納されたアドレス24aとCPU12から出力されたアドレス24とを上位側のアドレスと下位側のアドレス毎に個別に比較し、両者の値が不一致の場合は「0」の、一致する場合は「1」の情報を出力する。
【0028】
ここで、上位側のアドレス(A24〜A10)については、加算手段26でアドレスを加算することなくそのまま保持手段28に保持し、比較手段30で入力されるアドレスが前回入力されたアドレスと一致するか否かを判定し、一致する場合は同一バンクへのデータ書き込みであると判断し、第2の情報S2を出力する。
【0029】
一方、下位側のアドレス(A9〜A1)については、加算手段26によって前回入力されたアドレスと連続する次のアドレス24aを予め計算しておき、その値を今回入力されたアドレス24と一致するするか否かを比較手段30で判定する。比較器36により下位側のアドレスが一致することが判定されると、第2の情報S2を用いてAND回路38で同一バンク内であるか否かを更に判定することにより、メモリ14上におけるアドレスの全体として連続するか否かが判定されて第1の情報S1が出力される。
【0030】
次に、ライトバッファ18は先入れ先出し式のレジスタで構成され、図4に例示する如く、CPU12から出力される書込み用データ22と、そのデータが書き込まれるべきメモリ14上のアドレス24に加えて、アドレス判定部16から出力される第1の情報S1と第2の情報S2とを組にしてデータ保存可能とする。
【0031】
例えば図3に例示する如く、メモリ14が第1および第2の2つのバンク14a・14bで構成され、同図に示す順序でD1〜D7の7つのデータ22をメモリ14に書き込む場合について、ライトバッファ18に格納されるデータ内容を説明する。
【0032】
先ず、D1が書き込まれるアドレスAa1が、その直前に書き込まれたアドレスとバンクが異なる場合には、第1の情報S1および第2の情報S2はともに「0」であるから、「Aa1、D1、0、0」の4種類のデータをセットとして記憶される。
【0033】
次のデータD2およびD3が書き込まれるメモリ14上のアドレスAa2およびAa3は、Aa1とメモリ14上において連続するアドレスであるから、第1の情報S1と第2の情報S2はともに「1」となる。
【0034】
しかし、データD4が格納されるアドレスAa7は、その直前のアドレスAa3とは同一バンク内にあるが連続したアドレスではないので、第2の情報S2は同一バンク内を示す「1」となるが、第1の情報S1はアドレスの不連続を示す「0」となる。
【0035】
更に、D5の書き込みアドレスAb1は、その直前のアドレスAa7とはアドレスの連続性が無いばかりか、バンクも異なる。そこで第1の情報S1と第2の情報S2は共に非連続を示す「0」となり、その値がライトバッファ18に保存されるのである。
【0036】
メモリコントローラ20は、クロック信号Scを送ってライトバッファ18中に格納されたデータを順次に読み出すと共に、読み出した第1の情報S1と第2の情報S2の値に基づいて、メモリ14に書き込む手順を変更可能とする。
【0037】
例えば、データD1〜D3やD5〜D7の様に同一バンク内で書き込みアドレスが連続する場合にあっては、メモリ14のバースト機能を利用し、最初に下位側のアドレスであるCASアドレスを指定した後はアドレス指定を必要とすることなく、連続的な高速の書き込みを行わせる。
【0038】
また、データD4の様に、アドレスは連続しないが同一バンク内であることが第1の情報S1および第2の情報S2から判定される場合は、上位側のアドレスであるRASアドレスを指定するアクチベーションを行うことなく、下位側のアドレスであるCASアドレスを指定することのみでメモリ14に対する書き込みを行わせ、データ書き込みに要する時間の短縮を図るのである。
【0039】
なお、アドレス判定部16で行わせる判定内容およびライトバッファ18に格納するデータ内容は上記に限定されるものではなく、適宜変更して実施できることは勿論である。例えば、実施例では前後のアドレスにおける連続性のみを個別に判定することを可能とするが、アドレスの連続回数を情報として取得および保持し、そのデータに基づいてメモリコントローラ20から出力される各種信号を変更することにより、バースト長さを制御させることも可能である。
【0040】
また、CPU12からバースト中であることを示す信号が直接的に出力される場合にあっては、バースト中であることを示す情報を書込み用データ22と対応させてライトバッファ18に格納し、メモリコントローラ20によるメモリ14に対するアクセス時に利用することもできる。
【図面の簡単な説明】
【図1】本発明の全体的な構成を概略的に示すブロック図である。
【図2】図1中におけるアドレス判定部の構成を具体的に例示するブロック図である。
【図3】メモリに対するアクセス手順を示す説明図である。
【図4】ライトバッファに対する書き込み手順を示す説明図である。
【符号の説明】
10 メモリ制御回路
12 CPU
14 メモリ
16 アドレス判定部
18 ライトバッファ
20 メモリコントローラ
22 書込み用データ
24 アドレス
26 加算手段
28 保持手段
30 比較手段
32 加算器
34 レジスタ
36 比較器
38 AND回路
Claims (7)
- CPU(12)とメモリ(14)間にあって、ライトバッファ(18)を介してメモリ(14)に対するデータの書き込みを制御可能とするメモリ制御回路において、
前記ライトバッファ(18)中に、
1回のアクセスで書き込まれる書込み用データ(22)と、該書込み用データ(22)のアドレス(24)と、前回に書き込まれたデータが格納されるアドレスとの変更関係を示す情報と、を互いに関連付けて格納する一方、
該ライトバッファ(18)中に格納されたアドレス(24)の変更関係を示す情報に基づき、メモリ(14)に対するデータの書き込み手順を制御することを特徴とするメモリ制御回路。 - 前記メモリ(14)は、複数のバンクから構成され、アクセスするバンクを変更する毎にバンクを特定する上位側のアドレスの指定を必要とするともに、同一バンク内に対するデータ書き込み時には連続的なアクセスを可能とするバースト機能を備えたDRAMであって、
前記アドレスの変更関係を示す情報として、同一バンク内でアドレスが連続するか否かを示す第1の情報S1を備え、
該第1の情報S1に基づき、バーストアクセスを行うか否かを判定することを特徴とする請求項1記載のメモリ制御回路。 - 前記アドレスの変更関係を示す情報として、前回に書き込まれたデータが格納されるバンクと同一か否かを示す第2の情報S2を備え、
該第2の情報S2に基づき、上位側のアドレスの指定を伴うアクチベーションを行うか否かを判定することを特徴とする請求項2記載のメモリ制御回路。 - CPU(12)から出力される書込み用データ(22)と、該書込み用データ(22)を格納すべきメモリ(14)側のアドレス(24)とを一時格納可能とするライトバッファ(18)と、
該ライトバッファ(18)に格納された書込み用データ(22)をメモリ(14)に対して書き込むための制御用の信号群を形成可能とするメモリコントローラ(20)と、
CPU(12)から出力されるアドレス(24)の変更状態を判定可能とするアドレス判定部(16)と、を備えたメモリ制御回路であって、
前記メモリ(14)は、複数のバンクから構成され、アクセスするバンクを変更する毎にバンクを特定する上位側のアドレスの指定を必要とするともに、同一バンク内に対するデータ書き込み時には連続的なアクセスを可能とするバースト機能を備えたDRAMであり、
前記アドレス判定部(16)において、CPU(12)から書込み用データ(22)が出力される毎に、アドレス(24)の連続性に関する第1の情報S1を出力可能とし、
前記ライトバッファ(18)には、該第1の情報S1を書込み用データ(22)に対応させて格納可能とする一方、
前記メモリコントローラ(20)では、前記ライトバッファ(18)から前記第1の情報S1を取り出すととともに、該取り出した第1の情報S1によりアドレス(24)が連続性を示すことが判定されると、メモリ(14)に対してバーストアクセスを行わせる制御信号を出力することを特徴とするメモリ制御回路。 - 前記アドレス判定部(16)において、CPU(12)から書込み用データ(22)が出力される毎に、アクセスするバンクの同一性に関する第2の情報S2を出力可能とし、
前記ライトバッファ(18)には、該第2の情報S2を書込み用データ(22)に対応させて格納可能とする一方、
前記メモリコントローラ(20)では、前記ライトバッファ(18)から前記第2の情報S2を取り出すととともに、該取り出した第2の情報S2によりバンクの同一性を示すことが判定されると、メモリ(14)に対して下位側のアドレスのみを指定してアクセスすることを特徴とする請求項4記載のメモリ制御回路。 - 前記アドレス判定部(16)は、
入力されたアドレス(24)に設定値を加える加算手段(26)と、
該加算手段(26)から出力されるアドレス(24a)を、次回のアドレス入力まで保持する保持手段(28)と、
該保持手段(28)中のアドレス(24a)と入力されたアドレス(24)とを比較し、両者が一致すると所定の信号を出力する比較手段(30)とを備え、
前記上位側のアドレスについては、前記アドレス加算手段(26)においてアドレスの加算をすることなく、前後2回のアドレス入力を比較手段(30)で比較し、両者が一致すると前記第2の情報S2を出力し、
前記下位側のアドレスについては、入力されたアドレスと前記加算手段(26)で加算されたアドレスとが比較手段(30)によって比較されて書き込みアドレスの連続関係が判定され、且つ、前記第2の情報S2が出力されると前記第1の情報S1を出力することを特徴とする請求項5記載のメモリ制御回路。 - 前記メモリ(14)はビデオメモリである請求項6記載のメモリ制御回路。
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