JPH06266616A - メモリアクセス制御装置 - Google Patents

メモリアクセス制御装置

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JPH06266616A
JPH06266616A JP5052526A JP5252693A JPH06266616A JP H06266616 A JPH06266616 A JP H06266616A JP 5052526 A JP5052526 A JP 5052526A JP 5252693 A JP5252693 A JP 5252693A JP H06266616 A JPH06266616 A JP H06266616A
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Abstract

(57)【要約】 （修正有） 【目的】 科学技術計算を効率的に実行できることが望
まれる超並列計算機にも適用可能な、コストパフォーマ
ンスの高いメモリアクセス装置を提供する。 【構成】 メモリアクセス制御装置は、連続アクセスに
対する高速な転送バイト幅を持つメモリと、このメモリ
に対してアクセス要求を発生するマスタ装置との間の制
御を行うメモリアクセス装置であって、アドレス保持手
段と、２のｎ乗バイト以上の容量がありデータの記憶及
び読出しの高速記憶手段と、アドレス領域に対するメモ
リ読みだし要求が前記マスタ装置から発生されたとき
に、上位ビットがアドレス保持手段に保持される値と一
致しないときには、当該アドレスをアドレス保持手段に
保持し、下位ｍビットを０にしたアドレスから連続する
２のｍ乗バイトのデータを前記メモリから読み出して高
速記憶手段に記憶し、構成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は連続アクセス時に高速な
転送バンド幅を持つメモリと、これに対してアクセス要
求を発生するマスタ装置との間の制御をするメモリアク
セス制御装置に関する。
【０００２】
【従来の技術】近年、高速アクセス可能であり、記憶容
量の少ないキャッシュと、低速だが容量の大きなＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）による主記憶を備える情報処理システムが
ＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ
Ｓｅｔ Ｃｏｍｐｕｔｅｒ）プロセッサの普及に伴い増
加している。このような情報処理システムの場合、キャ
ッシュにヒットしているときはプロセッサは高速に動作
できるものの、ミスヒットしたときにはキャッシュのリ
プレース動作は低速なＤＲＡＭへのアクセスとなる。そ
のため、ミスヒット時のペナルティを下げることがこの
情報処理システムの性能向上につながる。
【０００３】特に科学技術計算のように大きな配列をな
めるようにアクセスすることが多いアクセスの局所性に
乏しいアプリケーションでは頻繁にキャッシュのミスヒ
ットが発生してしまうのでミスヒット時のペナルティの
軽減に対する必要性が高い。
【０００４】また、数万台規模マイクロプロセッサを用
いた超並列計算機のように、外付けの大容量のキャッシ
ュがコストや消費電力などの観点から付加することが実
現性を低めてしまうシステムへのマイクロプロセッサの
適用時には、ミスヒットの確率の高い小容量の内蔵キャ
ッシュに頼らざるを得ず、ミスヒット時のペナルティ軽
減に対する必要性が高い。
【０００５】そのため、従来キャッシュのリプレースが
固定長の複数ワードからなるブロックデータを単位とし
たメモリアクセスによって行われる性質と、ＤＲＡＭの
ニブルモードやスタティックカラムモードなどの連続ア
クセス時の高速性を利用したメモリアクセスプロトコル
を実行可能とすることで、ミスヒット時のペナルティを
ある程度、軽減したシステムが存在している。
【０００６】しかし、上記のような従来のシステムで
は、ミスヒットが起こった場合、必ず最初のワードがＤ
ＲＡＭから返送されてくるまでの期間はウエイト状態と
なるためＤＲＡＭのアクセスタイム以下のミスヒットペ
ナルティを実現することは不可能であった。
【０００７】さらに、通常のマイクロプロセッサに内蔵
されるキャッシュのラインサイズは、限られた容量での
ヒット率の向上のためにあまり大きくできない。そのた
め、Ｒａｍｂｕｓ型ＤＲＡＭ（以下、単にＲ−ＤＲＡＭ
と略記することもある）のように長いブロック長でアク
セスしたときに大きな実質メモリバンド幅が得られる型
のＤＲＡＭを使用しても、その性能を生かしきることが
困難であった。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のシステムでは、ＤＲＡＭのアクセスタイム以下のミス
ヒットペナルティを実現することは不可能であり、Ｒａ
ｍｂｕｓ型ＤＲＡＭのように長いブロック長でアクセス
したときに大きな実質メモリバンド幅が得られる新型の
ＤＲＡＭの性能を生かしきることが困難であった。
【０００９】本発明は、上記課題に鑑みてなされたもの
で、従来の欠点を軽減して、科学技術計算を効率的に実
行できることが望まれる超並列計算機にも適用可能な、
コストパフォーマンスの高いメモリアクセス装置を提供
することを目的とする。
【００１０】
【課題を解決するための手段】第１の発明では、連続ア
クセスに対する高速な転送バイト幅を持つメモリと、こ
のメモリに対してアクセス要求を発生するマスタ装置と
の間の制御を行うメモリアクセス装置であって、アドレ
スを保持するアドレス保持手段と、２のｎ乗バイト以上
の容量がありデータの記憶及び読出しを高速に行う高速
記憶手段と、アドレスから始まる領域に対するメモリ読
みだし要求が前記マスタ装置から発生されたときに、当
該アドレスの下位ｍ（ｍ≦ｎ）ビットを除く上位ビット
がアドレス保持手段に保持される値と一致しないときに
は、当該アドレスをアドレス保持手段に保持し、アドレ
ス保持手段に保持される値の下位ｍビットを０にしたア
ドレスから連続する２のｍ乗バイトのデータを前記メモ
リから読み出して高速記憶手段に記憶し、メモリ読みだ
し要求のあったデータが高速記憶手段に存在するときは
当該高速記憶手段に記憶されるデータをマスタ装置に返
送する制御部とを具備することを要旨とする。
【００１１】第２の発明では、連続アクセスに対する高
速な転送バイト幅を持つメモリと、このメモリに対して
アクセス要求を発生するマスタ装置との間の制御を行う
メモリアクセス装置であって、アドレスを保持するアド
レス保持手段と、２のｎ乗バイト以上の容量がありデー
タの記憶及び読出しを高速に行う高速記憶手段と、アド
レスから始まる領域に対するメモリ読みだし要求が前記
マスタ装置から発生されたときに、当該アドレスとアド
レス保持手段に保持される値との比較結果から過去のア
クセスの際のアドレスの連続性を求め、この求められた
連続性に応じて係数ｍ（ｍ≦ｎ）の値を上下させ、当該
係数ｍを基に当該アドレスの下位ｍビットを除く上位ビ
ットがアドレス保持手段に保持される値と一致しないと
きには、当該アドレスをアドレス保持手段に保持し、ア
ドレス保持手段に保持される値の下位ｍビットを０にし
たアドレスから連続する２のｍ乗バイトのデータを前記
メモリから読み出して高速記憶手段に記憶し、メモリ読
みだし要求のあったデータが高速記憶手段に存在すると
きは当該高速記憶手段に記憶されるデータをマスタ装置
に返送する制御部とを具備することを要旨とする。
【００１２】第３の発明では、連続アクセスに対する高
速な転送バイト幅を持つメモリと、このメモリに対して
アクセス要求を発生するマスタ装置との間の制御を行う
メモリアクセス装置であって、アドレスを保持するアド
レス保持手段と、データの記憶及び読出しを高速に行う
高速記憶手段と、前記マスタ装置から発生されたアドレ
スから始まる領域に対するメモリ読みだし要求のアドレ
スとアドレス保持手段に保持される値との比較結果から
過去のアクセスの際のアドレスの連続性を求め、メモリ
アクセスにおける連続性が高いと判断されるときには、
高速記憶手段に記憶されるデータのアドレスに連続する
アドレスに対応するデータを、マスタ装置からの要求の
前にメモリに対して読み出し要求する制御部とを具備す
ることを要旨とする。
【００１３】また、望ましくは第１の発明のメモリアク
セス制御装置は、書き込み要求受信時にマスタから受信
するデータを格納する高速記憶手段を読みだし要求受信
時に用いる高速記憶手段とは別に具備するものである。
【００１４】また、望ましくは第１の発明のメモリアク
セス制御装置は、マスタ装置のキャッシュラインサイズ
より大きな容量の高速記憶手段を具備し、マスタ装置か
らのブロック読みだし要求時の要求データ長より長いブ
ロックデータを高速記憶手段に読み出すことを可能とす
るものである。
【００１５】また、望ましくは第１の発明のメモリアク
セス制御装置は、読みだしに用いられる高速記憶手段と
アドレスラッチと比較器の組を複数系統具備するもので
ある。
【００１６】さらに、望ましくは第１の発明のメモリア
クセス制御装置は、連続アクセス時に高速なメモリとし
てＲａｍｂｕｓ型ＤＲＡＭを使用し、ｍに応じたデータ
長を要求するパケットヘッダー付加部と、ｍを０以上ｌ
ｏｇ2 （Ｒａｍｂｕｓのバケット最大データ長）以下に
制御する制御部を具備するものである。
【００１７】
【作用】第１の発明では、マスタ装置から発生されたア
ドレスから始まる領域に対するメモリ読みだし要求を受
信した時に、上記アドレスの下位ｍビットを除く上位ビ
ットがアドレス保持手段、例えばアドレスラッチの値と
一致しなかった場合、２のｎ乗バイト以上の容量をもつ
高速記憶手段を具備しｍ≦ｎであるので、２のｎ乗バイ
トのメモリから読み出されるブロックデータをこの高速
記憶に保持することができる。このメモリシステムは連
続アクセス時に高速な転送バンド幅を持つメモリと、高
速な連続メモリアクセス手順を実行可能な制御部を具備
するのでｍが大きいほど実質的なメモリバンド幅が向上
する。２のｍ乗バイトのブロック長がマスタ装置に内蔵
されるキャッシュのラインサイズより長く、かつメモリ
アクセスの連続性が高い場合は後続の読みだし要求でア
クセスされるデータが先行する読みだし要求により高速
記憶に先取りされていることになるので、外部のＤＲＡ
Ｍのアクセスタイムを持つことなくマスタ装置にデータ
を供給できるようになる。先取りされているか否かは先
取りに用いられたアドレスがアドレスラッチに保持され
ているので、この上位ビットが現在のアクセス要求のア
ドレスの上位ビットと一致するかを比較することにより
判定できる。
【００１８】第２の発明では、さらにアドレス保持手
段、例えばアドレスラッチの値と受信したアドレスの比
較結果から得られる過去のアクセス時のパターンのアド
レスの連続性に応じて状態を変え、この状態値をもとに
ｍの値を上下させるメモリアクセスブロック長制御部を
具備するので、アクセスの連続性の高いときはブロック
サイズを大きくして実質転送バンド幅を向上させ、アク
セスの連続性の低いときはブロックサイズを小さくして
無駄なデータの先取りにかかる転送時間を抑制すること
ができる。
【００１９】第３の発明では、さらにメモリアクセスブ
ロック長制御部がアクセスの連続性が高いと判断してい
る状態では、高速記憶に格納されているブロックの直後
のアドレスに位置するブロックを、マスタ装置からの要
求を受信する前にメモリに対して読み出し要求を発生す
る先取り要求部を具備するので、アクセスの連続性の高
いときは高速記憶にマスタ装置が要求するデータブロッ
クが存在する確率が高くなるので、高速記憶の容量の限
界により生じるブロックの継ぎ目におけるアクセス遅延
を隠ぺいすることができる。
【００２０】第４の発明では、書き込み要求受信時にマ
スタから受信するデータを格納する高速記憶を読みだし
要求受信時に用いる高速記憶とは別に具備するので、読
みだしブロックと書き込みブロックが異なる高速記憶に
記憶されるので、読み書きが交互に行われる場合におい
て先取りデータがフラッシュされてしまうことを排除で
きる。マスタ装置にある程度の容量のキャッシュが内蔵
される場合はマスタ装置の内蔵キャッシュに読み込まれ
たブロックはすぐにリプレースされることは少ないので
読みだし用と書き込み用に高速記憶を分けることの効果
が大きい。
【００２１】第５の発明では、マスタ装置のキャッシュ
ラインサイズより大きな容量の高速記憶を具備している
のでメモリからマスタ装置のキャッシュラインサイズよ
り大きなブロックデータを読み込むことができ、マスタ
装置におけるキャッシュのミスヒットが連続した領域に
渡って生じた場合、後続するリプレース動作において高
速記憶から読み出すことができる。また大きなブロック
データをメモリから読み出すことができるので実質メモ
リバンド幅が上昇する。
【００２２】第６の発明では、読みだしに用いられる高
速記憶とアドレスラッチと比較器の組を複数系統具備す
るので、複数の領域に対する連続アクセスストリームが
並行して存在する場合に先取りしたデータを他のストリ
ームによってフラッシュされてしまうことを起こり難く
することができる。
【００２３】第７の発明では、連続のアクセス時に高速
なメモリとしてＲａｍｂｕｓ型ＤＲＡを使用するので、
アクセスタイムは遅いが２ｎｓピッチでデータが転送さ
れるので、他のタイプのＤＲＡＭに比べて多めに先取り
しても余分な先取りに消費される転送時間が短く、アク
セスブロック長をマスタに内蔵されるキャッシュのライ
ンサイズより長くとることができる第１の発明との相性
が良い。ｍに応じたデータ長を要求するパケットヘッダ
付加部と、ｍを０以上１ｏｇ2 （Ｒａｍｂｕｓのパケッ
ト最大データ長）以下に制限する制御部を具備させるこ
とによりＲａｍｂｕｓの仕様を逸脱する不正に長いブロ
ック長を有するパケットを生成してしまうことが防止さ
れる。
【００２４】
【実施例】以下に本発明の実施例を説明する。
【００２５】図１は本発明に係るメモリアクセス制御装
置を用いたプロセッサシステムの第１の実施例を示した
図である。本実施例では比較的小容量の内蔵キャッシュ
を有するマイクロプロセッサ３とＲａｍｂｕｓ型ＤＲＡ
Ｍ（以下、単にＲ−ＤＲＡＭとも略記する）５の間に本
発明を適用したメモリアクセス制御装置を配置してい
る。
【００２６】このメモリアクセス制御装置１は、例えば
図２に示すような多数のプロセシングエレメント（以
下、単にＰＥと略記する）がプロセッサ間結合網ＰＮで
接続される超並列計算機に適用する場合は、図３に示す
ようにプロセッサ間の通信を制御するための通信制御回
路１３０とメモリアクセス制御装置１２０が一体となっ
て一つのコプロセッサ１０１を形成する場合が典型的と
思われる。また並列計算機専用のマイクロプロセッサ１
０３においては上記のコプロセッサ１０１とメインのマ
イクロプロセッサ１０３が１チップ化されるならばより
望ましい。
【００２７】また、このメモリアクセス制御装置がマイ
クロプロセッサチップに取り込まれてＲ−ＤＲＡＭを直
結できるチップを構成し、低価格なパーソナルコンピュ
ータや機器への組み込み用途における性能向上に応用さ
れる場合も想定できる。
【００２８】なかでも本発明に係るメモリアクセス制御
装置の代表的な応用システムである超並列計算機は、近
年マイクロプロセッサの目ざましい進歩によりペクトル
型スーパーコンピュータでは達成不可能な性能領域の実
現のための最も有力なアプローチと見られており、特に
大規模な科学技術計算に対するニーズが明確である。
【００２９】ところが、科学技術計算は大きく配列デー
タに対して全体をなめるように演算を行う性質（データ
参照の非局所性）が強く、キャッシュの容量を越える配
列を扱うとヒット率の低下を引き起こし、マイクロプロ
セッサの本来の性能を引き出せなくなってしまう。
【００３０】また１ＴＦＬＯＰＳ以上の性能カバーする
ようなクラスの超並列計算機は１００ＭＦＬＯＰＳ程度
のマイクロプロセッサが実現可能な現在では、ＰＥ数は
一万以上の大規模なものとならざるをえず、ＰＥはコス
ト・消費電力・信頼性の観点からＤＲＡＭを含めて十チ
ップ程度以下の少数のＶＬＳＩから構成されることが望
ましい。よってこのクラスの超並列計算機に各ＰＥにＤ
ＲＡＭによる主記憶の他に、図１８に示すような従来の
典型的な高性能マイクロプロセッサ利用システムのよう
に、高価で消費電力の高い高速ＳＲＡＭを外付けして実
現される２次キャッシュを搭載することは実現性が低い
と言わざるを得ない。
【００３１】以上のような観点から、特に１ＴＦＬＯＰ
Ｓ以上のクラスの超並列計算機においては外付けのキャ
ッシュを用いずに、内蔵キャッシュのミスヒットが多発
する科学技術計算を高速化可能なメモリーキテクチャを
必要としており、本発明はこのような応用に対して適す
るものである。
【００３２】大規模な科学技術計算を通常のマイクロプ
ロセッサで行う場合はキャッシュのミスヒット（キャッ
シュラインの主記憶とのリプレース）は不可避であり、
必ず主記憶に対して頻繁なアクセスが生じる。ゆえに、
このリプレース動作のオーバーヘッドを短縮すること
と、実質的な主記憶バンド幅を高く保つことが重要にな
る。
【００３３】近年の高性能なマイクロプロセッサには、
殆ど例外無く、１次キャッシュを内蔵しており、通常限
られた容量でのキャッシュのヒット率を高くするために
キャッシュラインのブロック長は１６〜３２バイト程度
で抑えられている。つまりキャッシュ可能領域をアクセ
スしている場合はミスヒット時のリプレース動作のたび
に１６〜３２バイト程度の短いブロックに対する連続ア
クセスが発生する。
【００３４】一方、超並列計算機のＰＥのように、少な
いチップ数のＤＲＡＭからなる主記憶のメモリにおい
て、バンド幅を１００ＭＦＬＯＰＳのクラスのマイクロ
プロセッサの性能とバランスが崩れないようにするため
には、１５０ｎｓ程度のサイクルタイムを持つ典型的な
ＤＲＡＭの通常アクセスモードの使用は、８ｂｉｔ幅の
チップを用いたとしても、７ＭＢ／ｃｈｉｐ程度のバン
ド幅しかないので、インターリーブ方式を用いた構成と
してもチップ数の観点から無理がある。
【００３５】ある典型的な４Ｍｂｉｔの高速ページモー
ド付きＤＲＡＭではＲＡＳアクセス遅延時間８０ｎｓ、
高速ページモードサイクル時間が５０ｎｓであるので、
これをインターリーブせずに用いて６４ビット幅データ
バスを構成し、１６〜３２バイトのブロックアクセスを
させると図１９に示されるようなタイムチャートでメモ
リアクセスが行われ、８９〜１１４ＭＢ／のメモリバン
ド幅が得られることになる。しかし、これは６４ビット
浮動小数演算に換算して１１〜１５ＭＦＬＯＰＳ程度の
性能を維持するバンド幅に過ぎない。
【００３６】従って、チップ数に限りのあるシステムで
は、連続アクセスをした場合のチップそのものの転送バ
ンド幅が、高いＲａｍｂｕｓ型ＤＲＡＭ（５００ＭＢ／
ｓ／ｃｈｉｐ）や同期型ＤＲＡＭ（１００ＭＢ／ｓ／ｃ
ｈｉｐ）を使用することが望ましい。
【００３７】ところが本実施例のようにＲａｍｂｕｓ型
ＤＲＡＭを用いるとすると、リードアクセス要求パケッ
トが出力されてから最初の１バイトが返送されてくるま
でに、例えばある典型的な４．５ＭｂｉｔのＲ−ＤＲＡ
Ｍではメモリに内蔵されるセンスアンプキャッシュがミ
スヒットした場合２２０ｎｓ、ヒットした場合４８ｎｓ
のアクセス遅延がかかることになる。
【００３８】このため上記のようなマイクロプロセッサ
内蔵キャッシュのミスヒット時の１６〜３２バイト程度
の短いアクセスでは、これを図２０に示したタイムチャ
ートのようにブロックアクセスしても、２ｎｓごとに１
バイトの転送が行われているにもかかわらず、センスア
ンプキャッシュがミスヒットすると最大転送バンド幅の
１〜２割程度の性能の６３〜１１２ＭＢ／ｓしか得られ
ない。センスアンプキャッシュがヒットしても最大転送
バンド幅の五割程度の性能の２００〜２８５ＭＢ／ｓに
止まる。
【００３９】つまり単純にＲａｍｂｕｓを用いただけで
は従来の通常ＤＲＡＭを用いたブロックアクセスをサポ
ートするシステムのメモリバンド幅の２倍程度にとどま
り、６４ビット浮動小数演算に換算して３０ＭＦＬＯＰ
Ｓ程度の演算性能を維持するバンド幅に過ぎない。
【００４０】以下、図１を参照して第１の実施例につい
て説明する。まず、、構成を説明する。マイクロプロセ
ッサ３は、１６バイト／ラインのキャッシュ３ａを内蔵
する。また、メモリアクセス制御装置１は、比較器Ａ１
１とアドレスラッチ１３とラッチ制御Ａ１５によって構
成される連想機構Ａ１０を備える。この連想機構Ａ１０
は、アクセス連続性判定部１７を介して読み出しブロッ
ク長レジスタ１９と先取り要求部２１と接続され、さら
にプロセッサ側バス制御部２３と接続される。このプロ
セッサ側バス制御部２３は、要求アドレスラッチ２５、
読み出し要求ブロック長ラッチ２７を介して書き出し要
求ブロック長ラッチ３５と、また高速記憶２９（先読み
用高速記憶２９Ｒ、書き出し用高速記憶２９ｗ）と制御
部３０（Ｒａｍｂｕｓパケット生成・分解部３１、Ｒａ
ｍｂｕｓインタフェース３３）およびアドレスラッチ３
７等と接続される。
【００４１】すなわち、本実施例ではメモリアクセス制
御装置１内に、例えばＳＲＡＭで構成される先読み用の
高速記憶２９Ｒを設けている。この高速記憶２９Ｒの容
量はマスタ装置であるマイクロプロセッサに内蔵される
キャッシュの１ライン分（例えば典型的な値として１６
バイトとする）より大きなものを用意し、本実施例では
Ｒａｍｂｕｓの一回のアクセスで処理できる最大のデー
タ長である２５６バイトの先読み用高速記憶２９Ｒを用
意する。
【００４２】以下ではまずマスタ装置からの読みだし要
求に対する基本的な動作手順を述べるが、これをまとめ
ると図４のような手順となる。
【００４３】まず、ステップＳ１において、マスタ装置
のマイクロプロセッサ３からのアクセス要求すなわちア
ドレスとブロック長は、プロセッサ側バス制御部の制御
のもとで、要求アドレスラッチ２５と読みだし要求の場
合は読みだし要求ブロック長ラッチ２７、書き出し要求
の場合は書き出し要求ブロック長ラッチ３５にそれぞれ
保存される。これらのブロック長は通常マイクロプロセ
ッサ３のキャッシュ３ａの１ラインのバイト数（ここで
は１６バイト）を越えることはない。
【００４４】先読み用高速記憶２９Ｒにブロックデータ
がメモリより読み込まれる場合は、そのブロックを指定
する上位アドレスがラッチ制御Ａ１５によって制御され
るアドレスラッチＡ１３に保持される。
【００４５】初期状態においては読みだしブロック長レ
ジスタ１９は、例えばマイクロプロセッサ３の内蔵キャ
ッシュ３ａの１ラインのバイト数の２倍の値を示すよう
になっており、ミスヒットによって発生する読みだしア
クセス要求およびアドレスをマイクロプロセッサ３から
受信すると、ステップＳ３において比較器Ａ１１はアド
レスラッチＡ１３の値と要求アドレスラッチ２５に保持
されたマイクロプロセッサ３が出力したアドレスの上位
ビットとを比較する。
【００４６】ここで比較される上位ビットとは、例えば
３２ビットのアドレスがマイクロプロセッサ３から出力
され、読みだしブロック長レジスタ１９にセットされて
いる値が３２バイト（アドレス５ビット分）を示すなら
ば上位２７ビットということになる。
【００４７】最初のアクセスでは不一致を起こし、その
アドレスがアドレスラッチＡ１３にラッチされ（ステッ
プＳ５）、読みだしブロック長レジスタ１９の値が示す
長さ（ここではキャッシュライン長の２倍の３２バイ
ト）のデータを要求するパケットをＲａｍｂｕｓパケッ
ト生成・分解部３１が生成し、Ｒａｍｂｕｓインターフ
ェース部３３を介してＲ−ＤＲＡＭ５に送信する。
【００４８】Ｒ−ＤＲＡＭ５のアクセス遅延時間（セン
スアンプキャッシュがミスヒットした場合は２２０ｎ
ｓ）が経過するとＲ−ＤＲＡＭ５から読み出しデータパ
ケットが返送され、Ｒａｍｂｕｓインターフェース３
３、Ｒａｍｂｕｓパケット生成・分解部３１を介して、
先読み用高速記憶２９Ｒに格納される。
【００４９】次にプロセッサ側バス制御部２３は、ステ
ップＳ１３で先読み高速記憶２９Ｒ上のデータの中でマ
イクロプロセッサ３から先だって要求されたデータ長
（キャッシュ３ａの１ライン分の１６バイト）のデータ
をマイクロプロセッサ３に返送する。
【００５０】次に再びミスヒットが生じて読みだし要求
がマイクロプロセッサ３より出力されたときは、アドレ
スラッチＡ１３のアドレスの上位ビットとマイクロプロ
セッサ３が出力したアドレスの上位ビットをステップＳ
３で比較器Ａ１１によって比較される。これが一致する
とステップＳ１１で先読み用の高速記憶２９Ｒ内に対応
するブロックが先読みされていることをプロセッサ側バ
ス制御部２３は認識し、Ｒ−ＤＲＡＭ５へのトランザク
ションを発生しなくても即座にマイクロプロセッサ３に
要求されたブロックを返送することができ、ミスヒット
のペナルティが大幅に改善される。
【００５１】図５にＲａｍｂｕｓＤＲＡＭ５を用いて先
読みをしない場合のタイムチャートを示し、図６にＲａ
ｍｂｕｓＤＲＡＭ５を用いて１６バイトの先読みをする
（つまり３２バイトのブロックアクセスをする）場合の
タイムチャートを示す。両者の違いは応答データ２の返
るタイミングの違いより明らかである。
【００５２】なお図５では読みだし要求１のアドレスと
書き出し要求アドレスが別チップのＲ−ＤＲＡＭに対応
して読み出し要求１のブロックを含むＲ−ＤＲＡＭ内部
のセンスアンプキャッシュが書き出し要求２により破壊
されなかったことにより、読みだし要求２がセンスアン
プキャッシュヒットにより４８ｎｓで読み出された場合
を示したが、書き出し要求２がこれを破壊した場合は４
８ｎｓではなく２２０ｎｓのアクセス遅延がかかること
になるため、応答データ２の返るタイミングはさらに遅
れることになる。
【００５３】一方、先読みをした場合は２回目のアクセ
ス要求受信時にアドレスラッチＡのアドレスの上位ビッ
トとマイクロプロセッサが出力したアドレスの上位ビッ
トが不一致だった場合は、１回目の不一致時に読みだし
た３２バイトのうちの３２バイトが無駄になったことに
なるが、ＲａｍｂｕｓＤＲＡＭ５の所要時間は最初から
１６バイトのみ読み込んだ場合が２５２ｎｓであるのに
対し、３２バイトを読み込むと所要時間は２８４ｎｓと
なり１６バイト分の３２ｎｓの無駄をしただけですむの
で、ＲａｍｂｕｓＤＲＡＭ５を用いた場合は先読み失敗
時の損害が少なくて済む。また次のアクセス要求が間髪
入れずに起こらない場合は、Ｒａｍｂｕｓの空き時間が
先読みに使用されることになるので無駄な先読みをした
ことへのマスタへの影響が全くない場合もある。
【００５４】上記の説明では１６バイトの内蔵キャッシ
ュラインを持つ場合にその２倍の３２バイトのブロック
メモリアクセスを行う場合について説明したので、２５
６バイト用意した先読み用高速記憶が部分的にしか使わ
れていない。
【００５５】次に、残った先読み用高速記憶を効果的に
利用するための機構について説明する。本実施例ではア
クセス連続性判定部を備えており、このアクセス連続性
判定部は比較器Ａ１１からの比較結果を監視していて、
過去の比較結果に応じて状態を変える。
【００５６】つまりマイクロプロセッサ３からの読みだ
し要求アドレスと先読み高速記憶２９Ｒに格納されてい
るブロックのアドレスの一致を示す信号が頻繁に発生す
るときはアクセスの連続性が強い動作状態であり、逆に
不一致を示す信号が頻繁に発生するときはアクセスの連
続性が弱い状態と判断する。
【００５７】アクセスの連続性が強い時は読みだしブロ
ック長を長くしたほうがＲａｍｂｕｓＤＲＡＭ５への読
みだし要求データ長を長くでき、アクセス遅延を生じさ
せる原因となるアクセス回数を減らし、さらに先読み高
速記憶がヒットして即座にマイクロプロセッサーに応答
が返る確率が高くなる。
【００５８】例えば、読みだしブロック長を２５６バイ
トとした場合はセンスアンプキャッシュがミスヒットし
た場合でも３５０ＭＢ／ｓの実質転送速度が得られ、ヒ
ットした場合は４５７ＭＢ／ｓという高い転送速度が実
現できる。
【００５９】連続アクセスを行っている場合でマイクロ
プロセッサ３の内蔵キャッシャラインが１６バイトなら
ば、１６回につき１５回のリプレース時に高速記憶２９
Ｒから即座に要求ブロックの返送が起こり先読みが当た
った時の効果は大きい。
【００６０】しかし常に読みだし要求ブロック長を可能
な限り長く（例えばＲａｍｂｕｓバケットの最大データ
長２５６バイト）すれば良いというものではなく、アク
セスの連続性が弱くマイクロプロセッサ３の内蔵キャッ
シュ３ａのリプレース時の読みだしブロックが直前にブ
ロックから離れた場所であるならば、先読みしたデータ
は無駄になり、無駄なデータは転送にかかる時間が無駄
になる。
【００６１】例えば２５６バイトで常にメモリから読み
だし、これらが無駄になった場合は２４０バイト分の４
８０ｎｓの無駄となり、このような長さではマスタ装置
からの他のメモリアクセス要求が待たされる危険が高く
時間的損害が大きい。ゆえにランダムにアクセスするよ
うな実行状況では読みだしブロック長を短く（例えば１
６バイトに）したようが良い。
【００６２】よって実施例においてはアクセス連続性判
定部１７がアクセスの連続性が高いと判断したときは読
みだしブロック長が大きな値となり、アクセスの連続性
が低いと判断した時は読みだしブロック長が小さな値と
なるように制御される。
【００６３】通常のキャッシュは１ラインのブロック長
が固定であるのに対し、メモリへの読みだしブロック長
を動的に制御不可能であるが、本発明は動作状態に適応
して適切な読みだしブロック長を実現し、メモリバンド
幅の効率的使用を行うことができる。
【００６４】つまり、マスタ装置のマイクロプロセッサ
３のキャッシュ３ａ自体にプリフェッチの機能が備わっ
ていたり、プリフェッチを促す命令を備えていたとして
も、それだけではメモリアクセスを行うデータブロック
長が固定なので、たとえＲ−ＤＲＡＭや同期型ＤＲＡＭ
のように連続アクセス時に高度な転送バンド幅を有する
メモリを用いても、実際に獲得できるバンド幅はデータ
ブロック長の短さにより低く固定される。
【００６５】これに対し本発明はプリフェッチに関する
機能を備えたマイクロプロセッサに対してもメモリバン
ド幅を向上させる効果がある。また特殊な命令の新設を
必要としないので、プリフェッチを促す命令がないマイ
クロプロセッサにも適用できる汎用性のある技術であ
る。
【００６６】上記までの説明ではメモリアクセス制御装
置自体が発生するメモリへのプリフェッチトランザクシ
ョンについては述べられていないが、本実施例では、そ
のような自発的なプリフェッチを併用しており、マスタ
装置からの要求を受信する前にメモリに対して読み出し
要求を発生する先取り要求部２１を具備している。
【００６７】この先取り要求部２１はメモリアクセスブ
ロック長制御部がアクセスの連続性が高いと判断してい
るか否かを、読みだしブロック長レジスタ１９に設定さ
れている値や現在高速記憶に先読みされているブロック
のヒット状況から知り、この情報を元に連続性が高いと
判断される場合は、高速記憶のデータをマスタ装置への
転送完了を受けて高速記憶中にあったブロックの直後の
アドレスに位置するブロックをメモリから読み出す要求
を発生する。
【００６８】つまりアクセスの連続性の高い状態では、
高速記憶２９ＲにＲａｍｂｕｓＤＲＡＭ５の最大データ
長などの原因により先取りしきれなかった後続するブロ
ックに対して、やがてマスタ装置から読み出しの要求が
来る確率が高いので、マスタ装置から要求が来る前にメ
モリに要求を出しておけば、読みだしブロックの切れ目
でのマスタ装置への応答高速化することができる。
【００６９】図７は図６に示した動作のしばらく後に３
回目のミスヒットがマスタ装置で起こった場合に能動的
に先読みを行わない場合のタイムチャートであり、図８
は図６に示した動作のしばらく後に３回目のミスヒット
がマスタ装置で起こった場合に能動的な先読みを行う場
合のタイムチャートである。
【００７０】図７の場合は２回目のＲａｍｂｕｓＤＲＡ
Ｍ５への書き込みと３回目の書き込みの間にアイドルタ
イムができてしまい、さらに３回目の読みだし要求への
応答がメモリアクセス遅延がかかってしまうので遅れる
が、図８ではこのアイドルタイムに能動的先読みをして
いるのでＲａｍｂｕｓＤＲＡＭ５が有効に利用され、３
回目の読みだし要求への応答が先読み高速記憶から即座
に行われるので３２バイトずつしか高速記憶に読みだし
ていないのにもかかわらず、切れ目無く先読み用高速記
憶２９Ｒから読みだしているようにマスタから見えるよ
うになる。
【００７１】以上の説明ではメモリからの読みだしに対
する動作を述べたが、以下にメモリへの書き込みに対す
る動作を説明する。本実施例では図１に示されるように
先読み用高速記憶２９Ｒの他に書き出し用の高速記憶２
９Ｗを具備している。
【００７２】本実施例では書き出し用高速記憶２９Ｗは
マスタ装置であるマイクロプロセッサ３のキャッシュラ
インサイズに等しい１６バイトの容量を持たせている。
【００７３】この書き出し用高速記憶２９Ｗはキャッシ
ュラインリプレース要求発生時などにマスタ装置からの
書き込みデータをメモリに書き込む前に一旦記憶して、
速やかにマスタ装置とメモリアクセス制御装置間のバス
を開放させ、引き続く読みだし要求を速やかにメモリア
クセス制御装置に伝えさせることを促進する。
【００７４】先読み用高速記憶２９Ｒと書き出し用高速
記憶２９Ｗを兼用にすると、書き出しデータによって先
読みしたデータがつぶされる可能性があり、先読みの効
果が薄くなってしまう。
【００７５】例えば図９に示すように高速記憶２９Ｒ上
にアドレス＆１０００番地から始まる３２バイトが読み
込まれていたとして、続いて＆２０００番地へ１６バイ
トの書き込みが発生した場合、先読み用高速記憶２９Ｒ
と書き出し用高速記憶２９Ｗを兼用にすると、図１０に
示すように高速記憶２９Ｒに＆２０００番地から始まる
１６バイトが書き込まれるとアドレスラッチＡ１３の値
が＆１０００から＆２０００番地に変わってしまい、先
読みデータのアドレスを知る手段が無くなることにより
先読みデータは無効になってしまう。
【００７６】一方、本実施例のように読み用と書き出し
用に高速記憶２９を分離しておくと、マスタ装置からの
データが書き込まれる場所を指定するもの（つまりアド
レスラッチＢ）とメモリから読み出されたデータが書き
込まれる場所を指定するもの（つまりアドレスラッチＡ
１３）は別になるので、図１１及び図１２のように先読
みデータを無効化してしまうことなしに書き込みのバッ
ファリングができる。
【００７７】ところが上記のように先読み用と書き出し
用に高速記憶２９を分離した場合は、先読みと書き出し
はマスタの読み出しのタイミングの前後関係によってマ
スタ装置に返される値が異ならないようにする必要が生
じる。
【００７８】本実施例では図１３のようにマスタ装置か
らメモリアクセス制御装置の書き込み用高速記憶２９Ｒ
に書き出した直後にそのデータを読み出す場合に、例え
ば＆１０００から始まるデータＸのメモリ読み出しの際
に＆１０１０から始まるデータＹを先読みした後にマス
タより＆１０１０にデータＺが書き出され、その直後に
＆１０１０への読み出し要求がマスタより出されたなら
ば、最新のデータであるデータＺが返されるのが正し
く、古いデータＹを返してしまっては誤りである。
【００７９】このように本実施例ではメモリに対して書
き終わった場合と書き終わっていない場合のマスタ装置
に返されるデータに不一致が起こらないようにするため
に、図１４のように先読み用高速記憶２９Ｒ上のデータ
ブロックに対するアドレスへの書き出しがマスタ装置よ
り発生した場合は、連想構想Ａ１０が検出してプロセッ
サ側バス制御部２３に通知し、先読み用高速記憶２９Ｒ
と書き出し用高速記憶２９Ｗの両方に書き込む。
【００８０】先読み用高速記憶２９Ｒ側にも最新の値を
書いておくことにより、複数回書き出された後に先読み
用高速記憶２９Ｒ上にある更新される前のデータがマス
タからの読み出し要求に応答してメモリ上の最新データ
とは違うデータを渡してしまうことを防止し、遅延時間
の大きなメモリアクセスを行わずに書き出し用高速記憶
２９Ｗからの高速な応答をマスタ装置に返すことができ
る。
【００８１】以上の説明は先読み用高速記憶２９Ｒと書
き出し用高速記憶２９Ｗをそれぞれ一つずつ具備する例
について述べたが、以下ではこれらが複数になる場合に
ついて説明する。
【００８２】図１５は本発明にかかるメモリアクセス制
御装置を用いたプロセッサシステムの第２の実施例を示
した図である。
【００８３】第１の実施例との違いは、図１６のような
読み出し用高速記憶３５１とアドレスラッチ３５３と比
較器３５５とメモリ読みだしブロック長ラッチ３５７と
先読みデータ有効フラグ３５９の組からなる読み出しバ
ッファ部３５と、図１７のような書き出し用高速記憶３
７１とアドレスラッチ３７３と書き出し要求ブロック長
ラッチ３７５と書き出しデータ有効フラグ３７７の組か
らなる書き出しバッファ部３７を、それぞれ複数系統具
備している点にある。
【００８４】プロセッサ側バス制御部２３Ａは、プロセ
ッサ３からの読み出し要求受信時にはアドレス比較結果
信号が一致状態になっている１つの読み出しバッファ３
５から読み出し、書き出し要求受信時には書き出しデー
タ有効フラグ３７７が空状態になっている書き込みバッ
ファ３７を１つ選択しデータを書き込む。
【００８５】もし本実施例と異なり第１の実施例のよう
に読み出しバッファ３５を複数具備しないと、例えばＣ
（ｉ）＝Ａ（ｉ）＋Ｂ（ｉ）のような配列の加算などの
ように、短期的に複数の配列からデータを読み出して演
算するような処理を行うとき、１つの配列Ａに対応する
メモリブロックを先読みしても後続する別の配列Ｂに対
応するメモリアクセスにより先読みはデータＡが破壊さ
れるという危険が高い。
【００８６】また科学技術計算においては余り大きな影
響はないことが多いが、命令キャッシュのミスヒットが
起こりやすいプログラムでは命令フェッチに伴うメモリ
読み出しにより先読みデータが破壊されることもある。
【００８７】しかし本実施例では複数（４個）の読み出
しバッファ３５Ａ，３５Ｂ，３５Ｃ，３５Ｄを具備する
ので、４本の独立した読み出しデータ流が短期的に読み
出しバッファ内に共存できる。よって先読みしたデータ
が破壊されず有効にプロセッサに渡される可能性が高ま
っている。
【００８８】上述したように、本発明は小容量の内蔵キ
ャッシュを有する演算能力の高いマイクロプロセッサを
外付けの大容量キャッシュを用いることなく、内蔵キャ
ッシュのミスヒットペナルティを大幅に削減することが
できるため、少ないハードウェア量でマイクロプロセッ
サが持つ本来の高い性能を引き出すことができるもので
ある。
【００８９】特に科学技術計算のように複数の大きな配
列をなめるようにアクセスすることが多いアクセスの局
所性に乏しいアプリケーションでのミスヒット時のペナ
ルティの軽減の効果が高い。
【００９０】また本発明を適用すればアクセスの連続性
が乏しい場合は適応的にメモリアクセスブロック長を短
くして余計な先読みが抑制されるので、科学技術計算以
外のアプリケーションに対する副作用が排除されてい
る。
【００９１】従来はキャッシュのミスヒットが起こった
場合に必ず最初のワードがＤＲＡＭから返送されてくる
までの期間はウエイト状態となるためＤＲＡＭのアクセ
スタイム以下のミスヒットペナルティを実現することは
不可能であったが、本発明では先読みが成功した場合は
ＤＲＡＭのアクセス遅延に関わらず即座に応答を返すこ
とができる。
【００９２】また通常のマイクロプロセッサに内蔵され
るキャッシュのラインサイズは限られた容量でのヒット
率の向上のためにあまり大きくできず、Ｒａｍｂｕｓ型
ＤＲＡＭのような長いブロック長でアクセスしたときに
大きな実質メモリバンド幅が得られる新型のＤＲＡＭの
性能を生かしきることが困難であったが、本発明によれ
ばアクセスの連続性が高ければブロック長が適応的に長
くなるのでＲａｍｂｕｓＤＲＡＭの高い転送バンド幅を
生かすことができる。
【００９３】以下のような効果が大容量の外付けキャッ
シュなしにプロセッサ間通信制御を行うＬＳＩに内蔵で
きる程度のわずかなハードウェアの追加により実現でき
るので、１ＴＦＬＯＰＳを越えるような領域の性能を達
成する超並列計算機が、現実的なコストで実現可能とな
る。
【００９４】本発明の効果は超並列計算機に限られず、
小型化や低消費電力化や低コスト化が要求されるマイク
ロプロセッサ応用製品全てに適用可能であり、これらコ
ストパフォーマンス向上に大きく寄与する。
【００９５】また内蔵キャッシュを持たないマイクロプ
ロセッサや、外付けキャッシュを持つシステムや、既に
先取り機能を有するマイクロプロセッサを利用するシス
テムにおいて本発明を適用しても、メモリアクセス遅延
を隠ぺいする効果などが得られる。
【００９６】
【発明の効果】以上説明したように、本発明は小容量の
内蔵キャッシュを有するマイクロプロセッサを外付けの
大容量キャッシュを用いることなく、内蔵キャッシュの
ミスヒットペナルティを大幅に削減することができる等
の効果を奏するものである。
【図面の簡単な説明】
【図１】本発明に係るメモリアクセス制御装置を用いた
プロセッサシステムの第１の実施例を示したブロック図
である。
【図２】超並列計算機の概略的構成を示したブロック図
である。
【図３】プロセッサ間の通信制御するための回路とメモ
リアクセス制御装置が渾然一体となった１つのコプロセ
ッサＬＳＩを含む超並列計算機のプロセシングエレメン
トの概略的構成を示すブロック図である。
【図４】マスタ装置からの読みだし要求に対する基本的
な動作手順を示すフローチャートである。
【図５】Ｒａｍｂｕｓを用いて先読みしない場合のキャ
ッシュリプレース時のタイムチャートである。
【図６】Ｒａｍｂｕｓを用いて１６バイトの受動的な先
読みをする場合のキャッシュリブレース時のタイムチャ
ートである。
【図７】図６に示した動作のしばらく後に３回目のミス
ヒットがマスタ装置で起こった場合に能動的な先読みを
行わない場合のタイムチャートである。
【図８】図６に示した動作のしばらく後に３回目のミス
ヒットがマスタ装置で起こった場合に能動的な先読みを
行う場合のタイムチャートである。
【図９】高速記憶上に３２バイトが読み込まれている状
態を示した図である。
【図１０】先読み用高速記憶と書き出し用高速記憶を兼
用にした時の先読みデータが無効になる場合を示した図
である。
【図１１】先読み用高速記憶と書き出し用高速記憶を分
離すると図１０と同様なアクセスが起こっても先読みデ
ータが無効にならないことを示した図である。
【図１２】先読み用高速記憶と書き出し用高速記憶を分
離すると図１０と同様なアクセスが起こっても先読みデ
ータが無効にならないことを示した図である。
【図１３】マスタ装置からメモリアクセス制御装置の書
き込み用高速記憶に書き出した直後にそのデータを読み
出す場合に古いデータを返すことによる誤り動作の例を
示す図である。
【図１４】マスタ装置からメモリアクセス制御装置の書
き込み用高速記憶に書き出した直後にそのデータを読み
出す場合に新しいデータを返すことによる正しい動作の
例を示すブロック図である。
【図１５】本発明にかかるメモリアクセス制御装置を用
いたプロセッサシステムの第二の実施例を示したブロッ
ク図である。
【図１６】図１５に示すメモリアクセス制御装置内の読
み出しバッファ部の構成を示したブロック図である。
【図１７】図１５に示すメモリアクセス制御装置内の書
き出しバッファ部の構成を示したブロック図である。
【図１８】従来の典型的な高性能マイクロプロセッサ利
用システムの構成を示すブロック図である。
【図１９】ＤＲＡＭの高速ページモードによるブロック
アクセスを利用した従来のキャッシュリプレース時のタ
イムチャートである。
【図２０】Ｒａｍｂｕｓ型ＤＲＡＭ（Ｒ−ＤＲＡＭ）を
用いた場合のキャッシュリプレース時のタイムチャート
である。
【符号の説明】
１ メモリアクセス制御装置 ３ マイクロプロセッサ ５ ＲａｍｂｕｓＤＲＡＭ １０ 連想機構Ａ １１ 比較器Ａ １３ アドレスラッチ １５ ラッチ制御Ａ １７ アクセス連続性判定部 １９ 読み出しブロック長レジスタ ２１ 先取り要求部 ２３ プロセッサ側バス制御部 ２５ 要求アドレスラッチ ２７ 読み出し要求ブロック長ラッチ ２９ 高速記憶 ３０ 制御部 ３１ Ｒａｍｂｕｓパケット生成・分解部 ３３ Ｒａｍｂｕｓインタフェース ３５ 書き出し要求ブロック長ラッチ ３７ アドレスラッチ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 連続アクセスに対する高速な転送バイト
    幅を持つメモリと、このメモリに対してアクセス要求を
    発生するマスタ装置との間の制御を行うメモリアクセス
    装置であって、 アドレスを保持するアドレス保持手段と、 ２のｎ乗バイト以上の容量がありデータの記憶及び読出
    しを高速に行う高速記憶手段と、 アドレスから始まる領域に対するメモリ読みだし要求が
    前記マスタ装置から発生されたときに、当該アドレスの
    下位ｍ（ｍ≦ｎ）ビットを除く上位ビットがアドレス保
    持手段に保持される値と一致しないときには、当該アド
    レスをアドレス保持手段に保持し、アドレス保持手段に
    保持される値の下位ｍビットを０にしたアドレスから連
    続する２のｍ乗バイトのデータを前記メモリから読み出
    して高速記憶手段に記憶し、メモリ読みだし要求のあっ
    たデータが高速記憶手段に存在するときは当該高速記憶
    手段に記憶されるデータをマスタ装置に返送する制御部
    とを有することを特徴とするメモリアクセス制御装置。
  2. 【請求項２】 連続アクセスに対する高速な転送バイト
    幅を持つメモリと、このメモリに対してアクセス要求を
    発生するマスタ装置との間の制御を行うメモリアクセス
    装置であって、 アドレスを保持するアドレス保持手段と、 ２のｎ乗バイト以上の容量がありデータの記憶及び読出
    しを高速に行う高速記憶手段と、 アドレスから始まる領域に対するメモリ読みだし要求が
    前記マスタ装置から発生されたときに、当該アドレスと
    アドレス保持手段に保持される値との比較結果から過去
    のアクセスの際のアドレスの連続性を求め、この求めら
    れた連続性に応じて係数ｍ（ｍ≦ｎ）の値を上下させ、
    当該係数ｍを基に当該アドレスの下位ｍビットを除く上
    位ビットがアドレス保持手段に保持される値と一致しな
    いときには、当該アドレスをアドレス保持手段に保持
    し、アドレス保持手段に保持される値の下位ｍビットを
    ０にしたアドレスから連続する２のｍ乗バイトのデータ
    を前記メモリから読み出して高速記憶手段に記憶し、メ
    モリ読みだし要求のあったデータが高速記憶手段に存在
    するときは当該高速記憶手段に記憶されるデータをマス
    タ装置に返送する制御部とを有することを特徴とするメ
    モリアクセス制御装置。
  3. 【請求項３】 連続アクセスに対する高速な転送バイト
    幅を持つメモリと、このメモリに対してアクセス要求を
    発生するマスタ装置との間の制御を行うメモリアクセス
    装置であって、 アドレスを保持するアドレス保持手段と、 データの記憶及び読出しを高速に行う高速記憶手段と、 前記マスタ装置から発生されたアドレスから始まる領域
    に対するメモリ読みだし要求のアドレスとアドレス保持
    手段に保持される値との比較結果から過去のアクセスの
    際のアドレスの連続性を求め、メモリアクセスにおける
    連続性が高いと判断されるときには、高速記憶手段に記
    憶されるデータのアドレスに連続するアドレスに対応す
    るデータを、マスタ装置からの要求の前にメモリに対し
    て読み出し要求する制御部とを有することを特徴とする
    メモリアクセス制御装置。
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