JPH1173366A - ユニファイドメモリアーキテクチャにおけるメモリ制御方法およびメモリ制御装置 - Google Patents
ユニファイドメモリアーキテクチャにおけるメモリ制御方法およびメモリ制御装置Info
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- JPH1173366A JPH1173366A JP23214197A JP23214197A JPH1173366A JP H1173366 A JPH1173366 A JP H1173366A JP 23214197 A JP23214197 A JP 23214197A JP 23214197 A JP23214197 A JP 23214197A JP H1173366 A JPH1173366 A JP H1173366A
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Abstract
(57)【要約】
【課題】 ユニファイドメモリアーキテクチャに関する
メモリアクセス効率を改善する。 【解決手段】 ２つのメモリアクセスソースからのサイ
クルを各アクセスソース毎に設けられたコマンドＦＩＦ
Ｏに蓄積させ、ＲＯＷアドレス成分を常時監視すること
によって、サイクル境界におけるページヒットの機会
を、より多く創出することを目的としたサイクルスケジ
ューリングを行う。
メモリアクセス効率を改善する。 【解決手段】 ２つのメモリアクセスソースからのサイ
クルを各アクセスソース毎に設けられたコマンドＦＩＦ
Ｏに蓄積させ、ＲＯＷアドレス成分を常時監視すること
によって、サイクル境界におけるページヒットの機会
を、より多く創出することを目的としたサイクルスケジ
ューリングを行う。
Description
【０００１】
【発明の属する技術分野】この発明は、主記憶メモリと
主記憶メモリ以外のメモリを一体化し、総メモリ使用量
の削減を図るユニファイドメモリアーキテクチャにおけ
るメモリ制御方式およびメモリ制御装置に関する。
主記憶メモリ以外のメモリを一体化し、総メモリ使用量
の削減を図るユニファイドメモリアーキテクチャにおけ
るメモリ制御方式およびメモリ制御装置に関する。
【０００２】
【従来の技術】ユニファイドメモリアーキテクチャと
は、主記憶メモリと主記憶以外のメモリ（ここでは特に
“画像メモリ”）を統合し、システムにおける総メモリ
使用量の削減を図ることを目的とする。
は、主記憶メモリと主記憶以外のメモリ（ここでは特に
“画像メモリ”）を統合し、システムにおける総メモリ
使用量の削減を図ることを目的とする。
【０００３】一般的に、ＣＰＵ等が主体にアクセスを行
う主記憶メモリとグラフィックスコントローラがアクセ
スを行う画像メモリとを統合し、ユニファイドメモリア
ーキテクチャを履行する場合が多く、この一般的な形態
に関しては後述する。
う主記憶メモリとグラフィックスコントローラがアクセ
スを行う画像メモリとを統合し、ユニファイドメモリア
ーキテクチャを履行する場合が多く、この一般的な形態
に関しては後述する。
【０００４】ここで、従来のユニファイドメモリアーキ
テクチャにおいては、グラフィックスコントローラから
のアクセスとＣＰＵからのアクセスは、一旦メモリコン
トローラ内部で調停を受けた結果として、実際のメモリ
に対するアクセスを排他的に許可される方式を採る。
テクチャにおいては、グラフィックスコントローラから
のアクセスとＣＰＵからのアクセスは、一旦メモリコン
トローラ内部で調停を受けた結果として、実際のメモリ
に対するアクセスを排他的に許可される方式を採る。
【０００５】
【発明が解決しようとする課題】従来のユニファイドメ
モリアーキテクチャの採用されたシステムにおいては、
総メモリ使用量の削減というメリットがある反面、ＣＰ
Ｕと、グラフィックスコントローラを含めたＰＣＩバス
上のデバイスからのメモリに対するアクセスを排他的に
しか実行することができないため、双方の性能（ＣＰＵ
によるメモリアクセス性能とグラフィックスコントロー
ラによるメモリアクセス性能）が相対的に低下するとい
うデメリットが露呈する。また調停に伴う無用なオーバ
ーヘッドもメモリアクセス性能を低下させる一要因とな
っている。
モリアーキテクチャの採用されたシステムにおいては、
総メモリ使用量の削減というメリットがある反面、ＣＰ
Ｕと、グラフィックスコントローラを含めたＰＣＩバス
上のデバイスからのメモリに対するアクセスを排他的に
しか実行することができないため、双方の性能（ＣＰＵ
によるメモリアクセス性能とグラフィックスコントロー
ラによるメモリアクセス性能）が相対的に低下するとい
うデメリットが露呈する。また調停に伴う無用なオーバ
ーヘッドもメモリアクセス性能を低下させる一要因とな
っている。
【０００６】この発明の目的は、ユニファイドメモリア
ーキテクチャに関するメモリアクセス効率を改善するメ
モリ制御方法およびメモリ制御装置を提供することにあ
る。
ーキテクチャに関するメモリアクセス効率を改善するメ
モリ制御方法およびメモリ制御装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】この発明では、ＣＰＵか
らのメモリアクセスサイクルとグラフィックスコントロ
ーラからのメモリアクセスサイクルとをメモリコントロ
ーラ内部で融合させ、第一に“調停に伴うオーバーヘッ
ドの除去”を行う。また、前述の各メモリアクセスサイ
クルの融合を実現する手段として、各メモリアクセスサ
イクルをメモリコントローラ内部で一旦蓄積させるため
のＦＩＦＯバッファ（通俗的に“コマンドＦＩＦＯ”と
呼ばれる）を装備する。
らのメモリアクセスサイクルとグラフィックスコントロ
ーラからのメモリアクセスサイクルとをメモリコントロ
ーラ内部で融合させ、第一に“調停に伴うオーバーヘッ
ドの除去”を行う。また、前述の各メモリアクセスサイ
クルの融合を実現する手段として、各メモリアクセスサ
イクルをメモリコントローラ内部で一旦蓄積させるため
のＦＩＦＯバッファ（通俗的に“コマンドＦＩＦＯ”と
呼ばれる）を装備する。
【０００８】通常、メモリデバイスに対するメモリアド
レスは、ＲＯＷ（ロウ）アドレスとＣＯＬＵＭＮ（カラ
ム）アドレスに時分割して供給される。ＲＯＷアドレス
はＲＯＷアドレスストローブ信号の立ち下がりで、ＣＯ
ＬＵＭＮ（カラム）アドレスはＣＯＬＵＭＮアドレスス
トローブ信号の立ち下がりで、各々メモリデバイスに認
織され、メモリデバイス内部のアクセス対象となるセル
指定が行われる。ここでＲＯＷアドレスが等しい２つの
サイクルが連続することを“ページヒット”と呼び、逆
にＲＯＷアドレスが異なる場合を“ページミス”と呼
ぶ。ページミスの場合には各サイクルの境界でメモリデ
バイスに対するＲＯＷアドレスを更新する必要があるた
め、ページヒットの場合に比較してタイムロスが発生す
る。
レスは、ＲＯＷ（ロウ）アドレスとＣＯＬＵＭＮ（カラ
ム）アドレスに時分割して供給される。ＲＯＷアドレス
はＲＯＷアドレスストローブ信号の立ち下がりで、ＣＯ
ＬＵＭＮ（カラム）アドレスはＣＯＬＵＭＮアドレスス
トローブ信号の立ち下がりで、各々メモリデバイスに認
織され、メモリデバイス内部のアクセス対象となるセル
指定が行われる。ここでＲＯＷアドレスが等しい２つの
サイクルが連続することを“ページヒット”と呼び、逆
にＲＯＷアドレスが異なる場合を“ページミス”と呼
ぶ。ページミスの場合には各サイクルの境界でメモリデ
バイスに対するＲＯＷアドレスを更新する必要があるた
め、ページヒットの場合に比較してタイムロスが発生す
る。
【０００９】この発明では、この点に着目し、ＣＰＵか
らのメモリアクセスサイクルと、グラフィックスコント
ローラからのメモリアクセスサイクルを融合する際の
“ページミス”発生頻度を最小限に抑えることを目的と
して、各メモリアクセスサイクルのスケジューリングを
メモリコントローラ内部で実行する仕組みを装備する。
らのメモリアクセスサイクルと、グラフィックスコント
ローラからのメモリアクセスサイクルを融合する際の
“ページミス”発生頻度を最小限に抑えることを目的と
して、各メモリアクセスサイクルのスケジューリングを
メモリコントローラ内部で実行する仕組みを装備する。
【００１０】この発明は、非ユニファイドメモリアーキ
テクチャシステムと比較したユニファイドメモリ採用シ
ステムの欠点を改善し、相対的なメモリアクセス性能の
低下を最小限に抑えることができる。
テクチャシステムと比較したユニファイドメモリ採用シ
ステムの欠点を改善し、相対的なメモリアクセス性能の
低下を最小限に抑えることができる。
【００１１】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１２】図１における破線で囲った部分は、この発
明の基礎環境となる一般的なユニファイドメモリアーキ
テクチャの内部システム構成を示すブロック図である。
ここでは広義の意味でこれらをメモリコントローラと呼
ぶこととする。
明の基礎環境となる一般的なユニファイドメモリアーキ
テクチャの内部システム構成を示すブロック図である。
ここでは広義の意味でこれらをメモリコントローラと呼
ぶこととする。
【００１３】まず、ＣＰＵ１によって起動されたメモリ
アクセスサイクルがＣＰＵコマンドＦＩＦＯ２１に蓄積
されるまでの流れを順を追って説明する。
アクセスサイクルがＣＰＵコマンドＦＩＦＯ２１に蓄積
されるまでの流れを順を追って説明する。
【００１４】ＣＰＵ１は、メモリアクセスサイクルの起
動に際し、ＣＰＵサイクルスタート信号３と共にアドレ
ス（アドレス信号は図中には特に記載されていない）を
同時に出力する。ＣＰＵサイクルスタート信号３は、Ｃ
ＰＵインターフェース７に接続され、この信号によりＣ
ＰＵインターフェース７は、ＣＰＵ１によるメモリアク
セスサイクルが起動されたことを認識する（実際のＣＰ
Ｕバスプロトコルに即した説明となっていないが、ここ
では解釈を助長するため、あえて表現を簡素化する）。
動に際し、ＣＰＵサイクルスタート信号３と共にアドレ
ス（アドレス信号は図中には特に記載されていない）を
同時に出力する。ＣＰＵサイクルスタート信号３は、Ｃ
ＰＵインターフェース７に接続され、この信号によりＣ
ＰＵインターフェース７は、ＣＰＵ１によるメモリアク
セスサイクルが起動されたことを認識する（実際のＣＰ
Ｕバスプロトコルに即した説明となっていないが、ここ
では解釈を助長するため、あえて表現を簡素化する）。
【００１５】ＣＰＵインターフェース７は、起動された
メモリアクセスサイクルを終結させるためにＣＰＵサイ
クルレディ信号４をＣＰＵ１に対して返す。ＣＰＵ１の
メモリアクセスサイクルがメモリからの読み出しサイク
ルである場合、メモリデバイス５３から読み出されたデ
ータがＣＰＵサイクルレディ信号４と共にＣＰＵ１に引
き渡される。
メモリアクセスサイクルを終結させるためにＣＰＵサイ
クルレディ信号４をＣＰＵ１に対して返す。ＣＰＵ１の
メモリアクセスサイクルがメモリからの読み出しサイク
ルである場合、メモリデバイス５３から読み出されたデ
ータがＣＰＵサイクルレディ信号４と共にＣＰＵ１に引
き渡される。
【００１６】また、メモリリードサイクル／メモリライ
トサイクルの両ケースにおいてＣＰＵサイクルレディ信
号４が渡されるまでＣＰＵ１は、次のメモリアクセスサ
イクルを起動しない。つまりＣＰＵ１とＣＰＵインター
フェース７は、ＣＰＵサイクルスタート信号３とＣＰＵ
サイクルレディ信号４との相互応答によりメモリサイク
ルを次々に展開する。
トサイクルの両ケースにおいてＣＰＵサイクルレディ信
号４が渡されるまでＣＰＵ１は、次のメモリアクセスサ
イクルを起動しない。つまりＣＰＵ１とＣＰＵインター
フェース７は、ＣＰＵサイクルスタート信号３とＣＰＵ
サイクルレディ信号４との相互応答によりメモリサイク
ルを次々に展開する。
【００１７】ＣＰＵインターフェース７では、各メモリ
アクセスサイクルにおけるアドレスをＲＯＷアドレスと
ＣＯＬＵＭＮアドレスに分解し、それぞれＣＰＵコマン
ドＦＩＦＯ用ＲＯＷアドレス信号１０およびＣＰＵコマ
ンドＦＩＦＯ用ＣＯＬＵＭＮアドレス信号１１を介して
ＣＰＵコマンドＦＩＦＯ２１に蓄積させる。また、各メ
モリアクセスサイクルの読み出し／書き込みを判断し、
読み出しサイクルの場合は“０”値、書き込みサイクル
の場合は“１”値が、ＣＰＵコマンドＦＩＦＯ用アトリ
ビュート信号１２を介してＣＰＵコマンドＦＩＦＯ２１
に蓄積される。メモリアクセスサイクルが書き込みサイ
クルの場合には、ライトデータもＣＰＵコマンドＦＩＦ
Ｏ用ライトデータ信号１３を介してＣＰＵコマンドＦＩ
ＦＯ２１に蓄積される。
アクセスサイクルにおけるアドレスをＲＯＷアドレスと
ＣＯＬＵＭＮアドレスに分解し、それぞれＣＰＵコマン
ドＦＩＦＯ用ＲＯＷアドレス信号１０およびＣＰＵコマ
ンドＦＩＦＯ用ＣＯＬＵＭＮアドレス信号１１を介して
ＣＰＵコマンドＦＩＦＯ２１に蓄積させる。また、各メ
モリアクセスサイクルの読み出し／書き込みを判断し、
読み出しサイクルの場合は“０”値、書き込みサイクル
の場合は“１”値が、ＣＰＵコマンドＦＩＦＯ用アトリ
ビュート信号１２を介してＣＰＵコマンドＦＩＦＯ２１
に蓄積される。メモリアクセスサイクルが書き込みサイ
クルの場合には、ライトデータもＣＰＵコマンドＦＩＦ
Ｏ用ライトデータ信号１３を介してＣＰＵコマンドＦＩ
ＦＯ２１に蓄積される。
【００１８】ＣＰＵコマンドＦＩＦＯ２１に対する上記
蓄積制御は、ＣＰＵインターフェース７が出力するＣＰ
ＵコマンドＦＩＦＯ制御信号９にて行われる。ＣＰＵコ
マンドＦＩＦＯ制御信号９は、ＣＰＵサイクルスタート
信号３およびＣＰＵサイクルレディ信号４と連動し、Ｃ
ＰＵコマンドＦＩＦＯ２１があふれないような論理設計
となっている。
蓄積制御は、ＣＰＵインターフェース７が出力するＣＰ
ＵコマンドＦＩＦＯ制御信号９にて行われる。ＣＰＵコ
マンドＦＩＦＯ制御信号９は、ＣＰＵサイクルスタート
信号３およびＣＰＵサイクルレディ信号４と連動し、Ｃ
ＰＵコマンドＦＩＦＯ２１があふれないような論理設計
となっている。
【００１９】ＣＰＵコマンドＦＩＦＯ２１の内部は、蓄
積項目別にＲＯＷアドレス格納部２２と、ＣＯＬＵＭＮ
アドレス格納部２３と、アトリビュート格納部２４と、
ライトデータ格納部２５とに区分けされている。
積項目別にＲＯＷアドレス格納部２２と、ＣＯＬＵＭＮ
アドレス格納部２３と、アトリビュート格納部２４と、
ライトデータ格納部２５とに区分けされている。
【００２０】次に、グラフィックスコントローラ２によ
って起動されたメモリアクセスサイクルが、ＰＣＩコマ
ンドＦＩＦＯ３１に蓄積されるまでの流れを順を追って
説明する。
って起動されたメモリアクセスサイクルが、ＰＣＩコマ
ンドＦＩＦＯ３１に蓄積されるまでの流れを順を追って
説明する。
【００２１】グラフィックスコントローラ２は、メモリ
アクセスサイクルの起動に際し、ＰＣＩサイクルスター
ト信号５と共にアドレス（アドレス信号は図中には特に
記載されていない）を同時に出力する。ＰＣＩサイクル
スタート信号５は、ＰＣＩインターフェース８に接続
し、この信号によりＰＣｌインターフェース８は、グラ
フィックスコントローラ２によるメモリアクセスサイク
ルが起動されたことを認識する（実際のＰＣＩバスプロ
トコルに即した説明となっていないが、ここでは解釈を
助長するため、あえて表現を簡素化する）。
アクセスサイクルの起動に際し、ＰＣＩサイクルスター
ト信号５と共にアドレス（アドレス信号は図中には特に
記載されていない）を同時に出力する。ＰＣＩサイクル
スタート信号５は、ＰＣＩインターフェース８に接続
し、この信号によりＰＣｌインターフェース８は、グラ
フィックスコントローラ２によるメモリアクセスサイク
ルが起動されたことを認識する（実際のＰＣＩバスプロ
トコルに即した説明となっていないが、ここでは解釈を
助長するため、あえて表現を簡素化する）。
【００２２】ＰＣｌインターフェース８は、起動された
メモリアクセスサイクルを終結させるために、ＰＣＩサ
イクルレディ信号６をグラフィックスコントローラ２に
対して返す。グラフィックスコントローラ２のメモリア
クセスサイクルがメモリからの読み出しサイクルである
場合、メモリデバイス５３から読み出されたデータがＰ
ＣＩサイクルレディ信号６と共にグラフィックスコント
ローラ２に引き渡される。
メモリアクセスサイクルを終結させるために、ＰＣＩサ
イクルレディ信号６をグラフィックスコントローラ２に
対して返す。グラフィックスコントローラ２のメモリア
クセスサイクルがメモリからの読み出しサイクルである
場合、メモリデバイス５３から読み出されたデータがＰ
ＣＩサイクルレディ信号６と共にグラフィックスコント
ローラ２に引き渡される。
【００２３】また、メモリリードサイクル／メモリライ
トサイクルの両ケースにおいて、ＰＣＩサイクルレディ
信号６が返されるまで、グラフィックスコントローラ２
は、次のメモリアクセスサイクルを起動しない。つま
り、グラフィックスコントローラ２とＰＣＩインターフ
ェース８は、ＰＣｌサイクルスタート信号５とＰＣＩサ
イクルレディ信号６との相互応答によりメモリサイクル
を次々に展開する。
トサイクルの両ケースにおいて、ＰＣＩサイクルレディ
信号６が返されるまで、グラフィックスコントローラ２
は、次のメモリアクセスサイクルを起動しない。つま
り、グラフィックスコントローラ２とＰＣＩインターフ
ェース８は、ＰＣｌサイクルスタート信号５とＰＣＩサ
イクルレディ信号６との相互応答によりメモリサイクル
を次々に展開する。
【００２４】ＰＣｌインターフェース８では、各メモリ
アクセスサイクルにおけるアドレスをＲＯＷアドレスと
ＣＯＬＵＭＮアドレスに分解し、それぞれＰＣＩコマン
ドＦＩＦＯ用ＲＯＷアドレス信号１５およびＰＣｌコマ
ンドＦＩＦＯ用ＣＯＬＵＭＮアドレス信号１６を介して
ＰＣＩコマンドＦＩＦＯ３１に蓄積させる。
アクセスサイクルにおけるアドレスをＲＯＷアドレスと
ＣＯＬＵＭＮアドレスに分解し、それぞれＰＣＩコマン
ドＦＩＦＯ用ＲＯＷアドレス信号１５およびＰＣｌコマ
ンドＦＩＦＯ用ＣＯＬＵＭＮアドレス信号１６を介して
ＰＣＩコマンドＦＩＦＯ３１に蓄積させる。
【００２５】また、各メモリアクセスサイクルの読み出
し／書き込みを判断し、読み出しサイクルの場合は
“０”値、書き込みサイクルの場合は“１”値が、ＰＣ
ＩコマンドＦＩＦＯ用アトリビュート信号１７を介して
ＰＣＩコマンドＦＩＦＯ３１に蓄積される。メモリアク
セスサイクルが書き込みサイクルの場合には、ライトデ
ータもＰＣＩコマンドＦＩＦＯ用ライトデータ信号１８
を介してＰＣＩコマンドＦＩＦＯ３１に蓄積される。
し／書き込みを判断し、読み出しサイクルの場合は
“０”値、書き込みサイクルの場合は“１”値が、ＰＣ
ＩコマンドＦＩＦＯ用アトリビュート信号１７を介して
ＰＣＩコマンドＦＩＦＯ３１に蓄積される。メモリアク
セスサイクルが書き込みサイクルの場合には、ライトデ
ータもＰＣＩコマンドＦＩＦＯ用ライトデータ信号１８
を介してＰＣＩコマンドＦＩＦＯ３１に蓄積される。
【００２６】ＰＣＩコマンドＦＩＦＯ３１に対する上記
蓄積制御は、ＰＣＩインターフェース８が出力するＰＣ
ＩコマンドＦＩＦＯ制御信号１９にて行われる。ＰＣＩ
コマンドＦＩＦＯ制御信号１９は、ＰＣＩサイクルスタ
ート信号５およびＰＣＩサイクルレディ信号６と連動
し、ＰＣＩコマンドＦＩＦＯ３１があふれないような論
理設計となっている。
蓄積制御は、ＰＣＩインターフェース８が出力するＰＣ
ＩコマンドＦＩＦＯ制御信号１９にて行われる。ＰＣＩ
コマンドＦＩＦＯ制御信号１９は、ＰＣＩサイクルスタ
ート信号５およびＰＣＩサイクルレディ信号６と連動
し、ＰＣＩコマンドＦＩＦＯ３１があふれないような論
理設計となっている。
【００２７】ＰＣＩコマンドＦＩＦＯ３１の内部は、蓄
積項目別にＲＯＷアドレス格納部３２と、ＣＯＬＵＭＮ
アドレス格納部３３と、アトリビュート格納部３４と、
ライトデータ格納部３５とに区分けされている。
積項目別にＲＯＷアドレス格納部３２と、ＣＯＬＵＭＮ
アドレス格納部３３と、アトリビュート格納部３４と、
ライトデータ格納部３５とに区分けされている。
【００２８】制御信号生成部１４は、ＣＰＵコマンドＦ
ＩＦＯ２１およびＰＣＩコマンドＦＩＦＯ３１に蓄積さ
れた各メモリアクセスサイクルを順次メモリデバイス５
３に反映すると共に、メモリデバイス５３に対するメモ
リ制御信号２０にて実際の制御を行う。
ＩＦＯ２１およびＰＣＩコマンドＦＩＦＯ３１に蓄積さ
れた各メモリアクセスサイクルを順次メモリデバイス５
３に反映すると共に、メモリデバイス５３に対するメモ
リ制御信号２０にて実際の制御を行う。
【００２９】グローバルメモリアドレスセレクタ４３
は、メモリアドレス選択信号２７が“０”値の場合は、
ＣＰＵコマンドＦＩＦＯ２１からのメモリアドレス信号
４５をメモリアドレス信号４８に反映させ、“１”値の
場合は、ＰＣＩコマンドＦＩＦＯ３１からのメモリアド
レス信号４６をメモリアドレス信号４８に反映させる。
は、メモリアドレス選択信号２７が“０”値の場合は、
ＣＰＵコマンドＦＩＦＯ２１からのメモリアドレス信号
４５をメモリアドレス信号４８に反映させ、“１”値の
場合は、ＰＣＩコマンドＦＩＦＯ３１からのメモリアド
レス信号４６をメモリアドレス信号４８に反映させる。
【００３０】メモリアドレスセレクタ４２は、制御信号
生成部１４からのＲＯＷ／ＣＯＬＵＭＮアドレス選択信
号２６が“０”値の場合は、ＣＰＵコマンドＦＩＦＯ２
１からのカレントアクセス用ＲＯＷアドレス信号３６を
メモリアドレス信号４５に反映させ、“１”値の場合
は、ＣＰＵコマンドＦＩＦＯ２１からのカレントアクセ
ス用ＣＯＬＵＭＮアドレス信号３７をメモリアドレス信
号４５に反映させる。
生成部１４からのＲＯＷ／ＣＯＬＵＭＮアドレス選択信
号２６が“０”値の場合は、ＣＰＵコマンドＦＩＦＯ２
１からのカレントアクセス用ＲＯＷアドレス信号３６を
メモリアドレス信号４５に反映させ、“１”値の場合
は、ＣＰＵコマンドＦＩＦＯ２１からのカレントアクセ
ス用ＣＯＬＵＭＮアドレス信号３７をメモリアドレス信
号４５に反映させる。
【００３１】メモリアドレスセレクタ４４は、制御信号
生成部１４からのＲＯＷ／ＣＯＬＵＭＮアドレス選択信
号３０が“０”値の場合は、ＰＣＩコマンドＦＩＦＯ３
１からのカレントアクセス用ＲＯＷアドレス信号３９を
メモリアドレス信号４６に反映させ、“１”値の場合
は、ＰＣＩコマンドＦＩＦＯ３１からのカレントアクセ
ス用ＣＯＬＵＭＮアドレス信号４０をメモリアドレス信
号４６に反映させる。
生成部１４からのＲＯＷ／ＣＯＬＵＭＮアドレス選択信
号３０が“０”値の場合は、ＰＣＩコマンドＦＩＦＯ３
１からのカレントアクセス用ＲＯＷアドレス信号３９を
メモリアドレス信号４６に反映させ、“１”値の場合
は、ＰＣＩコマンドＦＩＦＯ３１からのカレントアクセ
ス用ＣＯＬＵＭＮアドレス信号４０をメモリアドレス信
号４６に反映させる。
【００３２】ライトデータセレクタ４７は、メモリライ
トデータ選択信号２８が“０”値の場合は、ＣＰＵコマ
ンドＦＩＦＯ２１からのカレントアクセス用ライトデー
タ信号３８をメモリライトデータ４９に反映させ、
“１”値の場合は、ＰＣＩコマンドＦＩＦＯ３１からの
カレントアクセス用ライトデータ信号４１をメモリライ
トデータ４９に反映させる。
トデータ選択信号２８が“０”値の場合は、ＣＰＵコマ
ンドＦＩＦＯ２１からのカレントアクセス用ライトデー
タ信号３８をメモリライトデータ４９に反映させ、
“１”値の場合は、ＰＣＩコマンドＦＩＦＯ３１からの
カレントアクセス用ライトデータ信号４１をメモリライ
トデータ４９に反映させる。
【００３３】メモリデータバスバッファ５１は、メモリ
データバス５２の入出力切り替えを行い、データバスバ
ッファ入出力制御信号２９が“０”値の場合には、メモ
リデバイス５３からメモリリードデータ５０信号にデー
タが入力伝達され、“１”値の場合には、メモリデバイ
ス５３へデータを出力するように機能する。
データバス５２の入出力切り替えを行い、データバスバ
ッファ入出力制御信号２９が“０”値の場合には、メモ
リデバイス５３からメモリリードデータ５０信号にデー
タが入力伝達され、“１”値の場合には、メモリデバイ
ス５３へデータを出力するように機能する。
【００３４】各コマンドＦＩＦＯ（ＣＰＵコマンドＦＩ
ＦＯ２１／ＰＣｌコマンドＦＩＦＯ３１）に蓄積された
メモリアクセスサイクルをメモリデバイス５３に展開す
る際には、メモリ制御信号２０が連動してメモリデバイ
ス５３に対して発行され、これを受けてメモリデバイス
５３は、メモリアドレス４８（ＲＯＷアドレス／ＣＯＬ
ＵＭＮアドレス）と共に読み出し／書き込みを認知す
る。メモリ制御信号２０の内訳を以下に示す。 ・ＲＯＷアドレスストローブ ：ＲＯＷアドレスのサンプリングに使用 ・ＣＯＬＵＭＮアドレスストローブ：ＣＯＬＵＭアドレスのサンプリングに使用 ・ライトイネーブル ：読み出し／書き込みのサイクル区別に使用 通常、メモリデバイス５３に対するメモリアドレス４８
は、ＲＯＷアドレスとＣＯＬＵＭＮアドレスに時分割し
て供給される。ＲＯＷアドレスは、ＲＯＷアドレススト
ローブ信号の立ち下がりで、ＣＯＬＵＭＮアドレスは、
ＣＯＬＵＭＮアドレスストローブ信号の立ち下がりで各
々メモリデバイス５３に認識され、メモリデバイス内部
のアクセス対象となるセル指定が行われる。ここでＲＯ
Ｗアドレスが等しい２つのサイクルが連続することを
“ページヒット”と呼び、逆にＲＯＷアドレスが異なる
場合を“ページミス”と呼ぶ。ページミスの場合には、
各サイクルの境界でメモリデバイスに対するＲＯＷアド
レスを更新する必要があるため、ページヒットの場合に
比較してタイムロスが発生する。
ＦＯ２１／ＰＣｌコマンドＦＩＦＯ３１）に蓄積された
メモリアクセスサイクルをメモリデバイス５３に展開す
る際には、メモリ制御信号２０が連動してメモリデバイ
ス５３に対して発行され、これを受けてメモリデバイス
５３は、メモリアドレス４８（ＲＯＷアドレス／ＣＯＬ
ＵＭＮアドレス）と共に読み出し／書き込みを認知す
る。メモリ制御信号２０の内訳を以下に示す。 ・ＲＯＷアドレスストローブ ：ＲＯＷアドレスのサンプリングに使用 ・ＣＯＬＵＭＮアドレスストローブ：ＣＯＬＵＭアドレスのサンプリングに使用 ・ライトイネーブル ：読み出し／書き込みのサイクル区別に使用 通常、メモリデバイス５３に対するメモリアドレス４８
は、ＲＯＷアドレスとＣＯＬＵＭＮアドレスに時分割し
て供給される。ＲＯＷアドレスは、ＲＯＷアドレススト
ローブ信号の立ち下がりで、ＣＯＬＵＭＮアドレスは、
ＣＯＬＵＭＮアドレスストローブ信号の立ち下がりで各
々メモリデバイス５３に認識され、メモリデバイス内部
のアクセス対象となるセル指定が行われる。ここでＲＯ
Ｗアドレスが等しい２つのサイクルが連続することを
“ページヒット”と呼び、逆にＲＯＷアドレスが異なる
場合を“ページミス”と呼ぶ。ページミスの場合には、
各サイクルの境界でメモリデバイスに対するＲＯＷアド
レスを更新する必要があるため、ページヒットの場合に
比較してタイムロスが発生する。
【００３５】上記事象を踏まえ、この実施の形態におい
てはＣＰＵコマンドＦＩＦＯ２１中のＲＯＷアドレス格
納部２２とＰＣＩコマンドＦＩＦＯ３１中のＲＯＷアド
レス格納部３２を制御信号生成部１４に監視させ、実際
にメモリデバイス５３に対して展開される各メモリアク
セスサイクルの境界においてページヒットとなる機会の
検出に観点を絞り、その展開順序の決定材料とする。
てはＣＰＵコマンドＦＩＦＯ２１中のＲＯＷアドレス格
納部２２とＰＣＩコマンドＦＩＦＯ３１中のＲＯＷアド
レス格納部３２を制御信号生成部１４に監視させ、実際
にメモリデバイス５３に対して展開される各メモリアク
セスサイクルの境界においてページヒットとなる機会の
検出に観点を絞り、その展開順序の決定材料とする。
【００３６】次に、制御信号生成部１４内部におけるメ
モリバスアクセス調停機能に関して図２を用いて具体的
に説明する。図２は、この発明の原理および基礎概念を
示すシステムブロック図である。前提として全ての制御
信号は、図中各ブロックに供給されるているベ−スクロ
ック５４の立ち上がりエッジに同期し、各部の動作が規
定されるものとする。
モリバスアクセス調停機能に関して図２を用いて具体的
に説明する。図２は、この発明の原理および基礎概念を
示すシステムブロック図である。前提として全ての制御
信号は、図中各ブロックに供給されるているベ−スクロ
ック５４の立ち上がりエッジに同期し、各部の動作が規
定されるものとする。
【００３７】ＣＰＵインターフェースは、ＣＰＵコマン
ドＦＩＦＯに蓄積されたサイクルをメモリへ展開する際
に、メモリバスアクセス要求信号としてＣＰＵバスリク
エスト信号５５を用いてメモリバスアクセス調停部５９
に対して要求を行い、それに対するメモリバスアクセス
許可信号としてＣＰＵバスアクノリッジ信号５６が返さ
れる。ＣＰＵインターフェースは、ＣＰＵバスアクノリ
ッジ信号５６が０の期間においてＣＰＵコマンドＦＩＦ
Ｏからメモリデバイスへのサイクル展開を実行可能とさ
れる。
ドＦＩＦＯに蓄積されたサイクルをメモリへ展開する際
に、メモリバスアクセス要求信号としてＣＰＵバスリク
エスト信号５５を用いてメモリバスアクセス調停部５９
に対して要求を行い、それに対するメモリバスアクセス
許可信号としてＣＰＵバスアクノリッジ信号５６が返さ
れる。ＣＰＵインターフェースは、ＣＰＵバスアクノリ
ッジ信号５６が０の期間においてＣＰＵコマンドＦＩＦ
Ｏからメモリデバイスへのサイクル展開を実行可能とさ
れる。
【００３８】同様に、ＰＣＩインターフェースは、ＰＣ
ＩコマンドＦＩＦＯに蓄積されたサイクルをメモリへ展
開する際に、メモリバスアクセス要求信号としてＰＣｌ
バスリクエスト５７信号を用いてメモリバスアクセス調
停部５９に対して要求を行い、それに対するメモリバス
アクセス許可信号としてＰＣＩバスアクノリッジ信号５
８が返される。ＰＣｌインターフェースは、ＰＣＩバス
アクノリッジ信号５８が０の期間においてＰＣＩコマン
ドＦＩＦＯからメモリデバイスへのサイクル展開を実行
可能とされる。
ＩコマンドＦＩＦＯに蓄積されたサイクルをメモリへ展
開する際に、メモリバスアクセス要求信号としてＰＣｌ
バスリクエスト５７信号を用いてメモリバスアクセス調
停部５９に対して要求を行い、それに対するメモリバス
アクセス許可信号としてＰＣＩバスアクノリッジ信号５
８が返される。ＰＣｌインターフェースは、ＰＣＩバス
アクノリッジ信号５８が０の期間においてＰＣＩコマン
ドＦＩＦＯからメモリデバイスへのサイクル展開を実行
可能とされる。
【００３９】また、ＣＰＵバスアクノリッジ信号５６と
ＰＣＩバスアクノリッジ信号５８は、メモリバスアクセ
ス調停部５９における調停の結果、排他的に０とされる
ものとし、メモリアドレス信号６２と共にＲＯＷアドレ
スストローブ信号６０、ＣＯＬＵＭＮアドレスストロー
ブ信号６１をメモリデバイスに対して出力する。
ＰＣＩバスアクノリッジ信号５８は、メモリバスアクセ
ス調停部５９における調停の結果、排他的に０とされる
ものとし、メモリアドレス信号６２と共にＲＯＷアドレ
スストローブ信号６０、ＣＯＬＵＭＮアドレスストロー
ブ信号６１をメモリデバイスに対して出力する。
【００４０】次に、この発明の効果について図３を用い
て説明する。図３は、改善前と改善後のメモリアクセス
タイミング比較のタイミングチャートである。ＣＰＵに
より、時間軸Ｔ０／Ｔ２／Ｔ４で開始された各サイクル
を以下のように仮定する。 ◆Ｔ０→ＣＰＵアドレス：Ａ →計算されるＲＯＷアドレス：ＲＯＷ＿Ａ →計算されるＣＯＬＵＭＮアドレス：ＣＯＬ＿Ａ →アトリビュート：書き込み →以降、“サイクルＡ”と呼ぶ ◆Ｔ２→ＣＰＵアドレス：Ｂ →計算されるＲＯＷアドレス：ＲＯＷ＿Ｂ →計算されるＣＯＬＵＭＮアドレス：ＣＯＬ＿Ｂ →アトリビュート：書き込み →以降、“サイクルＢ”と呼ぶ ◆Ｔ４→ＣＰＵアドレス：Ｃ →計算されるＲＯＷアドレス：ＲＯＷ＿Ｃ →計算されるＣＯＬＵＭＮアドレス：ＣＯＬ＿Ｃ →アトリビュート：書き込み →以降、“サイクルＣ”と呼ぶ また、グラフィックスコントローラ（ＰＣＩデバイス）
により、時間軸Ｔ６で開始されたサイクルを以下のよう
に仮定する。 ◆Ｔ６→ＰＣＩアドレス：Ｄ →計算されるＲＯＷアドレス：ＲＯＷ＿Ｄ →計算されるＣＯＬＵＭＮアドレス：ＣＯＬ＿Ｄ →アトリビュート：書き込み →以降、“リサイクルＤ”と呼ぶ サイクルＡ、サイクルＢ、サイクルＣの各ＣＰＵアドレ
スを基にＣＰＵコマンドＦＩＦＯ用ＲＯＷアドレス信号
ならびにＣＰＵコマンドＦＩＦＯ用ＣＯＬＵＭＮアドレ
ス信号が直ちに計算され、ＣＰＵサイクルスタート信号
が０の場合のベースクロック５４の立ち上がりエッジに
同期してＣＰＵコマンドＦＩＦＯに対する蓄積が順次行
われる。
て説明する。図３は、改善前と改善後のメモリアクセス
タイミング比較のタイミングチャートである。ＣＰＵに
より、時間軸Ｔ０／Ｔ２／Ｔ４で開始された各サイクル
を以下のように仮定する。 ◆Ｔ０→ＣＰＵアドレス：Ａ →計算されるＲＯＷアドレス：ＲＯＷ＿Ａ →計算されるＣＯＬＵＭＮアドレス：ＣＯＬ＿Ａ →アトリビュート：書き込み →以降、“サイクルＡ”と呼ぶ ◆Ｔ２→ＣＰＵアドレス：Ｂ →計算されるＲＯＷアドレス：ＲＯＷ＿Ｂ →計算されるＣＯＬＵＭＮアドレス：ＣＯＬ＿Ｂ →アトリビュート：書き込み →以降、“サイクルＢ”と呼ぶ ◆Ｔ４→ＣＰＵアドレス：Ｃ →計算されるＲＯＷアドレス：ＲＯＷ＿Ｃ →計算されるＣＯＬＵＭＮアドレス：ＣＯＬ＿Ｃ →アトリビュート：書き込み →以降、“サイクルＣ”と呼ぶ また、グラフィックスコントローラ（ＰＣＩデバイス）
により、時間軸Ｔ６で開始されたサイクルを以下のよう
に仮定する。 ◆Ｔ６→ＰＣＩアドレス：Ｄ →計算されるＲＯＷアドレス：ＲＯＷ＿Ｄ →計算されるＣＯＬＵＭＮアドレス：ＣＯＬ＿Ｄ →アトリビュート：書き込み →以降、“リサイクルＤ”と呼ぶ サイクルＡ、サイクルＢ、サイクルＣの各ＣＰＵアドレ
スを基にＣＰＵコマンドＦＩＦＯ用ＲＯＷアドレス信号
ならびにＣＰＵコマンドＦＩＦＯ用ＣＯＬＵＭＮアドレ
ス信号が直ちに計算され、ＣＰＵサイクルスタート信号
が０の場合のベースクロック５４の立ち上がりエッジに
同期してＣＰＵコマンドＦＩＦＯに対する蓄積が順次行
われる。
【００４１】同様に、サイクルＤのＰＣＩアドレスを基
にＰＣｌコマンドＦＩＦＯ用ＲＯＷアドレス信号ならび
にＰＣＩコマンドＦＩＦＯ用ＣＯＬＵＭＮアドレス信号
が直ちに計算され、ＰＣＩサイクルスタート信号が０の
場合のベ−スクロック５４の立ち上がりエッジに同期し
てＰＣｌコマンドＦＩＦＯに対する蓄積が行われる。
にＰＣｌコマンドＦＩＦＯ用ＲＯＷアドレス信号ならび
にＰＣＩコマンドＦＩＦＯ用ＣＯＬＵＭＮアドレス信号
が直ちに計算され、ＰＣＩサイクルスタート信号が０の
場合のベ−スクロック５４の立ち上がりエッジに同期し
てＰＣｌコマンドＦＩＦＯに対する蓄積が行われる。
【００４２】ここでサイクルＡ、サイクルＢ、サイクル
Ｄから計算されたＲＯＷアドレスの値が同じであり、サ
イクルＣのそれはサイクルＡ、サイクルＢ、サイクルＤ
と異なる値とする。
Ｄから計算されたＲＯＷアドレスの値が同じであり、サ
イクルＣのそれはサイクルＡ、サイクルＢ、サイクルＤ
と異なる値とする。
【００４３】前出の４つのサイクルは、全て書き込みサ
イクルであるため、各コマンドＦＩＦＯに対するサイク
ル蓄積が完了した時点でサイクルレディ信号をリターン
する（読み出しサイクルの場合は、メモリデバイスから
実際に必要なデータが取り出されるまでサイクルレディ
信号を返さない）。
イクルであるため、各コマンドＦＩＦＯに対するサイク
ル蓄積が完了した時点でサイクルレディ信号をリターン
する（読み出しサイクルの場合は、メモリデバイスから
実際に必要なデータが取り出されるまでサイクルレディ
信号を返さない）。
【００４４】改善前（この発明のサイクルスケジューリ
ング手法を用いない）の方式によると、サイクルＡのＣ
ＰＵコマンドＦＩＦＯへの蓄積が行われるＴ１に同期し
てＣＰＵバスリクエスト信号がアサートされ、それに対
する応答としてＣＰＵバスアクノリッジ信号がＴ３に同
期してアサートされる。このＣＰＵバスアクノリッジ信
号のアサートを受けて、サイクルＡ、サイクルＢ、サイ
クルＣまで連続してメモリデバイスに対するＣＰＵコマ
ンドＦＩＦＯからのサイクル展開が行われる。Ｔ６にて
発生したサイクルＤによりＰＣＩバスリクエスト信号が
Ｔ７に同期してアサートされるが、それに対するＰＣＩ
バスアクノリッジ信号のアサートは、サイクルＣのメモ
リデバイスに対する展開が完了した次のクロックである
Ｔ１３に行われる。
ング手法を用いない）の方式によると、サイクルＡのＣ
ＰＵコマンドＦＩＦＯへの蓄積が行われるＴ１に同期し
てＣＰＵバスリクエスト信号がアサートされ、それに対
する応答としてＣＰＵバスアクノリッジ信号がＴ３に同
期してアサートされる。このＣＰＵバスアクノリッジ信
号のアサートを受けて、サイクルＡ、サイクルＢ、サイ
クルＣまで連続してメモリデバイスに対するＣＰＵコマ
ンドＦＩＦＯからのサイクル展開が行われる。Ｔ６にて
発生したサイクルＤによりＰＣＩバスリクエスト信号が
Ｔ７に同期してアサートされるが、それに対するＰＣＩ
バスアクノリッジ信号のアサートは、サイクルＣのメモ
リデバイスに対する展開が完了した次のクロックである
Ｔ１３に行われる。
【００４５】前述した通り、サイクルＢとサイクルＣの
ＲＯＷアドレスは異なる（ページミス）ため、そのサイ
クル境界でＲＯＷアドレスの更新がＴ１０に同期してア
サートされるＲＯＷアドレスストローブ信号の立ち下が
りエッジにて行われる。またサイクルＣとサイクルＤの
ＲＯＷアドレスは異なる（ページミス）ため、そのサイ
クル境界でＲＯＷアドレスの更新がＴ１４に同期してア
サートされるＲＯＷアドレスストローブ信号の立ち下が
りエッジにて行われる。結果として全てのサイクルが完
了するのがＴ１６となる。
ＲＯＷアドレスは異なる（ページミス）ため、そのサイ
クル境界でＲＯＷアドレスの更新がＴ１０に同期してア
サートされるＲＯＷアドレスストローブ信号の立ち下が
りエッジにて行われる。またサイクルＣとサイクルＤの
ＲＯＷアドレスは異なる（ページミス）ため、そのサイ
クル境界でＲＯＷアドレスの更新がＴ１４に同期してア
サートされるＲＯＷアドレスストローブ信号の立ち下が
りエッジにて行われる。結果として全てのサイクルが完
了するのがＴ１６となる。
【００４６】次に、改善後（この発明のサイクルスケジ
ューリング手法を用いる）の方式に関して説明する。Ｔ
６にて発生したサイクルＤによりＰＣＩバスリクエスト
信号がＴ７に同期してアサートされる所までは上記の
“改善前”と同様であるが、サイクルＤのＲＯＷアドレ
スが目下展開中のサイクルＢのＲＯＷアドレスと等しい
ことが検出されたため、Ｔ８に同期して一旦ＣＰＵバス
アクノリッジ信号をネゲートし、代わりにＰＣＩバスア
クノリッジ信号をアサートする。
ューリング手法を用いる）の方式に関して説明する。Ｔ
６にて発生したサイクルＤによりＰＣＩバスリクエスト
信号がＴ７に同期してアサートされる所までは上記の
“改善前”と同様であるが、サイクルＤのＲＯＷアドレ
スが目下展開中のサイクルＢのＲＯＷアドレスと等しい
ことが検出されたため、Ｔ８に同期して一旦ＣＰＵバス
アクノリッジ信号をネゲートし、代わりにＰＣＩバスア
クノリッジ信号をアサートする。
【００４７】このＰＣＩバスアクノリッジ信号を受けて
サイクルＤの展開がＲＯＷアドレスの更新を行うことな
くサイクルＢに連続させることが可能となる。また、後
回しにされたサイクルＣはサイクルＤの後に実行される
（サイクルＤからサイクルＣの境界にはＲＯＷアドレス
の更新が必要であるが、これはもともと解消する手段は
無い）。
サイクルＤの展開がＲＯＷアドレスの更新を行うことな
くサイクルＢに連続させることが可能となる。また、後
回しにされたサイクルＣはサイクルＤの後に実行される
（サイクルＤからサイクルＣの境界にはＲＯＷアドレス
の更新が必要であるが、これはもともと解消する手段は
無い）。
【００４８】結果として全てのサイクルが完了するのが
Ｔ１４となり、改善前に比較して２ベースクロック分早
く全てのサイクルを実行可能となる。
Ｔ１４となり、改善前に比較して２ベースクロック分早
く全てのサイクルを実行可能となる。
【００４９】このように、メモリバスアクセス調停部５
９においては、各コマンドＦＩＦＯに蓄積されたメモリ
アクセスサイクルのＲＯＷアドレス成分を常に監視して
おり、メモリバスアクセス要求が競合した際の調停優先
度の決定材料とする。
９においては、各コマンドＦＩＦＯに蓄積されたメモリ
アクセスサイクルのＲＯＷアドレス成分を常に監視して
おり、メモリバスアクセス要求が競合した際の調停優先
度の決定材料とする。
【００５０】
【発明の効果】以上説明したようにこの発明は、ＲＯＷ
アドレス成分を常時監視し、ＲＯＷアドレス成分が同一
ならば前記ページヒットを行わせることにより、ユニフ
ァイドメモリアーキテクチャ採用に伴って引き起こされ
るメモリアクセス性能の低下を最小限に抑えることがで
きる。
アドレス成分を常時監視し、ＲＯＷアドレス成分が同一
ならば前記ページヒットを行わせることにより、ユニフ
ァイドメモリアーキテクチャ採用に伴って引き起こされ
るメモリアクセス性能の低下を最小限に抑えることがで
きる。
【図１】一般的なユニファイドメモリアーキテクチャの
内部構造を示すブロック図である。
内部構造を示すブロック図である。
【図２】この発明の実施の形態を示すブロック図であ
る。
る。
【図３】メモリアクセスタイミング比較のタイミングチ
ャートである。
ャートである。
１ ＣＰＵ ２ グラフィックスコントローラ ３ ＣＰＵサイクルスタート信号 ４ ＣＰＵサイクルレディ信号 ５ ＰＣＩサイクルスタート信号 ６ ＰＣＩサイクルレディ信号 ７ ＣＰＵインターフェース ８ ＰＣＩインターフェース ９ ＣＰＵコマンドＦＩＦＯ制御信号 １０,１５ ＲＯＷアドレス信号 １１,１６ ＣＯＬＵＭＮアドレス信号 １２,１７ アトリビュート信号 １３,１８ ライトデータ信号 １４ 制御信号生成部 １９ ＰＣＩコマンドＦＩＦＯ制御信号 ２０ メモリ制御信号 ２１ ＣＰＵコマンドＦＩＦＯ ２２,３２ ＲＯＷアドレス格納部 ２３,３３ ＣＯＬＵＭＮアドレス格納部 ２４,３４ アトリビュート格納部 ２５,３５ ライトデータ格納部 ２６,３０ ＲＯＷ／ＣＯＬＵＭＮアドレス選択信号 ２７ メモリアドレス選択信号 ２８ メモリライトデータ選択信号 ２９ データバスバッファ入出力制御信号 ３１ ＰＣＩコマンドＦＩＦＯ ３６,３９ カレントアクセス用ＲＯＷアドレス信号 ３７,４０ カレントアクセス用ＣＯＬＵＭＮアドレス
信号 ３８,４１ カレントアクセス用ライトデータ信号 ４２,４４ メモリアドレスセレクタ ４３ グローバルメモリアドレスセレクタ ４５,４６,４８ メモリアドレス信号 ４７ メモリライトデータセレクタ ４９ メモリライトデータ ５０ メモリリードデータ ５１ メモリデータバスバッファ ５２ メモリデータバス ５３ メモリデバイス ５４ ベースクロック信号 ５５ ＣＰＵバスリクエスト信号 ５６ ＣＰＵバスアクノリッジ信号 ５７ ＰＣＩバスリクエスト信号 ５８ ＰＣＩバスアクノリッジ信号 ５９ メモリバスアクセス調停部 ６０ ＲＯＷアドレスストローブ信号 ６１ ＣＯＬＵＭＮアドレスストローブ信号 ６２ メモリアドレス信号
信号 ３８,４１ カレントアクセス用ライトデータ信号 ４２,４４ メモリアドレスセレクタ ４３ グローバルメモリアドレスセレクタ ４５,４６,４８ メモリアドレス信号 ４７ メモリライトデータセレクタ ４９ メモリライトデータ ５０ メモリリードデータ ５１ メモリデータバスバッファ ５２ メモリデータバス ５３ メモリデバイス ５４ ベースクロック信号 ５５ ＣＰＵバスリクエスト信号 ５６ ＣＰＵバスアクノリッジ信号 ５７ ＰＣＩバスリクエスト信号 ５８ ＰＣＩバスアクノリッジ信号 ５９ メモリバスアクセス調停部 ６０ ＲＯＷアドレスストローブ信号 ６１ ＣＯＬＵＭＮアドレスストローブ信号 ６２ メモリアドレス信号
Claims (6)
- 【請求項１】２つのメモリアクセスソースからのサイク
ルを各アクセスソース毎に設けられたＦＩＦＯバッファ
に蓄積させ、ＲＯＷアドレス成分を常時監視することに
よって、サイクル境界におけるページヒットの機会を、
より多く創出することを目的としてメモリサイクルのス
ケジューリングを実行することを特徴とするユニファイ
ドメモリアーキテクチャにおけるメモリ制御方法。 - 【請求項２】ＲＯＷアドレス成分を常時監視し、ＲＯＷ
アドレス成分が同一ならば前記ページヒットを行わせる
ことを特徴とする請求項１記載のユニファイドメモリア
ーキテクチャにおけるメモリ制御方法。 - 【請求項３】前記２つのメモリアクセスソースが、ＣＰ
ＵからのアクセスソースとＰＣＩからのアクセスソース
であることを特徴とする請求項１または２記載のユニフ
ァイドメモリアーキテクチャにおけるメモリ制御方法。 - 【請求項４】前記メモリサイクルのスケジューリングを
メモリコントローラ内部で実行することを特徴とする請
求項１〜３のいずれかに記載のユニファイドメモリアー
キテクチャにおけるメモリ制御方法。 - 【請求項５】２つのメモリアクセスソースから発行され
るサイクルを各々独立に蓄積するＦＩＦＯバッファを備
え、ＲＯＷアドレス成分を常時監視し、ＲＯＷアドレス
成分が同一ならばサイクル境界におけるページヒットを
行わせることを特徴とするユニファイドメモリアーキテ
クチャにおけるメモリ制御装置。 - 【請求項６】前記２つのメモリアクセスソースが、ＣＰ
ＵからのアクセスソースとＰＣＩからのアクセスソース
であることを特徴とする請求項５記載のユニファイドメ
モリアーキテクチャにおけるメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23214197A JPH1173366A (ja) | 1997-08-28 | 1997-08-28 | ユニファイドメモリアーキテクチャにおけるメモリ制御方法およびメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23214197A JPH1173366A (ja) | 1997-08-28 | 1997-08-28 | ユニファイドメモリアーキテクチャにおけるメモリ制御方法およびメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173366A true JPH1173366A (ja) | 1999-03-16 |
Family
ID=16934643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23214197A Pending JPH1173366A (ja) | 1997-08-28 | 1997-08-28 | ユニファイドメモリアーキテクチャにおけるメモリ制御方法およびメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1173366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006030650A1 (ja) * | 2004-09-16 | 2008-05-15 | 日本電気株式会社 | 複数の処理ユニットでリソースを共有する情報処理装置 |
| US10061515B2 (en) | 2014-09-11 | 2018-08-28 | Toshiba Memory Corporation | Information processing apparatus and memory system |
-
1997
- 1997-08-28 JP JP23214197A patent/JPH1173366A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006030650A1 (ja) * | 2004-09-16 | 2008-05-15 | 日本電気株式会社 | 複数の処理ユニットでリソースを共有する情報処理装置 |
| US7650453B2 (en) | 2004-09-16 | 2010-01-19 | Nec Corporation | Information processing apparatus having multiple processing units sharing multiple resources |
| JP4737438B2 (ja) * | 2004-09-16 | 2011-08-03 | 日本電気株式会社 | 複数の処理ユニットでリソースを共有する情報処理装置 |
| US10061515B2 (en) | 2014-09-11 | 2018-08-28 | Toshiba Memory Corporation | Information processing apparatus and memory system |
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