TWI764139B - 訪問資料匯流排的裝置、方法及系統 - Google Patents

訪問資料匯流排的裝置、方法及系統

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本發明涉及一種訪問資料匯流排的裝置、方法及系統,所述訪問資料匯流排的裝置包括:主機埠;從機埠,所述主機埠具有訪問所述從機埠的固定優先順序別;第一多工器以及第二多工器,用於實現所述主機埠與所述從機埠之間的切換;解碼器,用於接收所述主機埠發送的位址信號並進行解碼,生成相應的選擇信號,所述第二多工器根據所述選擇信號選擇對應的所述從機埠與所述主機埠相連;以及仲裁器,用於接收所述主機埠發送的請求信號,並根據固定優先權與先到先做結合的方式確定所述主機埠訪問所述從機埠的順序。

Description

訪問資料匯流排的裝置、方法及系統
本發明涉及資料處理技術,尤其涉及一種訪問資料匯流排的裝置、方法及系統。
目前,SOC(System on a Chip,片上系統)大多採用多層AHB(Advanced High Performance Bus,高級高性能匯流排)匯流排架構進行資訊交互。AHB規範包括AMBA(Advanced Microcontroller Bus Architecture,高級微控制器匯流排架構)規範以及AHB-Lite協定。其中,AMBA規範v2.0定義AHB多層之間的連接,並通過定義仲裁器的信號,例如,匯流排請求(HBUSREQx)信號以及匯流排授權(HGRANTx)信號來判斷多個主機與多個從機之間的切換。AHB-Lite協議則沒有明確定義AHB多層之間連接以及定義仲裁器的信號,而是定義單一主機和多個從機的連接,並定義選通(HSEL)信號或者傳輸類型(HTRANS)信號代替匯流排請求信號以及匯流排授權信號,來判斷主機與多個從機之間的切換。
然而,上述兩種方式中,當從機切換至新主機時,因為AHB-Lite和AHB多層匯流排架構的管線(pipeline)特徵可能會導致***單個等候狀態(wait state),造成延遲。
有鑒於此,有必要提供一種減少從機切換過程延遲現象的訪問資料匯流排的方法、裝置及系統。
本發明提供一種訪問資料匯流排的裝置,所述訪問資料匯流排的裝置包括:主機埠,用於連接主機;從機埠,用於連接從機,所述從機埠通過資料匯流排連接至所述主機埠,所述主機埠具有訪問所述從機埠的固定優先順序別;第一多工器以及第二多工器,連接至所述主機埠及所述從機埠之間,用於實現所述主機埠與所述從機埠之間的切換;解碼器,連接至所述第二多工器,用於接收所述主機埠發送的位址信號並進行解碼,生成相應的選擇信號,所述第二多工器根據所述選擇信號選擇對應的所述從機埠與所述主機埠相連;以及仲裁器,連接至所述第一多工器,用於接收所述主機埠發送的請求信號,並根據固定優先權與先到先做結合的方式確定所述主機埠訪問所述從機埠的順序。
進一步地,當多個主機埠同時對同一個從機埠發出訪問請求時,所述仲裁器根據所述固定優先順序別確定所述主機埠訪問所述從機埠的順序,其中,優先順序別越高的主機埠具有越優先訪問所述從機埠的許可權。
進一步地,當多個主機埠不是同時對一個從機埠發出訪問請求時,所述仲裁器採用先到先做的方式確定所述主機埠訪問所述從機埠的順序,其中,越先發出所述請求信號的主機埠具有越優先訪問所述從機埠的許可權。
進一步地,當所述主機埠的數量為N,分別為第一主機埠、第二主機埠、…、直至第N主機端,對應的優先順序別依次為第1級、第2級、…、直至第N級,如果所述第M主機埠在所述第M-1主機埠之前請求訪問同一所述從機埠,則所述仲裁器根據先到先做的方式確定所述第M主機埠優先訪問所述從機埠,直至所述第M主機埠停止請求使用所述資料匯流排,所述仲裁器再根據所述優先順序別確定所述第一主機埠、所述第二主機埠、…、直至所述第M-1主機埠訪問所述從機埠的順序,其中,N、M為自然數,且M小於或等於N。
本發明同時提供一種訪問資料匯流排的方法,所述資料匯流排用於連接主機埠及從機埠,所述主機埠具有訪問所述從機埠的固定優先順序別,所述方法包括:接收所述主機埠發送的位址信號並進行解碼,生成相應的選擇信號,根據所述選擇信號選擇對應的所述從機埠與所述主機埠相連;以及接收所述主機埠發送的請求信號,並根據固定優先權與先到先做結合的方式確定所述主機埠訪問所述從機埠的順序。
進一步地,當多個主機埠同時對同一個從機埠發出訪問請求時,根據所述固定優先順序別確定所述主機埠訪問所述從機埠的順序,優先順序別越高的主機埠具有越優先訪問所述從機埠的許可權。
進一步地,當多個主機埠不是同時對一個從機埠發出訪問請求時,採用先到先做的方式確定所述主機埠訪問所述從機埠的順序,越先發出所述訪問請求的主機埠具有越優先訪問所述從機埠的許可權。
進一步地,當所述主機埠的數量為N,分別為第一主機埠、第二主機埠、…、直至第N主機端,對應的優先順序別依次為第1級、第2級、…、直至第N級,如果所述第M主機埠在所述第M-1主機埠之前請求訪問同一所述從機埠,則根據先到先做的方式確定所述第M主機埠優先訪問所述從機埠,直至所述第K主機埠停止請求使用所述資料匯流排,再根據所述優先順序別確定所述第一主機埠、所述第二主機埠、…、直至所述第M-1主機埠訪問所述從機埠的順序,其中,N、M為自然數,且M小於或等於N。
本發明還提供一種訪問資料匯流排的系統,所述系統包括主機、從機以及連接所述主機及從機的上述訪問資料匯流排的裝置。
本發明提出的訪問資料匯流排的方法、裝置及系統可避免採用單一固定優先級別的方式確定所述主機埠訪問所述從機埠順序時,優先順序別較低的主機埠因長時間等待獲取不到資料匯流排的使用權而導致的資料讀寫效率較低,也可避免單一採用先到先做的方式確定所述主機埠訪問所述從機埠順序時,優先順序別較高的主機讀寫資料的速度較慢而影響系統運行效率,因此, 本發明提出的訪問資料匯流排的方法、裝置及系統可以增加主機整體上讀寫資料的效率,實現零等待(zero wait state),減少時延。
100:訪問資料匯流排的系統
10:主機
20:從機
30:訪問資料匯流排的裝置
31:主機埠
32:從機埠
33:第一多工器
34:第二多工器
35:解碼器
36:仲裁器
圖1是本發明一實施例的訪問資料匯流排的系統的模組示意圖。
圖2是本發明一實施例的訪問資料匯流排的方法的流程示意圖。
為了能夠更清楚地理解本發明的上述目的、特徵和優點,下面結合附圖和具體實施例對本發明進行詳細描述。需要說明的是,在不衝突的情況下,本發明的實施例及實施例中的特徵可以相互組合。
在下面的描述中闡述了很多具體細節以便於充分理解本發明,所描述的實施例僅僅是本發明一部分實施例,而不是全部的實施例。基於本發明中的實施例,本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例,都屬於本發明保護的範圍。
除非另有定義,本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。本文中在本發明的說明書中所使用的術語只是為了描述具體的實施例的目的,不是旨在於限制本發明。
請參閱圖1,圖示為本發明提出的訪問資料匯流排的系統一實施例的模組示意圖,所述訪問資料匯流排的系統100包括主機10、從機20以及訪問資料匯流排的裝置30。
在本實施例中,所述訪問資料匯流排的裝置30包括主機埠31、從機埠32、第一多工器33、第二多工器34、解碼器35以及仲裁器36。
所述主機埠31用於連接所述主機10。所述主機埠31用於連接所述主機10。所述從機埠32用於連接所述從機20,所述從機埠32通過資料匯流排連接至所述主機埠31。所述主機埠31具有訪問所述從機埠32的固定優先順序別。 在本較佳實施例中,優先順序別越高的主機埠31具有越優先訪問所述從機埠32的許可權,也就是說,優先順序別越高的主機埠31具有對所述資料匯流排具有越優先的使用權。
所述第一多工器33、所述第二多工器34為多路選擇器,連接至所述主機埠31與所述從機埠32之間,用於實現從所述主機埠31至所述從機埠32之間的切換。
所述解碼器35連接至所述第二多工器34,用於接收所述主機埠31發送的位址信號(例如,圖1中所示HADDR0,HADDR4)並進行解碼,生成相應的選擇信號,所述第二多工器34根據所述選擇信號選擇對應的所述從機埠32與所述主機埠31相連。
所述仲裁器36連接至所述第一多工器33,用於接收所述主機埠31發送的請求信號HREQx,並根據固定優先權與先到先做結合的方式確定所述主機埠31訪問所述從機埠32的順序。所述請求信號HREQx表明所述主機埠31請求使用所述資料匯流排訪問從機埠32。
在本實施例中,當多個主機埠31同時對同一個從機埠32發出訪問請求時,所述仲裁器36根據所述固定優先順序別確定所述主機埠31訪問所述從機埠32的順序,優先順序別越高的主機埠31具有越優先訪問所述從機埠32的許可權。
當多個主機埠31不是同時對一個從機埠32發出訪問請求時,所述仲裁器36採用先到先做的方式確定所述主機埠31訪問所述從機埠32的順序,越先發出所述訪問請求的主機埠31具有越優先訪問所述從機埠32的許可權。
請參閱圖2,本發明同時提出一種訪問資料匯流排方法。所述方法的步驟如下:為了便於理解,在本實施例中,以主機埠31以及從機埠32均為四個為例,加以說明。所述主機埠31包括第一主機埠M0、第二主機埠M1、第二主機埠M2以及第三主機埠M3,所述主機埠31訪問所述從機埠32的優先順序別為,第一主機埠M0>第二主機埠M1>第二主機埠M2>第三主機埠M3。
步驟S101,設置所述仲裁器36的初始狀態,具體地,設置所述主機埠31的請求信號HREQ及傳輸類型信號HTRANS。在本實施例中,所述請求信 號初始值設置為HREQ=4'hf,表明所述主機埠31數量為四個,所述傳輸類型信號Mx_HTRANS[1]設置為IDEL,表明沒有所述主機埠31請求訪問所述從機埠32。
步驟S102,如果所述第一主機埠M0、所述第二主機埠M1、所述第三主機埠M2以及所述第四主機埠M3同時請求訪問同一從機埠32,所述仲裁器36根據優先順序別確定所述主機埠31訪問所述從機埠32的順序,對應的所述請求信號HREQ為{!M3_HTRANS[1],!M2_HTRANS[1],!M1_HTRANS[1],M0_HTRANS[1]},表明所述第一主機埠M0優先訪問所述從機埠32,所述第二主機M1、所述第三主機M2及所述第四主機M3依次排隊等待訪問所述從機埠32。所述仲裁器36確定所述第一主機埠M0訪問所述從機埠32,直至所述第一主機埠M0停止請求使用所述資料匯流排,對應的傳輸類型信號M0_HTRANS[1]設置為IDE。所述仲裁器36依照所述優先順序級別依次確定所述第二主機埠M1、所述第三主機埠M2及所述第四主機埠M3訪問所述從機埠32,直至沒有所述主機埠31請求訪問所述從機埠32,對應的所述傳輸類型信號Mx_HTRANS[1]設置為IDEL,返回至步驟S101。
步驟S103,如果所述第二主機埠M1在所述第一主機埠M0之前請求訪問同一所述從機埠32,對應的所述請求信號HREQ為{!M3_HTRANS[1],!M2_HTRANS[1],M1_HTRANS[1],!M0_HTRANS[1]},表明所述仲裁器36根據先到先做的方式確定所述第二主機埠M1優先訪問所述從機埠32,直至所述第二主機埠M1停止請求使用所述資料匯流排,對應的傳輸類型信號M1_HTRANS[1]設置為IDEL。所述仲裁器36再根據所述優先順序別確定 所述第一主機埠M0、所述第三主機埠M2及所述第四主機埠M3訪問所述從機埠32,直至沒有所述主機埠31請求訪問所述從機埠32,對應的所述傳輸類型信號Mx_HTRANS[1]設置為IDEL,返回至步驟S101。
同樣地,步驟S104,如果所述第三主機埠M2在所述第一主機埠M0及所述第二主機埠M1之前請求訪問同一所述從機埠32,對應的所述請求信號HREQ為{!M3_HTRANS[1],M2_HTRANS[1],!M1_HTRANS[1],!M0_HTRANS[1]},表明所述仲裁器36根據先到先做的方式確定所述第三主機埠M2優先訪問所述從機埠32,直至所述第三主機埠M2停止請求使用所述資料匯流排,對應的傳輸類型信號M2_HTRANS[1]設置為IDEL。所述仲裁器36再根據所述優先順序別確定所述第一主機埠M0、所述第二主機埠M1及所述第四主機埠M3訪問所述從機埠32,直至沒有所述主機埠31請求訪問所述從機埠32,對應的所述傳輸類型信號Mx_HTRANS[1]設置為IDEL,返回至步驟S101。
步驟S105,如果所述第四主機埠M3在所述第一主機埠M0、所述第二主機埠M1及所述第三主機埠M2之前請求訪問同一所述從機埠32,對應的所述請求信號HREQ為{M3_HTRANS[1],!M2_HTRANS[1],!M1_HTRANS[1],!M0_HTRANS[1]},表明所述仲裁器36根據先到先做的方式確定所述第四主機埠M3優先訪問所述從機埠32,直至所述第四主機埠M3停止請求使用所述資料匯流排,對應的傳輸類型信號M3_HTRANS[1]設置為IDEL。所述仲裁器36再根據所述優先順序別確定 所述第一主機埠M0、所述第二主機埠M1及所述第三主機埠M2訪問所述從機埠32,直至沒有所述主機埠31請求訪問所述從機埠32,對應的所述傳輸類型信號Mx_HTRANS[1]設置為IDEL,返回至步驟S101。
可以理解,當所述主機埠31的數量為N時,分別為第一主機埠、第二主機埠、…、直至第N主機埠,對應的優先順序別依次為第1級、第2級、…、直至第N級,其中N為自然數。如果所述第M主機埠在所述第M-1主機埠之前請求訪問同一所述從機埠,其中,M為自然數,且小於或等於N,則所述仲裁器36根據先到先做的方式確定所述第M主機埠優先訪問所述從機埠32,直至所述第M主機埠停止請求使用所述資料匯流排,對應的傳輸類型信號MK_HTRANS[1]設置為IDEL。所述仲裁器36再根據所述優先順序別確定所述第一主機埠、所述第二主機埠、…、直至所述第M-1主機埠訪問所述從機埠32,直至沒有所述主機埠31請求訪問所述從機埠32,對應的所述傳輸類型信號Mx_HTRANS[1]設置為IDEL,返回至步驟S101。
本發明提出的訪問資料匯流排的方法、裝置30及系統100可避免採用單一固定優先級別的方式確定所述主機埠31訪問所述從機埠32順序時,優先順序別較低的主機埠31因長時間等待獲取不到資料匯流排的使用權而導致的資料讀寫效率較低,也可避免採用單一先到先做的方式確定所述主機埠31訪問所述從機埠32順序時,優先順序別較高的主機10讀寫資料的速度較慢而影響系統運行效率,本發明提出的訪問資料匯流排的方法、裝置30及系統100可以增加主機10整體上讀寫資料的效率,實現零等待(zero wait state),減少時延。
另外,本發明提出的訪問資料匯流排的方法、裝置30及系統100採用第一多工器33及第二多工器34來實現所述主機10與從機20之問的切換,在提高讀寫資料的效率,同時,也不容易造成時序收斂的問題。
以上所述僅為本發明的較佳實施例而已,並不用以限制本發明,凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等,均應包含在本發明的保護範圍之內。
100:訪問資料匯流排的系統
10:主機
20:從機
30:訪問資料匯流排的裝置
31:主機埠
32:從機埠
33:第一多工器
34:第二多工器
35:解碼器
36:仲裁器

Claims (5)

  1. 一種訪問資料匯流排的裝置,所述訪問資料匯流排的裝置包括:主機埠,用於連接主機;從機埠,用於連接從機,所述從機埠通過資料匯流排連接至所述主機埠,所述主機埠具有訪問所述從機埠的固定優先順序別;第一多工器以及第二多工器,連接至所述主機埠及所述從機埠之間,用於實現所述主機埠與所述從機埠之間的切換;解碼器,連接至所述第二多工器,用於接收所述主機埠發送的位址信號並進行解碼,生成相應的選擇信號,所述第二多工器根據所述選擇信號選擇對應的所述從機埠與所述主機埠相連;以及仲裁器,連接至所述第一多工器,用於接收所述主機埠發送的請求信號,並根據固定優先權與先到先做結合的方式確定所述主機埠訪問所述從機埠的順序,其中當多個主機埠同時對同一個從機埠發出訪問請求時,所述仲裁器根據所述固定優先順序別確定所述主機埠訪問所述從機埠的順序,其中,優先順序別越高的主機埠具有越優先訪問所述從機埠的許可權;其中當多個主機埠不是同時對一個從機埠發出訪問請求時,所述仲裁器採用先到先做的方式確定所述主機埠訪問所述從機埠的順序,其中,越先發出所述請求信號的主機埠具有越優先訪問所述從機埠的許可權。
  2. 如請求項1所述的訪問資料匯流排的裝置,其中當所述主機埠的數量為N,分別為第一主機埠、第二主機埠、直至第N主機端,對應的優先順序別依次為第1級、第2級、直至第N級,所述第M主機埠在所述第一主機埠、所述第二主機埠、直至所述第M-1主機埠之前請求訪問同一所述從機埠,則所述仲裁器根據先到先做的方式確定所述第M主機埠優先訪問所述從機埠,直至所述第M主機埠停止請求使用所述資料匯流排,所述仲裁器再根據所述優先順序別確定所述第一主機埠、所述第二主機埠、直至所述第M-1主機埠訪問所述從機埠的順序,其中,N、M為自然數,且M小於或等於N。
  3. 一種訪問資料匯流排的方法,所述資料匯流排用於連接主機埠及從機埠,所述主機埠具有訪問所述從機埠的固定優先順序別,其改良在於:所述方法包括:接收所述主機埠發送的位址信號並進行解碼,生成相應的選擇信號,根據所述選擇信號選擇對應的所述從機埠與所述主機埠相連;以及接收所述主機埠發送的請求信號,並根據固定優先權與先到先做結合的方式確定所述主機埠訪問所述從機埠的順序,其中當多個主機埠同時對同一個從機埠發出訪問請求時,根據所述固定優先順序別確定所述主機埠訪問所述從機埠的順序,優先順序別越高的主機埠具有越優先訪問所述從機埠的許可權;其中當多個主機埠不是同時對一個從機埠發出訪問請求時,採用先到先做的方式確定所述主機埠訪問所述從機埠的順序,越先發出所述訪問請求的主機埠具有越優先訪問所述從機埠的許可權。
  4. 如請求項3所述的訪問資料匯流排的方法,其中當所述主機埠的數量為N,分別為第一主機埠、第二主機埠、直至第N主機端,對應的優先順序別依次為第1級、第2級、直至第N級,如果第M主機埠在所述第一主機埠、所述第二主機埠、直至所述第M-1主機埠之前請求訪問同一所述從機埠,則根據先到先做的方式確定所述第M主機埠優先訪問所述從機埠,直至所述第K主機埠停止請求使用所述資料匯流排,再根據所述優先順序別確定所述第一主機埠、所述第二主機埠、直至所述第M-1主機埠訪問所述從機埠的順序,其中,N、M為自然數,且M小於或等於N。
  5. 一種訪問資料匯流排的系統,所述系統包括主機、從機以及連接所述主機及從機的訪問資料匯流排的裝置,其改良在於:所述訪問資料匯流排的裝置為請求項1至2任意一項所述的訪問資料匯流排的裝置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030043790A1 (en) * 2001-09-06 2003-03-06 Philip Gutierrez Multi-master bus architecture for system -on-chip designs
US20070126474A1 (en) * 2005-12-07 2007-06-07 June Young Chang Crossbar switch architecture for multi-processor SoC platform
US20110138098A1 (en) * 2009-02-13 2011-06-09 The Regents Of The University Of Michigan Crossbar circuitry for applying an adaptive priority scheme and method of operation of such crossbar circuitry
US20130046909A1 (en) * 2009-11-18 2013-02-21 ST- Ericsson SA Method and Apparatus of Master-to-Master Transfer of Data on a Chip and System on Chip
TW201533577A (zh) * 2014-02-20 2015-09-01 Samsung Electronics Co Ltd 在單晶片系統中的非同步介面及其操作方法
TWI569146B (zh) * 2014-12-27 2017-02-01 英特爾公司 用於高效能互連中之嵌入式串流路徑的方法、設備及系統

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030043790A1 (en) * 2001-09-06 2003-03-06 Philip Gutierrez Multi-master bus architecture for system -on-chip designs
US20070126474A1 (en) * 2005-12-07 2007-06-07 June Young Chang Crossbar switch architecture for multi-processor SoC platform
US20110138098A1 (en) * 2009-02-13 2011-06-09 The Regents Of The University Of Michigan Crossbar circuitry for applying an adaptive priority scheme and method of operation of such crossbar circuitry
US20130046909A1 (en) * 2009-11-18 2013-02-21 ST- Ericsson SA Method and Apparatus of Master-to-Master Transfer of Data on a Chip and System on Chip
TW201533577A (zh) * 2014-02-20 2015-09-01 Samsung Electronics Co Ltd 在單晶片系統中的非同步介面及其操作方法
TWI569146B (zh) * 2014-12-27 2017-02-01 英特爾公司 用於高效能互連中之嵌入式串流路徑的方法、設備及系統

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