JP2003271573A - マルチプロセッサ、マルチプロセッサコア及びその制御方法 - Google Patents
マルチプロセッサ、マルチプロセッサコア及びその制御方法Info
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- JP2003271573A JP2003271573A JP2002072563A JP2002072563A JP2003271573A JP 2003271573 A JP2003271573 A JP 2003271573A JP 2002072563 A JP2002072563 A JP 2002072563A JP 2002072563 A JP2002072563 A JP 2002072563A JP 2003271573 A JP2003271573 A JP 2003271573A
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Abstract
(57)【要約】
【課題】 １チップ上にプロセッサコア100，200と該プ
ロセッサコア100，200からアクセス可能な共有メモリ30
0 とを持つマルチプロセッサ1 において、共有メモリ30
0 での競合を生じないようにする。 【解決手段】 メモリ選択フラグ信号170，270を格納す
る記憶回路130，230と、メモリ選択フラグ信号170，270
と外部フラグ信号150，250とを切り替え出力する切り替
え手段140，240と、該出力をデータバス110，210に送出
する制御付きドライバ190，191，290，291と、切り替え
手段140，240の出力とメモリアクセスアドレスとを入力
として外部へメモリアクセス信号120，220を出力するメ
モリ制御部180，280とを有し、データバス110，210に接
続されて外部フラグ信号150，250と切り替え手段140，2
40を制御する選択信号160，260とを外部から受け取るプ
ロセッサコア100，200と、メモリアクセス信号120，220
を入力し、データバス110，210で接続される共有メモリ
300とを備える。
ロセッサコア100，200からアクセス可能な共有メモリ30
0 とを持つマルチプロセッサ1 において、共有メモリ30
0 での競合を生じないようにする。 【解決手段】 メモリ選択フラグ信号170，270を格納す
る記憶回路130，230と、メモリ選択フラグ信号170，270
と外部フラグ信号150，250とを切り替え出力する切り替
え手段140，240と、該出力をデータバス110，210に送出
する制御付きドライバ190，191，290，291と、切り替え
手段140，240の出力とメモリアクセスアドレスとを入力
として外部へメモリアクセス信号120，220を出力するメ
モリ制御部180，280とを有し、データバス110，210に接
続されて外部フラグ信号150，250と切り替え手段140，2
40を制御する選択信号160，260とを外部から受け取るプ
ロセッサコア100，200と、メモリアクセス信号120，220
を入力し、データバス110，210で接続される共有メモリ
300とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、１チップ上に複数
のプロセッサコアと、前記プロセッサコアからアクセス
可能な共有メモリとからなるマルチプロセッサ、マルチ
プロセッサコア及びその制御方法に関する技術分野に属
する。
のプロセッサコアと、前記プロセッサコアからアクセス
可能な共有メモリとからなるマルチプロセッサ、マルチ
プロセッサコア及びその制御方法に関する技術分野に属
する。
【０００２】
【従来の技術】近年、プロセスの微細化が進んでいるこ
と及びＬＳＩへの更なる高性能化の要求から、１チップ
上に複数のプロセッサコアが搭載されたマルチプロセッ
サが多く開発されるようになっている。また、コストの
面からも、従来複数のチップで構成していたシステムを
１チップ上で実現できるマルチプロセッサが脚光を浴び
ている。
と及びＬＳＩへの更なる高性能化の要求から、１チップ
上に複数のプロセッサコアが搭載されたマルチプロセッ
サが多く開発されるようになっている。また、コストの
面からも、従来複数のチップで構成していたシステムを
１チップ上で実現できるマルチプロセッサが脚光を浴び
ている。
【０００３】このようなマルチプロセッサにおいて、そ
れぞれのプロセッサが独立に動作できる場合は容易に最
高性能を達成することが可能であるが、１チップ上のプ
ロセッサコア間でデータのやり取りが必要な場合、一旦
チップ外にデータを送出し、それを他方のプロセッサコ
アで受け取ろうとすると、同じ１チップ上に搭載されて
いる効果が出せないことになる。すなわち、データの授
受に関して従来の別チップ構成の場合と同等になってし
まうからである。
れぞれのプロセッサが独立に動作できる場合は容易に最
高性能を達成することが可能であるが、１チップ上のプ
ロセッサコア間でデータのやり取りが必要な場合、一旦
チップ外にデータを送出し、それを他方のプロセッサコ
アで受け取ろうとすると、同じ１チップ上に搭載されて
いる効果が出せないことになる。すなわち、データの授
受に関して従来の別チップ構成の場合と同等になってし
まうからである。
【０００４】そこで、従来、例えば特開平７−１０５１
４６号又は特開平５−２１０６４０号の各公報に示され
るように、１チップ上に複数のプロセッサコアからアク
セス可能な共有メモリを設けることで前記問題を解決す
ることが提案されている。すなわち、あるプロセッサコ
アで作成されたデータを共有メモリに格納し、その後に
このデータを必要とするプロセッサコアが共有メモリに
アクセスする。このようにすれば、一般に内蔵されるメ
モリは高速であるから、データ授受に関して従来に比べ
飛躍的に転送効率を向上させることができる。
４６号又は特開平５−２１０６４０号の各公報に示され
るように、１チップ上に複数のプロセッサコアからアク
セス可能な共有メモリを設けることで前記問題を解決す
ることが提案されている。すなわち、あるプロセッサコ
アで作成されたデータを共有メモリに格納し、その後に
このデータを必要とするプロセッサコアが共有メモリに
アクセスする。このようにすれば、一般に内蔵されるメ
モリは高速であるから、データ授受に関して従来に比べ
飛躍的に転送効率を向上させることができる。
【０００５】
【発明が解決しようとする課題】しかし、前記従来のも
のでは、互いに独立に動くプロセッサコアからのアクセ
ス要求を適切に行なうには、調停回路が別途必要とさ
れ、又は複数のアクセスが許されるデュアルポートメモ
リを共有メモリとして使用する必要があるという問題が
あった。
のでは、互いに独立に動くプロセッサコアからのアクセ
ス要求を適切に行なうには、調停回路が別途必要とさ
れ、又は複数のアクセスが許されるデュアルポートメモ
リを共有メモリとして使用する必要があるという問題が
あった。
【０００６】また、デュアルポートメモリ又は複雑な競
合を回避する調停回路は大規模になりがちで、プロセッ
サコア間でのデータ授受が完全にランダムに発生する場
合以外は却ってオーバースペックになっていると言う問
題があった。
合を回避する調停回路は大規模になりがちで、プロセッ
サコア間でのデータ授受が完全にランダムに発生する場
合以外は却ってオーバースペックになっていると言う問
題があった。
【０００７】さらに、既に開発しているプロセッサコア
を複数搭載するという一般的な開発手法では、新たに調
停回路等の設計追加が必須であり、設計期間が長くなる
というがあった。
を複数搭載するという一般的な開発手法では、新たに調
停回路等の設計追加が必須であり、設計期間が長くなる
というがあった。
【０００８】本発明は斯かる諸点に鑑みてなされたもの
であり、従来のプロセッサコアをほぼそのまま用い、簡
易な構成であるにも関わらず、共有メモリでの競合を生
じないマルチプロセッサを提供することを目的とする。
であり、従来のプロセッサコアをほぼそのまま用い、簡
易な構成であるにも関わらず、共有メモリでの競合を生
じないマルチプロセッサを提供することを目的とする。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、請求項１の発明では、１チップ上に複数のプロセ
ッサコアと、前記プロセッサコアからアクセス可能な共
有メモリとを持つマルチプロセッサにおいて、プログラ
ムによりライト可能なメモリ選択フラグ信号を格納する
記憶手段と、前記記憶手段からのメモリ選択フラグ信号
と外部フラグ信号とを切り替え出力する切り替え手段
と、前記記憶手段をプログラムによりリードした場合に
前記切り換え手段の出力をデータバスに送出する制御付
きドライバと、前記切り替え手段の出力とメモリアクセ
スアドレスとを入力として外部へメモリアクセス信号を
出力するメモリ制御部とを有し、前記データバスに接続
され、前記外部フラグ信号と、前記切り替え手段を制御
する選択信号とを外部から受け取る複数のプロセッサコ
アと、複数のメモリアクセス信号を入力し、前記メモリ
アクセス信号に関連して複数の前記データバスで接続さ
れる共有メモリとを備える。
めに、請求項１の発明では、１チップ上に複数のプロセ
ッサコアと、前記プロセッサコアからアクセス可能な共
有メモリとを持つマルチプロセッサにおいて、プログラ
ムによりライト可能なメモリ選択フラグ信号を格納する
記憶手段と、前記記憶手段からのメモリ選択フラグ信号
と外部フラグ信号とを切り替え出力する切り替え手段
と、前記記憶手段をプログラムによりリードした場合に
前記切り換え手段の出力をデータバスに送出する制御付
きドライバと、前記切り替え手段の出力とメモリアクセ
スアドレスとを入力として外部へメモリアクセス信号を
出力するメモリ制御部とを有し、前記データバスに接続
され、前記外部フラグ信号と、前記切り替え手段を制御
する選択信号とを外部から受け取る複数のプロセッサコ
アと、複数のメモリアクセス信号を入力し、前記メモリ
アクセス信号に関連して複数の前記データバスで接続さ
れる共有メモリとを備える。
【００１０】前記の構成によると、リセット直後は、プ
ロセッサコア内のメモリ制御回路は共有メモリに対し、
メモリアクセス信号を同時にはアクティブ状態にするこ
とはなく、競合を避けることができる。従って、複数の
プロセッサコアをチップ上で接続する際に、簡易に共有
メモリへの排他制御を実現することができ、かつ各プロ
セッサコアは共有メモリへのアクセスが許可されている
かどうかを内部プログラムで容易に知ることができる。
ロセッサコア内のメモリ制御回路は共有メモリに対し、
メモリアクセス信号を同時にはアクティブ状態にするこ
とはなく、競合を避けることができる。従って、複数の
プロセッサコアをチップ上で接続する際に、簡易に共有
メモリへの排他制御を実現することができ、かつ各プロ
セッサコアは共有メモリへのアクセスが許可されている
かどうかを内部プログラムで容易に知ることができる。
【００１１】請求項２の発明では、１チップ上に複数設
けられ、共通メモリにアクセス可能なプロセッサコアで
あって、プログラムによりライト可能なメモリ選択フラ
グ信号を格納する記憶手段と、前記記憶手段からのメモ
リ選択フラグ信号と外部フラグ信号とを切り替え出力す
る切り替え手段と、前記記憶手段をプログラムによりリ
ードした場合に前記切り換え手段の出力をデータバスに
送出する制御付きドライバと、前記切り替え手段の出力
とメモリアクセスアドレスとを入力として外部へメモリ
アクセス信号を出力するメモリ制御部とを有し、前記デ
ータバスに接続されて前記外部フラグ信号と、前記切り
替え手段を制御する選択信号とを外部から受け取る一
方、前記メモリ選択フラグ信号をプログラムによりリー
ドした場合、前記メモリ選択フラグ信号を前記データバ
スに送出するようにする。
けられ、共通メモリにアクセス可能なプロセッサコアで
あって、プログラムによりライト可能なメモリ選択フラ
グ信号を格納する記憶手段と、前記記憶手段からのメモ
リ選択フラグ信号と外部フラグ信号とを切り替え出力す
る切り替え手段と、前記記憶手段をプログラムによりリ
ードした場合に前記切り換え手段の出力をデータバスに
送出する制御付きドライバと、前記切り替え手段の出力
とメモリアクセスアドレスとを入力として外部へメモリ
アクセス信号を出力するメモリ制御部とを有し、前記デ
ータバスに接続されて前記外部フラグ信号と、前記切り
替え手段を制御する選択信号とを外部から受け取る一
方、前記メモリ選択フラグ信号をプログラムによりリー
ドした場合、前記メモリ選択フラグ信号を前記データバ
スに送出するようにする。
【００１２】前記の構成によると、プロセッサコアは１
チップ上で複数接続される際に、簡易に共有メモリへの
排他制御を実現することができ、かつ共有メモリへのア
クセスが許可されているかどうかを内部プログラムで容
易に知ることができる。
チップ上で複数接続される際に、簡易に共有メモリへの
排他制御を実現することができ、かつ共有メモリへのア
クセスが許可されているかどうかを内部プログラムで容
易に知ることができる。
【００１３】請求項３の発明では、請求項２のマルチプ
ロセッサコアを用いるマルチプロセッサであって、第１
のプロセッサコアと第２のプロセッサコアとを搭載し、
前記第１のプロセッサコアの選択信号を固定し、前記第
１のプロセッサコアの切り替え手段出力信号を論理反転
して前記第２のプロセッサコアの外部フラグ信号として
印加し、前記第１のプロセッサコアのメモリアクセス信
号を前記共有メモリに接続し、前記第１のプロセッサコ
アのデータバスを前記共有メモリに接続し、前記第１の
プロセッサコアの外部フラグ信号を固定し、前記第２の
プロセッサコアの選択信号を、前記第１のプロセッサコ
アの選択信号を論理反転した値で固定し、前記第２のプ
ロセッサコアの切り替え手段出力信号をオープンとし、
前記第２のプロセッサコアのメモリアクセス信号を前記
共有メモリに接続し、前記第２のプロセッサコアのデー
タバスを前記共有メモリに接続するように構成する。
ロセッサコアを用いるマルチプロセッサであって、第１
のプロセッサコアと第２のプロセッサコアとを搭載し、
前記第１のプロセッサコアの選択信号を固定し、前記第
１のプロセッサコアの切り替え手段出力信号を論理反転
して前記第２のプロセッサコアの外部フラグ信号として
印加し、前記第１のプロセッサコアのメモリアクセス信
号を前記共有メモリに接続し、前記第１のプロセッサコ
アのデータバスを前記共有メモリに接続し、前記第１の
プロセッサコアの外部フラグ信号を固定し、前記第２の
プロセッサコアの選択信号を、前記第１のプロセッサコ
アの選択信号を論理反転した値で固定し、前記第２のプ
ロセッサコアの切り替え手段出力信号をオープンとし、
前記第２のプロセッサコアのメモリアクセス信号を前記
共有メモリに接続し、前記第２のプロセッサコアのデー
タバスを前記共有メモリに接続するように構成する。
【００１４】前記の構成によると、リセット直後は、第
２プロセッサコアから共有メモリにアクセスできる状態
になっており、選択信号をリードすることで、プログラ
ムによりマスタ側として動作しているか、又はスレーブ
側として動作しているか判断することが可能である。ま
た、通常動作時では、第１プロセッサコア側で共有メモ
リにアクセスする必要がある場合、データバスを通じ
て、メモリ制御回路をアクティブにする。同時に、第２
プロセッサコア側では、メモリ制御回路はディスエーブ
ルされる。従って、共有メモリは第１プロセッサコア側
に接続されることになり、競合を避けることができる。
また、内部レジスタをリードすることで、選択信号の値
を知ることができ、さらにそれらがマスタ側なのか、又
はスレーブ側なのかを知ることができる。同様に、内部
レジスタをリードすることで、マルチプロセッサコアが
自身で設定した又は他方の影響からのものかのいずれに
しても、共有メモリにアクセスできるか否かを知ること
が可能である。従って、わずかの論理回路を考慮するこ
とで、本発明の作用効果が有効に得られる好適なマルチ
プロセッサが得られる。
２プロセッサコアから共有メモリにアクセスできる状態
になっており、選択信号をリードすることで、プログラ
ムによりマスタ側として動作しているか、又はスレーブ
側として動作しているか判断することが可能である。ま
た、通常動作時では、第１プロセッサコア側で共有メモ
リにアクセスする必要がある場合、データバスを通じ
て、メモリ制御回路をアクティブにする。同時に、第２
プロセッサコア側では、メモリ制御回路はディスエーブ
ルされる。従って、共有メモリは第１プロセッサコア側
に接続されることになり、競合を避けることができる。
また、内部レジスタをリードすることで、選択信号の値
を知ることができ、さらにそれらがマスタ側なのか、又
はスレーブ側なのかを知ることができる。同様に、内部
レジスタをリードすることで、マルチプロセッサコアが
自身で設定した又は他方の影響からのものかのいずれに
しても、共有メモリにアクセスできるか否かを知ること
が可能である。従って、わずかの論理回路を考慮するこ
とで、本発明の作用効果が有効に得られる好適なマルチ
プロセッサが得られる。
【００１５】請求項４の発明のマルチプロセッサ制御方
法では、請求項３のマルチプロセッサを用いて、第１及
び第２のプロセッサコアに同時に割り込みをかけ、前記
共有メモリにアクセス権を持たないプロセッサコア側は
割り込みルーチン中で前記共有メモリに対するアクセス
を禁止し、他方のプロセッサコア側で記憶手段をプログ
ラムにより切り替えることで前記共有メモリの接続先を
変更するステップを含むようにする。また、請求項５の
発明のマルチプロセッサ制御方法では、請求項３のマル
チプロセッサを用いて、マルチプロセッサ上のプロセッ
サコアでメモリ選択フラグ信号を切り替え手段の出力と
する方をマスタ側とし、前記マスタ側プロセッサコアで
前記共有メモリをアクセスしようとするときのみ、プロ
グラムによりメモリ選択フラグ信号を更新して前記共有
メモリへのアクセスを制御するステップを含むようにす
る。
法では、請求項３のマルチプロセッサを用いて、第１及
び第２のプロセッサコアに同時に割り込みをかけ、前記
共有メモリにアクセス権を持たないプロセッサコア側は
割り込みルーチン中で前記共有メモリに対するアクセス
を禁止し、他方のプロセッサコア側で記憶手段をプログ
ラムにより切り替えることで前記共有メモリの接続先を
変更するステップを含むようにする。また、請求項５の
発明のマルチプロセッサ制御方法では、請求項３のマル
チプロセッサを用いて、マルチプロセッサ上のプロセッ
サコアでメモリ選択フラグ信号を切り替え手段の出力と
する方をマスタ側とし、前記マスタ側プロセッサコアで
前記共有メモリをアクセスしようとするときのみ、プロ
グラムによりメモリ選択フラグ信号を更新して前記共有
メモリへのアクセスを制御するステップを含むようにす
る。
【００１６】前記の構成によると、第２プロセッサコア
が共有メモリをアクセスしている最中に、第１プロセッ
サコアが記憶手段を書き換えて、共有メモリが第１プロ
セッサコア側に属しようとするのを避けることができ
る。
が共有メモリをアクセスしている最中に、第１プロセッ
サコアが記憶手段を書き換えて、共有メモリが第１プロ
セッサコア側に属しようとするのを避けることができ
る。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は本発明の実施形態に係るマル
チプロセッサ１の全体構成を示し、このマルチプロセッ
サ１中には１チップ上に全く同一の第１プロセッサコア
１００と第２プロセッサコア２００とが設けられてい
る。
基づいて説明する。図１は本発明の実施形態に係るマル
チプロセッサ１の全体構成を示し、このマルチプロセッ
サ１中には１チップ上に全く同一の第１プロセッサコア
１００と第２プロセッサコア２００とが設けられてい
る。
【００１８】前記プロセッサコア１００，２００はそれ
ぞれのデータバス１１０，２１０により、共有メモリ３
００に接続されている。尚、図示しないが、この他に実
際にはアクセスアドレスや制御信号がそれぞれのプロセ
ッサコア１００，２００から出力されている。
ぞれのデータバス１１０，２１０により、共有メモリ３
００に接続されている。尚、図示しないが、この他に実
際にはアクセスアドレスや制御信号がそれぞれのプロセ
ッサコア１００，２００から出力されている。
【００１９】前記共有メモリ３００は、第１プロセッサ
コア１００から来るメモリアクセス信号１２０がアクテ
ィブ(＝"１")の時に、前記データバス１１０を通じて第
１プロセッサコア１００とデータ転送を行なう。同様
に、この共有メモリ３００は、第２プロセッサコア２０
０から来るメモリアクセス信号２２０がアクティブ(＝"
１")の時に、データバス２１０を通じて第２プロセッサ
コア２００とデータ転送を行なう。
コア１００から来るメモリアクセス信号１２０がアクテ
ィブ(＝"１")の時に、前記データバス１１０を通じて第
１プロセッサコア１００とデータ転送を行なう。同様
に、この共有メモリ３００は、第２プロセッサコア２０
０から来るメモリアクセス信号２２０がアクティブ(＝"
１")の時に、データバス２１０を通じて第２プロセッサ
コア２００とデータ転送を行なう。
【００２０】前記プロセッサコア１００，２００内の記
憶回路１３０，２３０は、それぞれのプロセッサコア１
００，２００内のプログラムによりライト可能なメモリ
選択フラグ信号１７０，２７０を格納する記憶手段で、
このメモリ選択フラグ信号１７０，２７０が"１"のと
き、それぞれ共有メモリ３００を選択する。
憶回路１３０，２３０は、それぞれのプロセッサコア１
００，２００内のプログラムによりライト可能なメモリ
選択フラグ信号１７０，２７０を格納する記憶手段で、
このメモリ選択フラグ信号１７０，２７０が"１"のと
き、それぞれ共有メモリ３００を選択する。
【００２１】前記プロセッサコア１００，２００内の切
り替え手段１４０，２４０は、前記記憶回路１３０，２
３０のメモリ選択フラグ信号１７０，２７０信号と、外
部から入力される外部フラグ信号１５０，２５０とを切
り換え出力する。そして、外部から前記切り替え手段１
４０，２４０を制御する選択信号１６０，２６０を受け
取り、この選択信号１６０が"１"の時、記憶回路１３０
の出力をメモリ選択フラグ信号１７０として採用する一
方、選択信号２６０が"１"の時、記憶回路２３０の出力
をメモリ選択フラグ信号２７０として採用する。
り替え手段１４０，２４０は、前記記憶回路１３０，２
３０のメモリ選択フラグ信号１７０，２７０信号と、外
部から入力される外部フラグ信号１５０，２５０とを切
り換え出力する。そして、外部から前記切り替え手段１
４０，２４０を制御する選択信号１６０，２６０を受け
取り、この選択信号１６０が"１"の時、記憶回路１３０
の出力をメモリ選択フラグ信号１７０として採用する一
方、選択信号２６０が"１"の時、記憶回路２３０の出力
をメモリ選択フラグ信号２７０として採用する。
【００２２】また、制御付き出力ドライバとしてのメモ
リ選択フラグバス出力ドライバ１９０，２９０は、プロ
グラムによりメモリ選択フラグ信号１７０，２７０の値
をリードする場合に、データをデータバス１１０，２１
０に送出する。同時に同じく制御付き出力ドライバとし
ての選択信号バス出力ドライバ１９１，２９１は選択信
号１６０，２６０の値をリードする場合にデータをデー
タバス１１０，２１０を通じて送出する。
リ選択フラグバス出力ドライバ１９０，２９０は、プロ
グラムによりメモリ選択フラグ信号１７０，２７０の値
をリードする場合に、データをデータバス１１０，２１
０に送出する。同時に同じく制御付き出力ドライバとし
ての選択信号バス出力ドライバ１９１，２９１は選択信
号１６０，２６０の値をリードする場合にデータをデー
タバス１１０，２１０を通じて送出する。
【００２３】そして、メモリ制御部としてのメモリ制御
回路１８０，２８０は、前記切り替え手段１４０，２４
０の出力であるメモリ選択フラグ信号１７０，２７０と
メモリアクセスアドレスとを入力として外部へメモリア
クセス信号１２０，２２０を出力するメモリ制御部であ
って、前記メモリ選択フラグ信号１７０，２７０がアク
ティブ(＝"１")でかつメモリアクセスアドレスが共有メ
モリ３００を指し示すアドレスである場合、メモリアク
セス信号１２０，２２０を出力する。そして、前記共有
メモリ３００にこのメモリアクセス信号１２０，２２０
が入力される。
回路１８０，２８０は、前記切り替え手段１４０，２４
０の出力であるメモリ選択フラグ信号１７０，２７０と
メモリアクセスアドレスとを入力として外部へメモリア
クセス信号１２０，２２０を出力するメモリ制御部であ
って、前記メモリ選択フラグ信号１７０，２７０がアク
ティブ(＝"１")でかつメモリアクセスアドレスが共有メ
モリ３００を指し示すアドレスである場合、メモリアク
セス信号１２０，２２０を出力する。そして、前記共有
メモリ３００にこのメモリアクセス信号１２０，２２０
が入力される。
【００２４】以上のように説明した前記プロセッサコア
１００，２００を以下のように接続する。すなわち、第
１プロセッサコア１００の出力信号であるメモリ選択フ
ラグ信号１７０を論理反転し、第２プロセッサコア２０
０の外部フラグ信号２５０として入力する。
１００，２００を以下のように接続する。すなわち、第
１プロセッサコア１００の出力信号であるメモリ選択フ
ラグ信号１７０を論理反転し、第２プロセッサコア２０
０の外部フラグ信号２５０として入力する。
【００２５】また、前記第１プロセッサコア１００の選
択信号１６０は"１"に固定し、同様に第２プロセッサコ
ア２００の選択信号２６０は"０"に固定する。第１プロ
セッサコア１００の外部フラグ信号１５０は外部で固定
値にしておく。この信号は前記切り替え手段１４０で選
択されないので、固定値であれば何でもよい。前記第２
プロセッサコア２００のメモリ選択フラグ信号２７０は
外部でオープンにしておく。
択信号１６０は"１"に固定し、同様に第２プロセッサコ
ア２００の選択信号２６０は"０"に固定する。第１プロ
セッサコア１００の外部フラグ信号１５０は外部で固定
値にしておく。この信号は前記切り替え手段１４０で選
択されないので、固定値であれば何でもよい。前記第２
プロセッサコア２００のメモリ選択フラグ信号２７０は
外部でオープンにしておく。
【００２６】前記メモリ制御回路１８０，２８０は、メ
モリ選択フラグ信号１７０，２７０がアクティブ(＝"
１")の時で、かつメモリアクセスアドレス(図示せず)が
共有メモリ３００を指し示す範囲である時、メモリアク
セス信号１２０，２２０をアクティブ(＝"１")とする。
モリ選択フラグ信号１７０，２７０がアクティブ(＝"
１")の時で、かつメモリアクセスアドレス(図示せず)が
共有メモリ３００を指し示す範囲である時、メモリアク
セス信号１２０，２２０をアクティブ(＝"１")とする。
【００２７】前記共有メモリ３００はプロセッサコア１
００，２００から来るリード／ライト信号(図示せず)に
応じて、データバス１１０，２１０を通じてデータ転送
を行なう。尚、プロセッサコア１００，２００は通常の
プロセッサコアが一般的に持つ、例外処理の機能等は備
えているとする。
００，２００から来るリード／ライト信号(図示せず)に
応じて、データバス１１０，２１０を通じてデータ転送
を行なう。尚、プロセッサコア１００，２００は通常の
プロセッサコアが一般的に持つ、例外処理の機能等は備
えているとする。
【００２８】以上のように構成された本発明の実施形態
に係るマルチプロセッサ１の作動を説明する。プロセッ
サコア１００，２００のメモリ空間は例えば６４Ｋワー
ド空間とし、共有メモリ３００はその中のＥ０００番地
からＦＦＦＦ番地に割り当てられているとする。
に係るマルチプロセッサ１の作動を説明する。プロセッ
サコア１００，２００のメモリ空間は例えば６４Ｋワー
ド空間とし、共有メモリ３００はその中のＥ０００番地
からＦＦＦＦ番地に割り当てられているとする。
【００２９】リセット直後では、記憶回路１３０は"０"
に初期化される。選択信号１６０は固定(＝"１")なの
で、メモリ選択フラグ信号１７０は"０"となる。従っ
て、第１プロセッサコア１００でメモリ選択フラグ信号
１７０をリードすると、メモリ選択フラグ信号１７０
は"０"となり、共有メモリ３００は選択できない。
に初期化される。選択信号１６０は固定(＝"１")なの
で、メモリ選択フラグ信号１７０は"０"となる。従っ
て、第１プロセッサコア１００でメモリ選択フラグ信号
１７０をリードすると、メモリ選択フラグ信号１７０
は"０"となり、共有メモリ３００は選択できない。
【００３０】同様に第２プロセッサコア２００でメモリ
選択フラグ信号２７０をリードすると、選択信号２６０
は固定(＝"０")なので、記憶回路２３０の値に関わら
ず、メモリ選択フラグ信号２７０の値は"１"となり、メ
モリアクセスとしてアクセスアドレスがＥ０００番地か
らＦＦＦＦ番地の間であると、共有メモリ３００に対
し、メモリ制御回路２８０はメモリアクセス信号２２０
(＝"１")を出力する。
選択フラグ信号２７０をリードすると、選択信号２６０
は固定(＝"０")なので、記憶回路２３０の値に関わら
ず、メモリ選択フラグ信号２７０の値は"１"となり、メ
モリアクセスとしてアクセスアドレスがＥ０００番地か
らＦＦＦＦ番地の間であると、共有メモリ３００に対
し、メモリ制御回路２８０はメモリアクセス信号２２０
(＝"１")を出力する。
【００３１】すなわち、リセット直後は、第２プロセッ
サコア２００から共有メモリ３００にアクセスできる状
態になっている。そして、選択信号１６０，２６０をリ
ードすることで、プログラムにより、マスタ側として動
作しているか、又はスレーブ側として動作しているか判
断することが可能である。
サコア２００から共有メモリ３００にアクセスできる状
態になっている。そして、選択信号１６０，２６０をリ
ードすることで、プログラムにより、マスタ側として動
作しているか、又はスレーブ側として動作しているか判
断することが可能である。
【００３２】通常動作時では、第１プロセッサコア１０
０側で共有メモリ３００にアクセスする必要がある場
合、データバス１１０を通じて、記憶回路１３０に対し
て"１"をライトする。選択信号１６０が"１"であるの
で、メモリ選択フラグ信号１７０は"１"となり、メモリ
制御回路１８０をアクティブにする。同時に、第２プロ
セッサコア２００側では、メモリ選択フラグ信号２７０
が"０"となるので、メモリ制御回路２８０はディスエー
ブルされる。従って、共有メモリ３００は第１プロセッ
サコア１００側に接続されることになる。
０側で共有メモリ３００にアクセスする必要がある場
合、データバス１１０を通じて、記憶回路１３０に対し
て"１"をライトする。選択信号１６０が"１"であるの
で、メモリ選択フラグ信号１７０は"１"となり、メモリ
制御回路１８０をアクティブにする。同時に、第２プロ
セッサコア２００側では、メモリ選択フラグ信号２７０
が"０"となるので、メモリ制御回路２８０はディスエー
ブルされる。従って、共有メモリ３００は第１プロセッ
サコア１００側に接続されることになる。
【００３３】従って、本発明の実施形態に係るマルチプ
ロセッサ１によると、プロセッサコア１００，２００内
のメモリ制御回路１８０，２８０は共有メモリ３００に
対し、メモリアクセス信号１２０，２２０を同時にはア
クティブ状態することはなく、競合を避けることができ
る。
ロセッサ１によると、プロセッサコア１００，２００内
のメモリ制御回路１８０，２８０は共有メモリ３００に
対し、メモリアクセス信号１２０，２２０を同時にはア
クティブ状態することはなく、競合を避けることができ
る。
【００３４】また、内部レジスタをリードすることで、
選択信号１６０，２６０の値を知ることができ、さらに
それらがマスタ側なのか、又はスレーブ側なのかを知る
ことができる。同様に、内部レジスタをリードすること
で、各プロセッサコア１００，２００が自身で設定した
又は他方の影響からのものかのいずれにしても、共有メ
モリ３００にアクセスできるか否かを知ることが可能で
ある。
選択信号１６０，２６０の値を知ることができ、さらに
それらがマスタ側なのか、又はスレーブ側なのかを知る
ことができる。同様に、内部レジスタをリードすること
で、各プロセッサコア１００，２００が自身で設定した
又は他方の影響からのものかのいずれにしても、共有メ
モリ３００にアクセスできるか否かを知ることが可能で
ある。
【００３５】尚、前記実施形態では、排他制御の原則を
記述したが、実際的には、第２プロセッサコア２００が
共有メモリ３００をアクセスしている最中に、第１プロ
セッサコア１００が記憶回路１３０を書き換えてしま
い、共有メモリ３００が第１プロセッサコア１００側に
属してしまうことも考え得る。
記述したが、実際的には、第２プロセッサコア２００が
共有メモリ３００をアクセスしている最中に、第１プロ
セッサコア１００が記憶回路１３０を書き換えてしま
い、共有メモリ３００が第１プロセッサコア１００側に
属してしまうことも考え得る。
【００３６】このような場合、図２に示すように、第１
及び第２プロセッサコア１００，２００に同時に割り込
みをかけ、前記共有メモリ３００にアクセス権を持たな
い第２プロセッサコア２００側は割り込みルーチン中で
前記共有メモリ３００に対するアクセスを禁止し、他方
の第１プロセッサコア１００側で記憶回路１３０をプロ
グラムにより切り替えることで前記共有メモリ３００の
接続先を変更するステップを含むマルチプロセッサ制御
方法をとればよい。
及び第２プロセッサコア１００，２００に同時に割り込
みをかけ、前記共有メモリ３００にアクセス権を持たな
い第２プロセッサコア２００側は割り込みルーチン中で
前記共有メモリ３００に対するアクセスを禁止し、他方
の第１プロセッサコア１００側で記憶回路１３０をプロ
グラムにより切り替えることで前記共有メモリ３００の
接続先を変更するステップを含むマルチプロセッサ制御
方法をとればよい。
【００３７】又は、図３に示すように、マルチプロセッ
サ１上の記憶回路１３０へのライトアクセスが生じた時
に、それを示す信号出力を出力とする第１プロセッサコ
ア１００をマスタ側とし、そのメモリ選択フラグ信号１
７０を受けて、第２プロセッサコア２００側をストール
させ、第１プロセッサコア１００で共有メモリ３００を
アクセスしようとするときのみ、プログラムによりメモ
リ選択フラグ信号１７０を更新して前記共有メモリ３０
０へのアクセスを制御するステップを含むマルチプロセ
ッサ制御方法をとればよい。
サ１上の記憶回路１３０へのライトアクセスが生じた時
に、それを示す信号出力を出力とする第１プロセッサコ
ア１００をマスタ側とし、そのメモリ選択フラグ信号１
７０を受けて、第２プロセッサコア２００側をストール
させ、第１プロセッサコア１００で共有メモリ３００を
アクセスしようとするときのみ、プログラムによりメモ
リ選択フラグ信号１７０を更新して前記共有メモリ３０
０へのアクセスを制御するステップを含むマルチプロセ
ッサ制御方法をとればよい。
【００３８】尚、本発明は、アクセスタイミングが調整
できるようなシステムにおいては、ある程度タイミング
を考慮することで、ランダムに２つのプロセッサコアか
らアクセスがある共有メモリに対しても十分に適用する
ことが可能である。
できるようなシステムにおいては、ある程度タイミング
を考慮することで、ランダムに２つのプロセッサコアか
らアクセスがある共有メモリに対しても十分に適用する
ことが可能である。
【００３９】
【発明の効果】以上のように、本発明によれば、複数の
プロセッサコアをチップ上で接続する際に、僅かの論理
回路を考慮することで、簡易に共有メモリへの排他制御
を実現することができ、かつ各プロセッサコアは共有メ
モリへのアクセスが許可されているかどうかを内部プロ
グラムで容易に知ることができる。
プロセッサコアをチップ上で接続する際に、僅かの論理
回路を考慮することで、簡易に共有メモリへの排他制御
を実現することができ、かつ各プロセッサコアは共有メ
モリへのアクセスが許可されているかどうかを内部プロ
グラムで容易に知ることができる。
【図１】本発明の実施形態に係るマルチプロセッサの全
体構成を示す図である。
体構成を示す図である。
【図２】マルチプロセッサ上のプロセッサコアの制御流
れを示す図である。
れを示す図である。
【図３】その他のマルチプロセッサ上のプロセッサコア
の制御流れを示す図２相当図である。
の制御流れを示す図２相当図である。
１ マルチプロセッサ
１００，２００ プロセッサコア
１１０，２１０ データバス
１２０，２２０ メモリアクセス信号
１３０，２３０ 記憶回路（記憶手段）
１４０，２４０ 切り替え手段
１５０，２５０ 外部フラグ信号
１６０，２６０ 選択信号
１７０，２７０ メモリ選択フラグ信号
１８０，２８０ メモリ制御回路（メモリ制御部）
１９０，２９０ メモリ選択フラグバス出力ドライバ
（制御付きドライバ） １９１，２９１ 選択信号バス出力ドライバ（制御付き
ドライバ） ３００ 共有メモリ
（制御付きドライバ） １９１，２９１ 選択信号バス出力ドライバ（制御付き
ドライバ） ３００ 共有メモリ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 15/78 ５１０Ａ
Claims (5)
- 【請求項１】 １チップ上に複数のプロセッサコアと、
前記プロセッサコアからアクセス可能な共有メモリとを
持つマルチプロセッサにおいて、 プログラムによりライト可能なメモリ選択フラグ信号を
格納する記憶手段と、前記記憶手段からのメモリ選択フ
ラグ信号と外部フラグ信号とを切り替え出力する切り替
え手段と、前記記憶手段をプログラムによりリードした
場合に前記切り換え手段の出力をデータバスに送出する
制御付きドライバと、前記切り替え手段の出力とメモリ
アクセスアドレスとを入力として外部へメモリアクセス
信号を出力するメモリ制御部とを有し、前記データバス
に接続され、前記外部フラグ信号と、前記切り替え手段
を制御する選択信号とを外部から受け取る複数のプロセ
ッサコアと、 複数のメモリアクセス信号を入力し、前記メモリアクセ
ス信号に関連して複数の前記データバスで接続される共
有メモリとを備えたことを特徴とするマルチプロセッ
サ。 - 【請求項２】 １チップ上に複数設けられ、共通メモリ
にアクセス可能なプロセッサコアであって、 プログラムによりライト可能なメモリ選択フラグ信号を
格納する記憶手段と、前記記憶手段からのメモリ選択フ
ラグ信号と外部フラグ信号とを切り替え出力する切り替
え手段と、 前記記憶手段をプログラムによりリードした場合に前記
切り換え手段の出力をデータバスに送出する制御付きド
ライバと、 前記切り替え手段の出力とメモリアクセスアドレスとを
入力として外部へメモリアクセス信号を出力するメモリ
制御部とを有し、 前記データバスに接続されて前記外部フラグ信号と、前
記切り替え手段を制御する選択信号とを外部から受け取
る一方、 前記メモリ選択フラグ信号をプログラムによりリードし
た場合、前記メモリ選択フラグ信号を前記データバスに
送出することを特徴とするマルチプロセッサコア。 - 【請求項３】 請求項２のマルチプロセッサコアを用い
るマルチプロセッサであって、 第１のプロセッサコアと第２のプロセッサコアとを搭載
し、 前記第１のプロセッサコアの選択信号を固定し、 前記第１のプロセッサコアの切り替え手段出力信号を論
理反転して前記第２のプロセッサコアの外部フラグ信号
として印加し、 前記第１のプロセッサコアのメモリアクセス信号を前記
共有メモリに接続し、 前記第１のプロセッサコアのデータバスを前記共有メモ
リに接続し、 前記第１のプロセッサコアの外部フラグ信号を固定し、 前記第２のプロセッサコアの選択信号を、前記第１のプ
ロセッサコアの選択信号を論理反転した値で固定し、 前記第２のプロセッサコアの切り替え手段出力信号をオ
ープンとし、 前記第２のプロセッサコアのメモリアクセス信号を前記
共有メモリに接続し、 前記第２のプロセッサコアのデータバスを前記共有メモ
リに接続するように構成したことを特徴とするマルチプ
ロセッサ。 - 【請求項４】 請求項３のマルチプロセッサを用いて共
有メモリでの競合を避けるマルチプロセッサ制御方法で
あって、 第１及び第２のプロセッサコアに同時に割り込みをか
け、 前記共有メモリにアクセス権を持たないプロセッサコア
側は割り込みルーチン中で前記共有メモリに対するアク
セスを禁止し、 他方のプロセッサコア側で記憶手段をプログラムにより
切り替えることで前記共有メモリの接続先を変更するス
テップを含むマルチプロセッサ制御方法。 - 【請求項５】 請求項３のマルチプロセッサを用いて共
有メモリでの競合を避けるマルチプロセッサ制御方法で
あって、 マルチプロセッサ上のプロセッサコアでメモリ選択フラ
グ信号を切り替え手段の出力とする側をマスタ側とし、 前記マスタ側プロセッサコアで前記共有メモリをアクセ
スしようとするときのみ、プログラムによりメモリ選択
フラグ信号を更新して前記共有メモリへのアクセスを制
御するステップを含むマルチプロセッサ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002072563A JP3868316B2 (ja) | 2002-03-15 | 2002-03-15 | マルチプロセッサ及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002072563A JP3868316B2 (ja) | 2002-03-15 | 2002-03-15 | マルチプロセッサ及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003271573A true JP2003271573A (ja) | 2003-09-26 |
| JP3868316B2 JP3868316B2 (ja) | 2007-01-17 |
Family
ID=29202524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002072563A Expired - Fee Related JP3868316B2 (ja) | 2002-03-15 | 2002-03-15 | マルチプロセッサ及びその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3868316B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110187891A (zh) * | 2019-03-18 | 2019-08-30 | 杭州电子科技大学 | 一种用于多核可编程控制器的程序开发方法及*** |
-
2002
- 2002-03-15 JP JP2002072563A patent/JP3868316B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110187891A (zh) * | 2019-03-18 | 2019-08-30 | 杭州电子科技大学 | 一种用于多核可编程控制器的程序开发方法及*** |
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| Publication number | Publication date |
|---|---|
| JP3868316B2 (ja) | 2007-01-17 |
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