JP4732423B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Description

本発明は、炭化珪素半導体ウェハ（以下、ＳｉＣウェハという）の表面および裏面を高精度に平坦化したものに半導体デバイスが形成されたものがチップ状に分割されてなる炭化珪素半導体装置の製造方法に関する。
従来より、ＳｉＣウェハを研磨する方法が、例えば特許文献１、２で提案されている。具体的に、特許文献１では、研磨定盤に研磨布が貼り付けられており、研磨布の上方にウェハ保持用テーブルが配置され、研磨布の上に置かれたＳｉＣウェハが研磨布とウェハ保持用テーブルとによって挟まれる研磨装置が示されている。
このような研磨装置を用いて、例えば、ＳｉＣウェハの一面にトレンチを形成すると共にトレンチ内にトレンチ埋め込み層を形成したものを用意し、このトレンチ埋め込み層の表層部にできた溝を平坦化して無くす。
この場合、ＳｉＣウェハのトレンチ埋め込み層が研磨布に面するようにＳｉＣウェハを研磨布とウェハ保持用テーブルとで挟み、研磨布の上に配置した注液器から研磨布の上に砥粒が含まれた薬液を滴下しながらウェハ保持用テーブルおよび研磨定盤をそれぞれ回転させる。これにより、ウェハ保持用テーブルによってＳｉＣウェハを研磨布に押し付けながら、ＳｉＣウェハのトレンチ埋め込み層の表層部を平坦化して研磨する。
また、特許文献２では、半導体ウェハのうち素子領域の周囲に段差調整用パターンを設け、平坦化の研磨もしくは研削の対象となる膜の表面の凹凸を均一化することで、研磨もしくは研削の圧力を一定にして均一に平坦化を行うことが記載されている。
特開２００６−１２１１１１号公報 特開平１０−１４４６３８号公報
しかしながら、ＳｉＣウェハはダイヤモンドの次に硬いため、ＳｉＣウェハにストッパとなる酸化膜を設けたとしても、この酸化膜がＳｉＣウェハよりも先に削れてしまう。このように、ＳｉＣウェハを平坦化して研磨する場合、ストッパとなる酸化膜を利用した選択的な研磨を行うことができないため、ストッパとなる酸化膜を用いずに平坦化を行うこととなる。
しかし、上記特許文献１のように、研磨装置にてＳｉＣウェハに設けたトレンチ埋め込み層の溝を除去するに際し、ＳｉＣウェハの一面に段差があると、当該一面を高精度に平坦化することができない。このことについて、図６を参照して説明する。
図６（ａ）に示されるように、ＳｉＣウェハ５０の一面にトレンチ５１を設け、このトレンチ５１を埋めるようにトレンチ埋め込み層５２を形成したものの表面の溝５３を平坦化するに際し、研磨布５４とトレンチ埋め込み層５２との間の砥粒５５が溝５３を削っていく。
そして、ＳｉＣウェハ５０に破線で示される段差領域５６があると、この段差領域５６に沿って平坦化を行うこととなる。しかし、上述のように、段差を含む表面は同じＳｉＣとなるためストッパ膜がない溝を選択的に除去できず平坦にすることができない。また、硬質の研磨布等を利用して研磨すればダメージ層が残り平坦にした後もう一度柔らかい布によって研磨するといった加工が必要になる。柔らかい研磨布によって一度に研磨をしようとするとＳｉＣウェハ５０の上のトレンチ埋め込み層５２が削れたとしても、図６（ｂ）に示されるように、段差を小さくするようにＳｉＣウェハ５０を削ることは困難である。また、段差を除去しようとすると、ＳｉＣウェハ５０に窪みが形成されるシンニングやディッシングが発生してしまい、平坦化を高精度に実現することができない。
また、特許文献２に示されるように、半導体ウェハのうち素子領域の周囲に段差調整用パターンを設けたとしても、半導体ウェハが硬いＳｉＣで形成されたものを研削もしくは研磨する場合、上記特許文献１の場合と同様に、半導体ウェハの表面の段差を小さくするように削ることは困難である。
なお、上記のようにＳｉＣウェハ５０を研磨だけで平坦化しようとすると、例えばＳｉＣウェハ５０の中央部よりも外周部のほうが多く研磨され、ＳｉＣウェハ５０が均一に平坦化されない。
本発明は、上記点に鑑み、ＳｉＣウェハに半導体デバイスが形成されたものがチップ状に分割されてなる炭化珪素半導体装置の製造方法において、ＳｉＣウェハの表面および裏面を高精度に平坦化することを目的とする。
上記目的を達成するため、本発明は、半導体基板（１０）を用意する工程と、半導体基板（１０）の一面を表面（１１）とし、半導体基板（１０）の他面を裏面（１２）としたとき、半導体基板（１０）の表面（１１）側にトレンチ（１３）を形成し、トレンチ（１３）内にエピタキシャル層によるトレンチ埋め込み層（１４）を形成する工程と、半導体基板（１０）にトレンチ（１３）およびトレンチ埋め込み層（１４）を形成した後、平坦面を有する設置台に対し、半導体基板（１０）の表面（１１）を平坦面に向けて半導体基板（１０）を設置台に設置し、エピタキシャル層によるトレンチ埋め込み層（１４）を形成する際に半導体基板（１０）の表面（１１）から裏面（１２）に回り込んで形成されたエピタキシャル層によるトレンチ埋め込み層（１４）と共に半導体基板（１０）の裏面（１２）を平坦面に対して平行に研削または研磨する工程と、半導体基板（１０）の裏面（１２）を研削または研磨した後、当該裏面（１２）に対して平行に半導体基板（１０）の表面（１１）を研削および研磨する工程とを含んでいることを特徴とする。
これによると、素子構造（１３〜１７）が形成された半導体基板（１０）の表面（１１）を平坦化する前に平坦面に対して平行に半導体基板（１０）の裏面（１２）を研削または研磨するため、まず、半導体基板（１０）の裏面（１２）を平坦化することができる。続いて、平坦化された裏面（１２）に対して半導体基板（１０）の表面（１１）を平坦化することで、半導体基板（１０）の表面（１１）を裏面（１２）、つまり平坦面に対して平坦化することができる。すなわち、素子構造（１３〜１７）の表面が凹凸状になっていても、裏面（１２）に対して素子構造（１３〜１７）の表面を平坦化することができる。こうして、半導体基板（１０）の表面（１１）および裏面（１２）を均一に平坦化することができる。
この場合、半導体基板（１０）の裏面（１２）を先に平坦面に対して研削することにより、半導体基板（１０）の表面（１１）側に素子構造（１３〜１７）を形成した際に半導体基板（１０）の裏面（１２）に回り込んで形成されるデバイス工程で生成された余分な膜を除去することができるため、当該裏面（１２）を高精度に平坦化することができる。
そして、半導体基板（１０）の表面（１１）を研削および研磨する場合、当該表面（１１）に素子構造（１３〜１７）による段差が設けられていたとしても、当該段差をなくすように表面（１１）を研削および研磨することができる。つまり、半導体基板（１０）の裏面（１２）に対して半導体基板（１０）の表面（１１）の段差を無くすように研削および研磨を行うことができる。以上のようにして、半導体基板（１０）の表面（１１）にシンニングやディッシングを発生させずに半導体基板（１０）の表面（１１）および裏面（１２）を高精度に平坦化することができる。
この場合、半導体基板（１０）の表面（１１）を研削および研磨する工程では、超微細砥粒を用いて、半導体基板（１０）の表面（１１）を研削加工して半導体基板（１０）の表面（１１）を平坦化する工程と、超微細砥粒を用いた研削加工の後、半導体基板（１０）の表面（１１）をＣＭＰ加工によって研磨することで半導体基板（１０）の表面（１１）をダメージ層除去する工程とを含んでいる。
このように、超微細砥粒を用いることによって、機械的に、半導体基板（１０）の表面（１１）に設けられた段差を無くすように半導体基板（１０）の表面（１１）を研削することができる。また、その後の化学的なＣＭＰ加工を行うことで、半導体基板（１０）の表面（１１）をダメージ層除去することができ、半導体基板（１０）の表面（１１）を高精度に平坦化することができる。
他方、半導体基板（１０）の表面（１１）を研磨する場合、ＲＩＥによって半導体基板（１０）の表面（１１）をダメージ層除去することもできる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１および図２は、本実施形態に係る炭化珪素半導体装置の製造工程を示した断面図である。この図を参照して、本実施形態の炭化珪素半導体装置の製造方法について説明する。
ＳｉＣウェハ１０は、ＳｉＣ粉末を昇華して種結晶に再結晶化で成長させたバルク単結晶ＳｉＣを、切断してウェハ形状にした後、その表面（切断面）１１を鏡面加工したものである。この表面１１にＳｉＣ層、あるいはＧａＮ層をエピタキシャル成長させ、その後デバイスを形成するが、結晶性の良いエピタキシャル層を得るためには、ＳｉＣウェハ１０の表面１１は、無欠陥で、しかも原子レベルで平滑な面であることが要求される。
ＳｉＣウェハ１０は、本発明の半導体基板に相当する。
続いて、半導体デバイス形成工程を行う。この半導体デバイス形成工程では、ＳｉＣウェハ１０の表面１１に半導体デバイスを形成する。
具体的に、図１（ａ）に示す工程では、ＳｉＣウェハ１０の表面１１側にトレンチ埋め込み構造を有する素子のトレンチ１３をＲＩＥ等のドライエッチングによって形成する。この後、トレンチ１３内にトレンチ埋め込み層１４を形成する。
なお、トレンチ埋め込み層１４としては、エピタキシャル成長によって基板の導電型と異なる層や不純物濃度が連続的に変化する層等から構成される。これらの埋め込み層は、所望の半導体素子によって異なる。
本工程によって、トレンチ埋め込み層１４を形成すると、当該トレンチ埋め込み層１４の表面はトレンチ１３の形状を承継した形態となる。すなわち、トレンチ埋め込み層１４の表面に溝１５が設けられた状態となっている。なお、ＳｉＣウェハ１０の表面１１に形成される構造、例えばトレンチ１３やトレンチ埋め込み層１４、トレンチ埋め込み層１４の溝１５が本発明の素子構造に相当する。
続いて、図１（ｂ）に示す工程では、ＳｉＣウェハ１０の裏面１２を研削または研磨する。上記のように、トレンチ埋め込み層１４を形成する際に、トレンチ埋め込み層１４がＳｉＣウェハ１０の表面１１から裏面１２に回り込んで形成されている。
図１（ａ）に示されるように、ＳｉＣウェハ１０の裏面１２は、表面１１に対して平行になっておらず、ＳｉＣウェハ１０の最大厚みと最小厚みとの差（ＴＴＶ）が大きくなっている。したがって、本工程では、円柱状のグラインダー３０を図示しない駆動機構によって回転および移動させることで、ＳｉＣウェハ１０の裏面１２を研削または研磨し、ＳｉＣウェハ１０の表面１１の平坦化のための基準面を形成する。図面に指示するＳｉＣウェハ１０の表面１１側は後で削るため表面１１を基準にして表面１１に平行に裏面１２を研削することが目的である。
なお、グラインダー３０として、カップ形の砥石を用いることができる。このカップ形の砥石は容器の開口端に研削面が設けられたものである。なお、カップ形の砥石として、ストレートカップ形、テーパーカップ形、皿形等のものを採用することもできる。
この場合、グラインダー３０の砥石番手を変更することで、ＳｉＣウェハ１０の裏面１２全体を研削または研磨する。これにより、平坦面に対して平行にＳｉＣウェハ１０の裏面１２を研削または研磨し、ＳｉＣウェハ１０の裏面１２を基準面とする。
こうして、ＳｉＣウェハ１０の裏面１２の研削または研磨を行うと、ＳｉＣウェハ１０の裏面１２に回り込んで形成されたデバイス工程で生成された余分な膜を除去することができる。また、ＳｉＣウェハ１０の裏面１２とトレンチ埋め込み層１４の表面との差ＴＴＶをＴＴＶ≦１μｍとすることができる。
図１（ｃ）に示されるように、トレンチ埋め込み層１４はＳｉＣウェハ１０の表面１１を基準にして例えば４μｍの厚さになっている。この後の工程で、ＳｉＣウェハ１０の表面１１上のトレンチ埋め込み層１４を研削すると共に、ＳｉＣウェハ１０の表面１１の段差を除去する。
すなわち、図２（ａ）に示す工程では、超微細砥粒例えば砥石番手＃８０００を用いた研削加工を行って、ＳｉＣウェハ１０の表面１１上のトレンチ埋め込み層１４を除去する。この場合、例えば円柱状のグラインダー４０を回転させながらＳｉＣウェハ１０の表面１１に押し付け、トレンチ埋め込み層１４を研削する。これによると、ＳｉＣウェハ１０の表面１１に段差が設けられている場合には、トレンチ埋め込み層１４と共にＳｉＣウェハ１０が削られる。この場合、ＳｉＣウェハ１０の表面１１は、裏面１２に対して平行に研削される。
図３は、ＳｉＣウェハ１０の表面１１を平坦化した後の表面１１の段差を示した図である。この図に示されるように、従来ではＳｉＣウェハ１０の表面１１を平坦化したにも関わらず段差が残されていたが、本発明では、段差はほとんど残されていなかった。さらに、ＳｉＣウェハ１０の表面１１の表面粗さは２ｎｍだった。これは、平坦面に対して平行に研削されたＳｉＣウェハ１０の裏面１２を基準面としているため、当該基準面に対してＳｉＣウェハ１０の表面１１の凸部分が確実に除去された結果である。
なお、上記のようにしてＳｉＣウェハ１０の表面１１を研削した後、魔鏡を用いて鏡面とされたＳｉＣウェハ１０の表面１１の面検査を行うことで、表面１１の全体が研削できているか、段差が残されていないかをチェックすることができる。
続いて、図２（ｂ）に示す工程では、図２（ａ）に示す工程の研削によって、ＳｉＣウェハ１０の表面１１にできた破砕層をＣＭＰ加工によって除去し、表面１１から半導体素子の電気特性を劣化させるダメージ層を除去する。この場合、微少研磨量制御、例えばＣＶ測定法が採用される。すなわち、破砕層を少量だけ削って、ＣＶ測定法により電気的に研磨できているかを判定し、研磨量のレートを算出する。そして、当該研磨量のレートに従って、ＳｉＣウェハ１０の表面１１上の破砕層を除去し、ＳｉＣウェハ１０の表面１１を研磨する。
こうして、ＳｉＣウェハ１０の表面１１および裏面１２の平坦化が完了する。
発明者らは、ＳｉＣウェハ１０のオリエンテーションフラットに平行な方向におけるトレンチ埋め込み層１４の面内ばらつきを調べた。その結果を図４に示す。この図に示されるように、トレンチ埋め込み層１４の埋め込み深さ、すなわちトレンチ１３の深さは３．５±０．６５μｍであり、トレンチ埋め込み層１４の面内ばらつきは１μｍ以下であった。この結果からも、ＳｉＣウェハ１０の表面１１を高精度に研削および研磨できていると言える。
この後、ＳｉＣウェハ１０の表面１１に保護膜、電極等を形成し、裏面１２に電極等を形成した後、ＳｉＣウェハ１０をダイシングカットすることで個々のチップに分割する。これにより、炭化珪素半導体装置が完成する。
上記のように加工を行うということは、ＳｉＣウェハ１０の表面１１を基準に裏面１２の平行を出していると言える。ＳｉＣウェハ１０の裏面１２を削って平行を出すこと、その平行を出さなければ表面１１側の加工が不均一となり５ミクロン以下等の微小な表面段差を均一に平坦化することは難しい。また、トレンチ埋め込み層１４の溝１５の加工バラツキを最小限に抑える場合、裏面１２を削る平行度は１ミクロン以下にする必要がある。研削加工の場合は平行度を容易に制御できる。
以上説明したように、本実施形態では、ＳｉＣウェハ１０の表面１１側に形成したトレンチ埋め込み層１４を平坦化する前に、ＳｉＣウェハ１０の裏面１２を平坦面に対して平行に平坦化し、この後、ＳｉＣウェハ１０の裏面１２に対して平行にＳｉＣウェハ１０の表面１１側を平坦化することが特徴となっている。
これにより、ＳｉＣウェハ１０の表面１１を研削および研磨する際、平坦化された裏面１２に対して平行に研削および研磨を行うことができるので、ＳｉＣウェハ１０の表面１１側における段差を無くすように表面１１を研削および研磨することができる。
この場合、ＳｉＣウェハ１０の表面１１の段差にそって研磨を行うのではなく、超微細砥粒を利用してＳｉＣウェハ１０の基準面である裏面１２に平行に表面１１を研削および研磨するため、ＳｉＣウェハ１０の表面１１にシンニングやディッシングを発生させずに表面１１を平坦化することができる。このようにして、ＳｉＣウェハ１０の表面１１および裏面１２を高精度に平坦化することができる。
また、ＳｉＣウェハ１０の裏面１２を平坦化する際に、当該裏面１２に回り込んで形成されたトレンチ埋め込み層１４も除去することによって、裏面１２の平坦化の精度、ひいては表面１１の平坦化の精度を高めることができる。
さらに、平坦化されたＳｉＣウェハ１０の裏面１２に平行に表面１１を平坦化するため、表面１１の状態の測定等を行うことなく、効果的に短時間で平坦化を実現することができる。
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。上記第１実施形態では、ＳｉＣウェハ１０の表面１１側にトレンチ１３を設け、当該トレンチ１３内にトレンチ埋め込み層１４を形成した素子構造のうちトレンチ埋め込み層１４の表面を平坦化する場合について説明したが、本実施形態では、ＳｉＣウェハ１０の表面に電極等を形成し、当該電極等の上に保護膜を形成した素子構造の表面を研削または研磨する場合について説明する。
図５は、本実施形態に係る炭化珪素半導体装置の製造工程を示した断面図である。この図に示されるように、まず、ＳｉＣウェハ１０の表面１１に配線１６のパターンを形成し、当該配線１６を覆うように窒化膜等の保護膜１７を形成する。これによると、保護膜１７の表面は配線１６の段差を承継した段差が設けられ、凹凸状になっている。
なお、ＳｉＣウェハ１０の表面１１に形成される構造、例えば配線１６や保護膜１７が本発明の素子構造に相当する。
この後のＳｉＣウェハ１０の表面１１および裏面１２を平坦化する工程は、第１実施形態と同様である。すなわち、図１（ｂ）に示す工程のように、ＳｉＣウェハ１０の裏面１２を研削または研磨して裏面１２を平坦化し、裏面１２の平坦化後に、図２（ａ）に示す工程のようにＳｉＣウェハ１０の裏面１２を基準にしてＳｉＣウェハ１０の表面１１を研削および研磨することで表面１１を平坦化する。
以上説明したように、ＳｉＣウェハ１０の表面１１に、素子構造として配線１６や保護膜１７が形成されたものにおいても、本発明に係る方法によってＳｉＣウェハ１０の表面１１および裏面１２を平坦化することができる。
（他の実施形態）
上記実施形態では、ＳｉＣウェハ１０に設けたトレンチ埋め込み層１４の平坦化について説明したが、平坦化させる対象として硬い物質、例えばサファイヤやダイヤモンド等を平坦化する場合に本発明の方法を採用することができる。
また、上記の方法をウェハ製造工程にてスライス切断されたものに採用しても良い。これにより、高精度のＳｉＣウェハ１０を得ることができる。
上記実施形態では、ＳｉＣウェハ１０の表面１１を基準に裏面１２を研削または研磨していたが、ＳｉＣウェハ１０の表面１１を保護するために当該表面１１に保護テープを貼り付けることもできる。具体的には、粘着性を有する保護テープを用意して当該保護テープにＳｉＣウェハを固定する。保護テープとして、母材が薄く、粘着層がＳｉＣウェハ１０の表面１１を保護しつつ、ＳｉＣウェハ１０の表面１１の段差を吸収することができるものを用いることが望ましい。このような保護テープとして、バックグラインドテープや剥離が容易なＵＶテープが採用される。
そして、ＳｉＣウェハ１０の表面１１が保護テープの粘着面に面するようにＳｉＣウェハ１０を保護テープに貼り付け、保護テープを図示しない設置台に固定する。この設置台は平坦面を有しており、この平坦面の上に保護テープが設置される。これにより、保護テープはＳｉＣウェハ１０と平坦面とに挟まれた状態となる。
この後、図１（ｂ）に示される工程と同様に、円柱状のグラインダー３０を回転および移動させることで、ＳｉＣウェハ１０の裏面１２を研削または研磨すれば良い。
例えばＳｉＣウェハ１０が大口径のもので保護テープの必要がない等の場合には、上記各実施形態に示したように、保護テープを用いずにＳｉＣウェハ１０の裏面１２を平坦化することができる。もちろん、ＳｉＣウェハ１０が大口径のものでなくても、図１および図２に示される保護テープを用いずにＳｉＣウェハ１０の研削や研磨を行うことができる。なお、高精度に研削や研磨を行う場合、保護テープを用いない方が良い。
上記各実施形態では、ＳｉＣウェハ１０の表面１１を研削および研磨しているが、研削のみ行うようにしても良い。また、ＳｉＣウェハ１０の裏面１２についても、研削および研磨の両方を行っても良いし、研削のみ行っても良い。
上記各実施形態では、ＳｉＣウェハ１０の表面１１を研磨する場合、ＣＭＰ加工によって表面１１を研磨していたが、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）によってＳｉＣウェハ１０の表面１１からダメージ層を除去しても良い。
第１実施形態では、素子構造としてトレンチ１３、トレンチ埋め込み層１４、溝１５について説明し、第２実施形態では、素子構造として配線１６や保護膜１７について説明したが、素子構造はこれらの構造に限定されるものではなく、半導体素子の構成として必要となる構成要素による他の構造であっても構わない。
本発明の第１実施形態に係る炭化珪素半導体装置の製造工程を示した断面図である。 図１に続く炭化珪素半導体装置の製造工程を示した断面図である。 ＳｉＣウェハの表面を平坦化した後の表面の段差を示した図である。 ＳｉＣウェハの一方向におけるトレンチ埋め込み層の深さを示した図である 本発明の第２実施形態に係る炭化珪素半導体装置の製造工程を示した断面図である。 従来において、ＳｉＣウェハの表面側の研磨を説明するための図である。
符号の説明
１０…半導体基板、１１…半導体基板の表面、１２…半導体基板の裏面、１３…トレンチ、１４…トレンチ埋め込み層、１５…溝、１６…配線、１７…保護膜。

Claims (3)

  1. 炭化珪素で形成されると共に一面および他面を有する板状の半導体基板（１０）に半導体デバイスが形成されたものをチップ単位に分割することで形成される炭化珪素半導体装置の製造方法であって、
    前記半導体基板（１０）を用意する工程と、
    前記半導体基板（１０）の一面を表面（１１）とし、前記半導体基板（１０）の他面を裏面（１２）としたとき、前記半導体基板（１０）の表面（１１）側にトレンチ（１３）を形成し、前記トレンチ（１３）内にエピタキシャル層によるトレンチ埋め込み層（１４）を形成する工程と、
    前記半導体基板（１０）に前記トレンチ（１３）および前記トレンチ埋め込み層（１４）を形成した後、平坦面を有する設置台に対し、前記半導体基板（１０）の表面（１１）を前記平坦面に向けて前記半導体基板（１０）を前記設置台に設置し、前記エピタキシャル層によるトレンチ埋め込み層（１４）を形成する際に前記半導体基板（１０）の表面（１１）から裏面（１２）に回り込んで形成された前記エピタキシャル層によるトレンチ埋め込み層（１４）と共に前記半導体基板（１０）の裏面（１２）を前記平坦面に対して平行に研削または研磨する工程と、
    前記半導体基板（１０）の裏面（１２）を研削または研磨した後、当該裏面（１２）に対して平行に前記半導体基板（１０）の表面（１１）を研削および研磨する工程と、
    を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記半導体基板（１０）の表面（１１）を研削および研磨する工程では、
    超微細砥粒を用いて、前記半導体基板（１０）の表面（１１）を研削加工して前記半導体基板（１０）の表面（１１）を平坦化する工程と、
    前記超微細砥粒を用いた研削加工の後、前記半導体基板（１０）の表面（１１）をＣＭＰ加工によって研磨することで前記半導体基板（１０）の表面（１１）をダメージ層除去する工程とを含んでいることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記半導体基板（１０）の表面（１１）を研削および研磨する工程では、
    超微細砥粒を用いて、前記半導体基板（１０）の表面（１１）を研削加工して前記半導体基板（１０）の表面（１１）を平坦化する工程と、
    前記超微細砥粒を用いた研削加工の後、前記半導体基板（１０）の表面（１１）をＲＩＥによってダメージ層除去する工程とを含んでいることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977211B2 (en) * 2007-04-17 2011-07-12 Imec Method for reducing the thickness of substrates
JP5335576B2 (ja) * 2009-06-26 2013-11-06 株式会社ディスコ 半導体ウエーハの加工方法
JP5350127B2 (ja) * 2009-08-13 2013-11-27 株式会社ディスコ 被加工物の研削方法
DE102009051007B4 (de) * 2009-10-28 2011-12-22 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
JP5666897B2 (ja) * 2010-12-28 2015-02-12 日本電産サンキョー株式会社 多チャンネル磁気センサ装置の製造方法および多チャンネル磁気センサ装置
US8722507B2 (en) * 2011-01-06 2014-05-13 Hitachi Metals, Ltd. Method for forming identification marks on silicon carbide single crystal substrate, and silicon carbide single crystal substrate
US8860040B2 (en) 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
US9018639B2 (en) 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
JP6106419B2 (ja) * 2012-12-12 2017-03-29 昭和電工株式会社 ＳｉＣ基板の製造方法
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US9017804B2 (en) 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
JP6648743B2 (ja) 2016-10-05 2020-02-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2021077757A (ja) * 2019-11-08 2021-05-20 株式会社ディスコ ＳｉＣ基板の再生方法
US20220115226A1 (en) * 2020-10-08 2022-04-14 Okmetic Oy Manufacture method of a high-resistivity silicon handle wafer for a hybrid substrate structure
CN113561053B (zh) * 2021-08-03 2024-05-31 青岛佳恩半导体有限公司 一种超薄碳化硅单晶衬底的制备设备及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270559A (ja) * 2001-03-12 2002-09-20 Denso Corp 炭化珪素半導体装置の製造方法
WO2004053967A1 (ja) * 2002-12-10 2004-06-24 Fujitsu Limited 半導体装置、配線基板の形成方法及び基板処理装置
JP2006032655A (ja) * 2004-07-16 2006-02-02 Kyoto Univ 炭化珪素基板の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144638A (ja) 1996-11-15 1998-05-29 Sony Corp 半導体装置の製造方法
US5816900A (en) * 1997-07-17 1998-10-06 Lsi Logic Corporation Apparatus for polishing a substrate at radially varying polish rates
US5997392A (en) * 1997-07-22 1999-12-07 International Business Machines Corporation Slurry injection technique for chemical-mechanical polishing
US7129110B1 (en) 1999-08-23 2006-10-31 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP4028163B2 (ja) * 1999-11-16 2007-12-26 株式会社デンソー メカノケミカル研磨方法及びメカノケミカル研磨装置
JP2002151786A (ja) * 2000-11-10 2002-05-24 Sharp Corp 半導体レーザ素子
US7485962B2 (en) 2002-12-10 2009-02-03 Fujitsu Limited Semiconductor device, wiring substrate forming method, and substrate processing apparatus
WO2006031641A2 (en) * 2004-09-10 2006-03-23 Cree, Inc. Method of manufacturing carrier wafer and resulting carrier wafer structures
JP2007197302A (ja) * 2005-12-28 2007-08-09 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶の製造方法および製造装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270559A (ja) * 2001-03-12 2002-09-20 Denso Corp 炭化珪素半導体装置の製造方法
WO2004053967A1 (ja) * 2002-12-10 2004-06-24 Fujitsu Limited 半導体装置、配線基板の形成方法及び基板処理装置
JP2006032655A (ja) * 2004-07-16 2006-02-02 Kyoto Univ 炭化珪素基板の製造方法

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