JP4713143B2 - 半導体記憶装置 - Google Patents

Description

本発明は、１つのチップに複数個の不揮発性メモリ回路を搭載した半導体記憶装置に関する。

マイクロコントローラーは、１つのチップ上にマイクロプロセッサ（ＭＰＵ）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＩＯ（入出力回路）、インターフェース回路等を集積して構成されている。このような集積回路の１つである不揮発性フラッシュメモリのメモリ容量は数キロバイト（ＫＢ）〜数十メガバイト（ＭＢ）まで多岐にわたり、通常複数のセクタで構成され、そのセクタ構成は要求されるメモリ容量等に応じて適宜変更している。

このため、開発工数の短縮を図るために、例えば１ＭＢのメモリ容量を有する不揮発性メモリが１つのチップに要求される場合には、５１２ＫＢに開発されたメモリを１チップ上に２個搭載することがある。このように、２個のメモリを１チップに搭載した場合には、個々のメモリは単独で書換え・読出し動作が可能である。特に、書換えに関しては、１回の命令で連続して１個のメモリ内のデータをすべて消去することも可能であるし、セクタ単位での単独消去も可能である。また、不揮発性メモリの１種であるフラッシュメモリ、ＥＥＰＲＯＭにおける消去制御技術が特許文献１、２等に提案されている。

特開２００３−２２３７９２号公報 特開平５−１２８８９号公報

本発明は、１チップに複数の不揮発性メモリ回路を搭載した半導体記憶装置にて、単一の不揮発性メモリ回路を搭載した場合と同じ消去操作だけで複数の不揮発性メモリ回路すべてに対する消去動作を実行できるようにすることを目的とする。

本発明の半導体記憶装置は、連続消去制御回路とシフト回路とを備え、シフト回路は、入力される連続消去命令に応じて連続消去制御回路から出力される連続消去開始信号に基づいて、データの消去動作を実行させるための制御信号を１つの不揮発性メモリ回路に出力し、その不揮発性メモリ回路からデータの消去動作の完了を示す信号が入力されるとデータの消去動作を実行していない別の不揮発性メモリ回路に制御信号を出力することにより、１つのチップに搭載されたすべての不揮発性メモリ回路に制御信号を順次出力し、すべての不揮発性メモリ回路にてデータの消去動作が完了した場合には連続消去完了信号を出力する。
上記構成によれば、入力される１つの連続消去命令を基に、シフト回路による制御により１つのチップに搭載されたすべての不揮発性メモリ回路でデータの消去動作を順次実行させることができる。

本発明によれば、入力される連続消去命令に応じて出力される連続消去開始信号に基づいて、データの消去動作をそれぞれ実行させるための制御信号を１つのチップに搭載された複数の不揮発性メモリ回路に順次出力し、すべての不揮発性メモリ回路にてデータの消去動作が完了した場合には連続消去完了信号を出力する。これにより、１回の連続消去命令のみを基に、１つのチップに搭載されたすべての不揮発性メモリ回路でデータの消去動作が順次実行され、単一の不揮発性メモリ回路を搭載した場合と同じ１回の操作だけで複数の不揮発性メモリ回路すべてに対する消去動作を連続して実行することができる。また、単一の不揮発性メモリ回路ではなく、複数の不揮発性メモリ回路を１つのチップに搭載することで、配線やゲートによる負荷が軽減され、信号線の充放電や電圧の昇降に係る時定数が小さくなり、読出し遅延を回避することができる。

上述したように、１チップに複数個の不揮発性メモリ回路（メモリマクロ）が搭載された半導体記憶装置においては、１個のメモリ内のデータを１回の命令のみで連続してすべて消去することができるとともに、セクタ単位での単独消去もできる。しかしながら、例えば単純に２個の不揮発性メモリ回路を１チップに搭載した場合には、１回の命令で連続してこれら２個のメモリ内のデータを消去することは不可能であった。すなわち、１チップに搭載された複数個の不揮発性メモリ回路のデータをすべて消去する場合には、各メモリ毎に１回づつ命令を発行する必要があった。このため、複数個の不揮発性メモリ回路を１チップに搭載した場合には、搭載したメモリ数だけ命令の発行が必要となり、ライターを用いた書換えにおいて評価・試験が煩雑であるとともに顧客の手を煩わせていた。

また、要求されたメモリ容量を有する不揮発性メモリ回路を１つのメモリで開発した場合には以下のような問題がある。
図１は、１つのメモリで１ＭＢのメモリ容量を有する不揮発性フラッシュメモリ回路（以下、単に「フラッシュメモリ」とも称す。）１０の構成例を示す図である。フラッシュメモリ１０は、垂直ブロック（vertical block）当たり７個の６４ＫＢセクタ１１、１個の３２ＫＢセクタ１２、及び２個の１６ＫＢセクタ１３で構成されている。セクタにおけるＹ方向であるグローバルビット線を選択するＹセレクター１４が各vertical blockに対して設けられ、セクタにおけるＸ方向であるワード線を選択するＸデコーダ１５がvertical block間に設けられている。

各vertical blockに対してデータを授受するためのデータ線ＤＡＴＡＢが設けられ、データ線ＤＡＴＡＢはセンスアンプ１６及びライトアンプ１７に接続されている。また、各動作に応じてワード線やビット線等に所定の電圧を供給するための読出し用ワード線電圧生成回路１９、書込み用ビット線電圧生成回路２０、ワード線／Ｘ，Ｙパスゲート用正電圧生成回路２１、外部高電圧スイッチ回路２２、及び消去用ワード線負電圧生成回路２３の各種電圧生成回路を有する。また、フラッシュメモリ１０の各機能部を制御して各種動作を実行させるための制御回路２４及びテスト用のテスト回路２５を有する。

ここで例えば図１に示すようなセクタ構成におけるフラッシュメモリ１０では、図示したように読出し動作と書換えなどの他の動作とにおいて、データ線ＤＡＴＡＢが共通となるよう構成されている。したがって、読出し動作時には、データ線ＤＡＴＡＢ及びセンスアンプ１６で構成されるデータの読出し経路（パス：path）にライトアンプ１７の配線及びゲート負荷が見えていた。

フラッシュメモリのデータ読出し動作では、１セクタのＸ方向であるワード線を選択するとともに、デコード結果に応じてデータ線ＤＡＴＡＢに接続されるＹ方向のグローバルビット線から選択セクタ内のローカルビット線に接続する。ここで、グローバルビット線はセクタ間をまたがって設けられるメインビット線である。

このため、グローバルビット線が長いとデータ読出し動作時にそれを充放電するのに時間を要してしまい読出し時間が遅くなってしまう。また、ローカルビット線に接続するメモリセル数が多いほど、つまりセクタ容量が大きいほど、メモリセルの不良（column leakage）による読出しマージンが悪くなり、結果的に読出し時間に遅延が生じる。さらには、リーク数及び量が多いと冗長による救済も不可能となり、不良チップとなる。

また、ワード線においても、その長さが長くなるほど配線負荷によりワード線における電圧の昇降時間が遅延してビット線の飽和時間に影響を及ぼし、読出し動作を遅延させる。また、セクタ等を構成的にＹ方向に伸ばしても、ワード線の総本数が増加することでワード線への供給電圧の負荷が増大し、読出し動作を遅延させる。

以上のことから、セクタ容量が小さく、vertical block内のセクタ数が少ない、つまりデータ線ＤＡＴＡＢが短いほど、高速なデータ読出しには有利となる。しかしながら、データ線ＤＡＴＡＢを短くすることは小容量メモリに特化することとなってしまい、市場ニーズでの大容量メモリには対応することができない。そのため、セル構造・特性及びそれに応じた周辺回路（電圧生成回路、制御回路等）を変更することなく簡易的な方法で、メモリ容量が大きくかつ動作が高速な（例えば２５ｎｓ以下でランダムアクセスリードが可能な）フラッシュメモリを実現することは非常に困難であった。

また、図１に示したように各不揮発性メモリ回路は、データの読出し、書換え等を行うための各種電圧生成回路や、制御回路及びテスト回路を有している。特に、昇圧回路（charge pump）を用いて構成される高電圧生成回路は回路（レイアウト）面積が大規模であるため、複数の不揮発性メモリを単純に１チップに搭載することはチップ面積の増大を招く。

そこで、以下に説明する本発明の実施形態による半導体記憶装置は、複数の不揮発性メモリを１チップに搭載しながらも、それら搭載されたすべての不揮発性メモリのデータを１回の命令のみで連続して消去できるようにしたものである。また、セル構造及び周辺回路（電圧生成回路、制御回路等）の特性等を変更することなく、かつチップ面積の増大を抑制して、メモリ容量の大容量化及び動作の高速化を実現するものである。

以下、本発明の実施形態を図面に基づいて説明する。
図２は、本発明の実施形態による半導体記憶装置の一構成例を示す図である。図２においては、不揮発性メモリ回路をフラッシュメモリとし、一例として４個の２５６ＫＢのメモリ容量を有するフラッシュメモリ（フラッシュメモリマクロ）３４−ｉ（ｉは添え字であり、ｉ＝０〜３の整数、以下の添え字ｉについても同様。）を１つのチップ３０に搭載した半導体記憶装置を示しているが、これに限定されるものではなく、１つのチップに搭載される不揮発性メモリ回路の数は任意である。また、図２には、１回の命令のみですべてのフラッシュメモリ３４−０〜３４−３のデータを連続消去するための構成のみ図示しているが、必要に応じて適宜他の構成を備えても良いことは言うまでもない。

図２に示すように、本実施形態による半導体記憶装置は、インターフェース回路３１、連続消去制御回路３２、連続書換え用シフト回路３３、及び４つのフラッシュメモリ３４−ｉを有している。

インターフェース回路３１は、図示しないＣＰＵ（central processing unit）等との間で命令（コマンド）、アドレス、データなどを授受するものである。インターフェース回路３１は、発行される命令を受けるとともに、受けた命令に応じて、その応答を返す。また、インターフェース回路３１は、受けた命令に応じて、フラッシュ用アドレス信号ＡＤＤを供給するとともにデータＤＡＴの授受を行い、フラッシュメモリ３４−ｉに対するデータの読出しや書換えを行ったりする。

連続消去制御回路３２は、インターフェース回路３１からの信号に基づいてシフト回路３３を制御し、フラッシュメモリ３４−ｉに係るデータの連続消去動作を制御する。連続消去制御回路３２は、シフト回路３３にリセット信号ＲＥＳＥＴ、プリセット信号ＰＲＥＳＥＴ、及び連続消去開始信号ＳＴＡＲＴを供給する。また、連続消去制御回路３２は、インターフェース回路３１から消去信号ＥＲＡＳＥ＿ＡＬＬが供給される。

シフト回路３３は、フラッシュメモリ３４−ｉの動作クロックを制御する機能、言い換えればフラッシュメモリ３４−ｉを動作させるか否かを制御する機能を有しており、各フラッシュメモリ３４−ｉに対応して設けられた保持回路群３５−ｉを有する。シフト回路３３は、上述したように連続消去制御回路３２からリセット信号ＲＥＳＥＴ、プリセット信号ＰＲＥＳＥＴ、及び連続消去開始信号ＳＴＡＲＴが供給されるとともに、クロック信号ＣＬＫが供給されている。また、シフト回路３３は、連続消去制御回路３２による制御を基に、フラッシュメモリ３４−ｉに動作クロックを制御するクロック制御信号ＦＲＯＮｉを供給するとともに、フラッシュメモリ３４−ｉから書換え完了のフラグ信号ＲＤＹｉが供給される。フラッシュメモリ３４−ｉは、それぞれ２５６ＫＢのメモリ容量を有する。

図３は、図２に示した連続書換え用シフト回路３３の構成例を示す回路図である。なお、図３においては、説明の便宜上、インターフェース回路３１、連続消去制御回路３２、及びフラッシュメモリ３４−ｉも図示している。図３に示すように連続書換え用シフト回路３３は、１つのフリップフロップＦＦｉと１つの論理積和演算回路（ＡＮＤ回路）ＬＡｉとの組み合わせで、フラッシュメモリ３４−ｉに対応して設けられた４つのフリップフロップＦＦ０〜ＦＦ３及び４つのＡＮＤ回路ＬＡ０〜ＬＡ３と、１つの否定論理積演算回路（ＮＡＮＤ回路）ＬＮ１で構成されている。添え字ｉの値が同じ値であるそれぞれ１つのフリップフロップＦＦｉとＡＮＤ回路ＬＡｉとの組み合わせにより、上述した保持回路群３５−ｉを構成している。

ＮＡＮＤ回路ＬＮ１は、連続消去開始信号ＳＴＡＲＴ及び反転クロック信号ＣＬＫＢが入力され、その演算結果をクロック信号ＣＬＫＰとして出力する。このクロック信号ＣＬＫＰは、各フリップフロップＦＦ０〜ＦＦ３のクロック入力に供給される。

フリップフロップＦＦ０は、連続消去開始信号ＳＴＡＲＴがデータ入力として入力されるとともに、リセット信号ＲＥＳＥＴ及びプリセット信号ＰＲＥＳＥＴが供給される。そして、これらの信号に応じたクロック制御信号ＦＲＯＮ０を、フラッシュメモリ３４−０に供給するとともに、ＡＮＤ回路ＬＡ０に供給する。

ＡＮＤ回路ＬＡ０は、フリップフロップＦＦ０からのクロック制御信号ＦＲＯＮ０と、フラッシュメモリ３４−０からの書換え完了のフラグ信号ＲＤＹ０とが入力され、その演算結果を出力する。

フリップフロップＦＦｋ（ｋ＝１〜３の整数）は、ＡＮＤ回路ＬＡ（ｋ−１）の出力がデータ入力として入力されるとともに、リセット信号ＲＥＳＥＴ及びプリセット信号ＰＲＥＳＥＴが供給される。そして、これらの信号に応じたクロック制御信号ＦＲＯＮｋを、フラッシュメモリ３４−ｋに供給するとともに、ＡＮＤ回路ＬＡｋに供給する。また、ＡＮＤ回路ＬＡｋは、フリップフロップＦＦｋからのクロック制御信号ＦＲＯＮｋと、フラッシュメモリ３４−ｋからの書換え完了のフラグ信号ＲＤＹｋとが入力され、その演算結果を出力する。

ＡＮＤ回路ＬＡ３の出力は、インターフェース回路３１に供給されており、インターフェース回路３１は、ＡＮＤ回路ＬＡ３の出力を基にフラッシュメモリ３４−０〜３４−３の連続消去動作の完了を検知すると、その旨を制御回路３２及び連続消去命令の発行元に通知する。

図４は、図３に示したフリップフロップＦＦｉの構成を示す回路図である。なお、図４においては、フリップフロップＦＦ０を一例として示しているが、フリップフロップＦＦｋ（ｋ＝１〜３）については、入力信号（図示した例では連続消去開始信号ＳＴＡＲＴ）をＡＮＤ回路ＬＡ（ｋ−１）の出力信号、出力信号をＦＲＯＮｋとする点が異なるだけで同様に構成される。

フリップフロップＦＦ０は、４つのＮチャネル型トランジスタＮＴ１〜ＮＴ４、２つのＰチャネル型トランジスタＰＴ１、ＰＴ２、及び４つのインバータＩＮＶ１〜ＩＮＶ４を有する。

トランジスタＰＴ１は、ゲートに反転したプリセット信号ＰＲＥＳＥＴＢが供給されるとともに、ソースが電源電圧ＶＣＣに対して接続されている。トランジスタＮＴ１は、ゲートにリセット信号ＲＥＳＥＴが供給されるとともに、ソースが基準電位（例えば、接地、グランドレベル）に対して接続されている。また、トランジスタＰＴ１のドレインとトランジスタＮＴ１のドレインとが接続されている。

同様に、トランジスタＰＴ２は、ゲートに反転したリセット信号ＲＥＳＥＴＢが供給されるとともに、ソースが電源電圧ＶＣＣに対して接続されている。トランジスタＮＴ２は、ゲートにプリセット信号ＰＲＥＳＥＴが供給されるとともに、ソースが基準電位（例えば、接地、グランドレベル）に対して接続されている。また、トランジスタＰＴ２のドレインとトランジスタＮＴ２のドレインとが接続されている。

また、インバータＩＮＶ１、ＩＮＶ２は、一方の入力端が他方の出力端に接続されラッチを構成している。同様に、インバータＩＮＶ３、ＩＮＶ４も、一方の入力端が他方の出力端に接続されラッチを構成している。

また、インバータＩＮＶ１の入力端は、トランジスタＰＴ１とＮＴ１のドレインの相互接続点に接続されるとともに、ゲートにクロック信号ＣＬＫが供給されるトランジスタＮＴ３を介して連続消去開始信号ＳＴＡＲＴが供給される。同様に、インバータＩＮＶ３の入力端は、トランジスタＰＴ２とＮＴ２のドレインの相互接続点に接続されるとともに、ゲートに反転したクロック信号ＣＬＫＢが供給されるトランジスタＮＴ４を介してインバータＩＮＶ１の出力が供給される。インバータＩＮＶ３の出力は、クロック制御信号ＦＲＯＮ０として出力される。

次に、連続消去動作について説明する。
まず、フラッシュメモリ３４−０〜３４−３にて連続消去動作を行っていない、つまり連続消去動作以外の通常動作状態では、連続消去制御回路３２から出力されるプリセット信号ＰＲＥＳＥＴはハイレベル（“Ｈ”）であり、リセット信号ＲＥＳＥＴ及び連続消去開始信号ＳＴＡＲＴはロウレベル（“Ｌ”）である。

この状態で、インターフェース回路３１が、図示しないＣＰＵ等から発行された連続消去命令を受けると、消去命令ＥＲＡＳＥ＿ＡＬＬを連続消去制御回路３２に供給する。消去命令ＥＲＡＳＥ＿ＡＬＬが供給された連続消去制御回路３２は、プリセット信号ＰＲＥＳＥＴを“Ｌ”にした後、パルス状に“Ｈ”にしたリセット信号ＲＥＳＥＴをシフト回路３３に出力し、シフト回路３３内の各フリップフロップＦＦｉをリセット（初期化）する。これにより、シフト回路３３の出力信号（より詳細には各フリップフロップＦＦｉの出力）ＦＲＯＮｉがすべて“Ｌ”となり、すべてのフラッシュメモリ３４−ｉにてその内部で生成（発振）される制御クロックが停止する。その後、連続消去制御回路３２は、シフト回路３３に供給する連続消去開始信号ＳＴＡＲＴを“Ｈ”して連続消去動作の実行開始を指示する。

具体的には、図５に示すように連続消去制御回路３２は、コマンド入力の３クロック時（時刻Ｔ１１）に、シフト回路３３に供給するプリセット信号ＰＲＥＳＥＴを“Ｈ”から“Ｌ”に変化させる。なお、ライトイネーブル信号ＷＥが“Ｌ”の期間がコマンド（命令）入力が許可される期間である。そして、時刻Ｔ１２にてコマンド入力が終了すると、その１クロック後のクロック信号ＣＬＫの立ち上がり時（時刻Ｔ１３）に、連続消去制御回路３２は、シフト回路３３に供給するリセット信号ＲＥＳＥＴをパルス状に“Ｈ”にする。さらに、その１クロック後のクロック信号ＣＬＫの立ち上がり時（時刻Ｔ１４）に、連続消去制御回路３２は、シフト回路３３に供給する連続消去開始信号ＳＴＡＲＴを“Ｌ”から“Ｈ”に変化させる。なお、この連続消去開始信号ＳＴＡＲＴが“Ｈ”となる時刻Ｔ１４までに、インターフェース回路３１から各フラッシュメモリ３４−ｉに対してデータ消去動作に係るコマンドがフラッシュ用アドレス信号ＡＤＤを用いて供給されている。

上述のようにして、連続消去開始信号ＳＴＡＲＴが“Ｈ”になると（プリセット信号ＰＲＥＳＥＴ及びリセット信号ＲＥＳＥＴは“Ｌ”）、まずフラッシュメモリ３４−０に対応するシフト回路３３内のフリップフロップＦＦ０から出力されるクロック制御信号ＦＲＯＮ０が“Ｈ”となる。これにより、フラッシュメモリ３４−０の制御クロックを動作（発振）させて、フラッシュメモリ３４−０のデータを消去する（書換えを行う）。すなわち、フラッシュメモリ３４−０での消去動作が開始される。なお、シフト回路３３内の他のフリップフロップＦＦ１〜ＦＦ３からそれぞれ出力されるクロック制御信号ＦＲＯＮ１〜ＦＲＯＮ３は“Ｌ”を維持しており、フラッシュメモリ３４−１〜３４−３の制御クロックは停止したままである。この消去（書換え）動作中は、フラッシュメモリ３４−０から出力される書換え完了のフラグ信号ＲＤＹ０は“Ｌ”である。

そして、フラッシュメモリ３４−０での消去（書換え）動作が完了すると、フラッシュメモリ３４−０はフラグ信号ＲＤＹ０を“Ｈ”にする。その結果、ＡＮＤ回路ＬＡ０の２つの入力の双方が“Ｈ”となり、その出力が“Ｈ”になる。これにより、フラッシュメモリ３４−１に対応するフリップフロップＦＦ１から出力されるクロック制御信号ＦＲＯＮ１が“Ｈ”となり、フラッシュメモリ３４−１での消去動作を開始し、フラッシュメモリ３４−１の制御クロックを動作（発振）させて、フラッシュメモリ３４−１のデータを消去する（書換えを行う）。

そして、上述したフラッシュメモリ３４−０と同様に、フラッシュメモリ３４−１での消去（書換え）動作が完了すると、フラッシュメモリ３４−１はフラグ信号ＲＤＹ１を“Ｈ”にする。その結果、ＡＮＤ回路ＬＡ１の２つの入力の双方が“Ｈ”となり、その出力が“Ｈ”になる。

以降同様にして、フリップフロップＦＦ２から出力されるクロック制御信号ＦＲＯＮ２が“Ｈ”となって、それに対応するフラッシュメモリ３４−２にて消去動作が実行される。その完了後、フラグ信号ＲＤＹ２が“Ｈ”になることで、フリップフロップＦＦ３から出力されるクロック制御信号ＦＲＯＮ３が“Ｈ”となり、それに対応するフラッシュメモリ３４−３にて消去動作が実行される。

そして、フラッシュメモリ３４−３での消去動作が完了すると、すなわちすべてのフラッシュメモリ３４−０〜３４−３での一連の消去動作が完了すると、フラグ信号ＲＤＹ３が“Ｈ”になる。これにより、ＡＮＤ回路ＬＡ３の出力が“Ｈ”になる。このＡＮＤ回路ＬＡ３の出力は、シフト回路３３の連続消去完了信号ＲＤＹとしてインターフェース回路３１に供給される。連続消去完了信号ＲＤＹが“Ｈ”になることで、連続消去動作の終了を検知したインターフェース回路３１は、連続消去制御回路３２に連続消去動作終了を通知する。この通知を受けた連続消去制御回路３２は、連続消去開始信号ＳＴＡＲＴを“Ｌ”にするとともに、プリセット信号ＰＲＥＳＥＴを“Ｈ”にする。以上のようにして、連続消去動作が完了する。なお、必要に応じて、インターフェース回路３１は、消去命令の発行元に連続消去動作が終了した旨を通知するようにしても良い。

このように、１チップ３０に搭載された複数のフラッシュメモリ３４−ｉを連続消去する連続消去命令をインターフェース回路３１が受けると、連続消去命令に応じて連続消去制御回路３２からシフト回路３３に連続消去動作の実行開始が指示される。そして、シフト回路３３による制御に基づき、連続してフラッシュメモリ３４−ｉでのデータ消去動作が順次実行され、すべてのフラッシュメモリ３４−ｉにおいてデータ消去動作が完了すると、シフト回路３３から連続消去完了信号ＲＤＹがインターフェース回路３１に供給される。これにより、１つの連続消去命令でチップ３０に搭載された複数のフラッシュメモリ３４−ｉにおけるデータ消去動作を連続して実行することができ、単一の不揮発性メモリ回路を搭載した場合と同じ１回の操作だけでチップ３０に搭載されたすべてのフラッシュメモリ３４−ｉでのデータ消去動作が可能になる。

なお、上述した連続消去は、チップに搭載するメモリの構成に依存せず、任意のメモリ構成にて連続消去が可能である。近年、複数バンク構成のデュアルオペレーション型フラッシュメモリが提案されており、こうした構成のメモリについても適用可能である。

図６は、図２に示した本実施形態による半導体記憶装置において、チップ３０に搭載されるフラッシュメモリ３４−ｉの基本構成を示す図であり、２５６ＫＢのメモリ容量を有する１つのフラッシュメモリ（フラッシュメモリマクロ）を示している。

フラッシュメモリ３４−ｉは、４つの垂直ブロック（vertical block）４０−ｊ（ｊは添え字であり、ｊ＝０〜３の整数、以下についても同様）を有しており、１つのvertical block４０−ｊ当たり２個の３２ＫＢセクタ４１を有する。各vertical block４０−ｊに対してＹセレクター４２が設けられ、vertical block４０−０、４０−１にＸデコーダ４３−１、vertical block４０−２、４０−３にＸデコーダ４３−２が設けられている。Ｙセレクター４２はセクタにおけるＹ方向であるグローバルビット線ＧＢＬを選択するものであり、Ｘデコーダ４３−１、４３−２はセクタにおけるＸ方向であるワード線ＷＬを選択するものである。

図７は、各vertical block４０−ｊにおけるカラム構成（配置）を示す図であり、本実施形態では、冗長用ではないメモリセルに接続する３２個のＩＯ（ＩＯ００〜ＩＯ３１）と冗長用の２個のＩＯ（ＩＯＲ０、ＩＯＲ１）としている。さらに、vertical block４０−ｊにおいて対応するＸデコーダ４３−１、４３−２の両隣にそれに隣接するように冗長用ＩＯブロックの２エレメントを対にして配置し、冗長読出し用のワード線ＷＬの負荷がワースト状態にならないようにしている。なお、冗長用のビット線は冗長用ではないメモリセルに係るビット線と同様に後述するセンスアンプと１対１に対応している。なお、図７に示すＩＯ冗長に限らず、アドレス冗長にも適用可能である。

図６に戻り、vertical block４０−ｊ単位で、複数のセクタに共通なデータ線ＤＡＴＡＢｎ（ｎは０〜１２７の整数であり、図示したようにvertical block４０−ｊ毎にそれぞれ３２本、つまり３２ビット幅とする。）がセンスアンプ群４３−ｊに接続されている。各センスアンプ群４３−ｊは、それぞれ３２個のセンスアンプを有しており、各センスアンプには互いに異なる１つのデータ線ＤＡＴＡＢｎが接続されている。また、センスアンプ群４３−ｊの出力は、データ線ＤＡＴＡｎ（同様にデータ線ＤＡＴＡは各センスアンプ群４３−ｊ毎に３２ビット幅とする。）を介してデータマルチプレクサ４４に供給される。データマルチプレクサ４４は、各センスアンプ群４３−ｊからデータ線ＤＡＴＡｎを介して供給される出力を選択的にインターフェース回路３１に最大パラレル６４ビットで供給する。

ライトスイッチ４５−ｊは、データ線ＤＡＴＡＢ（３２ｊ〜３２ｊ＋３１）と書換え用データ線ＤＡＴＡＢＷｍ（ｍは０〜３１の整数）とを分離するためのスイッチ回路である。つまり、本実施形態におけるフラッシュメモリ３４−ｉでは、データ読出し用データ線ＤＡＴＡＢ（３２ｊ〜３２ｊ＋３１）と書換え用データ線ＤＡＴＡＢＷｍとは分離可能となっており、データ読出し用データ線ＤＡＴＡＢの引き回しが削減できるとともに、負荷を軽減することができる。書換え用データ線ＤＡＴＡＢＷｍは、ライトアンプ群４６に接続されている。センスアンプ群４３−ｊと同様に、ライトアンプ群４６も３２個のライトアンプを有しており、各ライトアンプには互いに異なる１つのデータ線ＤＡＴＡＢＷｍが接続されている。

また、４７はメモリセルに記憶させるデータの書換えを行う際にビット線（グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ）に供給する電圧を生成する書換え用ビット線電圧生成回路である。４８はワード線ＷＬ及びＸ，Ｙパスゲートに供給する正電圧を生成するワード線／Ｘ，Ｙパスゲート用正電圧生成回路であり、４９がワード線／Ｘ，Ｙパスゲート用正電圧生成回路４８への外部高電圧の供給を制御する外部高電圧スイッチ回路である。５０はメモリセルに記憶されているデータを消去する際にワード線ＷＬに供給する負電圧を生成する消去用ワード線負電圧生成回路であり、５１はメモリセルからデータを読み出す際にワード線ＷＬに供給する電圧を生成する読出し用ワード線電圧生成回路である。

また、５２はフラッシュメモリの各機能部を制御して各種動作を実行させるための第１の制御回路である。ただし、当該フラッシュメモリ３４−ｉにおけるレディ（Ready）信号及びビジー（Busy）信号（Ready信号及びBusy信号は、それぞれ個別の信号線の信号であっても良いし、論理レベルに応じてReady状態かBusy状態かを定める１つの信号線の信号であっても良い。）を出力する機能については、第２の制御回路５３が有する。ここで、Ｒｅａｄｙ信号には、上述した連続消去動作における連続消去完了信号ＲＤＹも含まれ、この連続消去完了信号ＲＤＹは第２の制御回路５３より出力される。５４は機能テスト等を実行するためのテスト回路である。

ここで、本実施形態におけるフラッシュメモリ３４−ｉにおいては、読出し動作に必須の読出し用ワード線電圧生成回路５１、Ｘデコーダ４３−１、４３−２、及びＹセレクタ４２−ｊは、メモリセルアレイ周辺に配線負荷が最小となるように配置する。これにより、配線負荷が増大するのを抑制し、動作の高速化を図ることができる。

また、フラッシュメモリ３４−ｉにおけるメモリセル部（メモリセルアレイ、Ｘデコーダ、Ｙセレクタ）及び読出し系の周辺回路（センスアンプ群４３−ｊ、読出し用ワード線電圧生成回路５１、データマルチプレクサ４４）及びライトスイッチ４５−ｊ、第２の制御回路５３は、フラッシュメモリ３４−ｉ毎に設ける。一方、説明の便宜上、図６においては図示したが、読出し系の周辺回路とは異なる書換え系等の周辺回路（図６において破線枠により囲まれたライトアンプ群４６、書換え用ビット線電圧生成回路４７、ワード線／Ｘ，Ｙパスゲート用正電圧生成回路４８、外部高電圧スイッチ回路４９、消去用ワード線負電圧生成回路５０、第１の制御回路５２、テスト回路５４）は、図８に示すようにフラッシュメモリ３４−ｉ毎に設けずに、複数のフラッシュメモリ３４−ｉで共通して用いるようにする。つまり、本実施形態におけるそれぞれのフラッシュメモリ３４−ｉは、読出し動作に特化した回路構成とし、書換え動作等に用いる回路は複数のフラッシュメモリ３４−ｉの共通回路として別に設ける。なお、読出し系の周辺回路とは異なる書換え系等の周辺回路をすべてのフラッシュメモリ３４−ｉで共通に用いるようにしても良い。

図８は、本実施形態における複数のフラッシュメモリを１チップに搭載した半導体記憶装置の回路配置例を示す図である。
図８において、インターフェース回路３１、連続消去制御回路３２、連続書換え用シフト回路３３のそれぞれは、図２に示したものと同様であるので説明は省略する。６１−０、…、６１−ｘ（ｘは任意の自然数）は、それぞれメモリセル部（メモリセルアレイ、Ｘデコーダ、及びＹセレクタ）及び読出し系の周辺回路及びライトスイッチ、第２の制御回路を有するフラッシュメモリ、すなわち図６において破線枠で囲んだ周辺回路を除いて構成されたフラッシュメモリである。６２−０、…、６２−ｘは、所望のフラッシュメモリを選択するためにフラッシュメモリ６１−０、…、６１−ｘに対応して設けられたメモリセレクタである。６３は複数のフラッシュメモリ６１−０、…、６１−ｘにより共有される共通回路である。この共通回路６３は、読出し系の周辺回路とは異なる書換え系の周辺回路及び消去系の周辺回路の少なくとも一方を含んでおり、図６において破線枠で囲んだ周辺回路である。

このように、メモリセル部と読出し系の周辺回路とをそれぞれが有するようにしてフラッシュメモリを構成し、書換え系の周辺回路及び消去系の周辺回路の少なくとも一方は共通回路として複数のフラッシュメモリで共有することで、１つのチップ上にフラッシュメモリを複数搭載してもチップ面積の増大を抑制することができる。特に、上述したように昇圧回路を用いる高電圧生成回路は一般的に回路規模が大きくなるため、それらを適宜共有化することでチップ面積の増大を抑制することができる。なお、メモリセル部と読出し系の周辺回路とをそれぞれが有するようにしてフラッシュメモリを構成し、書換え系の周辺回路及び消去系の周辺回路の少なくとも一方は共通回路として複数のフラッシュメモリで共有する構成は、本実施形態における連続消去動作が可能な半導体記憶装置に限らず、複数の不揮発性メモリ回路を１チップに搭載した任意の半導体記憶装置に適用可能である。

図９は、各セクタを構成するメモリセルアレイの構成例を概略的に示した図である。
図９において、７１はメモリセルであり、フローティングゲートを有するトランジスタにより構成される。このフローティングゲートに対する電子の注入若しくは引き抜きを行うことで当該トランジスタの閾値電圧を制御することにより、データの記憶が実現される。なお、メモリセルの詳細な構成については、公知の不揮発性メモリにおけるメモリセルと同様であるので省略する。

図９に示すように、各メモリセル７１を構成するトランジスタのソースはソース（電源）ラインＳＬに接続され、ドレインは対応するローカルビット線ＬＢＬ１ｙ（ｙは添え字）に接続される。また、コントロールゲートはワード線ＷＬ０、ＷＬ１、…、ＷＬｂに接続されている。

ローカルビット線ＬＢＬ１ａは、ゲートに信号ＳＥＣＹａが供給されるトランジスタゲートＬＧａを介して対応するグローバルビット線ＧＢＬａに接続されている。同様に、各ローカルビット線ＬＢＬ１ｙは、ゲートに信号ＳＥＣＹｙが供給されるトランジスタゲートＬＧｙを介して対応するグローバルビット線ＧＢＬａ、ＧＢＬ（ａ＋１）、…に接続されている。ここで、図９に示すように、例えばグローバルビット線ＧＢＬａに対してローカルビット線ＬＢＬ１（ａ−３）、…、ＬＢＬ１（ａ−１）、ＬＢＬ１ａが接続されているように、本実施形態では各グローバルビット線ＧＢＬａ、ＧＢＬ（ａ＋１）、…に対して４つのローカルビット線ＬＢＬ１ｙが接続される。なお、各ローカルビット線ＬＢＬ１ｙは、複数のセクタにまたがることがない各セクタ内のビット線であり、それに対してグローバルビット線ＧＢＬａ、ＧＢＬ（ａ＋１）、…は、複数のセクタにまたがるビット線である。また、図９において、ローカルビット線ＬＢＬ１ａ、ＬＢＬ１（ａ＋１）に接続されているメモリセル７１のみ図示しているが、同様にして各ローカルビット線ＬＢＬ１ｙにそれぞれメモリセル７１が接続されていることはいうまでもない。

上述のようにして複数（本実施形態では４つ）のローカルビット線ＬＢＬ１ｙがトランジスタゲートＬＧｙを介してそれぞれ接続される各グローバルビット線ＧＢＬ１ａ、ＧＢＬ１（ａ＋１）、…は、ゲートに信号ＹＤｎａ、ＹＤｎ（ａ＋１）、…が供給されるトランジスタゲートＧＧａ、ＧＧ（ａ＋１）、…を介してデータ線ＤＡＴＡＢｎに接続されている。データ線ＤＡＴＡＢｎは、上述したようにセンスアンプ群４３−ｊ内のセンスアンプに接続されている。また、ライトアンプ群４６内のライトアンプに一方が接続されたデータ線ＤＡＴＡＷｍが、ゲートに信号ＹＤｍが供給されるトランジスタゲートＷＧｍ（ライトスイッチ４５−ｊに相当する）を介してデータ線ＤＡＴＡＢｎに接続されている。

なお、本実施形態におけるフラッシュメモリにおいて、Ｘデコーダの配置は図６に示した配置に限定されるものではなく、図１０（Ａ）〜（Ｃ）に一例を示すような構成としても良い。図１０（Ａ）〜（Ｃ）に示すように構成しても、上述したワードＷＬと同様の機能をグローバルワード線ＧＷＬ及びローカルワード線ＬＷＬにより実現し、ローカルワード線ＬＷＬ用のＸデコーダの両隣に隣接するように冗長用のＩＯを配置すれば、読出し動作のマージンは、上述した実施形態と同様であり何ら変わりはない。例えば、図１０（Ａ）〜（Ｃ）に示すような構成は、vertical blockにてＸ方向に増加させる場合に有効である。

以上、説明したように本実施形態によれば、以下のような効果が得られる。
（１）インターフェース回路３１が受けた連続消去命令に応じて連続消去制御回路３２からシフト回路３３に連続消去動作の実行開始が指示され、シフト回路３３により連続してフラッシュメモリ３４−ｉでのデータ消去動作が順次実行され、すべてのフラッシュメモリ３４−ｉにおいてデータ消去動作が完了すると、シフト回路３３から連続消去完了信号ＲＤＹがインターフェース回路３１に供給される。これにより、１つの連続消去命令でチップ３０に搭載された複数のフラッシュメモリ３４−ｉにおけるデータ消去動作を連続して実行することができ、単一の不揮発性メモリ回路を搭載した場合と同じ１回の操作だけでチップ３０に搭載されたすべてのフラッシュメモリ３４−ｉでのデータ消去動作が可能になる。
（２）単一のフラッシュメモリではなく、複数のフラッシュメモリに分けて１つのチップに搭載することで、配線やゲートによる負荷が軽減され、グローバルビット線の時定数が改善でき、読出し遅延を回避することができる。また、読出し用データ線ＤＡＴＡＢｎと書換え用データ線ＤＡＴＡＢＷｍとをスイッチを介して接続したことにより、読出し用データ線ＤＡＴＡＢｎと書換え用データ線ＤＡＴＡＢＷｍとが分離可能となり同様の効果が得られる。
（３）メモリセル部及び読出し系の周辺回路をフラッシュメモリ毎に設け、書換え系の周辺回路及び消去系の周辺回路の少なくとも一方は共通回路として複数のフラッシュメモリで共用することで、複数のフラッシュメモリを１チップに搭載してもチップ面積が増大することを抑制することができる。
さらには、単一のフラッシュメモリではなく、複数のフラッシュメモリを１つのチップに搭載することで、開発工数の削減を図ることができるとともに、セル構造及び周辺回路（電圧生成回路、制御回路等）の特性を変更することなく簡易的な方法で、メモリ容量の大容量化及び動作の高速化を図ることができる。

なお、高速読出しのためにvertical block単位で複数の小セクタ（６４ＫＢ未満）を有する場合、一つは書換え時間の増加が問題になるが、複数のセクタをまとめて消去することにより回避することができる。さらに、セクタ単位で有するSector select回路のためにＹ方向(グローバルビット線)が物理的に長くなるが、図６に示したようにSector selectを片側のみに持たせることで、増大を少なくでき、かつ対称ＢＬ（ビットライン）方式も導入できる利点がある。なお、対称ＢＬ方式による読出しは、公知であるので説明は省略する。
また、上述した本実施形態において、ＩＯ数を３２としたのは３２ビット−ＣＰＵとの１チップ化を実現する場合に、読出し動作に無駄がなく、効率的になるからである。さらに、６４ビット読出し時にはＸデコーダは３２ビット時と共通で消費電流の増大が防止でき、６４ビット同時に読み出したデータをＣＰＵで３２ビット毎に出力すると擬似的なバースト機能が実現でき高速化が容易になる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）複数の不揮発性メモリ回路を１つのチップに搭載した半導体記憶装置であって、
入力される連続消去命令に応じて、連続消去開始信号を出力する連続消去制御回路と、
上記連続消去制御回路から入力される連続消去開始信号に基づいて、データの消去動作を実行させるための制御信号を上記複数の不揮発性メモリ回路に順次出力するとともに、すべての不揮発性メモリ回路にてデータの消去動作が完了した場合には連続消去完了信号を出力するシフト回路とを備えることを特徴とする半導体記憶装置。
（付記２）上記シフト回路は、１つの上記不揮発性メモリ回路に上記制御信号を出力し、当該不揮発性メモリ回路からデータの消去動作の完了を示す信号が入力された後、データの消去動作を実行していない１つの上記不揮発性メモリ回路に上記制御信号を出力することを特徴とする付記１記載の半導体記憶装置。
（付記３）上記シフト回路は、上記複数の不揮発性メモリ回路にそれぞれ対応して設けられ、かつ縦属接続された複数の保持回路を備え、
上記保持回路は、上記制御信号を対応する上記不揮発性メモリ回路に出力するとともに、当該不揮発性メモリ回路からのデータの消去動作の完了を示す信号を後段に接続された保持回路に供給することを特徴とする付記１記載の半導体記憶装置。
（付記４）上記保持回路は、上記制御信号を出力するフリップフロップと、
当該制御信号と対応する上記不揮発性メモリ回路からのデータの消去動作の完了を示す信号とが入力され、出力を後段に接続された保持回路のフリップフロップに供給する論理演算回路とを有することを特徴とする付記３記載の半導体記憶装置。
（付記５）上記制御信号は、上記不揮発性メモリ回路を動作させるか否かを制御する信号であることを特徴とする付記１記載の半導体記憶装置。
（付記６）上記制御信号は、上記不揮発性メモリ回路内部で生成される動作クロック信号の発振を制御する信号であることを特徴とする付記１記載の半導体記憶装置。
（付記７）入力される命令を受信するインターフェース回路をさらに備え、
上記インターフェース回路は、入力される連続消去命令を基に上記連続消去制御回路に上記連続消去開始信号の出力を指示するとともに、上記シフト回路からの連続消去完了信号を基に上記連続消去制御回路の動作を停止させることを特徴とする付記１記載の半導体記憶装置。
（付記８）上記不揮発性メモリ回路のそれぞれが、データの記憶に係るメモリセル部と当該メモリセル部からのデータの読出し動作に係る読出し系周辺回路で構成されていることを特徴とする付記１記載の半導体記憶装置。
（付記９）上記メモリセル部の近傍に上記読出し系周辺回路を配置したことを特徴とする付記８記載の半導体記憶装置。
（付記１０）上記不揮発性メモリ回路における上記メモリセル部及び上記読出し系周辺回路を除く周辺回路を、上記複数の不揮発性メモリ回路で共有する共通回路として設けたことを特徴とする付記８記載の半導体記憶装置。
（付記１１）上記共通回路は、上記メモリセル部に対するデータの書換え動作に係る書換え系周辺回路及びデータの消去動作に係る消去系周辺回路の少なくとも一方を含むことを特徴とする付記１０記載の半導体記憶装置。
（付記１２）上記メモリセル部及び上記読出し系周辺回路は、
複数のビット線と複数のワード線とを有し、当該ビット線とワード線との各交差部にデータを記憶するメモリセルが配置されたメモリセルアレイと、
上記ビット線を選択するビット線デコーダと、
上記ワード線を選択するワード線デコーダと、
上記メモリセルからデータを読み出す場合に、上記ワード線に供給する電圧を生成する読出し用電圧生成回路と、
上記メモリセルから読み出したデータを増幅するセンスアンプ回路とを含むことを特徴とする付記８記載の半導体記憶装置。
（付記１３）上記不揮発性メモリ回路は、上記メモリセル部に対してデータの書換えを行うための信号経路と、上記メモリセル部からデータを読出すための信号経路とが分離可能であることを特徴とする付記８記載の半導体記憶装置。
（付記１４）上記メモリセル部に対してデータの書換えを行うための信号経路と、上記メモリセル部からデータを読出すための信号経路とがスイッチ回路を介して接続されていることを特徴とする付記８記載の半導体記憶装置。
（付記１５）複数の不揮発性メモリ回路を１つのチップに搭載した半導体記憶装置であって、
上記不揮発性メモリ回路のそれぞれを、データの記憶に係るメモリセル部と当該メモリセル部からのデータの読出し動作に係る読出し系周辺回路だけで構成するとともに、上記メモリセル部及び上記読出し系周辺回路を除く周辺回路を、上記複数の不揮発性メモリ回路で共有する共通回路として設けたことを特徴とする半導体記憶装置。
（付記１６）上記共通回路は、上記メモリセル部に対するデータの書換え動作に係る書換え系周辺回路及びデータの消去動作に係る消去系周辺回路の少なくとも一方を含むことを特徴とする付記１５記載の半導体記憶装置。
（付記１７）上記不揮発性メモリ回路は、上記メモリセル部に対してデータの書換えを行うための信号経路と、上記メモリセル部からデータを読出すための信号経路とが分離可能であることを特徴とする付記１５記載の半導体記憶装置。

１つの大容量メモリで構成されるフラッシュメモリの構成例を示す図である。 本発明の実施形態による半導体記憶装置の一構成例を示す図である。 連続書換え用シフト回路の構成例を示す回路図である。 連続書換え用シフト回路のフリップフロップの構成を示す回路図である。 連続消去動作での連続消去制御回路の処理動作を示すタイミングチャートである。 本実施形態におけるフラッシュメモリの基本構成を示す図である。 カラム構成を示す図である。 複数のフラッシュメモリを１チップに搭載した半導体記憶装置の回路配置例を示す図である。 各セクタを構成するメモリセルアレイの構成例を概略的に示した図である。 本実施形態におけるデコーダの他の構成例を示す図である。

符号の説明

３０ チップ
３１ インターフェース回路
３２ 連続消去制御回路
３３ 連続書換え用シフト回路
３４−０〜３４−３ フラッシュメモリ
３５−０〜３５−３ 保持回路群

Claims (8)

1. 複数の不揮発性メモリ回路を１つのチップに搭載した半導体記憶装置であって、
   入力される連続消去命令に応じて、連続消去開始信号を出力する連続消去制御回路と、
   上記連続消去制御回路から入力される連続消去開始信号に基づいて、データの消去動作を実行させるための制御信号を１つの上記不揮発性メモリ回路に出力し、当該不揮発性メモリ回路からデータの消去動作の完了を示す信号が入力されるとデータの消去動作を実行していない１つの上記不揮発性メモリ回路に上記制御信号を出力することにより、上記複数の不揮発性メモリ回路に上記制御信号を順次出力するとともに、すべての不揮発性メモリ回路にてデータの消去動作が完了した場合には連続消去完了信号を出力するシフト回路とを備えることを特徴とする半導体記憶装置。
2. 上記シフト回路は、上記複数の不揮発性メモリ回路にそれぞれ対応して設けられ、かつ縦続接続された複数の保持回路を備え、
   上記保持回路は、上記制御信号を対応する上記不揮発性メモリ回路に出力するとともに、当該不揮発性メモリ回路からのデータの消去動作の完了を示す信号を後段に接続された保持回路に供給することを特徴とする請求項１記載の半導体記憶装置。
3. 上記保持回路は、上記制御信号を出力するフリップフロップと、
   当該制御信号と対応する上記不揮発性メモリ回路からのデータの消去動作の完了を示す信号とが入力され、出力を後段に接続された保持回路のフリップフロップに供給する論理演算回路とを有することを特徴とする請求項２記載の半導体記憶装置。
4. 上記制御信号は、上記不揮発性メモリ回路内部で生成される動作クロック信号の発振を制御する信号であることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
5. 入力される命令を受信するインターフェース回路をさらに備え、
   上記インターフェース回路は、入力される連続消去命令を基に上記連続消去制御回路に上記連続消去開始信号の出力を指示するとともに、上記シフト回路からの連続消去完了信号を基に上記連続消去制御回路の動作を停止させることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
6. 上記不揮発性メモリ回路のそれぞれは、データの記憶に係るメモリセル部と当該メモリセル部からのデータの読出し動作に係る読出し系周辺回路とを含むことを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
7. 上記メモリセル部に対するデータの書換え動作に係る書換え系周辺回路及びデータの消去動作に係る消去系周辺回路の少なくとも一方を、上記複数の不揮発性メモリ回路で共有する共通回路として設けたことを特徴とする請求項６記載の半導体記憶装置。
8. 上記不揮発性メモリ回路は、上記メモリセル部に対してデータの書換えを行うための信号経路と、上記メモリセル部からデータを読出すための信号経路とが分離可能であることを特徴とする請求項６記載の半導体記憶装置。

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