JPH0273597A - Mos型不揮発性半導体メモリ装置 - Google Patents
Mos型不揮発性半導体メモリ装置Info
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- JPH0273597A JPH0273597A JP63225762A JP22576288A JPH0273597A JP H0273597 A JPH0273597 A JP H0273597A JP 63225762 A JP63225762 A JP 63225762A JP 22576288 A JP22576288 A JP 22576288A JP H0273597 A JPH0273597 A JP H0273597A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000015654 memory Effects 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims description 2
- 230000008030 elimination Effects 0.000 abstract 3
- 238000003379 elimination reaction Methods 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOS型不揮発性半導体メモリ装置に関し、特
にゲート絶縁膜中に浮遊ゲート電極を有するMOS型不
揮発性メモリトランジスタの読出を瞬時に行えるMO8
型不揮発性半導体メモリ装置に関する。
にゲート絶縁膜中に浮遊ゲート電極を有するMOS型不
揮発性メモリトランジスタの読出を瞬時に行えるMO8
型不揮発性半導体メモリ装置に関する。
従来、ゲート絶縁膜中に浮遊ゲートを備えたMO8型不
揮発性メモリトランジスタ(以下、メモリTrと称す)
を有し、電子の放出あるいは注入によって情報の書込み
あるいは消去を行うMO8型不揮発性半導体メモリ装置
は、メモリTrの情報の読み出しを行うために、外部よ
りアドレス信号を入力し前記メモリTrの情報を1ワー
ドずつワードを構成するビット数分の外部端子を介して
読み出す機能を有している。
揮発性メモリトランジスタ(以下、メモリTrと称す)
を有し、電子の放出あるいは注入によって情報の書込み
あるいは消去を行うMO8型不揮発性半導体メモリ装置
は、メモリTrの情報の読み出しを行うために、外部よ
りアドレス信号を入力し前記メモリTrの情報を1ワー
ドずつワードを構成するビット数分の外部端子を介して
読み出す機能を有している。
上述した従来のMOS型不揮発性半導体メモリ装置は、
メモリTrの情報を読み出すために外部よりアドレス信
号を入力し1ワードずつ読み出している。従って、全ワ
ードの情報を読み出すためにはアクセス時間×ワード数
の時間が必要となるので、ワード数が増加すればする程
、メモリTrの情報の読み出し時間が増加し、しかも消
費電力も増加するという欠点がある。
メモリTrの情報を読み出すために外部よりアドレス信
号を入力し1ワードずつ読み出している。従って、全ワ
ードの情報を読み出すためにはアクセス時間×ワード数
の時間が必要となるので、ワード数が増加すればする程
、メモリTrの情報の読み出し時間が増加し、しかも消
費電力も増加するという欠点がある。
また、外部端子数に制限のあるIC1例えばICカード
において内蔵するICにおいては、ワードを構成するビ
ット数分の外部端子数が増加するという欠点もある。
において内蔵するICにおいては、ワードを構成するビ
ット数分の外部端子数が増加するという欠点もある。
本発明の目的は、かかるメモリTrの情報の読み出し時
間の短縮と、読み出し消費電力の節約および外部端子数
の効率的利用を実現するMOS型不揮発性半導体メモリ
装置を提供することにある。
間の短縮と、読み出し消費電力の節約および外部端子数
の効率的利用を実現するMOS型不揮発性半導体メモリ
装置を提供することにある。
本発明のMOS型不揮発性半導体メモリ装置は、MOS
型不揮発性メモリトランジスタをアレイ状に配置してな
るEEPROMと、前記EEPROMの各MO8型不揮
発性メモリトランジスタの情報を読み出すための読み出
し回路とを同一半導体基板上に形成してなるMOS型不
揮発性半導体メモリ装置におて、アドレス信号およびチ
ップイネーブル信号を入力してデコードするアドレスデ
コーダと、前記アドレスデコーダ出力および消去信号を
入力してアドレスを選択するアドレス選択回路と、読み
出し信号および消去信号に基づき前記アドレス選択回路
を制御するためのアドレス選択制御回路と、前記アドレ
ス選択回路により指定された前記EEPROMの各MO
S型不揮発性メモリトランジスタの記憶情報をワード線
単位で読み出しディジット線の数だけ設けたセンスアン
プと、前記センスアンプの各出力の一致を判定し全消去
信号を出力する論理積回路とを有し、読み出し動作時に
前記アドレスデコーダの出力信号を全て選択状態にする
とともに、前記アドレス選択回路の出力を前記EEPR
OMのMOS型不揮発性メモリトランジスタが接続され
た前記ワード線に供給するように構成される。
型不揮発性メモリトランジスタをアレイ状に配置してな
るEEPROMと、前記EEPROMの各MO8型不揮
発性メモリトランジスタの情報を読み出すための読み出
し回路とを同一半導体基板上に形成してなるMOS型不
揮発性半導体メモリ装置におて、アドレス信号およびチ
ップイネーブル信号を入力してデコードするアドレスデ
コーダと、前記アドレスデコーダ出力および消去信号を
入力してアドレスを選択するアドレス選択回路と、読み
出し信号および消去信号に基づき前記アドレス選択回路
を制御するためのアドレス選択制御回路と、前記アドレ
ス選択回路により指定された前記EEPROMの各MO
S型不揮発性メモリトランジスタの記憶情報をワード線
単位で読み出しディジット線の数だけ設けたセンスアン
プと、前記センスアンプの各出力の一致を判定し全消去
信号を出力する論理積回路とを有し、読み出し動作時に
前記アドレスデコーダの出力信号を全て選択状態にする
とともに、前記アドレス選択回路の出力を前記EEPR
OMのMOS型不揮発性メモリトランジスタが接続され
た前記ワード線に供給するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を示すMOS型不揮発性半導
体メモリ装置の回路図である。
体メモリ装置の回路図である。
第1図に示すように、本実施例は、読出信号を入力する
読出端子(RD)1と、消去信号を入力する消去端子(
ER)2と、チップイネーブル端子(σE)3と、すべ
てのメモリセルTrの情報が消去されていることを表わ
す全消去端子4と、アドレス信号AO〜A3を入力して
2人力NAND5Aおよび4人力NAND5Bによりメ
モリ上のアドレスにデコードするアドレスデコーダ5と
、2人力N0R6Aおよびレベルシフタ11を有するア
ドレス選択回路6と、レベルシフタ11を有しアドレス
選択回路6を制御するアドレス選択制御回路7と、一対
の選択用トランジスタ8Aおよびワード線8Cに接続さ
れたメモリトランジスタ8Bを有しディジット線8Dか
ら出力されるEEPROM8と、EEPROM8に接続
された各センスアンプつと、各センスアンプ9に接続さ
れメモリトランジスタ8Bの消去状態の一致出力を全消
去端子4に出力する論理積回路10とを有している。
読出端子(RD)1と、消去信号を入力する消去端子(
ER)2と、チップイネーブル端子(σE)3と、すべ
てのメモリセルTrの情報が消去されていることを表わ
す全消去端子4と、アドレス信号AO〜A3を入力して
2人力NAND5Aおよび4人力NAND5Bによりメ
モリ上のアドレスにデコードするアドレスデコーダ5と
、2人力N0R6Aおよびレベルシフタ11を有するア
ドレス選択回路6と、レベルシフタ11を有しアドレス
選択回路6を制御するアドレス選択制御回路7と、一対
の選択用トランジスタ8Aおよびワード線8Cに接続さ
れたメモリトランジスタ8Bを有しディジット線8Dか
ら出力されるEEPROM8と、EEPROM8に接続
された各センスアンプつと、各センスアンプ9に接続さ
れメモリトランジスタ8Bの消去状態の一致出力を全消
去端子4に出力する論理積回路10とを有している。
次に、かかるメモリ装置の回路動作について説明する。
まず、チップイネーブル端子3に°“L ”レベルが入
力されると、2人力NAND5Aの出力が全てl Hl
“レベルとなり、4人力NAND5Bの出力が°“L”
レベルとなる。次に、3売出端子1に″HI+レベルが
、また消去端子2に“L“ルベルがそれぞれ入力される
と、アドレス選択回路6の2人力N0R6Aの出力は“
H°ルベル、アドレス選択制御回路7の入力となるライ
ンAが゛′H″レベル、制御回路7の一つの出力である
ラインBが’ L ’”レベルとなり、他の制御出力で
あるラインCとアドレス選択回路6の出力であるライン
Dには“H′°レベルがそれぞれ出力される。従って、
EEPROM8のすべての選択トランジスタ8Aがオン
するので、すべてのメモリTr8Bのゲートにはライン
Eからの第一の電位(電源電圧)が印加される。
力されると、2人力NAND5Aの出力が全てl Hl
“レベルとなり、4人力NAND5Bの出力が°“L”
レベルとなる。次に、3売出端子1に″HI+レベルが
、また消去端子2に“L“ルベルがそれぞれ入力される
と、アドレス選択回路6の2人力N0R6Aの出力は“
H°ルベル、アドレス選択制御回路7の入力となるライ
ンAが゛′H″レベル、制御回路7の一つの出力である
ラインBが’ L ’”レベルとなり、他の制御出力で
あるラインCとアドレス選択回路6の出力であるライン
Dには“H′°レベルがそれぞれ出力される。従って、
EEPROM8のすべての選択トランジスタ8Aがオン
するので、すべてのメモリTr8Bのゲートにはライン
Eからの第一の電位(電源電圧)が印加される。
この時、全メモリTr8Bが消去状態であれは、メモリ
Tr8BのゲートにラインEから電位が印加されても、
消去状態でのメモリTr8Bのスレッシュホールドレベ
ルがラインEの電位より高いので、メモリTr8Bが全
てオフしたままである。従って、EEPROM8のディ
ジット線8Dに接続されたラインFには電流が流れず、
各センスアンプ9の出力は全て゛H″レベルとなるので
、NANDゲートやインバータで構成した論理積回路1
0の出力は“H”レベルとなり、全消去端子4には゛°
H′ルベルが出力される。
Tr8BのゲートにラインEから電位が印加されても、
消去状態でのメモリTr8Bのスレッシュホールドレベ
ルがラインEの電位より高いので、メモリTr8Bが全
てオフしたままである。従って、EEPROM8のディ
ジット線8Dに接続されたラインFには電流が流れず、
各センスアンプ9の出力は全て゛H″レベルとなるので
、NANDゲートやインバータで構成した論理積回路1
0の出力は“H”レベルとなり、全消去端子4には゛°
H′ルベルが出力される。
一方、EEPROM8のメモリTr8B中に1ビツトで
も書込み状態のメモリTr8Bが存在すれば、その書込
み状態のメモリTr8BのゲートにラインEの電位が印
加される。すなわち、書込み状態でのスレッシュホール
ドレベルはラインEの電位より低いので、書込み状態に
あるメモリTr8Bがオンし、そのメモリTr8Bが接
続されたディジット線8Dに電流が流れる。この電流に
よりそのセンスアンプ9の出力のみが°“L ”レベル
となり、論理積回路10を介して全消去端子4には゛′
L°ルベルが出力され、書込み状態のメモリTr8Bが
存在することが一つの外部端子の出力レベルにより判別
される。
も書込み状態のメモリTr8Bが存在すれば、その書込
み状態のメモリTr8BのゲートにラインEの電位が印
加される。すなわち、書込み状態でのスレッシュホール
ドレベルはラインEの電位より低いので、書込み状態に
あるメモリTr8Bがオンし、そのメモリTr8Bが接
続されたディジット線8Dに電流が流れる。この電流に
よりそのセンスアンプ9の出力のみが°“L ”レベル
となり、論理積回路10を介して全消去端子4には゛′
L°ルベルが出力され、書込み状態のメモリTr8Bが
存在することが一つの外部端子の出力レベルにより判別
される。
このように、本実施例においては、EEPROM8のす
べてのメモリT r 8 Bが消去状態になっているか
否かの確認が一度で可能となり、したがって読み出し時
間の短縮および消費電力の低減が実現されるとともに、
外部端子数の少ないあるいは制限のあるICカート等に
内蔵されるICにおいては全消去端子−つでよいことに
なる。
べてのメモリT r 8 Bが消去状態になっているか
否かの確認が一度で可能となり、したがって読み出し時
間の短縮および消費電力の低減が実現されるとともに、
外部端子数の少ないあるいは制限のあるICカート等に
内蔵されるICにおいては全消去端子−つでよいことに
なる。
第2図(a)、(b)はそれぞれ第1図に示すレベルシ
フタの具体的回路図およびその等価回路図である。
フタの具体的回路図およびその等価回路図である。
第2図(a)、(b)に示すように、かかるレベルシフ
タ11(第1図参照)は入力側■と一出力側Oとの間に
二組のPチャネルMOSTr PとNチャネルMO6
Tr Nを接続し、入力信号としての読出信号および
アドレス信号のレベルをシフトする回路である。
タ11(第1図参照)は入力側■と一出力側Oとの間に
二組のPチャネルMOSTr PとNチャネルMO6
Tr Nを接続し、入力信号としての読出信号および
アドレス信号のレベルをシフトする回路である。
以上説明したように、本発明のMOS型不揮発性半導体
メモリ装置は、外部よりアドレス信号を入力する必要も
なく、全メモリTrが消去状態になっているか否かの確
認を一度に可能にするため、読み出し時間の短縮および
消費電力の低減を図れるという効果がある。また、本発
明は、外部端子数に制限のあるIC1例えばICカード
に内蔵するICにおいては、1つの外部端子ですべての
メモリTrが消去状態になっていることを判別できると
いう効果がある。
メモリ装置は、外部よりアドレス信号を入力する必要も
なく、全メモリTrが消去状態になっているか否かの確
認を一度に可能にするため、読み出し時間の短縮および
消費電力の低減を図れるという効果がある。また、本発
明は、外部端子数に制限のあるIC1例えばICカード
に内蔵するICにおいては、1つの外部端子ですべての
メモリTrが消去状態になっていることを判別できると
いう効果がある。
第1図は本発明の一実施例を示すMOS型不揮発性半導
体メモリ装置の回路図、第2図(a>(b)はそれぞれ
第1図に示すレベルシフタの具体的回路図および等価回
路図である。 1・・・読み出し端子、2・・・消去端子、3・・・チ
ップイネーブル端子、4・・・全消去端子、5・・・ア
ドレスデコーダ、5A・・・2人力NAND、5B・・
・4人力NAND、6・・・アドレス選択回路、6A・
・・2人力N0R57・・・アドレス選択制御回路、8
・・・EEPROM、8 A ・・・選択用Tr、8
B−M OS型下揮発性メモリTr、9・・・センスア
ンプ(電流センス)、10・・・論理積回路、11・・
・レベルシフタ、AO〜A3・・・アドレス信号、VD
D・・・電源電圧(第一の電圧)、vPP・・・高電圧
(電源電圧以上の第二の電圧)、P−Pch Tr、
N−・・NchTr。
体メモリ装置の回路図、第2図(a>(b)はそれぞれ
第1図に示すレベルシフタの具体的回路図および等価回
路図である。 1・・・読み出し端子、2・・・消去端子、3・・・チ
ップイネーブル端子、4・・・全消去端子、5・・・ア
ドレスデコーダ、5A・・・2人力NAND、5B・・
・4人力NAND、6・・・アドレス選択回路、6A・
・・2人力N0R57・・・アドレス選択制御回路、8
・・・EEPROM、8 A ・・・選択用Tr、8
B−M OS型下揮発性メモリTr、9・・・センスア
ンプ(電流センス)、10・・・論理積回路、11・・
・レベルシフタ、AO〜A3・・・アドレス信号、VD
D・・・電源電圧(第一の電圧)、vPP・・・高電圧
(電源電圧以上の第二の電圧)、P−Pch Tr、
N−・・NchTr。
Claims (1)
- MOS型不揮発性メモリトランジスタをアレイ状に配
置してなるEEPROMと、前記EEPROMの各MO
S型不揮発性メモリトランジスタの情報を読み出すため
の読み出し回路とを同一半導体基板上に形成してなるM
OS型不揮発性半導体メモリ装置におて、アドレス信号
およびチップイネーブル信号を入力してデコードするア
ドレスデコーダと、前記アドレスデコーダ出力および消
去信号を入力してアドレスを選択するアドレス選択回路
と、読み出し信号および消去信号に基づき前記アドレス
選択回路を制御するためのアドレス選択制御回路と、前
記アドレス選択回路により指定された前記EEPROM
の各MOS型不揮発性メモリトランジスタの記憶情報を
ワード線単位で読み出しディジット線の数だけ設けたセ
ンスアンプと、前記センスアンプの各出力の一致を判定
し全消去信号を出力する論理積回路とを有し、読み出し
動作時に前記アドレスデコーダの出力信号を全て選択状
態にするとともに、前記アドレス選択回路の出力を前記
EEPROMのMOS型不揮発性メモリトランジスタが
接続された前記ワード線に供給することを特徴とするM
OS型不揮発性半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22576288A JP2659227B2 (ja) | 1988-09-09 | 1988-09-09 | Mos型不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22576288A JP2659227B2 (ja) | 1988-09-09 | 1988-09-09 | Mos型不揮発性半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0273597A true JPH0273597A (ja) | 1990-03-13 |
JP2659227B2 JP2659227B2 (ja) | 1997-09-30 |
Family
ID=16834416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22576288A Expired - Lifetime JP2659227B2 (ja) | 1988-09-09 | 1988-09-09 | Mos型不揮発性半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2659227B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5912196A (en) * | 1995-12-20 | 1999-06-15 | Kimberly-Clark Corp. | Flame inhibitor composition and method of application |
-
1988
- 1988-09-09 JP JP22576288A patent/JP2659227B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5912196A (en) * | 1995-12-20 | 1999-06-15 | Kimberly-Clark Corp. | Flame inhibitor composition and method of application |
Also Published As
Publication number | Publication date |
---|---|
JP2659227B2 (ja) | 1997-09-30 |
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