JPH0273597A - Ｍｏｓ型不揮発性半導体メモリ装置 - Google Patents
Ｍｏｓ型不揮発性半導体メモリ装置Info
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- JPH0273597A JPH0273597A JP63225762A JP22576288A JPH0273597A JP H0273597 A JPH0273597 A JP H0273597A JP 63225762 A JP63225762 A JP 63225762A JP 22576288 A JP22576288 A JP 22576288A JP H0273597 A JPH0273597 A JP H0273597A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000015654 memory Effects 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims description 2
- 230000008030 elimination Effects 0.000 abstract 3
- 238000003379 elimination reaction Methods 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型不揮発性半導体メモリ装置に関し、特
にゲート絶縁膜中に浮遊ゲート電極を有するＭＯＳ型不
揮発性メモリトランジスタの読出を瞬時に行えるＭＯ８
型不揮発性半導体メモリ装置に関する。
にゲート絶縁膜中に浮遊ゲート電極を有するＭＯＳ型不
揮発性メモリトランジスタの読出を瞬時に行えるＭＯ８
型不揮発性半導体メモリ装置に関する。
従来、ゲート絶縁膜中に浮遊ゲートを備えたＭＯ８型不
揮発性メモリトランジスタ（以下、メモリＴｒと称す）
を有し、電子の放出あるいは注入によって情報の書込み
あるいは消去を行うＭＯ８型不揮発性半導体メモリ装置
は、メモリＴｒの情報の読み出しを行うために、外部よ
りアドレス信号を入力し前記メモリＴｒの情報を１ワー
ドずつワードを構成するビット数分の外部端子を介して
読み出す機能を有している。
揮発性メモリトランジスタ（以下、メモリＴｒと称す）
を有し、電子の放出あるいは注入によって情報の書込み
あるいは消去を行うＭＯ８型不揮発性半導体メモリ装置
は、メモリＴｒの情報の読み出しを行うために、外部よ
りアドレス信号を入力し前記メモリＴｒの情報を１ワー
ドずつワードを構成するビット数分の外部端子を介して
読み出す機能を有している。
上述した従来のＭＯＳ型不揮発性半導体メモリ装置は、
メモリＴｒの情報を読み出すために外部よりアドレス信
号を入力し１ワードずつ読み出している。従って、全ワ
ードの情報を読み出すためにはアクセス時間×ワード数
の時間が必要となるので、ワード数が増加すればする程
、メモリＴｒの情報の読み出し時間が増加し、しかも消
費電力も増加するという欠点がある。
メモリＴｒの情報を読み出すために外部よりアドレス信
号を入力し１ワードずつ読み出している。従って、全ワ
ードの情報を読み出すためにはアクセス時間×ワード数
の時間が必要となるので、ワード数が増加すればする程
、メモリＴｒの情報の読み出し時間が増加し、しかも消
費電力も増加するという欠点がある。
また、外部端子数に制限のあるＩＣ１例えばＩＣカード
において内蔵するＩＣにおいては、ワードを構成するビ
ット数分の外部端子数が増加するという欠点もある。
において内蔵するＩＣにおいては、ワードを構成するビ
ット数分の外部端子数が増加するという欠点もある。
本発明の目的は、かかるメモリＴｒの情報の読み出し時
間の短縮と、読み出し消費電力の節約および外部端子数
の効率的利用を実現するＭＯＳ型不揮発性半導体メモリ
装置を提供することにある。
間の短縮と、読み出し消費電力の節約および外部端子数
の効率的利用を実現するＭＯＳ型不揮発性半導体メモリ
装置を提供することにある。
本発明のＭＯＳ型不揮発性半導体メモリ装置は、ＭＯＳ
型不揮発性メモリトランジスタをアレイ状に配置してな
るＥＥＰＲＯＭと、前記ＥＥＰＲＯＭの各ＭＯ８型不揮
発性メモリトランジスタの情報を読み出すための読み出
し回路とを同一半導体基板上に形成してなるＭＯＳ型不
揮発性半導体メモリ装置におて、アドレス信号およびチ
ップイネーブル信号を入力してデコードするアドレスデ
コーダと、前記アドレスデコーダ出力および消去信号を
入力してアドレスを選択するアドレス選択回路と、読み
出し信号および消去信号に基づき前記アドレス選択回路
を制御するためのアドレス選択制御回路と、前記アドレ
ス選択回路により指定された前記ＥＥＰＲＯＭの各ＭＯ
Ｓ型不揮発性メモリトランジスタの記憶情報をワード線
単位で読み出しディジット線の数だけ設けたセンスアン
プと、前記センスアンプの各出力の一致を判定し全消去
信号を出力する論理積回路とを有し、読み出し動作時に
前記アドレスデコーダの出力信号を全て選択状態にする
とともに、前記アドレス選択回路の出力を前記ＥＥＰＲ
ＯＭのＭＯＳ型不揮発性メモリトランジスタが接続され
た前記ワード線に供給するように構成される。
型不揮発性メモリトランジスタをアレイ状に配置してな
るＥＥＰＲＯＭと、前記ＥＥＰＲＯＭの各ＭＯ８型不揮
発性メモリトランジスタの情報を読み出すための読み出
し回路とを同一半導体基板上に形成してなるＭＯＳ型不
揮発性半導体メモリ装置におて、アドレス信号およびチ
ップイネーブル信号を入力してデコードするアドレスデ
コーダと、前記アドレスデコーダ出力および消去信号を
入力してアドレスを選択するアドレス選択回路と、読み
出し信号および消去信号に基づき前記アドレス選択回路
を制御するためのアドレス選択制御回路と、前記アドレ
ス選択回路により指定された前記ＥＥＰＲＯＭの各ＭＯ
Ｓ型不揮発性メモリトランジスタの記憶情報をワード線
単位で読み出しディジット線の数だけ設けたセンスアン
プと、前記センスアンプの各出力の一致を判定し全消去
信号を出力する論理積回路とを有し、読み出し動作時に
前記アドレスデコーダの出力信号を全て選択状態にする
とともに、前記アドレス選択回路の出力を前記ＥＥＰＲ
ＯＭのＭＯＳ型不揮発性メモリトランジスタが接続され
た前記ワード線に供給するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すＭＯＳ型不揮発性半導
体メモリ装置の回路図である。
体メモリ装置の回路図である。
第１図に示すように、本実施例は、読出信号を入力する
読出端子（ＲＤ）１と、消去信号を入力する消去端子（
ＥＲ）２と、チップイネーブル端子（σＥ）３と、すべ
てのメモリセルＴｒの情報が消去されていることを表わ
す全消去端子４と、アドレス信号ＡＯ〜Ａ３を入力して
２人力ＮＡＮＤ５Ａおよび４人力ＮＡＮＤ５Ｂによりメ
モリ上のアドレスにデコードするアドレスデコーダ５と
、２人力Ｎ０Ｒ６Ａおよびレベルシフタ１１を有するア
ドレス選択回路６と、レベルシフタ１１を有しアドレス
選択回路６を制御するアドレス選択制御回路７と、一対
の選択用トランジスタ８Ａおよびワード線８Ｃに接続さ
れたメモリトランジスタ８Ｂを有しディジット線８Ｄか
ら出力されるＥＥＰＲＯＭ８と、ＥＥＰＲＯＭ８に接続
された各センスアンプつと、各センスアンプ９に接続さ
れメモリトランジスタ８Ｂの消去状態の一致出力を全消
去端子４に出力する論理積回路１０とを有している。
読出端子（ＲＤ）１と、消去信号を入力する消去端子（
ＥＲ）２と、チップイネーブル端子（σＥ）３と、すべ
てのメモリセルＴｒの情報が消去されていることを表わ
す全消去端子４と、アドレス信号ＡＯ〜Ａ３を入力して
２人力ＮＡＮＤ５Ａおよび４人力ＮＡＮＤ５Ｂによりメ
モリ上のアドレスにデコードするアドレスデコーダ５と
、２人力Ｎ０Ｒ６Ａおよびレベルシフタ１１を有するア
ドレス選択回路６と、レベルシフタ１１を有しアドレス
選択回路６を制御するアドレス選択制御回路７と、一対
の選択用トランジスタ８Ａおよびワード線８Ｃに接続さ
れたメモリトランジスタ８Ｂを有しディジット線８Ｄか
ら出力されるＥＥＰＲＯＭ８と、ＥＥＰＲＯＭ８に接続
された各センスアンプつと、各センスアンプ９に接続さ
れメモリトランジスタ８Ｂの消去状態の一致出力を全消
去端子４に出力する論理積回路１０とを有している。
次に、かかるメモリ装置の回路動作について説明する。
まず、チップイネーブル端子３に°“Ｌ ”レベルが入
力されると、２人力ＮＡＮＤ５Ａの出力が全てｌ Ｈｌ
“レベルとなり、４人力ＮＡＮＤ５Ｂの出力が°“Ｌ”
レベルとなる。次に、３売出端子１に″ＨＩ＋レベルが
、また消去端子２に“Ｌ“ルベルがそれぞれ入力される
と、アドレス選択回路６の２人力Ｎ０Ｒ６Ａの出力は“
Ｈ°ルベル、アドレス選択制御回路７の入力となるライ
ンＡが゛′Ｈ″レベル、制御回路７の一つの出力である
ラインＢが’ Ｌ ’”レベルとなり、他の制御出力で
あるラインＣとアドレス選択回路６の出力であるライン
Ｄには“Ｈ′°レベルがそれぞれ出力される。従って、
ＥＥＰＲＯＭ８のすべての選択トランジスタ８Ａがオン
するので、すべてのメモリＴｒ８Ｂのゲートにはライン
Ｅからの第一の電位（電源電圧）が印加される。
力されると、２人力ＮＡＮＤ５Ａの出力が全てｌ Ｈｌ
“レベルとなり、４人力ＮＡＮＤ５Ｂの出力が°“Ｌ”
レベルとなる。次に、３売出端子１に″ＨＩ＋レベルが
、また消去端子２に“Ｌ“ルベルがそれぞれ入力される
と、アドレス選択回路６の２人力Ｎ０Ｒ６Ａの出力は“
Ｈ°ルベル、アドレス選択制御回路７の入力となるライ
ンＡが゛′Ｈ″レベル、制御回路７の一つの出力である
ラインＢが’ Ｌ ’”レベルとなり、他の制御出力で
あるラインＣとアドレス選択回路６の出力であるライン
Ｄには“Ｈ′°レベルがそれぞれ出力される。従って、
ＥＥＰＲＯＭ８のすべての選択トランジスタ８Ａがオン
するので、すべてのメモリＴｒ８Ｂのゲートにはライン
Ｅからの第一の電位（電源電圧）が印加される。
この時、全メモリＴｒ８Ｂが消去状態であれは、メモリ
Ｔｒ８ＢのゲートにラインＥから電位が印加されても、
消去状態でのメモリＴｒ８Ｂのスレッシュホールドレベ
ルがラインＥの電位より高いので、メモリＴｒ８Ｂが全
てオフしたままである。従って、ＥＥＰＲＯＭ８のディ
ジット線８Ｄに接続されたラインＦには電流が流れず、
各センスアンプ９の出力は全て゛Ｈ″レベルとなるので
、ＮＡＮＤゲートやインバータで構成した論理積回路１
０の出力は“Ｈ”レベルとなり、全消去端子４には゛°
Ｈ′ルベルが出力される。
Ｔｒ８ＢのゲートにラインＥから電位が印加されても、
消去状態でのメモリＴｒ８Ｂのスレッシュホールドレベ
ルがラインＥの電位より高いので、メモリＴｒ８Ｂが全
てオフしたままである。従って、ＥＥＰＲＯＭ８のディ
ジット線８Ｄに接続されたラインＦには電流が流れず、
各センスアンプ９の出力は全て゛Ｈ″レベルとなるので
、ＮＡＮＤゲートやインバータで構成した論理積回路１
０の出力は“Ｈ”レベルとなり、全消去端子４には゛°
Ｈ′ルベルが出力される。
一方、ＥＥＰＲＯＭ８のメモリＴｒ８Ｂ中に１ビツトで
も書込み状態のメモリＴｒ８Ｂが存在すれば、その書込
み状態のメモリＴｒ８ＢのゲートにラインＥの電位が印
加される。すなわち、書込み状態でのスレッシュホール
ドレベルはラインＥの電位より低いので、書込み状態に
あるメモリＴｒ８Ｂがオンし、そのメモリＴｒ８Ｂが接
続されたディジット線８Ｄに電流が流れる。この電流に
よりそのセンスアンプ９の出力のみが°“Ｌ ”レベル
となり、論理積回路１０を介して全消去端子４には゛′
Ｌ°ルベルが出力され、書込み状態のメモリＴｒ８Ｂが
存在することが一つの外部端子の出力レベルにより判別
される。
も書込み状態のメモリＴｒ８Ｂが存在すれば、その書込
み状態のメモリＴｒ８ＢのゲートにラインＥの電位が印
加される。すなわち、書込み状態でのスレッシュホール
ドレベルはラインＥの電位より低いので、書込み状態に
あるメモリＴｒ８Ｂがオンし、そのメモリＴｒ８Ｂが接
続されたディジット線８Ｄに電流が流れる。この電流に
よりそのセンスアンプ９の出力のみが°“Ｌ ”レベル
となり、論理積回路１０を介して全消去端子４には゛′
Ｌ°ルベルが出力され、書込み状態のメモリＴｒ８Ｂが
存在することが一つの外部端子の出力レベルにより判別
される。
このように、本実施例においては、ＥＥＰＲＯＭ８のす
べてのメモリＴ ｒ ８ Ｂが消去状態になっているか
否かの確認が一度で可能となり、したがって読み出し時
間の短縮および消費電力の低減が実現されるとともに、
外部端子数の少ないあるいは制限のあるＩＣカート等に
内蔵されるＩＣにおいては全消去端子−つでよいことに
なる。
べてのメモリＴ ｒ ８ Ｂが消去状態になっているか
否かの確認が一度で可能となり、したがって読み出し時
間の短縮および消費電力の低減が実現されるとともに、
外部端子数の少ないあるいは制限のあるＩＣカート等に
内蔵されるＩＣにおいては全消去端子−つでよいことに
なる。
第２図（ａ）、（ｂ）はそれぞれ第１図に示すレベルシ
フタの具体的回路図およびその等価回路図である。
フタの具体的回路図およびその等価回路図である。
第２図（ａ）、（ｂ）に示すように、かかるレベルシフ
タ１１（第１図参照）は入力側■と一出力側Ｏとの間に
二組のＰチャネルＭＯＳＴｒ ＰとＮチャネルＭＯ６
Ｔｒ Ｎを接続し、入力信号としての読出信号および
アドレス信号のレベルをシフトする回路である。
タ１１（第１図参照）は入力側■と一出力側Ｏとの間に
二組のＰチャネルＭＯＳＴｒ ＰとＮチャネルＭＯ６
Ｔｒ Ｎを接続し、入力信号としての読出信号および
アドレス信号のレベルをシフトする回路である。
以上説明したように、本発明のＭＯＳ型不揮発性半導体
メモリ装置は、外部よりアドレス信号を入力する必要も
なく、全メモリＴｒが消去状態になっているか否かの確
認を一度に可能にするため、読み出し時間の短縮および
消費電力の低減を図れるという効果がある。また、本発
明は、外部端子数に制限のあるＩＣ１例えばＩＣカード
に内蔵するＩＣにおいては、１つの外部端子ですべての
メモリＴｒが消去状態になっていることを判別できると
いう効果がある。
メモリ装置は、外部よりアドレス信号を入力する必要も
なく、全メモリＴｒが消去状態になっているか否かの確
認を一度に可能にするため、読み出し時間の短縮および
消費電力の低減を図れるという効果がある。また、本発
明は、外部端子数に制限のあるＩＣ１例えばＩＣカード
に内蔵するＩＣにおいては、１つの外部端子ですべての
メモリＴｒが消去状態になっていることを判別できると
いう効果がある。
第１図は本発明の一実施例を示すＭＯＳ型不揮発性半導
体メモリ装置の回路図、第２図（ａ＞（ｂ）はそれぞれ
第１図に示すレベルシフタの具体的回路図および等価回
路図である。 １・・・読み出し端子、２・・・消去端子、３・・・チ
ップイネーブル端子、４・・・全消去端子、５・・・ア
ドレスデコーダ、５Ａ・・・２人力ＮＡＮＤ、５Ｂ・・
・４人力ＮＡＮＤ、６・・・アドレス選択回路、６Ａ・
・・２人力Ｎ０Ｒ５７・・・アドレス選択制御回路、８
・・・ＥＥＰＲＯＭ、８ Ａ ・・・選択用Ｔｒ、８
Ｂ−Ｍ ＯＳ型下揮発性メモリＴｒ、９・・・センスア
ンプ（電流センス）、１０・・・論理積回路、１１・・
・レベルシフタ、ＡＯ〜Ａ３・・・アドレス信号、ＶＤ
Ｄ・・・電源電圧（第一の電圧）、ｖＰＰ・・・高電圧
（電源電圧以上の第二の電圧）、Ｐ−Ｐｃｈ Ｔｒ、
Ｎ−・・ＮｃｈＴｒ。
体メモリ装置の回路図、第２図（ａ＞（ｂ）はそれぞれ
第１図に示すレベルシフタの具体的回路図および等価回
路図である。 １・・・読み出し端子、２・・・消去端子、３・・・チ
ップイネーブル端子、４・・・全消去端子、５・・・ア
ドレスデコーダ、５Ａ・・・２人力ＮＡＮＤ、５Ｂ・・
・４人力ＮＡＮＤ、６・・・アドレス選択回路、６Ａ・
・・２人力Ｎ０Ｒ５７・・・アドレス選択制御回路、８
・・・ＥＥＰＲＯＭ、８ Ａ ・・・選択用Ｔｒ、８
Ｂ−Ｍ ＯＳ型下揮発性メモリＴｒ、９・・・センスア
ンプ（電流センス）、１０・・・論理積回路、１１・・
・レベルシフタ、ＡＯ〜Ａ３・・・アドレス信号、ＶＤ
Ｄ・・・電源電圧（第一の電圧）、ｖＰＰ・・・高電圧
（電源電圧以上の第二の電圧）、Ｐ−Ｐｃｈ Ｔｒ、
Ｎ−・・ＮｃｈＴｒ。
Claims (1)
- ＭＯＳ型不揮発性メモリトランジスタをアレイ状に配
置してなるＥＥＰＲＯＭと、前記ＥＥＰＲＯＭの各ＭＯ
Ｓ型不揮発性メモリトランジスタの情報を読み出すため
の読み出し回路とを同一半導体基板上に形成してなるＭ
ＯＳ型不揮発性半導体メモリ装置におて、アドレス信号
およびチップイネーブル信号を入力してデコードするア
ドレスデコーダと、前記アドレスデコーダ出力および消
去信号を入力してアドレスを選択するアドレス選択回路
と、読み出し信号および消去信号に基づき前記アドレス
選択回路を制御するためのアドレス選択制御回路と、前
記アドレス選択回路により指定された前記ＥＥＰＲＯＭ
の各ＭＯＳ型不揮発性メモリトランジスタの記憶情報を
ワード線単位で読み出しディジット線の数だけ設けたセ
ンスアンプと、前記センスアンプの各出力の一致を判定
し全消去信号を出力する論理積回路とを有し、読み出し
動作時に前記アドレスデコーダの出力信号を全て選択状
態にするとともに、前記アドレス選択回路の出力を前記
ＥＥＰＲＯＭのＭＯＳ型不揮発性メモリトランジスタが
接続された前記ワード線に供給することを特徴とするＭ
ＯＳ型不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22576288A JP2659227B2 (ja) | 1988-09-09 | 1988-09-09 | Ｍｏｓ型不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22576288A JP2659227B2 (ja) | 1988-09-09 | 1988-09-09 | Ｍｏｓ型不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0273597A true JPH0273597A (ja) | 1990-03-13 |
| JP2659227B2 JP2659227B2 (ja) | 1997-09-30 |
Family
ID=16834416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22576288A Expired - Lifetime JP2659227B2 (ja) | 1988-09-09 | 1988-09-09 | Ｍｏｓ型不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659227B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5912196A (en) * | 1995-12-20 | 1999-06-15 | Kimberly-Clark Corp. | Flame inhibitor composition and method of application |
-
1988
- 1988-09-09 JP JP22576288A patent/JP2659227B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5912196A (en) * | 1995-12-20 | 1999-06-15 | Kimberly-Clark Corp. | Flame inhibitor composition and method of application |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659227B2 (ja) | 1997-09-30 |
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