JP3176008B2 - 半導体メモリ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特に、電気的にデ−タ
の書き込み及び消去が可能な半導体メモリ回路の自動書
き込み機能及び自動消去機能の改良に関する。

【０００２】

【従来の技術】従来、電気的にデ−タの書き込み及び消
去が可能な半導体メモリ、例えばフラッシュＥＥＰＲＯ
Ｍは、書き込みモ−ド、消去モ−ド及び読み出しモ−ド
の３つの基本的なモ−ドを有している。

【０００３】図１８は、書き込みモ−ドのうちいわゆる
自動書き込みモ−ドを示すフロ−チャ−トである。この
自動書き込みモ−ドについて簡単に説明する。まず、ア
ドレスデ−タと入力デ−タがメモリ回路に入力され（ス
テップＳＴ１）、当該アドレスデ−タにより指定された
メモリセルに入力デ−タが書き込まれる（ステップＳＴ
２）。

【０００４】メモリセルに印加される高電圧を放電する
リカバリィ時間を経た後（ステップＳＴ３）、センスア
ンプを通してメモリセルの閾値状態を検証するベリファ
イモ−ドとなる（ステップＳＴ４）。

【０００５】コンパレ−タにより、センスアンプの出力
デ−タとメモリ回路の入力デ−タが比較され、両者のデ
−タが一致すれば入力デ−タの書き込みが完了し、両者
のデ−タが不一致ならば入力デ−タの再書き込みが行わ
れる（ステップＳＴ５〜７）。

【０００６】この再書き込みは、最高２５回まで繰り返
され、両者のデ−タが常に不一致のときは、このメモリ
回路が不良と判定される。このように、自動書き込みモ
−ドは、メモリセルに所望のデ−タを書き込んだ後に、
当該メモリセルの閾値状態をセンスアンプを通して読み
取り、当該メモリセルに所望のデ−タがきちんと書き込
まれたか否かを自動的に判断するというモ−ドである。
そして、メモリセルに所望のデ−タが書き込まれていな
い場合、当該メモリセルに所望のデ−タがきちんと書き
込まれるまで、デ−タの書き込みが繰り返して行われ
る。

【０００７】なお、自動書き込みモ−ドの他に自動消去
モ−ドがある。自動消去モ−ドは、メモルセルのデ−タ
を消去した後に、当該メモリセルの閾値状態をセンスア
ンプを通して読み取り、当該メモリセルのデ−タがきち
んと消去されたか否かを自動的に判断するというモ−ド
である。そして、メモリセルのデ−タが消去されていな
い場合、当該メモリセルのデ−タがきちんと消去される
まで、デ−タの消去が繰り返して行われる。 （１） 従来回路Ａ 図１９〜図２１は、自動書き込み（消去）モ−ドを実行
するための従来回路の一例を示すものである。なお、図
２０は、図１９のセンスアンプの構成を示す回路図であ
り、図２１は、図１９のコンパレ−タの構成を示す回路
図である。

【０００８】書き込み（消去）回路１７は、書き込み
（消去）スタ−ト信号ＰＳＴＡＲＴを受けて、メモリセ
ル１１の所定のメインセルＭＣについて、デ−タの書き
込み又は消去を実行する。また、ベリファイ時におい
て、メインセルＭＣについて所定のデ−タの書き込み又
は消去が実行されたか否かが判定される。

【０００９】まず、デ−タの書き込みを行ったメインセ
ルＭＣのデ−タをセンスアンプ１２−１〜１２−Ｎによ
り読み出す。このセンスアンプ１２−１〜１２−Ｎは、
メインセルＭＣのセル電流と基準セルＲＣのセル電流を
比較する方式を採用している。セル電流は、各メモリセ
ルのワ−ド線電位（ゲ−ト電位）ＶWLとメモリセルの閾
値Ｖthに依存する。

【００１０】ワ−ド線電位ＶWLが一定の場合、メインセ
ルＭＣの閾値Ｖthが十分に高いとメインセルＭＣはオフ
するため、当該メインセルＭＣにセル電流は流れなくな
る。このため、トランジスタＰ１のドレイン電位ＶSA
は、トランジスタＰ２のドレイン電位ＶREF よりも高く
なる。つまり、センスアンプは、“０”デ−タを出力す
ることになる。

【００１１】一方、メインセルＭＣの閾値Ｖthが十分に
低いとメインセルＭＣはオンするため、当該メインセル
ＭＣにセル電流が流れる。このため、トランジスタＰ１
のドレイン電位ＶSAは、トランジスタＰ２のドレイン電
位ＶREF よりも小さくなる。つまり、センスアンプは、
“１”デ−タを出力することになる。

【００１２】なお、このメモリ回路では、自動書き込み
モ−ド（“０”デ−タを書き込む場合に限る）のベリフ
ァイ時のワ−ド線電位ＶWLを７Ｖに設定し、また、自動
消去モ−ド（全て“１”デ−タにする）のベリファイ時
のワ−ド線電位ＶWLを３Ｖに設定している。即ち、これ
らのモ−ドにおけるベリファイ時のワ−ド線電位ＶＷＬ
は、通常の読み出し時のワ−ド線電位ＶＷＬ（＝５Ｖ）
に対して、±２Ｖの差を有している。

【００１３】これは、自動書き込みモ−ド（“０”デ−
タを書き込む場合に限る）のベリファイ時のセンスアン
プが“１”デ−タを出力し易く、自動消去モ−ドのベリ
ファイ時のセンスアンプが“０”デ−タを出力し易くす
ることにより、書き込み又は消去が完了したと判断され
る条件を厳しいものとし、完全なデ−タの書き込み及び
消去を達成するためである。

【００１４】次に、入力デ−タ（書き込みデ−タ又は消
去デ−タ）ＤINとセンスアンプの出力デ−タＳＡが、コ
ンパレ−タ１３−１〜１３−Ｎにより比較される。コン
パレ−タは、双方のデ−タが一致すれば書き込み又は消
去完了の出力Ａ（“０”デ−タ）を出力し、双方のデ−
タが不一致ならば書き込み又は消去未完了の出力Ａ
（“１”デ−タ）を出力する。

【００１５】コンパレ−タ１３−１の出力デ−タは、Ｎ
ＯＲ１４−１の一方の入力端子に入力される。ＮＯＲ１
４−１の他方の入力端子には、“０”デ−タが入力され
る。ＮＯＲ１４−１の出力デ−タは、インバ−タ１５−
１に入力される。

【００１６】コンパレ−タ１３−２の出力デ−タは、Ｎ
ＯＲ１４−２の一方の入力端子に入力される。ＮＯＲ１
４−２の他方の入力端子には、インバ−タ１５−１の出
力デ−タが入力される。ＮＯＲ１４−２の出力デ−タ
は、インバ−タ１５−２に入力される。

【００１７】同様に、コンパレ−タ１３−Ｎ（Ｎは自然
数）の出力デ−タは、ＮＯＲ１４−Ｎの一方の入力端子
に入力される。ＮＯＲ１４−Ｎの他方の入力端子には、
インバ−タ１５−（Ｎ−１）の出力デ−タが入力され
る。ＮＯＲ１４−Ｎの出力デ−タは、インバ−タ１５−
Ｎに入力される。

【００１８】そして、インバ−タ１５−Ｎの出力デ−タ
Ｂは、判定回路１６に入力され、判定回路１６は、Ｎ個
のメインセルに所望のデ−タが書き込まれたか否かを判
定する。

【００１９】即ち、Ｎ個のコンパレ−タのうち少なくと
も一つが書き込み又は消去未完了の出力（“１”デ−
タ）を出力する場合、インバ−タ１５−Ｎの出力デ−タ
Ｂは、“１”となる。従って、判定回路１６は、メイン
セルの書き込み又は消去が未完了であると判定し、再書
き込み（消去）信号発生回路３０に書き込み（消去）未
完了信号ＰＮＯを送信する。

【００２０】再書き込み（消去）信号発生回路３０は、
書き込み（消去）未完了信号ＰＮＯを受けて、再書き込
み（消去）信号ＰＲＥＴＲＹを書き込み（消去）回路１
７に送信する。

【００２１】そして、書き込み（消去）回路１７は、こ
の再書き込み（消去）信号ＰＲＥＴＲＹを受けて、メモ
リセル１１の所定のメインセルＭＣについて、デ−タの
再書き込み又は再消去を実行する。

【００２２】この後、同じようにベリファイが行われ、
このベイファイが所定の回数（例えば２５回）を越える
と、再書き込み（消去）信号発生回路３０は、再書き込
み（消去）信号ＰＲＥＴＲＹを書き込み（消去）回路１
７に送信することなく、製品不良の信号を発生する。

【００２３】一方、全てのコンパレ−タが書き込み又は
消去完了の出力（“０”デ−タ）を出力する場合、イン
バ−タ１５−Ｎの出力デ−タＢは、“０”となる。従っ
て、判定回路１６は、メインセルの書き込み又は消去が
完了したと判定し、書き込み（消去）未完了信号ＰＮＯ
を再書き込み（消去）信号発生回路３０に送信すること
なく、製品良の信号を出力する。 （２） 従来回路Ｂ 図２２及び図２３は、自動書き込み（消去）モ−ドを実
行するための従来回路の他の一例を示すものである。な
お、図２３は、図２２のクロックドインバ−タの構成を
示す回路図である。

【００２４】この回路は、図１９の従来回路と比較する
と、インバ−タ１５−Ｎと判定回路１６の間にクロック
ドインバ−タ１８を接続した点が異なり、他の構成は図
１９の従来回路と全く同じである。

【００２５】クロックドインバ−タ１８は、制御信号Ｃ
ＴＬ１により制御されている。そして、図２４に示すよ
うに、制御信号ＣＴＬ１が“１”の間、クロックドイン
バ−タ１８は、制御信号ＣＴＬ１が“１”になったとき
のデ−タＢの状態を維持し、出力デ−タＢ´として出力
する。

【００２６】

【発明が解決しようとする課題】従来回路Ａの場合、図
２５に示すように、動作判定区間において出力デ−タＢ
が何らかの原因により例えば“０”から“１”に反転す
ると、判定回路１６は、最初はメインセルの書き込み又
は消去が完了したと判定するが、途中で書き込み又は消
去が未完了であると判定する。従って、判定回路１６
は、再書き込み（消去）信号発生回路３０に再書き込み
（消去）信号ＰＮＯと書き込み（消去）完了の信号（Ｐ
ＧＯＫ）の両方を送信するため、誤動作の原因となる。

【００２７】従来回路Ｂの場合、制御信号ＣＴＬ１が
“１”のとき（動作判定区間）には、必ず判定回路１６
の入力Ｂ´は、“０”か“１”に固定されるため、従来
回路Ａにおける誤動作の問題点はなくなる。

【００２８】しかし、自動書き込み（消去）モ−ドの動
作は、メインセルへの書き込み又は消去の回数を重ねる
度にメインセルの閾値Ｖthを上げ又は下げていくという
ものである。

【００２９】従って、例えば自動書き込み（“０”デ−
タの書き込みに限る）モ−ドのベリファイ時におけるセ
ンスアンプでは、ＶSA＜Ｖref からＶSA＞Ｖref にな
り、センスアンプ出力が“１”から“０”に変化すると
いう過程を経ることになる。

【００３０】また、自動消去モ−ド（全て“１”デ−タ
にする）のベリファイ時におけるセンスアンプでは、Ｖ
SA＞Ｖref からＶSA＜Ｖref になり、センスアンプ出力
が“０”から“１”に変化するという過程を経ることに
なる。

【００３１】つまり、図２６に示すように、センスアン
プ出力が“１”から“０”又は“０”から“１”に変化
する途中に、必ずＶSAとＶref がほぼ等しくなる段階が
存在する。この段階では、センスアンプの出力は、非常
に不安定であり、“０”デ−タと“１”デ−タを交互に
出力してしまう発振状態に陥ることになる。

【００３２】センスアンプの出力が発振すると、コンパ
レ−タの出力も当然に発振状態になる。この場合、書き
込み（消去）完了か又は未完了かの判定は、クロックド
インバ−タにおける制御信号ＣＴＬ１の“０”から
“１”への変化の瞬間に決まるため、メインセルと基準
セルの閾値が同じ程度であるにもかかわらず、図２７及
び図２８に示すように、ある確率で、書き込み（消去）
完了となることもあれば、書き込み（消去）未完了とな
ることもある。

【００３３】従って、自動書き込みモ−ドを例にとれ
ば、ＶSA＞Ｖref なる関係を十分に満たしていないにも
かかわらず、デ−タの書き込み完了と判定されると、書
き込み不足などの欠点が生じる。一方、ＶSA＞Ｖref な
る関係を十分に満たすまで書き込みをするメインセルも
存在するため、デ−タの書き込み完了後におけるメイン
セルの閾値Ｖthの分布幅が広くなってしまう欠点もあ
る。

【００３４】本発明は、上記欠点を解決すべくなされた
もので、その目的は、デ−タの書き込み又は消去モ−ド
におけるベリファイ時のセンスアンプの発振による判定
結果のばらつきをなくし、デ−タの書き込み又は消去を
完全に行うことにより安定したメインセルの閾値を設定
することができる半導体メモリ回路を提供することであ
る。

【００３５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリ回路は、入力デ−タに基づい
て、メモリセルについて書き込み又は消去を行う第１手
段と、前記メモリセルのデ−タを読み出すセンスアンプ
と、前記センスアンプの読み出しデ−タと前記入力デ−
タとを比較して、両者のデ−タの一致又は不一致を決定
するコンパレ−タと、第１制御信号が入力され、前記第
１制御信号により決まる一定期間において、前記コンパ
レ−タが１度でも不一致デ−タを出力するときは、この
不一致デ−タを保持及び出力し続け、前記コンパレ−タ
が常に一致デ−タを出力するときのみ、この一致デ−タ
を出力するラッチ回路と、第２制御信号が入力され、前
記第２制御信号により決まる一定期間において、前記ラ
ッチ回路の出力デ−タに基づいて、前記メモリセルにつ
いて書き込み又は消去が完了したか否かを判定する判定
回路と、前記判定回路が書き込み又は消去未完了信号を
出力するときは、前記第１手段に、前記入力デ−タに基
づいて、前記メモリセルについて再書き込み又は再消去
を行わせる第２手段とを備える。

【００３６】前記センスアンプは、メインセルの閾値と
基準セルの閾値を比較し、前記メインセルに流れるセル
電流と基準セルに流れるセル電流の大小関係により読み
出しデ−タを決定する方式を有する。

【００３７】また、第３制御信号の入力により前記メモ
リセルのデ−タの読み出しが開始され、さらに、前記第
３制御信号を一定時間だけ遅らせて前記第１制御信号を
得るための遅延回路を備える。

【００３８】前記センスアンプ、前記コンパレ−タ及び
前記ラッチ回路を一組とする第３手段をＮ（Ｎは自然
数）組有し、さらに、前記Ｎ組の第３手段のうち１つで
も不一致デ−タを出力するときは不一致デ−タを出力
し、前記Ｎ組の第３手段の全てが一致デ−タを出力する
ときのみ一致デ−タを出力する第４手段を備える。この
場合、前記第４手段の出力デ−タが前記判定回路に入力
される。

【００３９】前記センスアンプ及び前記コンパレ−タを
一組とする第３手段をＮ（Ｎは自然数）組有し、さら
に、前記Ｎ組の第３手段のうち１つでも不一致デ−タを
出力するときは不一致デ−タを出力し、前記Ｎ組の第３
手段の全てが一致デ−タを出力するときのみ一致デ−タ
を出力する第４手段を備える。この場合、前記第４手段
の出力デ−タが前記ラッチ回路に入力される。

【００４０】前記判定回路は、書き込み又は消去完了信
号を出力するときは、書き込み又は消去未完了信号を出
力せず、前記第２手段は、前記書き込み又は消去未完了
信号が所定回数に達したときは、製品不良信号を出力
し、前記第１手段に再書き込み又は再消去を行わせな
い。

【００４１】

【作用】上記構成によれば、コンパレ−タの出力デ−タ
は、ラッチ回路を介して判定回路に入力されている。ま
た、ラッチ回路は、第１制御信号により決定される一定
期間においては、コンパレ−タが１度でも不一致デ−タ
を出力するときは、この不一致デ−タを保持及び出力し
続け、前記コンパレ−タが常に一致デ−タを出力すると
きのみ、この一致デ−タを出力する。

【００４２】つまり、メモリセルについて書き込み又は
消去が十分に完了しておらず、センスアンプの出力デ−
タが発振し、コンパレ−タが一致デ−タと不一致デ−タ
を交互に出力している状態にあっては、ラッチ回路は、
常に、不一致デ−タを出力し続けることになる。

【００４３】従って、ラッチ回路が一致デ−タ（書き込
み又は消去完了）を出力する際には、メインセルの閾値
は、基準セルの閾値に対し十分な差を有し安定している
ため、書き込み又は消去を十分に行うことができると共
に、書き込み又は消去後のメインセルの閾値分布の幅を
広くするということもない。

【００４４】

【実施例】以下、図面を参照しながら、本発明の半導体
メモリ回路について詳細に説明する。図１は、本発明の
第１の実施例に係わる半導体メモリ回路を示している。
なお、図１において、破線１００で囲んだ部分が自動書
き込み（消去）制御回路を示している。

【００４５】この半導体メモリ回路の構成について説明
する。メインセル１１には、センスアンプ１２−１〜１
２−Ｎが接続されている。各センスアンプは、メインセ
ルの閾値と基準セルの閾値の大小関係により出力を変え
る。即ち、メインセルの閾値が基準セルの閾値より大き
いとき（“０”デ−タ記憶時）は“０”デ−タを出力
し、メインセルの閾値が基準セルの閾値より小さいとき
（“１”デ−タ記憶時）は“１”デ−タを出力する。各
センスアンプには、例えば図２０の回路を用いることが
できる。

【００４６】センスアンプ１２−１〜１２−Ｎには、コ
ンパレ−タ１３−１〜１３−Ｎが接続されている。コン
パレ−タ１３−１〜１３−Ｎは、入力デ−タ（書き込み
又は消去デ−タ）とセンスアンプの出力デ−タを比較す
る。そして、各コンパレ−タは、双方のデ−タが一致し
たときに書き込み又は消去完了の出力（“０”デ−タ）
を出力し、双方のデ−タが不一致ならば書き込み又は消
去未完了の出力（“１”デ−タ）を出力する。各コンパ
レ−タには、例えば図２１の回路を用いることができ
る。

【００４７】コンパレ−タ１３−１〜１３−Ｎには、ラ
ッチ回路２０−１〜２０−Ｎが接続されている。各ラッ
チ回路には、制御信号ＣＴＬ３が入力される。制御信号
ＣＴＬ３は、外部からの制御信号ＣＴＬ２を遅延回路１
９を通すことにより得られる信号である。なお、制御信
号ＣＴＬ２がメモリ回路に入力されると、ベリファイモ
−ドが実行される。

【００４８】遅延回路は、例えば図２に示すような構成
を有している。即ち、制御信号ＣＴＬ２は、ＮＡＮＤ２
１の一方の入力端に入力される。制御信号ＣＴＬ２の入
力端とＮＡＮＤ２１の他方の入力端の間には、Ｐチャネ
ルＭＯＳトランジスタＰ１０とＮチャネルＭＯＳトラン
ジスタＮ１０のソ−ス・ドレインが接続される。Ｐチャ
ネルＭＯＳトランジスタＰ１０のゲ−トには、接地電位
が印加され、ＮチャネルＭＯＳトランジスタＮ１０のゲ
−トには電源電位ＶＤＤが印加される。また、ＮＡＮＤ
２１の他方の入力端には、ＭＯＳコンデンサＣＰ，ＣＮ
が接続される。ＮＡＮＤ２１の出力端は、インバ−タ２
２の入力端に接続される。インバ−タ２２は、制御信号
ＣＴＬ３を出力する。

【００４９】この遅延回路は、制御信号ＣＴＬ２が
“０”から“１”に変わる場合（動作判定区間の開示
時）のみ、制御信号ＣＴＬ３の“０”から“１”への変
化を一定期間だけ遅らせる。

【００５０】ラッチ回路は、例えば図３に示すような構
成を有している。即ち、ＮＯＲ２３の一方の入力端に
は、コンパレ−タの出力デ−タＡ−ｋ（ｋは１，２，…
Ｎ）が入力される。ＮＯＲ２３の出力端は、ＮＯＲ２４
の一方の入力端に接続される。制御信号ＣＴＬ３は、イ
ンバ−タ２５を介してＮＯＲ２４の他方の入力端に入力
される。ＮＯＲ２４の出力端は、ＮＯＲ２３の他方の入
力端に接続される。ラッチ回路の出力デ−タＡ´−ｋ
は、ＮＯＲ２４の出力端から得られる。

【００５１】このラッチ回路は、例えば図４に示すよう
に、制御信号ＣＴＬ３が“１”の期間（動作判定区間）
においては、コンパレ−タの出力デ−タＡ−ｋが一度で
も“１”（書き込み又は消去未完了）なると、その時点
から後においては“１”デ−タを出力デ−タＡ´−ｋと
して出力し続ける。

【００５２】また、例えば図５に示すように、ラッチ回
路は、コンパレ−タの出力デ−タＡ−ｋが、常に“０”
（書き込み又は消去完了）の場合にのみ、出力デ−タＡ
´−ｋとして“０”デ−タを出力し続ける。

【００５３】ラッチ回路２０−１の出力デ−タは、ＮＯ
Ｒ１４−１の一方の入力端に入力される。ＮＯＲ１４−
１の他方の入力端には、“０”デ−タが入力される。Ｎ
ＯＲ１４−１の出力デ−タは、インバ−タ１５−１に入
力される。

【００５４】ラッチ回路２０−２の出力デ−タは、ＮＯ
Ｒ１４−２の一方の入力端に入力される。ＮＯＲ１４−
２の他方の入力端には、インバ−タ１５−１の出力デ−
タが入力される。ＮＯＲ１４−２の出力デ−タは、イン
バ−タ１５−２に入力される。

【００５５】同様に、ラッチ回路２０−Ｎの出力デ−タ
は、ＮＯＲ１４−Ｎの一方の入力端に入力される。ＮＯ
Ｒ１４−Ｎの他方の入力端には、インバ−タ１５−（Ｎ
−１）の出力デ−タが入力される。ＮＯＲ１４−Ｎの出
力デ−タは、インバ−タ１５−Ｎに入力される。

【００５６】そして、インバ−タ１５−Ｎの出力デ−タ
Ｂは、判定回路１６に入力され、判定回路１６は、Ｎ個
のメインセルに所望のデ−タが書き込まれたか否かを判
定する。判定回路１６は、Ｎ個のメインセルのうちの一
つにでも所望のデ−タが書き込まれていないと判断する
と、書き込み（消去）未完了信号ＰＮＯを再書き込み
（消去）信号発生回路３０に送信する。

【００５７】判定回路１６は、例えば図６に示すような
構成を有している。即ち、制御信号ＣＴＬ４は、インバ
−タＩ１１を介して、ＮＯＲ３１の一方の入力端子及び
ＮＯＲ３２の一方の入力端子にそれぞれ入力されてい
る。また、インバ−タ１５−Ｎの出力デ−タＢは、ＮＯ
Ｒ３１の他方の入力端子及びインバ−タＩ１２を介して
ＮＯＲ３２の他方の入力端子にそれぞれ入力されてい
る。

【００５８】なお、ＮＯＲ３１の出力信号ＰＧＯＫ（＝
“１”）は、デ−タの書き込み又は消去が完了した場合
にのみ出力される。また、ＮＯＲ３２の出力信号ＰＮＯ
（＝“１”）は、デ−タの書き込み又は消去が未完了の
場合にのみ出力される。

【００５９】再書き込み（消去）信号発生回路３０は、
例えば図７に示すようなカウンタと図８に示すような再
書き込み（消去）信号発生部とから構成されている。カ
ウンタの構成について図７を参照しながら説明する。即
ち、書き込み（消去）未完了信号ＰＮＯと、この信号Ｐ
ＮＯがインバ−タＩ１３により反転された信号／ＰＮＯ
は、それぞれ信号Ｆ０，Ｆ０Ｂとしてバイナリカウンタ
３３−１に入力される。同様に、バイナリカウンタ３３
−ｋ（ｋは１〜４）の出力信号Ｆｋ，ＦｋＢは、バイナ
リカウンタ３３−（ｋ＋１）に入力されている。また、
バイナリカウンタ３３−５の出力信号Ｆ５は、ＮＡＮＤ
３４に入力されている。

【００６０】セット信号ＳＥＴは、バイナリカウンタ３
３−１〜３３−５及びＮＡＮＤ３４にそれぞれ入力され
ている。ＮＡＮＤ３４には、さらに書き込み（消去）未
完了信号ＰＮＯ及びバイナリカウンタ３３−４の出力信
号Ｆ４が入力されている。ＮＡＮＤ３４の出力端は、イ
ンバ−タＩ１４に接続される。製品が不良であることを
示す信号ＰＧＮＧ（＝“１”）は、インバ−タＩ１４か
ら出力される。

【００６１】各々のバイナリカウンタは、例えば図９に
示すような構成を有している。信号Ｆｋ（ｋは０〜４）
は、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１４のゲ
−ト及びＰチャネルＭＯＳトランジスタＰ１２，Ｐ１３
のゲ−トに入力されている。また、信号ＦｋＢ（ｋは０
〜４）は、ＮチャネルＭＯＳトランジスタＮ１２，Ｎ１
３のゲ−ト及びＰチャネルＭＯＳトランジスタＰ１１，
Ｐ１４のゲ−トに入力されている。トランジスタＮ１
１，Ｐ１１は、互いに並列に接続され、トランジスタＮ
１２，Ｐ１２は、互いに並列に接続され、トランジスタ
Ｎ１３，Ｐ１３は、互いに並列に接続され、トランジス
タＮ１４，Ｐ１４は、互いに並列に接続されている。

【００６２】トランジスタＮ１１，Ｐ１１と、トランジ
スタＮ１２，Ｐ１２と、トランジスタＮ１３，Ｐ１３
と、トランジスタＮ１４，Ｐ１４は、互いに直列に接続
され、このようなトランジスタの直列回路の二つの端部
は、インバ−タＩ１８を介して互いに接続されている。

【００６３】ＮＡＮＤ３６の一方の入力端には、セット
信号ＳＥＴが入力され、他方の入力端には、ノ−ドｎ１
の電位が入力される。ＮＡＮＤ３６の出力信号は、イン
バ−タＩ１６を介してノ−ドｎ２に印加される。ＮＡＮ
Ｄ３７の一方の入力端には、セット信号ＳＥＴが入力さ
れ、他方の入力端には、ノ−ドｎ３の電位が入力され
る。ＮＡＮＤ３６の出力信号は、インバ−タＩ１７を介
してノ−ドｎ４に印加される。

【００６４】インバ−タＩ１８の出力信号は、インバ−
タＩ１９を介して信号Ｆ（ｋ＋１）になり、インバ−タ
Ｉ１９，Ｉ２０を介して信号Ｆ（ｋ＋１）Ｂになり、次
段のバイナリカウンタ又はＮＡＮＤ３４に入力される。

【００６５】上述のカウンタは、ベリファイの回数を制
限するためのものである。従って、通常は、カウンタの
出力信号ＰＧＮＧは、“０”となっている。しかし、ベ
リファイが所定の回数（本実施例では２５回）に達する
と、ＮＡＮＤ３４の入力は、全て“１”となり、出力信
号ＰＧＮＧは、“１”となる。

【００６６】再書き込み（消去）信号発生部の構成につ
いて図８を参照しながら説明する。書き込み（消去）未
完了信号ＰＮＯは、インバ−タＩ１５を介して、ＮＯＲ
３５の一方の入力端に入力されている。上述のカンンタ
の出力信号ＰＧＮＧは、直接、ＮＯＲ３５の他方の入力
端に入力されている。

【００６７】通常、カウンタの出力信号ＰＧＮＧは
“０”であるから、書き込み（消去）未完了信号ＰＮＯ
（＝“１”）が出力されているとき、再書き込み（消
去）信号ＰＲＥＴＲＹ（＝“１”）が出力される。

【００６８】即ち、再書き込み（消去）信号発生回路３
０は、書き込み（消去）未完了信号ＰＮＯを受けて、再
書き込み（消去）信号ＰＲＥＴＲＹを書き込み（消去）
回路１７に送信する。また、再書き込み（消去）信号発
生回路３０は、ベイファイが所定の回数（例えば２５
回）を越えると、再書き込み（消去）信号ＰＲＥＴＲＹ
（＝“１”）を書き込み（消去）回路１７に送信するこ
となく、製品が不良であることを示す信号ＰＧＮＧ（＝
“１”）を発生する。

【００６９】書き込み（消去）回路１７は、再書き込み
（消去）信号ＰＲＥＴＲＹを受けて、メモリセル１１の
所定のメインセルＭＣについて、デ−タの再書き込み又
は再消去を実行する。

【００７０】次に、上記半導体メモリ回路の動作につい
て説明する。 ［Ａ］ 書き込み動作は、以下のとうりである。アドレ
スデ−タと入力デ−タがメモリ回路に入力され、書き込
み回路１７は、当該アドレスデ−タにより指定されたメ
モリセルに入力デ−タを書き込む。メモリセルに印加さ
れる高電圧を放電するリカバリィ時間を経た後、センス
アンプを通してメモリセルの閾値状態を検証するベリフ
ァイモ−ドとなる。

【００７１】ａ．入力デ−タが“０”の場合 まず、メインセルの浮遊ゲ−トに電子を注入したが当該
メインセルの閾値が低く今だ十分に入力デ−タの書き込
みが行われていない場合を考える。この場合、メインセ
ルにはセル電流が流れるため、センスアンプの出力デ−
タは、“１”になる。

【００７２】コンパレ−タは、入力デ−タ“０”とセン
スアンプの出力デ−タ“１”を比較する。両者のデ−タ
は、不一致であるから、図１０に示すように、コンパレ
−タの出力デ−タＡ−ｋ（ｋは１，２，…Ｎ）は“１”
（書き込み未完了）となる。

【００７３】従って、制御信号ＣＴＬ２が“１”になっ
て一定期間経過後、制御信号ＣＴＬ３が“１”になる
と、ラッチ回路の出力デ−タＡ´−ｋは“１”になる。
また、インバ−タ１５−Ｎの出力デ−タＢは“１”にな
る。

【００７４】判定回路１６は、動作判定区間、即ち制御
信号ＣＴＬ４が“１”のときに書き込み完了又は未完了
の判定をする。この場合、制御信号ＣＴＬ４及び出力デ
−タＢが共に“１”のため、判定回路１６は、図１３に
示すように、書き込み未完了信号ＰＮＯ（＝“１”）を
出力する。

【００７５】また、再書き込み信号発生回路３０は、書
き込み未完了信号ＰＮＯを受けて、再書き込み信号ＰＲ
ＥＴＲＹ（＝“１”）を出力する。従って、書き込み回
路１７は、再書き込み信号ＰＲＥＴＲＹを受けて、再び
メインセルに入力デ−タを書き込む。

【００７６】なお、再書き込み信号発生回路３０は、カ
ウンタを有している。このカウンタは、書き込み未完了
信号ＰＮＯ（＝“１”）のパルスが所定回数（本実施例
では２５回）に達すると、製品不良信号ＰＧＮＧ（＝
“１”）を出力する。

【００７７】また、製品不良信号ＰＧＮＧが“１”とな
るから、再書き込み信号ＰＲＥＴＲＹは常に“０”とな
る。従って、書き込み回路１７は、メインセルへの入力
デ−タの書き込みを行わない。

【００７８】次に、メインセルの閾値が基準セルの閾値
とほぼ同じ程度になった場合を考える。この場合、セン
スアンプ出力は、不安定になり、“１”デ−タと“０”
デ−タを交互に出力する。よって、図１１に示すよう
に、コンパレ−タの出力デ−タＡ−ｋ（ｋは１，２，…
Ｎ）は、発振状態となる。

【００７９】従って、制御信号ＣＴＬ２が“１”になっ
て一定期間経過後、制御信号ＣＴＬ３が“１”になる
と、コンパレ−タの出力が“１”になった時点でラッチ
回路の出力デ−タＡ´−ｋは“１”になる。ラッチ回路
は、制御信号ＣＴＬ３が“１”の期間、出力デ−タ
“１”を出力し続ける。

【００８０】インバ−タ１５−Ｎの出力デ−タＢは
“１”になり、判定回路１６は、動作判定区間において
デ−タの書き込み未完了（ＮＧ）と判断し、書き込み未
完了信号ＰＮＯ（＝“１”）を出力する。

【００８１】また、再書き込み信号発生回路３０は、書
き込み未完了信号ＰＮＯを受けて、再書き込み信号ＰＲ
ＥＴＲＹ（＝“１”）を出力する。従って、書き込み回
路１７は、再書き込み信号ＰＲＥＴＲＹを受けて、再び
メインセルに入力デ−タを書き込む。

【００８２】次に、浮遊ゲ−トヘの電子の注入が十分に
行われメインセルの閾値が基準セルの閾値よりも大きく
なった場合を考える。この場合、センスアンプにはセル
電流が流れないため、センスアンプは、“０”デ−タを
出力する。

【００８３】コンパレ−タは、図１２に示すように、入
力デ−タ“０”とセンスアンプの出力デ−タ“０”が一
致するため、出力デ−タＡ−ｋ（ｋは１，２，…Ｎ）と
して“０”（書き込み完了）を出力する。

【００８４】従って、制御信号ＣＴＬ２が“１”になっ
て一定期間経過後、制御信号ＣＴＬ３が“１”になる
と、ラッチ回路の出力デ−タＡ´−ｋは“０”になる。
また、コンパレ−タの出力デ−タＡ−ｋは常に“０”で
あるため、ラッチ回路は、出力デ−タＡ´−ｋとして
“０”デ−タを出力し続ける。

【００８５】また、全てのラッチ回路の出力デ−タが
“０“になることを条件として、インバ−タ１５−Ｎの
出力デ−タＢは“０”になり、判定回路１６は、動作判
定区間においてデ−タの書き込み完了（ＯＫ）と判断す
る。

【００８６】従って、判定回路１６は、動作判定区間に
おいてデ−タの書き込み完了（ＯＫ）と判断し、書き込
み完了信号ＰＧＯＫ（＝“１”）を出力する。また、判
定回路１６は、書き込み未完了信号ＰＮＯとして“０”
を出力するため、再書き込み信号ＰＲＥＴＲＹも“０”
となり、入力デ−タの再書き込みは行われない。

【００８７】なお、制御信号ＣＴＬ２を“１”にしてベ
リファイモ−ドにした後、一定期間Ｄを経過させてから
制御信号ＣＴＬ３を“１”にするのは、センスアンプの
出力ノイズＮが判定結果に影響を与えることを防止する
ためである。即ち、書き込み完了の条件は、制御信号Ｃ
ＴＬ３が“１”の期間においてコンパレ−タの出力Ａ−
ｋが常に“０”であることであり、ノイズＮがこの条件
の妨げることのないようにするためである（図１２参
照）。

【００８８】ｂ．入力デ−タが“１”の場合 メインセルの浮遊ゲ−トへの電子の注入は行われず、メ
インセルの閾値は、基準セルの閾値よりも低い状態が維
持される。従って、メインセルにはセル電流が流れ、セ
ンスアンプは“１”デ−タを出力する。

【００８９】コンパレ−タは、入力デ−タ“１”とセン
スアンプの出力デ−タ“１”が一致するため、図１２に
示すように、出力デ−タＡ−ｋ（ｋは１，２，…Ｎ）と
して“０”（書き込み完了）を出力する。

【００９０】従って、制御信号ＣＴＬ２が“１”になっ
て一定期間経過後、制御信号ＣＴＬ３が“１”になる
と、ラッチ回路の出力デ−タＡ´−ｋは“０”になる。
また、コンパレ−タの出力デ−タは常に“０”であるた
め、ラッチ回路は、“０”デ−タを出力し続ける。

【００９１】また、全てのラッチ回路の出力デ−タが
“０“になることを条件として、インバ−タの出力デ−
タＢは“０”になる。すると、判定回路１６は、動作判
定区間においてデ−タの書き込み完了（ＯＫ）と判断す
る。そして、判定回路１６は、書き込み完了信号ＰＧＯ
Ｋ（＝“１”）を出力する。 ［Ｂ］ 消去動作は、以下のとうりである。まず、全て
のメモリセルの浮遊ゲ−トから電子が引き抜かれる。メ
モリセルに印加される高電圧を放電するリカバリィ時間
を経た後、センスアンプを通してメモリセルの閾値状態
を検証するベリファイモ−ドとなる。

【００９２】まず、メモリセルの浮遊ゲ−トから電子が
十分に引き抜かれず当該メインセルの閾値が高く今だ十
分に入力デ−タの消去が行われていない場合を考える。
この場合、メインセルにはセル電流が流れないため、セ
ンスアンプは、“０”デ−タを出力することになる。

【００９３】コンパレ−タは、消去デ−タ“１”とセン
スアンプの出力デ−タ“０”を比較する。両者のデ−タ
は、不一致であるから、図１０に示すように、コンパレ
−タの出力デ−タＡ−ｋ（ｋは１，２，…Ｎ）は“１”
（消去未完了）となる。

【００９４】従って、制御信号ＣＴＬ２が“１”になっ
て一定期間経過後、制御信号ＣＴＬ３が“１”になる
と、ラッチ回路の出力デ−タＡ´−ｋは“１”になる。
また、インバ−タ１５−Ｎの出力デ−タＢは“１”にな
るため、判定回路１６は、動作判定区間においてデ−タ
の消去未完了（ＮＧ）と判断する。

【００９５】また、判定回路１６は、制御信号ＣＴＬ４
及び出力デ−タＢが共に“１”のため、図１３に示すよ
うに、消去未完了信号ＰＮＯ（＝“１”）を出力する。
再消去信号発生回路３０は、消去未完了信号ＰＮＯを受
けて、再消去信号ＰＲＥＴＲＹ（＝“１”）を出力す
る。従って、消去回路１７は、再消去信号ＰＲＥＴＲＹ
を受けて、再びメインセルのデ−タの消去を行う。

【００９６】なお、再消去信号発生回路３０は、カウン
タを有している。このカウンタは、消去未完了信号ＰＮ
Ｏ（＝“１”）のパルスが所定回数（本実施例では２５
回）に達すると、製品不良信号ＰＧＮＧ（＝“１”）を
出力する。

【００９７】また、製品不良信号ＰＧＮＧが“１”とな
るから、再消去信号ＰＲＥＴＲＹは常に“０”となる。
従って、消去回路１７は、メインセルのデ−タの消去を
行わない。

【００９８】次に、メインセルの閾値が基準セルの閾値
とほぼ同じ程度になった場合を考える。この場合、セン
スアンプ出力は、不安定になり、“１”デ−タと“０”
デ−タを交互に出力する。よって、図１１に示すよう
に、コンパレ−タの出力デ−タＡ−ｋ（ｋは１，２，…
Ｎ）は発振状態となる。

【００９９】従って、制御信号ＣＴＬ２が“１”になっ
て一定期間経過後、制御信号ＣＴＬ３が“１”になる
と、コンパレ−タの出力が“１”になった時点でラッチ
回路の出力デ−タＡ´−ｋは“１”になる。ラッチ回路
は、制御信号ＣＴＬ３が“１”の期間、出力デ−タ
“１”を出力し続ける。

【０１００】インバ−タ１５−Ｎの出力デ−タＢは
“１”になり、判定回路１６は、動作判定区間において
デ−タの消去未完了（ＮＧ）と判断し、消去未完了信号
ＰＮＯ（＝“１”）を出力する。

【０１０１】また、再消去信号発生回路３０は、消去未
完了信号ＰＮＯを受けて、再消去信号ＰＲＥＴＲＹ（＝
“１”）を出力する。従って、消去回路１７は、再消去
信号ＰＲＥＴＲＹを受けて、再びメインセルのデ−タの
消去を行う。

【０１０２】次に、浮遊ゲ−トから電子が十分に引き抜
かれメインセルの閾値が基準セルの閾値よりも小さくな
った場合を考える。この場合、センスアンプにはセル電
流が流れるため、センスアンプは、“１”デ−タを出力
する。

【０１０３】よって、コンパレ−ト回路は、図１２に示
すように、消去デ−タ“１”とセンスアンプの出力デ−
タ“１”が一致するため、出力デ−タＡ−ｋ（ｋは１，
２，…Ｎ）として“０”（消去完了）を出力する。

【０１０４】従って、制御信号ＣＴＬ２が“１”になっ
て一定期間経過後、制御信号ＣＴＬ３が“１”になる
と、ラッチ回路の出力デ−タＡ´−ｋは“０”になる。
また、コンパレ−タの出力デ−タは常に“０”であるた
め、ラッチ回路は、“０”デ−タを出力し続ける。

【０１０５】また、全てのラッチ回路の出力デ−タが
“０“になることを条件として、インバ−タ１５−Ｎの
出力デ−タＢは“０”になり、判定回路１６は、動作判
定区間においてデ−タの消去完了（ＯＫ）と判断する。

【０１０６】従って、判定回路１６は、動作判定区間に
おいてデ−タの消去完了（ＯＫ）と判断し、消去完了信
号ＰＧＯＫ（＝“１”）を出力する。また、判定回路１
６は、消去未完了信号ＰＮＯとして“０”を出力するた
め、再消去信号ＰＲＥＴＲＹも“０”となり、メモリセ
ルのデ−タの再消去は行われない。図１４は、本発明の
第２の実施例に係わる半導体メモリ回路を示している。

【０１０７】この半導体メモリ回路の構成について説明
する。メインセル１１には、センスアンプ１２−１〜１
２−Ｎが接続されている。各センスアンプは、メインセ
ルの閾値と基準セルの閾値の大小関係により出力を変え
る。即ち、メインセルの閾値が基準セルの閾値より大き
いとき（“０”デ−タ記憶時）は“０”デ−タを出力
し、メインセルの閾値が基準セルの閾値より小さいとき
（“１”デ−タ記憶時）は“１”デ−タを出力する。各
センスアンプには、例えば図２０の回路を用いることが
できる。

【０１０８】センスアンプ１２−１〜１２−Ｎには、コ
ンパレ−タ１３−１〜１３−Ｎが接続されている。コン
パレ−タ１３−１〜１３−Ｎは、入力デ−タ（書き込み
又は消去デ−タ）とセンスアンプの出力デ−タを比較す
る。そして、各コンパレ−タは、双方のデ−タが一致し
たときに書き込み又は消去完了の出力（“０”デ−タ）
を出力し、双方のデ−タが不一致ならば書き込み又は消
去未完了の出力（“１”デ−タ）を出力する。各コンパ
レ−タには、例えば図２１の回路を用いることができ
る。

【０１０９】コンパレ−タ１３−１の出力デ−タは、Ｎ
ＯＲ１４−１の一方の入力端に入力される。ＮＯＲ１４
−１の他方の入力端には、“０”デ−タが入力される。
ＮＯＲ１４−１の出力デ−タは、インバ−タ１５−１に
入力される。

【０１１０】コンパレ−タ１３−２の出力デ−タは、Ｎ
ＯＲ１４−２の一方の入力端に入力される。ＮＯＲ１４
−２の他方の入力端には、インバ−タ１５−１の出力デ
−タが入力される。ＮＯＲ１４−２の出力デ−タは、イ
ンバ−タ１５−２に入力される。

【０１１１】同様に、コンパレ−タ１３−Ｎの出力デ−
タは、ＮＯＲ１４−Ｎの一方の入力端に入力される。Ｎ
ＯＲ１４−Ｎの他方の入力端には、インバ−タ１５−
（Ｎ−１）の出力デ−タが入力される。ＮＯＲ１４−Ｎ
の出力デ−タは、インバ−タ１５−Ｎに入力される。

【０１１２】インバ−タ１５−Ｎの出力デ−タＢは、ラ
ッチ回路２０に入力される。各ラッチ回路には、制御信
号ＣＴＬ３が入力される。制御信号ＣＴＬ３は、外部か
らの制御信号ＣＴＬ２を遅延回路１９を通すことにより
得られる信号である。

【０１１３】遅延回路は、上記第１の実施例の半導体メ
モリ回路と同様に、例えば図２に示すような構成のもの
を用いる。従って、遅延回路は、制御信号ＣＴＬ２が
“０”から“１”に変わる場合（動作判定区間の開示
時）のみ、制御信号ＣＴＬ３の“０”から“１”への変
化を一定期間だけ遅らせる。

【０１１４】ラッチ回路は、上記第１の実施例の半導体
メモリ回路と同様に、例えば図３に示すような構成のも
のを用いる。従って、ラッチ回路は、図４及び図５に示
すように、制御信号ＣＴＬ３が“１”の期間（動作判定
区間）においては、コンパレ−タの出力デ−タＡが一度
でも“１”（書き込み又は消去未完了）になると、その
時点から後においては“１”デ−タを出力デ−タＡ´と
して出力し続ける。

【０１１５】そして、ラッチ回路２０の出力デ−タＢ´
は、判定回路１６に入力され、判定回路１６は、Ｎ個の
メインセルに所望のデ−タが書き込まれたか否かを判定
する。判定回路１６は、Ｎ個のメインセルのうちの一つ
にでも所望のデ−タが書き込まれていないと判断する
と、書き込み（消去）未完了信号ＰＮＯを再書き込み
（消去）信号発生回路３０に送信する。

【０１１６】判定回路１６は、例えば図６に示すような
構成を有している。また、再書き込み（消去）信号発生
回路３０は、例えば図７に示すようなカウンタと図８に
示すような再書き込み（消去）信号発生部とから構成さ
れている。

【０１１７】再書き込み（消去）信号発生回路３０は、
書き込み（消去）未完了信号ＰＮＯを受けて、再書き込
み（消去）信号ＰＲＥＴＲＹを書き込み（消去）回路１
７に送信する。

【０１１８】また、再書き込み（消去）信号発生回路３
０は、ベイファイが所定の回数（例えば２５回）を越え
ると、再書き込み（消去）信号ＰＲＥＴＲＹ（＝
“１”）を書き込み（消去）回路１７に送信することな
く、製品が不良であることを示す信号ＰＧＮＧ（＝
“１”）を発生する。

【０１１９】書き込み（消去）回路１７は、再書き込み
（消去）信号ＰＲＥＴＲＹを受けて、メモリセル１１の
所定のメインセルＭＣについて、デ−タの再書き込み又
は再消去を実行する。次に、上記半導体メモリ回路の動
作について説明する。 ［Ａ］ 書き込み動作は、以下のとうりである。アドレ
スデ−タと入力デ−タがメモリ回路に入力され、当該ア
ドレスデ−タにより指定されたメモリセルに入力デ−タ
が入力される。メモリセルに印加される高電圧を放電す
るリカバリィ時間を経た後、センスアンプを通してメモ
リセルの閾値状態を検証するベリファイモ−ドとなる。

【０１２０】ａ．入力デ−タが“０”の場合 まず、メインセルの浮遊ゲ−トに電子を注入したが当該
メインセルの閾値が低く今だ十分に入力デ−タの書き込
みが行われていない場合を考える。この場合、メインセ
ルにはセル電流が流れるため、センスアンプの出力デ−
タは、“１”になる。

【０１２１】コンパレ−タは、入力デ−タ“０”とセン
スアンプの出力デ−タ“１”を比較する。両者のデ−タ
は、不一致であるから、図１５に示すように、コンパレ
−タの出力デ−タＡ−ｋ（ｋは１，２，…Ｎ）は“１”
（書き込み未完了）となり、同時に、インバ−タ１５−
Ｎの出力デ−タＢも“１”になる。

【０１２２】従って、制御信号ＣＴＬ２が“１”になっ
て一定期間経過後、制御信号ＣＴＬ３が“１”になる
と、ラッチ回路の出力デ−タＢ´は“１”になる。よっ
て、判定回路１６は、動作判定区間においてデ−タの書
き込み未完了（ＮＧ）と判断し、書き込み未完了信号Ｐ
ＮＯ（＝“１”）を出力する。

【０１２３】また、再書き込み信号発生回路３０は、書
き込み未完了信号ＰＮＯを受けて、再書き込み信号ＰＲ
ＥＴＲＹ（＝“１”）を出力する。従って、書き込み回
路１７は、再書き込み信号ＰＲＥＴＲＹを受けて、再び
メインセルに入力デ−タを書き込む。

【０１２４】なお、再書き込み信号発生回路３０は、カ
ウンタを有している。このカウンタは、書き込み未完了
信号ＰＮＯ（＝“１”）のパルスが所定回数（本実施例
では２５回）に達すると、製品不良信号ＰＧＮＧ（＝
“１”）を出力する。

【０１２５】また、製品不良信号ＰＧＮＧが“１”とな
るから、再書き込み信号ＰＲＥＴＲＹは常に“０”とな
る。従って、書き込み回路１７は、メインセルへの入力
デ−タの書き込みを行わない。

【０１２６】次に、メインセルの閾値が基準セルの閾値
とほぼ同じ程度になった場合を考える。この場合、セン
スアンプ出力は、不安定になり、“１”デ−タと“０”
デ−タを交互に出力する。

【０１２７】よって、図１６に示すように、コンパレ−
タの出力デ−タＡ−ｋ（ｋは１，２，…Ｎ）は発振状態
となるため、インバ−タ１５−Ｎの出力デ−タＢも発振
状態となる。

【０１２８】制御信号ＣＴＬ２が“１”になって一定期
間経過後、制御信号ＣＴＬ３が“１”になると、インバ
−タ１５−Ｎの出力デ−タＢが“１”になった時点でラ
ッチ回路の出力デ−タＢ´は、“１”になる。ラッチ回
路は、制御信号ＣＴＬ３が“１”の期間、出力デ−タ
“１”を出力し続ける。

【０１２９】従って、判定回路１６は、動作判定区間に
おいて、デ−タの書き込み未完了（ＮＧ）と判断し、書
き込み未完了信号ＰＮＯ（＝“１”）を出力する。ま
た、再書き込み信号発生回路３０は、書き込み未完了信
号ＰＮＯを受けて、再書き込み信号ＰＲＥＴＲＹ（＝
“１”）を出力する。従って、書き込み回路１７は、再
書き込み信号ＰＲＥＴＲＹを受けて、再びメインセルに
入力デ−タを書き込む。

【０１３０】次に、浮遊ゲ−トヘの電子の注入が十分に
行われメインセルの閾値が基準セルの閾値よりも大きく
なった場合を考える。この場合、センスアンプにはセル
電流が流れないため、センスアンプは、“０”デ−タを
出力する。

【０１３１】コンパレ−タは、図１７に示すように、入
力デ−タ“０”とセンスアンプの出力デ−タ“０”が一
致するため、出力デ−タＡ−ｋ（ｋは１，２，…Ｎ）と
して“０”（書き込み完了）を出力する。また、全ての
コンパレ−タの出力デ−タが“０“になることを条件と
して、インバ−タ１５−Ｎの出力デ−タＢは、“０”に
なる。

【０１３２】制御信号ＣＴＬ２が“１”になって一定期
間経過後、制御信号ＣＴＬ３が“１”になると、ラッチ
回路の出力デ−タＢ´は“０”になる。また、インバ−
タ１５−Ｎの出力デ−タＢは常に“０”であるため、ラ
ッチ回路の出力デ−タＢ´は、“０”を維持する。

【０１３３】従って、判定回路１６は、動作判定区間に
おいて、デ−タの書き込み完了（ＯＫ）と判断し、書き
込み完了信号ＰＧＯＫ（＝“１”）を出力する。また、
判定回路１６は、書き込み未完了信号ＰＮＯとして
“０”を出力するため、再書き込み信号ＰＲＥＴＲＹも
“０”となり、入力デ−タの再書き込みは行われない。

【０１３４】なお、制御信号ＣＴＬ２を“１”にしてベ
リファイモ−ドにした後、一定期間Ｄを経過させてから
制御信号ＣＴＬ３を“１”にするのは、センスアンプの
出力ノイズＮが判定結果に影響を与えることを防止する
ためである。即ち、書き込み完了の条件は、制御信号Ｃ
ＴＬ３が“１”の期間においてインバ−タ１５−Ｎの出
力Ｂが常に“０”であることであり、ノイズＮがこの条
件の妨げることのないようにするためである（図１７参
照）。

【０１３５】ｂ．入力デ−タが“１”の場合 メインセルの浮遊ゲ−トへの電子の注入は行われず、メ
インセルの閾値は、基準セルの閾値よりも低い状態が維
持される。従って、メインセルにはセル電流が流れ、セ
ンスアンプは“１”デ−タを出力する。

【０１３６】コンパレ−タは、入力デ−タ“１”とセン
スアンプの出力デ−タ“１”が一致するため、図１７に
示すように、出力デ−タＡ−ｋ（ｋは１，２，…Ｎ）と
して“０”（書き込み完了）を出力する。また、全ての
コンパレ−タの出力デ−タが“０”になることを条件
に、インバ−タ１５−Ｎの出力デ−タＢは、“０”にな
る。

【０１３７】制御信号ＣＴＬ２が“１”になって一定期
間経過後、制御信号ＣＴＬ３が“１”になると、ラッチ
回路の出力デ−タＢ´は、“０”になる。また、インバ
−タ１５−Ｎ出力デ−タＢは、常に“０”であるため、
ラッチ回路は、出力デ−タＢ´として“０”デ−タを出
力し続ける。

【０１３８】従って、判定回路１６は、動作判定区間に
おいて、デ−タの書き込み完了（ＯＫ）と判断し、書き
込み完了信号ＰＧＯＫ（＝“１”）を出力する。また、
判定回路１６は、書き込み未完了信号ＰＮＯとして
“０”を出力するため、再書き込み信号ＰＲＥＴＲＹも
“０”となり、入力デ−タの再書き込みは行われない。 ［Ｂ］ 消去動作は、以下のとうりである。まず、全て
のメモリセルの浮遊ゲ−トから電子が引き抜かれる。メ
モリセルに印加される高電圧を放電するリカバリィ時間
を経た後、センスアンプを通してメモリセルの閾値状態
を検証するベリファイモ−ドとなる。

【０１３９】まず、メモリセルの浮遊ゲ−トから電子が
十分に引き抜かれず当該メインセルの閾値が高く今だ十
分に入力デ−タの消去が行われていない場合を考える。
この場合、メインセルにはセル電流が流れないため、セ
ンスアンプは、“０”デ−タを出力することになる。

【０１４０】コンパレ−タは、消去デ−タ“１”とセン
スアンプの出力デ−タ“０”を比較する。両者のデ−タ
は、不一致であるから、図１５に示すように、コンパレ
−タの出力デ−タＡ−ｋ（ｋは１，２，…Ｎ）は“１”
（消去未完了）となる。また、インバ−タ１５−Ｎの出
力デ−タＢは“１”になる。

【０１４１】従って、制御信号ＣＴＬ２が“１”になっ
て一定期間経過後、制御信号ＣＴＬ３が“１”になる
と、ラッチ回路の出力デ−タＢ´は、“１”になる。判
定回路１６は、動作判定区間において、デ−タの消去未
完了（ＮＧ）と判断し、消去未完了信号ＰＮＯ（＝
“１”）を出力する。

【０１４２】また、再消去信号発生回路３０は、消去未
完了信号ＰＮＯを受けて、再消去信号ＰＲＥＴＲＹ（＝
“１”）を出力する。従って、消去回路１７は、再消去
信号ＰＲＥＴＲＹを受けて、再びメインセルのデ−タの
消去を行う。

【０１４３】次に、メインセルの閾値が基準セルの閾値
とほぼ同じ程度になった場合を考える。この場合、セン
スアンプ出力は、不安定になり、“１”デ−タと“０”
デ−タを交互に出力する。よって、図１６に示すよう
に、コンパレ−タの出力デ−タＡ−ｋ（ｋは１，２，…
Ｎ）は発振状態となり、インバ−タ１５−Ｎの出力デ−
タＢも発振状態になる。

【０１４４】制御信号ＣＴＬ２が“１”になって一定期
間経過後、制御信号ＣＴＬ３が“１”になると、インバ
−タ１５−Ｎの出力デ−タＢが“１”になった時点で、
ラッチ回路の出力デ−タＢ´は“１”になる。ラッチ回
路は、制御信号ＣＴＬ３が“１”の期間、出力デ−タ
“１”を出力し続ける。

【０１４５】従って、判定回路１６は、動作判定区間に
おいて、デ−タの消去未完了（ＮＧ）と判断し、消去未
完了信号ＰＮＯ（＝“１”）を出力する。また、再消去
信号発生回路３０は、消去未完了信号ＰＮＯを受けて、
再消去信号ＰＲＥＴＲＹ（＝“１”）を出力する。従っ
て、消去回路１７は、再消去信号ＰＲＥＴＲＹを受け
て、再びメインセルのデ−タの消去を行う。

【０１４６】次に、浮遊ゲ−トから電子が十分に引き抜
かれメインセルの閾値が基準セルの閾値よりも小さくな
った場合を考える。この場合、センスアンプにはセル電
流が流れるため、センスアンプは、“１”デ−タを出力
する。

【０１４７】コンパレ−ト回路は、図１７に示すよう
に、消去デ−タ“１”とセンスアンプの出力デ−タ
“１”が一致するため、出力デ−タＡ−ｋ（ｋは１，
２，…Ｎ）として“０”（消去完了）を出力する。ま
た、全てのコンパレ−タの出力デ−タが“０“になるこ
とを条件として、インバ−タ１５−Ｎの出力デ−タＢ
は、“０”になる。

【０１４８】制御信号ＣＴＬ２が“１”になって一定期
間経過後、制御信号ＣＴＬ３が“１”になると、ラッチ
回路の出力デ−タＢ´は“０”になる。また、インバ−
タ１５−Ｎの出力デ−タＢは、常に“０”であるため、
ラッチ回路は、出力デ−タＢ´として“０”デ−タを出
力し続ける。

【０１４９】従って、判定回路１６は、動作判定区間に
おいて、デ−タの消去完了（ＯＫ）と判断し、消去完了
信号ＰＧＯＫ（＝“１”）を出力する。また、判定回路
１６は、消去未完了信号ＰＮＯとして“０”を出力する
ため、再消去信号ＰＲＥＴＲＹも“０”となり、メモリ
セルのデ−タの再消去は行われない。なお、上記第１及
び第２の実施例において、デ−タの書き込み及び消去
は、複数のメモリセル（本実施例ではＮ個）について同
時に行われる。また、判定回路は、少なくとも１つのメ
モリセルのデ−タの書き込み又は消去が完了していない
と、全てのメモリセルについて再書き込み及び再消去を
実行する。

【０１５０】そこで、判定回路、再書き込み（消去）信
号発生回路及び書き込み（消去）回路については、書き
込み又は消去が未完了のメインセルについては個別に再
書き込み（消去）を実行し、書き込み又は消去が完了し
たメインセルについては再書き込み（消去）を行わない
ように構成することもできる。

【０１５１】かかる場合、メインセル毎に再書き込み又
は再消去を実行できるため、書き込み又は消去後の各々
のメインセルの閾値をより安定化させることができると
共に、書き込み又は消去後のメインセルの閾値分布の幅
を広くするということもない。

【０１５２】

【発明の効果】以上、説明したように、本発明の半導体
メモリ回路によれば、次のような効果を奏する。 ａ．コンパレ−タは、ラッチ回路を介して判定回路に接
続されている。また、ラッチ回路は、制御信号ＣＴＬ３
が“１”の期間においては、コンパレ−タの出力デ−タ
が一度でも“１”（入力デ−タと読み出しデ−タの不一
致）なると、その時点から後においては“１”デ−タを
出力し続ける。

【０１５３】つまり、デ−タの書き込み又は消去が十分
に完了しておらず、センスアンプ出力が発振しコンパレ
−タの出力が発振状態にある場合には、ラッチ回路は、
常に“１”デ−タ（書き込み又は消去未完了）を出力す
ることになる。

【０１５４】従って、ラッチ回路が“０”デ−タ（書き
込み又は消去完了）を出力する際には、メインセルの閾
値は、基準セルの閾値に対し十分な差を有し安定してい
るため、書き込み又は消去を十分に行うことができると
共に、書き込み又は消去後のメインセルの閾値分布の幅
を広くするということもない。

【０１５５】ｂ．判定回路は、入力信号が“１”（書き
込み又は消去未完了）の場合、書き込み（消去）未完了
信号ＰＮＯ（＝“１”）を出力し、再書き込み（消去）
信号発生回路は、書き込み（消去）未完了信号ＰＮＯを
受けて、再書き込み（消去）信号ＰＲＥＴＲＹ（＝
“１”）を出力する。

【０１５６】また、再書き込み（消去）信号発生回路
は、書き込み（消去）未完了信号ＰＮＯが所定回数に達
すると、製品不良信号ＰＧＮＧ（＝“１”）を出力し、
再書き込み（消去）信号ＰＲＥＴＲＹを出力しない。

【０１５７】また、判定回路は、入力信号が“０”（書
き込み又は消去完了）の場合、書き込み（消去）完了信
号ＰＧＯＫ（＝“１”）を出力し、書き込み（消去）未
完了信号ＰＮＯを発生しない。

【０１５８】従って、メインセルの書き込み又は消去を
十分に行うことができ、また、書き込み又は消去が十分
に行われたものについては製品良とし、再書き込み又は
消去が所定回数に達したものについては製品不良とする
ベリファイを達成できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わる半導体メモリ回
路を示す図。

【図２】図１の半導体メモリ回路の遅延回路を示す回路
図。

【図３】図１の半導体メモリ回路のラッチ回路を示す回
路図。

【図４】図３のラッチ回路の動作を示すタイミング図。

【図５】図３のラッチ回路の動作を示すタイミング図。

【図６】図１の半導体メモリ回路の判定回路を示す回路
図。

【図７】図１の半導体メモリ回路の再書き込み（消去）
信号発生回路の構成要素の一部を示す回路図。

【図８】図１の半導体メモリ回路の再書き込み（消去）
信号発生回路の構成要素の一部を示す回路図。

【図９】図７のバイナリカウンタを示す回路図。

【図１０】図１の半導体メモリ回路の動作を示すタイミ
ング図。

【図１１】図１の半導体メモリ回路の動作を示すタイミ
ング図。

【図１２】図１の半導体メモリ回路の動作を示すタイミ
ング図。

【図１３】図１の半導体メモリ回路の動作を示すタイミ
ング図。

【図１４】本発明の第２の実施例に係わる半導体メモリ
回路を示す図。

【図１５】図１４の半導体メモリ回路の動作を示すタイ
ミング図。

【図１６】図１４の半導体メモリ回路の動作を示すタイ
ミング図。

【図１７】図１４の半導体メモリ回路の動作を示すタイ
ミング図。

【図１８】自動書き込みモ−ドを示すフロ−チャ−ト。

【図１９】従来の半導体メモリ回路を示す図。

【図２０】図１９の半導体メモリ回路のセンスアンプを
示す回路図。

【図２１】図１９の半導体メモリ回路のコンパレ−タを
示す回路図。

【図２２】従来の半導体メモリ回路を示す図。

【図２３】図１８の半導体メモリ回路のクロックドイン
バ−タを示す回路図。

【図２４】図１８の半導体メモリ回路の動作を示すタイ
ミング図。

【図２５】図１５の半導体メモリ回路の動作を示すタイ
ミング図。

【図２６】メインセルの閾値状態とセンスアンプの出力
との関係を示す図。

【図２７】図２３のクロックドインバ−タの動作を示す
タイミング図。

【図２８】図２３のクロックドインバ−タの動作を示す
タイミング図。

【符号の説明】

１１ …メインセル、 １２−１〜１２−Ｎ …センスアンプ、 １３−１〜１３−Ｎ …コンパレ−タ、 １４−１〜１４−Ｎ …ＮＯＲ、 １５−１〜１５−Ｎ …インバ−タ、 １６，２６ …判定回路、 １７ …書き込み（消去）回路、 １８ …クロックドインバ−タ、 １９ …遅延回路、 ２０−１〜２０−Ｎ …ラッチ回路、 ２１，３４，３６，３７ …ＮＡＮＤ、 ２２，２５ …インバ−タ、 ２３，２４，３１，３２，３５…ＮＯＲ、 ３０ …カウンタ、 Ｐ１〜Ｐ８，Ｐ１０〜Ｐ１４ …Ｐチャネル型ＭＯＳト
ランジスタ、 Ｎ１〜Ｎ６，Ｎ１０〜Ｎ１４ …Ｎチャネル型ＭＯＳト
ランジスタ、 ＭＣ …メインセル、 ＲＣ …基準セル、 Ｉ１〜Ｉ２０ …インバ−タ、 ＣＮ，ＣＰ …コンデンサ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−182474（ＪＰ，Ａ) 特開 平４−82090（ＪＰ，Ａ) 特開 平６−76586（ＪＰ，Ａ) 特開 平２−310884（ＪＰ，Ａ) 特開 昭62−188100（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 入力データに基づいて、メモリセルにつ
   いて書き込み又は消去を行う第１手段と、 前記メモリセルのデータを読み出すセンスアンプと、 前記センスアンプの読み出しデータと前記入力データと
   を比較して、両者のデータの一致又は不一致を決定する
   コンパレータと、 第１制御信号が入力され、前記第１制御信号により決ま
   る一定期間において、前記コンパレータが１度でも不一
   致データを出力するときは、この不一致データを保持及
   び出力し続け、前記コンパレータが常に一致データを出
   力するときのみ、この一致データを出力するラッチ回路
   と、 第２制御信号が入力され、前記第２制御信号により決ま
   る一定期間において、前記ラッチ回路の出力データに基
   づいて、前記メモリセルについて書き込み又は消去が完
   了したか否かを判定する判定回路と、 前記判定回路が書き込み又は消去未完了信号を出力する
   ときは、前記第１手段に、前記入力データに基づいて、
   前記メモリセルについて再書き込み又は再消去を行わせ
   る第２手段とを具備することを特徴とする半導体メモリ
   回路。
2. 【請求項２】 請求項１に記載の半導体メモリ回路にお
   いて、前記センスアンプは、メインセルの閾値と基準セ
   ルの閾値を比較し、前記メインセルに流れるセル電流と
   基準セルに流れるセル電流の大小関係により読み出しデ
   ータを決定する方式を有することを特徴とする半導体メ
   モリ回路。
3. 【請求項３】 請求項１に記載の半導体メモリ回路にお
   いて、第３制御信号の入力により前記メモリセルのデー
   タの読み出しが開始され、さらに、前記第３制御信号を
   一定時間だけ遅らせて前記第１制御信号を得るための遅
   延回路を備えることを特徴とする半導体メモリ回路。
4. 【請求項４】 請求項１に記載の半導体メモリ回路にお
   いて、前記センスアンプ、前記コンパレータ及び前記ラ
   ッチ回路を一組とする第３手段をＮ（Ｎは自然数）組有
   し、さらに、前記Ｎ組の第３手段のうち１つでも不一致
   データを出力するときは不一致データを出力し、前記Ｎ
   組の第３手段の全てが一致データを出力するときのみ一
   致データを出力する第４手段を備え、前記第４手段の出
   力データが前記判定回路に入力されることを特徴とする
   半導体メモリ回路。
5. 【請求項５】 請求項１に記載の半導体メモリ回路にお
   いて、前記センスアンプ及び前記コンパレータを一組と
   する第３手段をＮ（Ｎは自然数）組有し、さらに、前記
   Ｎ組の第３手段のうち１つでも不一致データを出力する
   ときは不一致データを出力し、前記Ｎ組の第３手段の全
   てが一致データを出力するときのみ一致データを出力す
   る第４手段を備え、前記第４手段の出力データが前記ラ
   ッチ回路に入力されることを特徴とする半導体メモリ回
   路。
6. 【請求項６】 請求項１に記載の半導体メモリ回路にお
   いて、前記判定回路は、書き込み又は消去完了信号を出
   力するときは、書き込み又は消去未完了信号を出力せ
   ず、前記第２手段は、前記書き込み又は消去未完了信号
   が所定回数に達したときは、製品不良信号を出力し、前
   記第１手段に再書き込み又は再消去を行わせないことを
   特徴とする半導体メモリ回路。
7. 【請求項７】 請求項１に記載の半導体メモリ回路にお
   いて、前記第２制御信号により決まる一定期間は、前記
   第１制御信号により決まる一定期間よりも短く、かつ、
   前記第１制御信号により決まる一定期間内に存在するこ
   とを特徴とする半導体メモリ回路。