DE10114280A1 - Halbleiterspeicher mit Refresh - Google Patents

Abstract

Ein Halbleiterspeicher mit dynamischen Speicherzellen (15, 16) weist zur Durchführung eines Refresh-Vorganges einen Leseverstärker (13) auf, der ausgangsseitig ein Signal (PD) bereitstellt, in Abhängigkeit dessen ein Bitleitungstreiber (14) gesteuert wird. Der Bitleitungstreiber (14) ist als adiabatischer Verstärker ausgeführt. Er weist zweckmäßigerweise Strompfade auf, durch die während eines Umladungsvorganges auszutauschende Ladungen in Kondensatoren zwischengespeichert werden. Verlustleistung für das Umladen der Bitleitungskapazitäten wird dadurch gespart.

Description

Die Erfindung betrifft einen Halbleiterspeicher, bei dem Speicherzellen über einen Verstärker wieder aufgefrischt wer­ den.

Bei dynamischen Halbleiterspeichern umfaßt jede der Speicher­ zellen einen Auswahltransistor mit einem Speicherkondensator. Über den Auswahltransistor ist der Speicherkondensator an ei­ ne Bitleitung schaltbar, so daß der Ladungsinhalt der Spei­ cherzelle ausgelesen oder eingeschrieben werden kann. Der Auswahltransistor ist über eine Wortleitung ansteuerbar. Durch Aktivierung der Wortleitung und Auswahl der Bitleitung erfolgt ein Zugriff auf die an der Kreuzung dieser Wort- und Bitleitung angeordneten Speicherzelle. Mit der Bitleitung ist ein Leseverstärker verbunden, so daß der relativ geringe La­ dungsinhalt der Speicherzelle über den Leseverstärker zu ei­ nem vollpegeligen Signal verstärkt wird und somit für die weitere Verarbeitung im Halbleiterspeicher verfügbar ist.

Der Ladungsinhalt des Speicherkondensators ist aufgrund der nicht vollständigen Isolierung des Kondensators innerhalb der integrierten Schaltung und der sich dadurch einstellenden Leckströme flüchtig. Der Ladungsinhalt muß daher innerhalb bestimmter Zeitintervalle wieder aufgefrischt werden. Bei dy­ namischen Halbleiterspeichern wird der Wiederauffrischungs­ vorgang auch als Refresh bezeichnet. Beim Wiederauffrischen wird die Bitleitung zuerst auf einen Ausgleichspegel ge­ bracht, welcher beispielsweise in der Mitte der voll ausge­ steuerten High-Pegel und Low-Pegel liegt. Anschließend wird durch Leitend-Schalten des Auswahltransistors der Kondensator der wiederaufzufrischenden Speicherzelle mit der Bitleitung verbunden. Der Ladungsinhalt des Speicherkondensators lenkt entsprechend des gespeicherten Ladungszustandes den Aus­ gleichspegel der Leitung leicht aus. Diese Unsymmetrie wird dann vom Leseverstärker verstärkt und anschließend als ver­ stärktes Signal auf die Bitleitung ausgegeben und dadurch wiederum in den Speicherkondensator der wiederaufzufrischen­ den Speicherzelle zurückgeschrieben. Dieser Vorgang wird auf alle anderen Speicherzellen ebenfalls angewandt. Wenn die in der betrachteten Speicherzelle gespeicherte Ladungsmenge wie­ der abgebaut ist, wird der Wiederauffrischungsvorgang an die­ ser Speicherzelle wiederholt.

Es ist festzustellen, daß die durch die Bitleitung gebildete parasitäre Kapazität ein Vielfaches der relativ geringen Ka­ pazität des Speicherkondensators einer angeschlossenen Spei­ cherzelle ist. Beispielsweise beläuft sich das Verhältnis von Bitleitungskapazität zu der Kapazität einer der Speicherzel­ len auf 10 : 1. Während eines Wiederauffrischungsvorgangs wird die Bitleitungskapazität vom Ausgleichsniveau ausgehend ent­ sprechend dem gespeicherten Datenwert auf einen High- oder Low-Pegel umgeladen und anschließend wieder auf den Aus­ gleichspegel zurückgeführt. Wegen der relativ großen Bitlei­ tungskapazität wird der durch diese Umladungsvorgänge bewirk­ te Stromverbrauch im wesentlichen durch die Höhe der Bitlei­ tungskapazität bestimmt, wohingegen das Wiederauffrischen der Leckstromverluste des Speicherkondensators in den Hintergrund tritt. Der Verlustleistungsverbrauch während eines Refresh- Zyklusses wird also im wesentlichen durch die parasitären Ströme für das Umladen der Bitladungskapazitäten und das Be­ reitstellen dieser Ströme aus der Versorgungsspannung ver­ braucht.

Wenn dynamische Halbleiterspeicher in Geräten verwendet wer­ den, deren Versorgungsspannung durch eine Batterie bereitge­ stellt wird, ist die Batterielebensdauer auch während des verlustleistungsarmen Stand-by-Betriebs begrenzt. Bereits durch die Refresh-Zyklen des dynamischen Halbleiterspeichers wird relativ viel Verlustleistung verbraucht. Bemerkenswert ist, daß der Verlustleistungsverbrauch für den Refresh im we­ sentlichen durch das Umladen der parasitären Bitleitungskapazität bewirkt wird. Die Einsatzmöglichkeiten von dynamischen Halbleiterspeichern in verlustleistungskritischen Anwendungen sind daher begrenzt.

Eine Aufgabe der Erfindung besteht darin, einen Halbleiter­ speicher anzugeben, dessen Verlustleistungsverbrauch während des Refresh möglichst niedrig ist.

Gemäß der Erfindung wird diese Aufgabe durch einen Halblei­ terspeicher gelöst, der umfaßt: mindestens eine Speicherzel­ le; eine Bitleitung, an die die Speicherzelle angeschlossen ist; einen an die Bitleitung angeschlossenen Leseverstärker zum Verstärken eines aus der Speicherzelle ausgelesenen Si­ gnals; einen adiabatischen Verstärker, der von einem Aus­ gangssignal des Leseverstärkers ansteuerbar ist, um das aus der Speicherzelle ausgelesene Signal verstärkt in die Spei­ cherzelle zurückzuschreiben.

Der Halbleiterspeicher weist eine Normalbetriebsart auf, in der übliche Speicherzugriffe, d. h. Schreiben und Lesen von Datenwerten in bzw. aus Speicherzellen, durchgeführt werden. Darüber hinaus ist eine Stand-by-Betriebsart mit niedrigem Verlustleistungsverbrauch vorgesehen. Während der Stand-by- Betriebsart erfolgt keine Datenein- oder -ausgabe von extern, sondern nur die interne Ladungserhaltung der dynamischen Speicherzellen. Während dieser Phase wird zur Durchführung der Wiederauffrischungsvorgänge der adiabatische Verstärker verwendet, um verlustleistungsarm die Bitleitungskapazitäten umzuladen.

Beim Halbleiterspeicher gemäß der Erfindung wird zum Treiben eines verstärkten Pegels auf die Bitleitungen ein adiabati­ scher Verstärker verwendet. Kennzeichnend für den adiabati­ schen Verstärker ist bekanntlich, daß bei einem Pegelübergang in eine Richtung zumindest ein Teil der abgebauten Ladungs­ menge in einem oder mehreren Kondensatoren zwischengespei­ chert wird und anschließend bei einem Pegelwechsel in umgekehrter Richtung wieder abgegeben wird. Ein Pegelwechsel setzt sich schrittweise aus mehreren Umladungsvorgängen in einen Kondensator bzw. aus einem Kondensator auf den umzula­ denden Schaltungsknoten zusammen. Nur für den letzten Umla­ dungsschritt, um den aktuellen Pegel voll auf die Versor­ gungsspannung auszusteuern, wird Strom aus der Versorgungs­ spannung gezogen. Der Stromverbrauch für das Durchlaufen ei­ nes Pegelhubs vom Ausgangspegel zum Zielpegel und wieder zu­ rück zum Ausgangspegel verbraucht aufgrund der Zwischenspei­ cherung in Kondensatoren nur wenig Strom. Verlustleistung wird dadurch gespart. Verglichen mit herkömmlichen Konzepten, bei denen die Bitleitung beispielsweise von einem Inverter getrieben wird, wird für den Ladungsübergang vom Kondensator in den umzuladenden Schaltungsknoten, hier die Bitleitung, zwar mehr Zeit verbraucht. Da für einen Refresh-Zyklus aller­ dings genügend Zykluszeit zur Verfügung steht, ist die durch einen adiabatischen Umladungsvorgang benötigte längere Zeit­ dauer gegenüber herkömmlichen Konzepten nicht hinderlich. Konzepte für adiabatische Verstärker sind in der Literatur­ stelle Luns Tee, Lizhen Zheng: "Charge Recovery and Adiabatic Switching Technics in Digital Logic" (http: \ \ kabuke.eecs.­ berkely.edu/~luns\papers\241rep.html) beschrieben. Durch Ver­ wendung des adiabatischen Schaltungskonzeptes zum Umladen der Bitleitungen während eines Refresh-Zyklusses wird Verlustlei­ stung wesentlich gespart, so daß der Halbleiterspeicher nun­ mehr in verlustleistungskritischen Systemen einsetzbar ist, beispielsweise in batteriebetriebenen Geräten. Auch ein dyna­ mischer Halbleiterspeicher kann dann zur dauerhaften Speiche­ rung von Informationen in batteriebetriebenen Geräten verwen­ det werden.

Der adiabatische Verstärker ist ausgangsseitig mit der Bit­ leitung verbunden und wird eingangsseitig vom Leseverstärker angesteuert. Der Leseverstärker gibt vor, welcher Pegel auf die Bitleitung und in den gerade ausgelesenen Speicherkonden­ sator zurückzuschreiben ist und erzeugt die entsprechenden Steuersignale für den Verstärkungsvorgang. Bekanntlich sind die Bitleitungen paarweise organisiert, wobei ein Bitlei­ tungspaar an komplementäre Eingänge eines Leseverstärkers an­ geschlossen ist und eine der Bitleitungen die zu speichernde Information nicht invertiert führt (true-Bitleitung), während die andere Bitleitung des Bitleitungspaares die zu speichern­ de Information invertiert führt (komplementäre Bitleitung). Der adiabatische Verstärker ist ausgangsseitig an die komple­ mentären Bitleitungen angeschlossen.

In vorteilhafter Ausgestaltung des adiabatischen Schaltungs­ konzepts weist der adiabatische Verstärker mindestens drei Strompfade auf, die zwischen die komplementären Bitleitungen geschaltet sind. Jeder der Strompfade enthält die Reihen­ schaltung der gesteuerten Strecken, d. h. der Drain-Source- Strecken, zweier Transistoren. Der Kopplungsknoten der Tran­ sistoren ist beim ersten der Strompfade an das positive Ver­ sorgungspotential angeschlossen, welches den High-Pegel bil­ det. Der Kopplungsknoten des zweiten der Strompfade ist an Bezugspotential oder Masse angeschlossen, welches den Low- Pegel bildet. Der Kopplungsknoten der Transistoren des drit­ ten Strompfades ist an einen Kondensator angeschlossen. Der Kondensator ist andererseits mit Bezugspotential oder Masse verbunden. Die Steueranschlüsse der Transistoren, d. h. die Gate-Anschlüsse, werden von einer Steuerungseinrichtung in geeigneter Weise gesteuert, um einen Umladungsvorgang durch­ zuführen. Während des Umladungsvorganges für einen Refresh- Zyklus an einer Speicherzelle wird die Bitleitung, die an­ fangs auf einem Ausgleichspotential liegt, das vorzugsweise in der Mitte zwischen dem positivem Versorgungspotential und Masse liegt, in Abhängigkeit vom wiederherzustellenden Daten­ wert auf das positive Versorgungspotential oder auf Massepo­ tential gebracht. Anschließend wird die Bitleitung von diesem High- oder Low-Pegel wieder auf das Ausgleichspotential zu­ rückgeführt. Die andere Bitleitung des Bitleitungspaares durchläuft gerade den umgekehrten Umladevorgang. Da der adia­ batische Verstärker ausgangsseitig an die komplementären Bit­ leitungen angeschlossen ist und die genannten Strompfade zwischen diesen Anschlüssen liegen, ist es in vorteilhafter Wei­ se möglich, die von einer Bitleitung abgeführte Ladungsmenge in einem ersten Betriebstakt im Kondensator zwischenzuspei­ chern und in einem nachfolgenden Betriebstakt an die andere der Bitleitungen zu übertragen. Der Übergang auf den voll­ ständigen High- oder Low-Pegel, also positives Versorgungspo­ tential oder Masse, wird dadurch erreicht, daß die jeweilige Bitleitung mit dem Anschluß für das positive Versorgungspo­ tential bzw. Massepotential über den jeweiligen Schalter ver­ bunden wird. Nur während dieses letztgenannten Betriebstaktes des adiabatischen Verstärkens wird Strom aus der Versorgungs­ spannung gezogen. Bei allen anderen Betriebstakten wird die Ladung von der Bitleitung in den Kondensator übertragen oder aus dem Kondensator auf die andere der Bitleitungen des Bit­ leitungspaares abgegeben. Es wird dadurch wesentlich Verlust­ leistung gespart.

In Fortführung des beschriebenen Prinzips können noch weitere Strompfade mit in Reihe geschalteten, gesteuerten Strecken von Transistoren und Kondensatoren am Kopplungsknoten der Transistoren parallel zu den bisherigen Strompfaden, also zwischen die Ausgangsanschlüsse des adiabatischen Verstärkers geschaltet werden. Beispielsweise können zwei weitere Strompfade vorgesehen sein, oder im allgemeinen eine beliebi­ ge Anzahl von weiteren parallel geschalteten Strompfaden. Durch die weiteren Strompfade werden Zwischenniveaus für die Pegelübergänge während eines Umladungsvorganges gebildet, wo­ bei wiederum nur der jeweils letzte Umladungsvorgang auf Mas­ sepotential oder auf das positive Versorgungspotential einen Strom aus der Versorgungsspannung zieht. Durch die weiteren Strompfade und Kondensatoren sind die Zwischenpegelstufen feiner abgestuft, so daß der aus der Versorgungsspannung be­ reitzustellende Verluststrom mit zunehmender Anzahl von Strompfaden geringer wird, da der auszugleichende Teilpegel geringer ist. Beispielsweise bei insgesamt fünf parallel ge­ schalteten Strompfaden wird der Stromverbrauch gegenüber ei­ nem herkömmlichen Konzept auf nur ein Viertel reduziert. Ansonsten wird der Verstärkungsvorgang durch Umladungsvorgänge zwischen den komplementären Bitleitungen bewirkt. Bei den ge­ nannten fünf parallel geschalteten Strompfaden im adiabati­ schen Verstärker, von denen zwei Strompfade an die Pole der Versorgungsspannung angeschlossen sind und drei Strompfade je an einen Kondensator angeschlossen sind, werden drei zwischen einem voll ausgesteuerten High-Pegel (positive Versorgungs­ spannung) und einem voll ausgesteuerten Low-Pegel (Masse) liegende Zwischenpegelniveaus eingeführt, nämlich bei 1/4.UH, 1/2.UH, 3/4.UH, wobei UH der High-Pegel oder das positive Versorgungspotential ist.

Zur Ansteuerung der Schalter des adiabatischen Verstärkers ist beispielsweise ein Zähler vorgesehen, der die Speicher­ zellen eines Festwertspeichers (ROM) ansteuert. Die Ausgänge des Festwertspeichers sind mit den Gateanschlüssen der Tran­ sistoren des adiabatischen Verstärkers verbunden und werden in Abhängigkeit von den aus den Festwertspeicher ausgelesenen Datenwerten ein- und ausgeschaltet. Der Zähler wird von einem Wiederauffrischungssignal getriggert. Die aus dem Festwert­ speicher auszulesende Folge von Steuersignalen zur Ansteue­ rung der Transistoren hängt vom durchzuführenden Umladungs­ vorgang, also vom Zustand des wieder aufzufrischenden Daten­ werts ab. Diese Information wird von dem mit dem Bitleitungs­ paar auch verbundenen Leseverstärker geliefert und dem Fest­ wertspeicher an einem seiner Adreßeingänge mitgeteilt.

Verglichen mit einer herkömmlichen Inverterstufe zur Ansteue­ rung einer Bitleitung für die Umladung während eines Refresh- Zyklusses weist ein adiabatischer Verstärker eine größere An­ zahl von Bauelementen auf und folglich einen größeren Flä­ chenverbrauch bei integrierter Realisierung auf dem Halblei­ terspeicherchip. Es genügt allerdings, wenn der adiabatische Verstärker einer Vielzahl von Bitleitungspaaren zur Durchfüh­ rung des Refresh-Vorganges zugeordnet wird. So ist für diese Vielzahl von Bitleitungspaaren nur ein einziger adiabatischer Verstärker vorgesehen, der eingangsseitig von den jeweils mit den Bitleitungspaaren verbundenen Leseverstärkern angesteuert wird und der ausgangsseitig über entsprechende Schaltmittel jeweils immer nur mit einem der Bitleitungspaare verbunden wird, nämlich demjenigen, von dessen angeschlossenen Lesever­ stärker er momentan eingangsseitig angesteuert wird. Dem ein­ zige adiabatische Verstärker wird dann über den jeweiligen Leseverstärker der wiederaufzufrischende Datenwert mitge­ teilt, so daß das Schaltmittel, z. B. ein Demultiplexer, den Ausgang des adiabatischen Verstärkers mit dem Bitleitungs­ paar, an das die wiederaufzufrischende Speicherzelle ange­ schlossen ist, verbindet. Der adiabatische Verstärker ist da­ her für eine Vielzahl von Bitleitungspaaren gemeinsam benutz­ bar. Da die Speicherzellen blockweise organisiert sind, kön­ nen adiabatische Verstärker für den Refresh-Vorgang von ver­ schiedenen Blöcken gemeinsam benutzt werden. Auch innerhalb eines Blockes ist es zweckmäßig, einen adiabatischen Verstär­ ker mehreren Bitleitungspaaren zuzuordnen.

Nachfolgend wird die Erfindung anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zei­ gen:

Fig. 1 einen Ausschnitt aus einem dynamischen Halbleiter­ speicher mit einem adiabatischen Verstärker für den Refresh-Vorgang samt Signalverläufen,

Fig. 2 ein Ausführungsbeispiel für einen adiabatischen Verstärker,

Fig. 3 ein Signaldiagramm zur Steuerung der Verstärkungs­ vorgänge innerhalb des adiabatischen Verstärkers der Fig. 2,

Fig. 4 einen herkömmlichen Verstärker gemäß dem Stand der Technik und

Fig. 5 einen Ausschnitt aus einem Halbleiterspeicher mit gemeinsam benutzten adiabatischen Verstärkern.

In Fig. 4 ist die Speicherzelle 44 an eine Bitleitung 45 an­ geschlossen sowie an eine Wortleitung 46. Die Speicherzelle 44 weist herkömmlicherweise einen Auswahltransistor sowie ei­ nen Speicherkondensator auf. Die Bitleitung 45 hat eine para­ sitäre Kapazität 41. Aufgrund von Leckströmen wird die im Speicherkondensator der Speicherzelle 44 gespeicherte Ladung abgebaut. Zu Anfang des Wiederauffrischungsvorganges ist die Bitleitung 45 auf das zwischen dem High-Pegel UH und dem Low- Pegel UL mittig angeordnete Ausgleichspotential UM aufgela­ den. Dann wird der Auswahltransistor der Speicherzelle 44 durch Aktivierung der Wortleitung 46 leitend geschaltet und der Speicherkondensator wird mit der Bitleitung 45 verbunden. Das relativ kleine, vom Speicherkondensator auf die Bitlei­ tung 45 ausgegebene Signal wird durch einen (nicht darge­ stellten) Leseverstärker verstärkt, der einen Bitlei­ tungstreiber 40 ansteuert. Beispielsweise ist ein Low-Pegel UL in der Speicherzelle 44 gespeichert. Dann wird der Transi­ stor 43 des Bitleitungstreibers 40 leitend geschaltet und die Bitleitung 45 wird längs der Entladekurve 47 entladen. Der verstärkte Pegel wird dadurch über den leitenden Auswahltran­ sistor in den Speicherkondensator der Speicherzelle 44 zu­ rückgeschrieben. Anschließend wir der Auswahltransistor durch Schließen der Wortleitung 46 gesperrt. Die Bitleitung 45 wird nunmehr längs der Aufladekurve 48 auf den Ausgleichspegel UM gebracht. Hierzu wird die Bitleitung 45 aus der positiven Versorgungsspannung UH aufgeladen. Die aus der Versorgungs­ spannung zur Verfügung zu stellende Ladungsmenge beträgt UM * CBL, die die parasitäre Bitleitungskapazität 11 repräsen­ tiert.

Der in Fig. 1 dargestellte Ausschnitt aus einem Halbleiter­ speicher mit dynamischen Speicherzellen weist ein Paar aus Bitleitungen 11, 12 auf, von denen die an die Bitleitung 11 angeschlossenen Speicherzellen die Information nicht invertiert speichern und die an die Bitleitung 12 angeschlossenen Speicherzellen die Information invertiert speichern. Bei­ spielsweise wird die Speicherzelle 15 wiederaufgefrischt. Die Speicherzelle 15 weist einen Speicherkondensator 152 sowie einen Auswahltransistor 151 auf. Der Auswahltransistor wird durch Aktivierung der Wortleitung 17 leitend geschaltet. Das auf die Bitleitung 11 ausgegebene Signal wird in einem an das Bitleitungspaar 11, 12 unmittelbar angeschlossenen primären Leseverstärker 13 verstärkt. Das Ausgangssignal PD des Lese­ verstärkers 13 steuert den Bitleitungstreiber 14, der aus­ gangsseitig wiederum an die Bitleitungen 11, 12 angeschlossen ist. Der Bitleitungstreiber 14 ist ein adiabatischer Verstär­ ker, wie nachfolgend im Detail ausgeführt wird. Wie den Si­ gnalverläufen zu entnehmen ist, sind die Pegel BL, /BL der Bitleitungen 11, 12 zuerst untereinander ausgeglichen und liegen auf dem Ausgleichspotential UM. Mit Aktivierung der Wortleitung WL wird der Pegel BL der Wortleitung 11 leicht zu positiven Werten hin ausgelenkt, also eine logische "1" aus­ gelesen. Der Leseverstärker 13 erzeugt für sein Ausgangs­ signal PD einen High-Pegel. Durch das Signal WB wird das Treiben der Bitleitungen 11, 12 durch den adiabatischen Ver­ stärker 14 eingeleitet. Die Potentiale der Bitleitungen BL, /BL werden dann bis zum vollständigen, gesättigten High-Pegel UH und zum vollständigen, gesättigten Low-Pegel UL verstärkt, so daß über den noch leitenden Transistor 151 der Ladungszu­ stand für eine logische "1" im Speicherkondensator 152 ver­ stärkt zurückgeschrieben wird. Anschließend wird sowohl das Rückschreibsignal WB als auch das Wortleitungssteuersignal WL deaktiviert. Das Potential der Bitleitungen 11, 12 wird durch das Signal EQ anschließend wieder ausgeglichen und auf den Ausgleichspegel UM gebracht.

Der adiabatische Verstärker 14 ist in Fig. 2 im Detail dar­ gestellt. Ein Anschluß 141 ist an die komplementäre Bitlei­ tung 12 angeschlossen, ein Anschluß 142 an die nicht inver­ tierte Bitleitung 11. Zwischen die Anschlüsse 141, 142 sind fünf Strompfade 21, 22, 23, 24, 25 geschaltet. Der erste Strompfad umfaßt zwei mit ihren Drain-Source-Strecken in Rei­ he geschaltete n-Kanal-MOS-Transistoren 211, 212. Der Kopp­ lungsknoten zwischen den Transistoren 211, 212 ist an einen Anschluß 213 für das positive Versorgungspotential ange­ schlossen, welches gleichzeitig auch den logischen High-Pegel UH bildet. Der zweite Strompfad 22 umfaßt zwei mit ihren Drain-Source-Strecken in Reihe geschaltete n-Kanal-MOS- Transistoren 221, 222. Der Kopplungsknoten zwischen den Tran­ sistoren 221, 222 ist an einen Anschluß 223 für den Low-Pegel UL angeschlossen, welcher hier durch Masse gebildet wird.

Der Strompfad 23 umfaßt zwei in Reihe geschaltete n-Kanal- MOS-Transistoren 231, 232. Deren Kopplungsknoten ist über ei­ nen Kondensator 233 mit einem Anschluß 234 für Massepotential verbunden. In entsprechender Weise weist der Strompfad 24 zwei in Reihe geschaltete n-Kanal-MOS-Transistoren 241, 242 auf, wobei deren Kopplungsknoten über einen Kondensator 243 mit Masse verbunden ist. Der Strompfad 225 weist zwei in Rei­ he geschaltete Transistoren 251, 252 auf mit einem dazwischen geschalteten und mit Masse verbundenen Kondensator 253. Die Gate-Anschlüsse der Transistoren 211, . . ., 252 werden von ei­ ner Steuerungseinrichtung 26 ausgangsseitig angesteuert, um den in Zusammenhang mit Fig. 1 beschriebenen Refresh-Vorgang durchzuführen.

Ein Zähler 261 steuert adreßseitig einen Festwertspeicher 262 an, der ausgangsseitig die Steuersignale Y1, . . ., X3/4 für sämtliche Transistoren des adiabatischen Verstärkers bereit­ stellt. Der Zähler 261 erhält einen Betriebstakt CLK. Er wird gestartet, wenn der Verstärkungsvorgang an den Bitleitungen 11, 12 durch Aktivierung des Signals WB eingeleitet wird. In Abhängigkeit vom Signal PD, welches vom Ausgang des Lesever­ stärkers 13 bereitgestellt wird, wird eine entsprechende Fol­ ge von Signalzuständen für die Ansteuersignale Y1, . . ., X3/4 bereitgestellt, um den Ladungsinhalt der Speicherzelle 15 verstärkt an den Bitleitungen bereitzustellen. So befinden sich während der Phase T0 die Bitleitungen 11, 12 auf dem Ausgleichsniveau UM. Während der Phase T1 werden die Steuer­ signale X3/4 sowie Y1/4 aktiviert, so daß die Transistoren 241 und 252 leitend geschaltet werden. Sämtliche anderen Schalttransistoren des adiabatischen Verstärkers sind ge­ sperrt. Dadurch wird die komplementäre Bitleitung 12 mit dem Kondensator 243 verbunden und das Potential der Bitleitung 12 wird längs der Entladekurve 31 auf den Pegel U1/4 abgesenkt. Komplementär dazu wird die nicht invertierte Bitleitung 11 über den leitenden Schalter 252 mit dem Kondensator 253 ver­ bunden und die darin gespeicherte Ladungsmenge auf die Bit­ leitung 11 ausgegeben, so daß das Potential der Bitleitung 11 längs der Aufladekurve 32 auf den Pegel U3/4 ansteigt. Im nachfolgenden Betriebstakt T2 werden die Signale X1, Y0 akti­ viert und somit die Transistoren 212, 221 leitend geschaltet. Dies bedeutet, daß die invertierte Bitleitung 12 über den leitenden Schalter 221 mit dem Low-Pegel UL betrieben wird und sich längs der Entladekurve 33 vom bisherigen Potential U1/4 auf den Low-Pegel UL entlädt. Die nicht invertierte Bit­ leitung 11 wird durch den leitenden Transistor 212 vom High- Pegel UH getrieben und längs der Aufladekurve 34 vom bisheri­ gen Pegel U3/4 auf den High-Pegel UH aufgeladen. Der aus der Speicherzelle 15 ausgelesene logische Pegel "1" liegt nunmehr verstärkt als Pegel UH an der nicht invertierten Bitleitung 11 und als komplementärer Pegel UL an der invertierten Bit­ leitung 12 an. Über den leitenden Auswahltransistor 151 wird der verstärkte Pegel UH in den Speicherkondensator 152 einge­ schrieben. Am Ende der Taktphase T2 wird das Wortleitungs­ signal WL an der Wortleitung 17 deaktiviert und der Auswahl­ transistor 151 wird gesperrt. Der verstärkte logische Pegel ist nunmehr im Speicherkondensator 152 eingefroren und sinkt allenfalls durch Leckströme im Halbleitersubstrat. Der Rück­ schreibvorgang ist beendet, indem das Steuersignal WB am Ende der Taktphase T2 deaktiviert wird.

Nunmehr wird der Pegel zwischen den Bitleitungen 11, 12 aus­ geglichen und auf den Ausgleichspegel UM zurückgebracht. Das Ausgleichssteuersignal EQ wird aktiviert. Außerdem werden die Steuersignale X3/4 und Y1/4 aktiviert, so daß die Transisto­ ren 252 und 241 leitend geschaltet werden. Der Kondensator 253 wird dadurch mit der nicht invertierten Bitleitung 11 verbunden und die Bitleitung 11 wird in den Kondensator 253 längs der Entladekurve 36 entladen. Andererseits wird der Kondensator 243 mit der invertierten Bitleitung 12 verbunden und die Bitleitung 12 wird aus dem Kondensator 243 entspre­ chend der Kennlinie 35 aufgeladen. Schließlich werden die Si­ gnale X1/2 und Y1/2 aktiviert, so daß der Kondensator 233 mit der nicht invertierten Bitleitung 11 verbunden wird und der Kondensator 233 außerdem mit der invertierten Bitleitung 12 verbunden wird. Dadurch werden die Bitleitungen 11, 12 mit­ einander kurzgeschlossen und auf Ausgleichspotential UM ge­ bracht. Der Ausgleichsvorgang ist nunmehr abgeschlossen und das Signal EQ wird abgeschaltet.

Die in Fig. 3 dargestellte Folge der Steuersignale für die Transistoren 211, . . ., 252 entspricht einem Refresh-Vorgang für den Fall, daß auf der nicht invertierten Bitleitung 11 der in der Speicherzelle 15 gespeicherte logische Wert "1" wiederaufzufrischen ist. Für sämtliche anderen wiederaufzu­ frischenden Pegelwerte von an die nicht invertierte Bitlei­ tung 11 angeschlossene Speicherzellen und an die invertierte Bitleitung 12 angeschlossene Speicherzellen können ohne wei­ teres in Fortführung des in Zusammenhang mit Fig. 3 be­ schriebenen Prinzips abgeleitet werden.

In Fig. 5 ist ein weiterer Ausschnitt aus einem Halbleiter­ speicher gezeigt, der zwei Speicherblöcke 51, 52 zeigt. Im Speicherblock 51 sind eine Vielzahl von Bitleitungspaaren 511, 512, 513 dargestellt, die jeweils an einen Leseverstär­ ker 514, 515, 516 angeschlossen sind. Sämtlichen Bitleitungs­ paaren der ersten Spalte, z. B. den Bitleitungspaaren 511, 513, ist der adiabatische Bitleitungstreiber 520 zugeordnet. Eingangsseitig wird der Bitleitungstreiber 520 von sämtlichen Leseverstärkern der ersten Spalte, z. B. den Leseverstärkern 514, 516 angesteuert. Ausgangsseitig sind Schaltmittel vorgesehen, um die jeweils verstärkten Signale wahlweise an dasje­ nige Bitleitungspaar verstärkt zurückzuschreiben, an welchem die Speicherzelle angeschlossen ist, deren Datenwert im Mo­ ment wiederherzustellen ist. Die Schalteinrichtung 521 ist beispielsweise ein Demultiplexer, der den Ausgang des adiaba­ tischen Verstärkers 520 auf eine der Bitleitungspaare, z. B. 511 oder 513 schaltet. Darüber hinaus kann der adiabatische Bitleitungstreiber auch zur Wiederauffrischung der Speicher­ zellen in dem weiteren Speicherzellenblock 52 vorgesehen wer­ den. Die relativ lange Zeit, die für einen Refresh zur Verfü­ gung steht, wird ausgenutzt, um die Schritte für die adiaba­ tische Verstärkung gemäß Fig. 3 durchzuführen und außerdem dazu, um den adiabatischen Verstärker zur Ansteuerung von verschiedenen Bitleitungspaaren innerhalb eines Speicherbloc­ kes oder innerhalb verschiedener Speicherblöcke nacheinander zu verwenden.

In Fig. 3 fließt nur während der Phase T2 ein Strom aus der positiven Versorgungsspannung bzw. der Potentialquelle für den High-Pegel UH. Während dieser Phase ist der Transistor 212 leitend und verbindet die nicht invertierte Bitleitung mit dem Anschluß 213 für das High-Potential UH. Ansonsten wird Ladung entweder zum Anschluß 223 für den Low-Pegel UL oder zur Umladung in einen der Kondensatoren 233, 243, 253 abgeführt. Während der Phase T2 wird die Bitleitungskapazität CBL nur um ein Viertel des Pegelhubs, nämlich vom Pegel U3/4 auf den Pegel UH, aufgeladen. Der Stromverbrauch wird daher auf ein Viertel des bisherigen Stromverbrauches verglichen mit der in Fig. 4 dargestellten Ausführung eingeschränkt. Das in den Figuren beschriebene Ausführungsbeispiel ermög­ licht daher, dynamische Halbleiterspeicher zur langfristigen Datenhaltung in batteriebetriebenen Geräten einzusetzen.

Der in Fig. 2 dargestellte adiabatische Verstärker kann mo­ difiziert werden. Beispielsweise genügt es zur Durchführung des adiabatischen Prinzips, nur drei der dargestellten Strompfade 21, 22, 23 zu verwenden. Da in diesem Fall verglichen mit Fig. 2 weniger Zwischenpegel während der Umladung erzeugt werden, wird mehr Verlustleistung verbraucht. Demge­ genüber ist der Schaltungsaufwand verringert. In Fortführung des in Fig. 3 gezeigten Prinzips können weitere entsprechend aufgebaute Strompfade parallel geschaltet werden, die je ei­ nen Transistor und einen nach Masse geschalteten Kondensator umfassen. In diesem Fall sind noch mehr innerhalb der Pegeln UH, UL liegende Zwischenpegel erzeugbar. Beispielsweise kön­ nen vier weitere vergleichbare Strompfade parallel geschaltet sein, so daß insgesamt neun parallele Strompfade den adiaba­ tischen Verstärker bilden. Dann wird verglichen mit dem in Fig. 2 dargestellten Fall noch weiter Verlustleistung ge­ spart. Derjenige Aufladevorgang, welcher zum High-Pegel UH führt und der aus der den High-Pegel repräsentierenden Ver­ sorgungsspannung gespeist wird, muß, verglichen mit dem in Fig. 2 dargestellten Ausführungsbeispiel, einen geringeren Pegelhub ausgleichen. Insgesamt wird trotz des durch den adiabatischen Verstärker erhöhten Schaltungsaufwands Verlust­ leistung gespart und der betriebene Aufwand gerechtfertigt.

Claims (9)

1. Halbleiterspeicher, umfassend:

• - mindestens eine Speicherzelle (15);
• - eine Bitleitung (11), an die die Speicherzelle (15) ange­ schlossen ist;
• - einen an die Bitleitung (11) angeschlossenen Leseverstärker (13) zum Verstärken eines aus der Speicherzelle (15) ausgele­ senen Signals;
• - einen adiabatischen Verstärker (14), der von einem Aus­ gangssignal (PD) des Leseverstärkers (13) ansteuerbar ist, um das aus der Speicherzelle (15) ausgelesene Signal verstärkt in die Speicherzelle (15) zurückzuschreiben.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß eine weitere an den Leseverstärker (13) angeschlossene Bit­ leitung (12) vorgesehen ist, daß der adiabatische Verstärker (14) einen ersten und einen zweiten Ausgangsanschluß (141, 142) aufweist, die an je eine der Bitleitungen (12 bzw. 13) angeschlossen sind.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der adiabatische Verstärker (14) mindestens drei zwischen die Bitleitungen (11, 12) geschaltete Strompfade (21, 22, 23) aufweist, die jeweils die Reihenschaltung der gesteuerten Strecken zweier Transistoren (211, 212, 221, 222, 231, 232) aufweisen, und daß der Kopplungsknoten der Transistoren (211, 212, 212, 222, 231, 232) bei zweien der Strompfade (21, 22) an je einen Anschluß (213, 223) für ein Versorgungspotential (UH, UL) angeschlossen ist und bei einem anderen der Strompf­ ade (23) an ein kapazitives Element (233) angeschlossen ist.

4. Halbleiterspeicher nach Anspruch 3, gekennzeichnet durch eine Steuerungseinrichtung (26), die ausgangsseitig mit Steu­ eranschlüssen der Transistoren (211, 212, 221, 222, 231, 232) der Strompfade (21, 22, 23) des adiabatischen Verstärkers (14) verbunden sind, um einen adiabatischen Verstärkungsvor­ gang von komplementären Signalen (BL, /BL) auf den Bitleitun­ gen (11, 12) in Abhängigkeit vom Ausgangssignal (PD) des Le­ severstärkers (13) zu steuern.

5. Halbleiterspeicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß mindestens zwei weitere Strompfade (24, 25) zwischen die zwei Anschlüsse (141, 142) des adiabatischen Verstärkers (14 ge­ schaltet sind, die jeweils zwei mit den gesteuerten Strecken in Reihe geschaltete Transistoren (241, 242, 251, 252) auf­ weisen, deren Kopplungsknoten an je ein kapazitives Element (243, 253) angeschlossen ist.

6. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß die Steuerungseinrichtung (26) einen Zähler (261) aufweist, der einen Festwertspeicher (262) ansteuert, der ausgangssei­ tig mit den Steueranschlüssen der Transistoren verbunden ist.

7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß eine Vielzahl von Bitleitungspaaren (511, 513) vorgesehen ist, die jeweils an einen Leseverstärker (514, 516) ange­ schlossen sind und denen ein einziger adiabatischer Verstär­ ker (520) zugeordnet ist, daß der einzige adiabatische Ver­ stärker (520) von jedem der Leseverstärker (514, 516) ansteu­ erbar ist und über eine Schalteinrichtung (521) ausgangssei­ tig mit den Bitleitungen der Bitleitungspaare (511, 513) ver­ bunden ist, wobei die Schalteinrichtung (521) so steuerbar ist, daß jeweils dasjenige Bitleitungspaar (511, 513) über die Schalteinrichtung (521) vom einzigen adiabatischen Ver­ stärker (520) ansteuerbar ist, von dessen angeschlossenem Le­ severstärker (514, 516) das Ausgangssignal unmittelbar vorher dem einzigen adiabatischen Verstärker (520) zugeführt worden ist.

8. Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Speicherzelle (15) einen Auswahltransistor (151) und ei­ nen Speicherkondensator (152) aufweist und daß durch den adiabatischen Verstärker (14) der Ladungsinhalt des Speicher­ kondensators (152) wieder aufgefrischt wird.

9. Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß der Halbleiterspeicher für eine erste Betriebsart ausgelegt ist mit hohem Verlustleistungsverbrauch, während welcher Halbleiterspeicher ein Zugriff zum Einschreiben oder Auslesen eines Datenwerts in die Speicherzelle (15) bzw. aus der Spei­ cherzelle (15) durchführbar ist, und daß der Halbleiterspei­ cher für eine zweite Betriebsart mit niedrigstem Verlustlei­ stungsverbrauch ausgelegt ist, während welcher ein in der Speicherzelle gespeicherter Datenwert über den adiabatischen Verstärker (14) wieder aufgefrischt wird.