JP3094956B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3094956B2 JP3094956B2 JP09170569A JP17056997A JP3094956B2 JP 3094956 B2 JP3094956 B2 JP 3094956B2 JP 09170569 A JP09170569 A JP 09170569A JP 17056997 A JP17056997 A JP 17056997A JP 3094956 B2 JP3094956 B2 JP 3094956B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- word line
- main word
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
選択信号を与えメモリブロックの記憶情報の読み書きを
行う半導体記憶装置に関する。
ータ通信が行われるようになり、画像データやCAD情
報など膨大なデータが転送されるようになった。このよ
うなデータをパソコンで受信しながら表示するとき、デ
ータ量が多いので、従来は一旦ハードディスクに保存し
てから必要な表示処理をしていた。しかしながら、ハー
ドディスクはアクセス時間が長いので、必要な処理をす
るのに多大の時間を要していた。最近、大容量の半導体
記憶装置が開発されるに伴い、ハードディスクに代わっ
て、半導体記憶装置を使ったファイルメモリ装置を使
い、処理時間を短縮することが提案されている。
体記憶装置のようにメモリセルをランダムに読み出し、
あるいは書き込み(以下、読み書きという)ができなく
てもよく、ある連続した領域のメモリセルを読み書きで
きればよい。このような目的を達成するため、CPUか
らメモリ本体へのアクセス回数を低減し、半導体記憶装
置内部でメモリ本体の連続するメモリ領域に対し自動的
にアクセスして、連続してデータを読み書きができるよ
うにしたものがある。図10は、特開平7−29657
9号公報に開示された半導体記憶装置の構成を示すブロ
ック図である。図10において、101a〜101dは
データを記憶するメモリセルであり、データの出力を制
御するワード線WLとデータを出力するビット線BLに
接続されている。102a〜102dはビット線BLの
電位を増幅するセンスアンプである。ここで、センスア
ンプ102a〜102dにより増幅されたデータはカラ
ムセレクタ103a〜103dに各個に入力され、その
出力には出力回路104が接続されている。
アンプ102及びプリチャージ回路110を制御する制
御回路、109はカラムセレクタ103を制御する出力
制御回路である。また、106は連続して読み出すデー
タ数を示す連続読み出しフラグを格納するフラグレジス
タ、107はフラグレジスタの値を参照しクロックに同
期してカウントアップするサイクルカウンタである。
を図11に示すタイムチャートをもとに説明する。ここ
で、1つのワード線WLに4つのメモリセルが接続され
ているとし、このうちの3つのメモリセルを連続して読
み書きする場合を例に説明する。また、図示しないクロ
ック発生回路からの出力を図11(a)に示す。初期状
態、即ちクロックT51の前半では、ビット線BLは、
プリチャージ回路110により「1」にプリチャージさ
れている(図11(c))。この状態ではセンスアンプ
102a〜102dは不活性状態であり、出力回路10
4からの入出力データは不定である(図11(f))。
ここでメモリセルの連続メモリ領域に対するアクセス命
令が発生すると、開始アドレス情報にしたがって、クロ
ックのT51の立ち下がりでワード線WL1が活性化さ
れる(図11(b))。このとき連続する3アドレスの
データを読み出すこと、即ち「3」がフラグレジスタ1
06に書き込まれ(図11(d))、かつサイクルカウ
ンタ107がクリアされ、「0」になる(図11
(e))。
が活性化されると、活性化されたワード線WL1に接続
されるメモリセル101a〜101dから、記憶された
データが各ビット線BL上に読み出される(図11
(c))。そして同時に制御回路108からのセンスア
ンプ活性化信号によりセンスアンプ102a〜102d
が活性化状態となり、ビット線BLのデータが増幅され
て各ビット線上にメモリセルの内容が確定する。クロッ
クT51の後半では、開始アドレス情報にしたがって、
ワード線WL1とビット線BL1の交点に位置するメモ
リセル101aが選択されており、センスアンプ102
aの出力がカラムセレクタ103aを通して出力回路1
04に接続され、メモリセル101aのデータが出力回
路104から外部へ出力される(図11(f))。
カウンタ107の値が更新されて「1」となり、この値
と開始アドレス情報とから出力制御回路109によって
カラムセレクタ103bが選択されることにより、セン
スアンプ102bが出力回路104に接続され、ワード
線WL1とカラムアドレス「1」の交点であるメモリセ
ル101bに相当するデータが出力される(図11
(f))。以下同様に、クロックT53になると、サイ
クルカウンタ107の値が更新されて「2」となり、こ
の値と開始アドレス情報とから出力制御回路109の出
力によってカラムアドレス「2」が選択され、センスア
ンプ102cが出力回路104に接続されて、メモリセ
ル101cのデータが出力される(図11(f))。
「2」になると、フラグレジスタ106の値はクリアさ
れる(図11(d,e))。これによりクロックT54
に入ると、ワード線WL1及び各センスアンプの活性化
状態は制御回路108により解除され、次のメモリアク
セスの準備に入る。このようにしてこの半導体記憶装置
は、連続する3アドレスのデータをCPUからの一度の
アクセスで、順次連続的に読み書きすることができる。
は、外部から開始アドレス情報を入力すると、その開始
アドレス情報にしたがいメモリセルアレイ中の連続する
3アドレスのメモリセルを順次連続的にアクセスして読
み出すものである。しかし、近年の半導体記憶装置は大
容量化され、通常のキャラクタコードの他に画像データ
やCADデータなども記憶できるようになった。このた
め、1つのワード線やビット線に多数のメモリセルが接
続されることになる。これらを高速に読み書きするため
には、多数のメモリセルをプリチャージしておいたり、
多数のセンスアンプを常に動作させておかなければなら
ない。従って電源線に大きな電流が流れて、ノイズを発
生したり、消費電力が増大するという問題があった。ま
た、1つのワード線を読み書きし終えたら、CPUから
次のワード線に相当するアドレスと、連続読み書きデー
タ数を再度入力し直さなければならない。このため、大
規模のデータを転送する場合は、CPUはたびたび他の
処理を中断して、メモリを再設定しなければならず、デ
ータ処理の高速化を阻害していた。
レイを各メモリブロックに分割し、分割された1つのメ
モリブロック内の各領域を連続的にアクセスしてデータ
の読み書きが行えるようにした装置が提案されている。
しかしながら、このような半導体記憶装置でも、次ブロ
ックを読み書きするためには、CPUからアドレスなど
を再設定しなければならない。このため、CPUは他の
処理を一時中断してメモリにアクセスしなければなら
ず、CPUの処理に負荷がかかるため、CPUのデータ
処理の高速化に十分対応できないという課題があった。
したがって本発明は、半導体記憶装置内のデータの読み
書きを行う場合に半導体記憶装置へのアクセス回数を低
減し、データ処理を高速で行わせることを目的とする。
るために本発明は、複数の主ワード線と、主ワード線に
接続された複数の副ワード線と、副ワード線に接続され
たメモリブロックとを有し、ブロック選択信号により複
数の副ワード線の何れか1つが選択されるとともに前記
選択された副ワード線に接続されるメモリブロックの記
憶情報の読み書きが可能な半導体記憶装置において、読
み書きされるメモリブロックの初期アドレスを記憶する
初期アドレス記憶手段と、読み書きされるメモリブロッ
クの数を記憶するブロック数記憶手段と、1つのメモリ
ブロックの読み書きが終了したことを検出する読み書き
終了検出手段と、初期アドレスに基づきブロック選択信
号を出力して1つのメモリブロックを活性化し、読み書
き終了検出手段の読み書き終了検出信号に基づき次のメ
モリブロックへブロック選択信号を出力して活性化する
ブロック選択手段と、読み書き終了検出信号に基づき読
み書きが終了したメモリブロックの数をカウントし、こ
のカウント値がブロック数記憶手段のメモリブロック数
に達すると読み書き動作を完了させるデータ転送完了手
段とを設けたものである。また、ブロック選択手段は、
読み書き終了検出手段の出力によってカウント値を増減
するブロックカウンタと、初期アドレス記憶手段の出力
をプリセットするとともに、該プリセットした値にブロ
ックカウンタの出力を加算または減算するブロック算出
手段と、ブロック算出手段の出力をデコードしブロック
選択信号を出力するブロックデコーダとから構成される
ものである。また、ブロックカウンタは1つの主ワード
線に接続されたメモリブロックの数を循環的にカウント
するものである。
検出手段の出力によりシフトされるシフトレジスタ回路
と、連続読み書き開始時に初期アドレス記憶手段の記憶
内容に対応した位置のシフトレジスタ回路をプリセット
する手段とから構成されるものである。また、シフトレ
ジスタ回路は1つの主ワード線に接続されたメモリブロ
ックの数と等しいレジスタを有し、最終段のレジスタの
出力と初段のレジスタの入力とが互いに接続されるもの
である。また、カウンタ手段は、読み書き終了検出手段
の出力時に、加算または減算する数を2以上とすること
で、離間した位置のメモリブロックを順次選択できるよ
うにしたものである。また、1つの主ワード線に接続さ
れた複数のメモリブロックのなかで最後のメモリブロッ
クの読み書きが終了したことを検出する主ワード線転送
終了検出手段と、主ワード線転送終了検出手段の出力に
基づき次に選択される主ワード線を算出して選択信号を
出力する主ワード線選択手段とを設けたものである。ま
た、主ワード線選択手段は、主ワード線転送終了検出手
段の出力によってカウント値を増減する主ワード線アド
レスカウンタと、初期アドレス記憶手段の出力をプリセ
ットするとともに、該プリセットした値に主ワード線ア
ドレスカウンタの出力を加算または減算する主ワード線
アドレス算出手段と、主ワード線アドレス算出手段の出
力をデコードし主ワード線選択信号を出力する主ワード
線デコーダとから構成されるものである。また、1つの
主ワード線に接続された複数のメモリブロックのなかで
最後のメモリブロックの読み書きが終了したことを検出
すると同時に、複数の主ワード線のうち最後の主ワード
線の読み書きが終了したことを検出するチップ転送終了
検出手段を設けたものである。また、ブロック選択手段
により連続的に選択されるように接続されたメモリブロ
ックを離間して配置することで、離間した位置のメモリ
ブロックを順次選択できるようにしたものである。
して説明する。図5は本発明に係る半導体記憶装置の概
略の構成を示すブロック図である。図5において、MB
11、MB12、…、MBmnはメモリブロックであ
り、それぞれ副ワード線SWL11〜SWLmnを介し
て主ワード線MWL1〜MWLmに接続されている。図
5では、便宜上、主ワード線から分岐した線を副ワード
線SWLと記載しているが、実際には、図6で後述すよ
うに、副ワード線選択回路SWDを介して接続されてい
る。2はブロック選択手段であり、ブロック選択信号出
力BK1〜BKnのうち1つを選択して、メモリブロッ
クMBを選択する信号を出力する。選択された主ワード
線MWLと、選択されたブロック選択線BLとが共に与
えられるメモリブロックを1つ選択し、選択したメモリ
ブロックに記憶されているデータをデータ入出力線を介
してI/O部へ出力させ、かつI/O部からのデータを
選択したメモリブロックに記憶させるものである。ま
た、10は主ワード線選択手段であり、各主ワード線M
WL1〜MWLmの1つを選択的に活性化するものであ
る。
j列目のブロック選択線BKjによって選択されるメモ
リブロックMBijを図6に示す。図6に示すメモリブ
ロックMBijは、副ワード線選択回路SWDと、これ
により選択される副ワード線SWLijと、第1の単位
ブロック110 〜1115と、出力制御回路109’と、
YスイッチYSWとからなる。ここで第1の単位ブロッ
ク110 のデータは、I/O部に入出力される16ビッ
トのデータのうち、データD0に相当する。また、第1
の単位ブロック111 のデータは、I/O部に入出力さ
れる16ビットのデータのうち、データD1に相当す
る。さらに第1の単位ブロック1115のデータは、I/
O部に入出力される16ビットのデータのうち、データ
D15に相当する。
の単位ブロック1A,1B,1C,1Dからなる。第2
の単位ブロック1A〜1Dを構成する各16個のメモリ
セルは、YスイッチYSWにより選択され、1つのデー
タ線DLを通してデータが連続的に読み書きされる。1
つのデータ線のデータが読み終わると、それぞれデータ
線DL1〜4に接続され、スイッチSW0〜15により
順次切り替えられ、I/O部に16セル×4本(ビッ
ト)の各データD0〜D15が連続的に入出力される。
ここで、スイッチSW0〜15の切替動作は図10に示
す出力制御回路109に相当する回路109’で切替え
ることができる。また、出力制御回路109’の出力は
読み書き終了検出手段5にも出力される。
接続関係を説明する。副ワード線選択回路SWDには、
主ワード線選択信号MWLiとブロック選択信号BKj
とが入力され、これらの線が共に選択されると、副ワー
ド線SWLijにその選択信号を出力する。副ワード線
SWLijは、第1の単位ブロック110 〜1115と接
続され、副ワード線SWLijが選択されると、メモリ
ブロックMBijを活性化し、読み書きを可能にする。
には、YスイッチYSWの16本の出力が接続される。
YスイッチYSWは、ブロック選択信号BKjが入力さ
れると、データ線DL1〜4に接続された16個のメモ
リセルのうち1つを選択するとともに、1つのメモリセ
ルの読み書きが終了すると、次のメモリセルを選択する
信号YSW0〜15を連続して16×4回出力する。ス
イッチSW0〜15の一方は4つのデータ線DL1〜4
と接続され、出力制御回路109’により接続先を切り
替える。このスイッチSW0〜15は1つのメモリセル
に16個設けてあり、その他方は、16バイトのI/O
部とそれぞれ接続される。ここで、出力制御回路10
9’の出力は読み書き終了検出手段5にも接続される。
7のタイムチャートを参照して説明する。ここでは、第
1の単位ブロック110 からデータを読み出す場合につ
いて説明する。時点T21で、主ワード線選択信号MW
Liとブロック選択信号BKjとがHレベルになると
(図7(a),(b))、副ワード線SWLijがHレ
ベルになり(図7(c))、メモリブロックMBijが
活性化される。
つパルスを出力すると(図7(d))、スイッチSW0
は、データ線DL1に接続され、この第2の単位ブロッ
クのメモリセルの読み出しを開始する(図7(e)の1
A)。時点T22の期間を拡大した図を図7(f)〜
(j)に示す。時点T201で、YスイッチYSWにブ
ロック選択信号BKjが入力されると、YスイッチYS
Wはその出力YSW0をHレベルにして(図7
(f))、第2の単位ブロック1A内のメモリセル1A
00を選択し、そのデータを図示しないセンスアンプで
増幅したのち、I/O部へ出力する(図7(j)の1A
00)。このとき、YスイッチYSW0以外、即ち、Y
SW1〜YSW15はLレベルである。時点T202
で、YスイッチYSW1がHレベルで、YSW1以外が
Lレベルになると(図7(g))、メモリセル1A01
を選択し、メモリセル1A01のデータを出力する(図
7(j)の1A01)。時点T203〜T216では、
同様にしてYSW2〜YSW15が順次Hレベルにな
り、メモリセル1A02〜1A15のデータを出力す
る。
と、時点T23で、出力制御回路109’は再び1つの
パルスを出力し(図7(d))、スイッチSW0をデー
タ線DL2に切り替える。この場合、時点T203〜T
216と同様にして、データ線DL2上のデータを順次
出力する(図7(e)の1B)。時点T24,T25で
は、T23と同様にして、第2の単位ブロック1C、1
Dのデータを順次読み出す(図7(e)の1C,1
D)。出力制御回路109’が4つのパルスを出力する
と(図7(d))、後述の読み書き終了検出手段5が、
1つのメモリブロックの読み出しが終了したと判断し、
読み書き終了信号を出力する。この信号により、時点T
26で、ブロック選択信号BKjはLレベルになり(図
7(b))、これに伴い、副ワード線SWLijもLレ
ベルになる(図7(c))。
転送が終了したり、主ワード線MWLiの連続読み出し
が終了して、次の主ワード線に切り替わる場合、主ワー
ド線MWLiはLレベルになる(図7(a))。このよ
うに、1つの主ワード線MWLiと1つのブロック選択
線BKjを選択して、1つの副ワード線SWLijを選
択し、1つのメモリブロックMBijを活性化すること
で、1つのメモリブロックMBij内の全てのメモリセ
ルのデータを読み出すことができる。
ック110 〜1115の容量は、第2の単位メモリブロッ
クの容量が16ビットで、これが4単位ブロックあるこ
とから、64(=16×4)ビットであり、1つのメモ
リブロックのデータ記憶容量は、第1の単位メモリブロ
ックが16ブロックあるので、1024(=64×1
6)ビットとなる。ここで、16ビットを1バイトとす
ると64バイトとなる。したがって、1つのメモリブロ
ックが選択され、データの読み出しが行われる場合、該
当メモリブロックから64バイトのデータが連続的に読
み出されてI/O部へ転送される。また、1つのメモリ
ブロックに対しデータの書き込みが行われる場合、I/
O部から64バイトのデータが該当メモリブロックに連
続的に転送される。
すブロック図である。本実施の形態では、外部の図示し
ないCPUからの1回のアクセスで、複数のメモリブロ
ックMB11〜MB12に対して、ブロック単位でデー
タの読み書きする場合を例に説明する。ここでは、1つ
の主ワード線MWL1に8つのメモリブロックが接続さ
れているとする。図1において、本装置は、メモリブロ
ックMB11,MB12,…,MB18に対し各個に選
択信号を送出する上述のブロック選択手段2と、CPU
から与えられる該当メモリブロックの初期アドレスを記
憶する初期アドレス記憶手段3と、CPU側から前記初
期アドレスとともにコマンドとして与えられる転送ブロ
ック数、即ちデータの読み書き対象となるメモリブロッ
ク数を記憶する転送ブロック数記憶手段4と、メモリブ
ロックのデータの読み書きの終了を検出する読み書き終
了検出手段5と、初期アドレス記憶手段3の情報に基づ
いて主ワード線MWLの1つを選択する主ワード線選択
手段10と、対象となる全てのメモリブロックのデータ
の読み書きが終了したことを検出して内部制御回路また
はCPU側へデータ転送の完了を通知するデータ転送完
了手段6とからなる。
CPUから出力されるアドレス信号は初期アドレス記憶
手段3に入力され、初期アドレス記憶手段3の出力は、
ブロック選択手段2と主ワード線選択手段10に入力さ
れる。主ワード線選択手段10の複数の出力のうち1つ
は、主ワード線MWL1を介してメモリブロックMB1
1,MB12,…,MB18に入力される。メモリブロ
ックMB11,MB12,…,MB18は、各メモリブ
ロック内で副ワード線SWL11〜SWL18(図示せ
ず)に接続される。また、ブロック選択手段2からブロ
ック選択信号BK1〜BK8が出力され、各出力はメモ
リブロックMB11,MB12,…,MB18に入力さ
れる。各メモリブロックMB11,MB12,…,MB
18の各データ出力D0〜D15はI/O部と16本の
データ出力線で接続される。また、各メモリブロックの
出力制御回路109’の出力は読み書き終了検出手段5
に入力され、読み書き終了検出手段5の出力は、ブロッ
ク選択手段2とデータ転送完了手段6に入力される。一
方CPU側から出力されるコマンドは転送ブロック数記
憶手段4に入力され、転送ブロック数記憶手段4の出力
は、データ転送完了手段6に入力される。
タイムチャートをもとに説明する。ここでは、データの
転送ブロック数を「2」とし、メモリブロックMB11
とMB12のデータを連続して読み出す場合を例に説明
する。時点T11において、まずCPU側から内部制御
回路へ読み出し許可信号(図示せず)が入力されるとと
もに、コマンドがアドレス線を介して出力される(図2
(a))。時点T12で、コマンド、即ち転送するメモ
リブロックの数「2」が、転送ブロック数記憶手段4に
記憶される(図2(b))。時点T12,T13で、C
PU側からアドレスデータが2回に分けて出力され(図
2(a))、読み出し先頭アドレスが初期アドレスとし
て初期アドレス記憶手段3に記憶される。この初期アド
レス記憶手段3に記憶された情報のうち上位ビットは、
主ワード線選択手段10に出力され、下位ビットはブロ
ック選択手段2に出力される。
づき、主ワード線選択手段10は初期アドレスに該当す
る1つの主ワード線MWL1を選択し、これをHレベル
にする(図2(c))。ブロック選択手段2は、初期ア
ドレス記憶手段3に記憶された初期アドレスが入力され
て、初期アドレスに該当する1つのブロック選択線BK
1を選択し、これをHレベルにする(図2(d))。従
って、ブロック選択線BK1と主ワード線MWL1が共
にHレベルになるメモリブロックMB11が選択され
る。これに伴い、メモリブロックMB11内の副ワード
線SWL11が活性化され(図2(d))、記憶してい
るデータが順次データ入出力線D1〜D15上に出力さ
れ、I/O部を介して該データがCPU側へ送出される
(図2(h))。
み出すとき、前述の出力制御回路109’の出力が読み
書き終了検出手段5に入力され、読み書き終了検出手段
5はデータ線DLが4回切り替えられたことを検出し、
メモリブロックMB11のデータ読み出し動作が終了し
たことを検知すると、時点T15で読み出し終了信号を
ブロック選択手段2及びデータ転送完了手段6へ送出す
る(図2(f))。このとき、選択されたメモリブロッ
ク以外は非活性状態にあり、電流は流れていない。従っ
て、記憶容量の大きい記憶装置であっても、消費電力は
極めて少ない。
れると、データ転送完了手段6は、内部のカウンタを
「0」から「1」に1つ増加させて転送ブロック数記憶
手段4に記憶されている転送ブロック数と比較する。こ
こで内部のカウンタの値は、転送ブロック数記憶手段4
に記憶されている転送ブロック数「2」には達していな
いため、データ転送完了信号は出力しない(図2
(g))。
出し終了信号が入力されると、ブロック選択線BK1と
副ワード線SWL11をLレベルにし(図2(d))、
時点T16で、次のブロック選択線BK2と副ワード線
SWL12をHレベルにして(図2(e))、メモリブ
ロックMB12を選択する。選択されたメモリブロック
MB12は活性化され、記憶しているデータが順次デー
タ入出力線D0〜D15上に出力されることによりI/
O部を介して該データがCPU側へ送出される(図2
(h))。
は、メモリブロックMB12のデータ読み出し動作が終
了したことを検知すると同様に読み出し終了信号をブロ
ック選択手段2及びデータ転送完了手段6へ送出する
(図2(f))。すると、データ転送完了手段6は内部
のカウンタを「1」から「2」に1つ増加させて、転送
ブロック数記憶手段4に記憶されている転送ブロック数
と比較する。この場合、転送ブロック数記憶手段4に記
憶されている転送ブロック数「2」に一致することによ
って、データ転送完了手段6はデータ転送完了信号を内
部制御回路へ出力する(図2(g))。この結果、主ワ
ード線信号MWL1がLレベルになり(図2(b))、
メモリブロックからのデータ読み出し動作が停止する。
に対してデータを書き込む場合も同様な制御が行われ
る。即ち、メモリブロックMB11とMB12へデータ
を書き込むものとすると、まずCPU側から内部制御回
路へ書き込み許可信号(図示せず)が入力されるととも
に、メモリブロックMB11の書き込み先頭アドレスが
初期アドレスとして初期アドレス記憶手段3に記憶され
る。この初期アドレス記憶手段に記憶された情報は、主
ワード線選択手段10とブロック選択手段2に出力され
る。この初期アドレス情報に基づき、主ワード線選択手
段10は初期アドレスに該当する1つの主ワード線MW
Lを選択しこれを活性化する。また、CPU側からデー
タの転送ブロック数を「2」とするとメモリブロックM
B11,MB12の2つのブロック数「2」が転送ブロ
ック数記憶手段4に記憶される。
手段3に記憶された初期アドレスが入力されて、初期ア
ドレスに該当する1つのブロック選択線BKを選択し、
これを活性化する。ここでは、まずブロック選択線BK
1が選択され、メモリブロックMB11を選択したとす
る。すると、選択されたメモリブロックMB11は活性
化され、I/O部側からデータ入出力線D0〜D15上
に入力されているデータがメモリブロックMB11に順
次書き込まれる。このメモリブロックMB11のデータ
書き込み動作は、読み書き終了検出手段5により監視さ
れており、読み書き終了検出手段5はメモリブロックM
B11のデータ読み出し動作が終了したことを検知する
と、書き込み終了信号をブロック選択手段2及びデータ
転送完了手段6へ送出する。
カウンタを「0」から「1」に1つ増加させて転送ブロ
ック数記憶手段4に記憶されている転送ブロック数と比
較する。そしてこの場合は転送ブロック数記憶手段4に
記憶されている転送ブロック数「2」には達していない
ため、データ転送完了信号は出力しない。一方、ブロッ
ク選択手段2は上述の書き込み終了信号を入力すると、
次のメモリブロックMB12の選択を開始する。選択さ
れたメモリブロックMB12は活性化され、I/O部側
からデータ入出力線D0〜D15上に入力されているデ
ータがメモリブロックMB12に順次書き込まれる。読
み書き終了検出手段5は、メモリブロックMB12のデ
ータ書き込み動作が終了したことを検知すると同様に書
き込み終了信号をブロック選択手段2及びデータ転送完
了手段6へ送出する。
カウンタを「1」から「2」に1つ増加させて転送ブロ
ック数記憶手段4に記憶されている転送ブロック数と比
較する。この場合、転送ブロック数記憶手段4に記憶さ
れている転送ブロック数「2」に達することにより、デ
ータ転送完了手段6は、データ転送完了信号を内部制御
回路側へ出力する。この結果、メモリブロックのデータ
書き込み動作は停止する。
モリ容量であっても、複数のメモリブロックに対してデ
ータの連続的な読み出し、または書き込みを行うことが
できる。したがって、CPUは、本装置に対して初期ア
ドレス及び転送ブロック数を設定するのみで各メモリブ
ロックへのデータの読み書きを行うことができる。した
がって、本装置に対するアクセス回数が低減され、CP
Uの負荷が軽減できるとともに、データ処理を高速化で
きる。しかも、読み書き動作中に活性化されるメモリブ
ロックMBは1つだけであるので、従来のようにワード
線に接続されたメモリ全てが活性化される構成に比べ、
回路電流が少なくなり、低消費電力化が実現できる。ま
た、回路電流が少なくなるため、内部電源線で発生する
ノイズが低減でき、電源回路や配線の幅を小さくでき
る。本実施の形態のように、1つの主ワード線に8つの
メモリブロックが接続されていると1つの主ワード線で
消費される電力を1/8に低減できる。
メモリブロックMB11,MB12に対するデータの読
み書きを連続的に行う例を説明したが、2つのメモリブ
ロック以上の例えば4個あるいは5個の連続したメモリ
ブロックに対しデータを連続して読み書きする場合も、
転送ブロック数を「4」あるいは「5」に設定すること
により同様に行うことができる。また、ブロック選択手
段2とメモリブロックMBとの接続を変えることによ
り、隣接しないメモリブロックに対して、順次選択して
連続的なデータの読み書きを行うことがもきる。一般
に、メモリブロックが活性化状態から非活性化状態へ移
行するとき、あるいは、その逆に非活性化状態から活性
化状態へ移行するとき、回路の動作が不安定になった
り、ノイズを発生したりする期間がある。このため、隣
接するメモリブロックを連続的に読み書きすると、隣接
ブロック間での干渉が起こりやすく、読み書き時に誤動
作することがある。離れた場所に位置するメモリブロッ
クを順次選択するようにすることで、隣接ブロック間で
の干渉が低減できるため、読み書き時の誤動作をなくす
ことができる。
構成例を示すブロック図である。図3において、ブロッ
ク選択手段2は、ブロックカウンタ21と、ブロック算
出手段22と、ブロックデコーダ23とにより構成され
る。メモリブロックに対しデータの読み書きを行う場
合、複数のブロック選択信号BKのうち1つを選択する
必要がある。まず、初期アドレス記憶手段3に記憶され
ている情報のうち、最初にアクセスされるメモリブロッ
クの初期アドレスに相当する値がブロック算出手段22
にプリセットされるとともに、ブロックカウンタ21を
初期状態に設定する。ブロック算出手段22は最初のメ
モリブロックを選択するアドレスをバイナリーコードで
ブロックデコーダ23に出力する。ここで、1つの主ワ
ード線MWLに8個のメモリブロックMBが接続されて
いるとすると、バイナリーコードは3ビットである。そ
のアドレス出力がブロックデコーダ23に入力される
と、8個のブロック選択信号BK1〜BK8の何れか1
つを選択し、ブロック選択信号を出力する。ここで、ブ
ロック算出手段22の出力が「000」であったとする
と、ブロックデコーダ23から選択信号BK1のみが選
択され、最初のメモリブロックMB1が選択され、読み
書きが開始される。
み書き動作が終了して読み書き終了検出手段5から読み
書き終了信号が出力されると、ブロックカウンタ21は
その値を1つ増加して、ブロックカウンタ21の出力を
ブロック算出手段22の初期設定アドレスに加算して、
「001」をブロックデコーダ23に出力する。すると
ブロックデコーダ23から「00000010」が出力
され、選択信号BK2のみが選択され、次のメモリブロ
ックが活性化されてデータの読み書きが行われる。そし
てそのメモリブロックの読み書き動作が終了したことが
読み書き終了検出手段5から出力されると、ブロックカ
ウンタ21はさらに1つカウントアップしてその値をブ
ロックデコーダ23に出力し選択信号BK3のみを出力
させるようにする。
構成例では、初期アドレス記憶手段の初期アドレスに応
じた値をプリセットし、かつ読み書き終了検出手段5か
らの読み書き終了信号毎にカウントアップするブロック
カウンタ21、ブロックカウンタ21の出力を初期設定
アドレスに加算するブロック算出手段22、及びブロッ
ク算出手段22の出力値を入力して8個の選択信号BK
1〜BK8の何れか1つを選択して出力するブロックデ
コーダ23により構成し、8個のメモリブロックの何れ
か1つを選択してデータの連続的な読み書きを行うよう
にしたものである。
リブロックが接続され、初期に選択されるメモリブロッ
クをメモリブロックMB1として説明したが、主ワード
線MWLに8個以上のメモリブロックを接続してもよ
く、また任意のメモリブロックMBnから読み書きを開
始できることはいうまでもない。また、この回路構成で
は、ブロックカウンタ21の設定を変えることで、終了
検出手段5からの読み書き終了信号毎に+2や+3など
不連続にカウントアップしたり、−1や−2など減算す
るように変更することができる。従って、非隣接メモリ
ブロックを読み書きするように変更することが容易にな
り、隣接メモリブロック間の干渉を低減できる。
カウントするようにしてもよい。例えば、1つの主ワー
ド線に8つのメモリブロックが接続されていて、ブロッ
クカウンタ21のカウント値が「7」であるときに、読
み書き終了検出手段5から読み書き終了信号が出力され
ると、カウント値を「0」に戻すようにすることで、1
つの主ワード線のメモリブロックを循環的に読み書きし
たり、次の主ワード線に切り替えて連続的にメモリブロ
ックを読み書きすることもできる。
を図4に示す。図4に示すブロック選択手段2は、シフ
トレジスタ251 〜258 と、設定された初期アドレス
に基づき、1つのシフトレジスタ25のみにプリセット
値Hレベルを設定し、その他のシフトレジスタ25には
Lレベルを設定するブロックデコーダ24とより構成し
たものである。ここで、主ワード線MWL1が選択さ
れ、これに各メモリブロックMB11〜MB18が接続
され、メモリブロックMB11から順次選択してデータ
の読み書きを行うとする。この場合、初期アドレス記憶
手段3に初期アドレスがセットされる。これに相当する
値がブロックデコーダによりデコードされて、シフトレ
ジスタ251 のみに値Hレベルがセットされ、これ以外
のシフトレジスタ252 〜258 には値Lレベルがセッ
トされる。したがって、最初にデータの読み書きが行わ
れるメモリブロックMB11へ選択信号BK1が与えら
れ、主ワード線MWL1が活性化されているメモリブロ
ックMB11のみが選択される。
に対するデータの読み書き動作が終了して読み書き終了
検出手段5から読み書き終了を示すクロック信号が出力
されると、各シフトレジスタ251 〜258 はそのクロ
ックに同期して出力データHレベルを次段のシフトレジ
スタにシフトする。この結果、今度は、シフトレジスタ
252 のみがHレベルになり、ブロック選択信号BK2
が選択されて、メモリブロックMB12のみが選択され
る。こうして、選択されたメモリブロックMB12に対
するデータの読み書き動作が終了して読み書き終了検出
手段5から再び読み書き終了を示すクロック信号が出力
されると、各シフトレジスタ251 〜258 はそのクロ
ックに同期して入力データをシフトする。この結果、今
度は、シフトレジスタ253 のみから選択信号が出力さ
れてメモリブロックMB13のみが選択される。
トレジスタ251 〜258 及びブロックデコーダ24に
より構成し、初期アドレス記憶手段3の初期アドレスに
応じた値をブロックデコーダ24でデコードし、これを
シフトレジスタ25にプリセットし、かつ読み書き終了
検出手段5からの読み書き終了信号毎に各シフトレジス
タ251 〜258 にシフトクロックを与えることによ
り、順次各メモリブロックMBを選択してデータの読み
書きを行うようにしたものである。この結果、ブロック
選択手段2を簡単な構成で実現できる。また、シフトレ
ジスタ258 の出力をシフトレジスタ251 に接続する
ことで、循環型シフトレジスタになる。従って、ブロッ
ク選択BK8に接続されるメモリブロックMB18の読
み書きが終了すると、メモリブロックMB11を再び読
み書きしたり、あるいは、次の主ワード線に接続される
メモリブロックMB21から続けて読み書きすることが
できる。また、各シフトレジスタ251 〜258 の出
力、即ちブロック選択BK1〜8を互いに離間したメモ
リブロックに接続することで、非隣接メモリブロックを
読み書きすることができ、隣接メモリブロック間の干渉
を低減できる。例えば、メモリブロックがMBi1、M
Bi2、…、MBi8の順に連続して配置されていると
すると、各ブロック選択信号と各メモリブロックとを、
BK1−MBi1、BK2−MBi5、BK3−MBi
2、BK4−MBi6、BK5−MBi3、BK6−M
Bi7、BK7−MB4、BK8−MBi8のように接
続すればよい。
実施の形態では、主ワード線転送了検出手段26と、主
ワード線選択手段10の中に主ワード線アドレスカウン
タ27と主ワード線アドレス算出手段28を追加するこ
とで、異なる主ワード線MWLのメモリブロックMBに
対しても連続的に読み書きできるようにしたものであ
る。さらにチップ転送終了検出手段30を設けること
で、異なるチップの連続読み書きも可能にしたものであ
る。
機能と接続について説明する。CPU等から読み書きを
開始する初期アドレスと、読み書きするメモリブロック
数を知らせるコマンドとが出力され、それぞれ初期アド
レス記憶手段3と転送ブロック数記憶手段4に入力され
る。初期アドレス記憶手段3に記憶されたアドレス・デ
ータのうち、下位ビットのデータはブロック選択手段2
へ、上位ビットのデータは主ワード線選択手段10に出
力される。この出力により、主ワード線選択手段10内
の主ワード線アドレスカウンタ27をリセットするとと
もに、主ワード線アドレス算出手段28に初期アドレス
のデータをセットする。主ワード線アドレスカウンタ2
7の出力に主ワード線アドレス算出手段28にセットさ
れた値を主ワード線デコーダ29に入力する。主ワード
線デコーダ29はその値に基づき、複数の主ワード線M
WL1〜MWLmのなかから1つの主ワード線MWLx
のみを選択し、選択信号を出力する。ここで、xは1か
らmまでの整数の1つを表す。
ク選択手段2内のブロックデコーダ24に入力され、ブ
ロックデコーダ24はこの下位データをデコードし、デ
コードした値をシフトレジスタ群25にセットする。シ
フトレジスタ群25はn列のメモリブロックのうち1つ
の列を選択するブロック選択信号BKyを出力する。こ
こで、yは1からnまでの整数の1つを表す。選択され
た主ワード線選択信号MWLxと選択されたブロック選
択信号BKyとが共に入力されたメモリブロックMBx
yだけが選択されて、読み書き動作を開始する。選択さ
れたメモリブロックMBxyは図6に示すように出力制
御信号109’とスイッチYSWを切り替えることによ
り、連続的にデータを読み書きする。メモリブロックM
Bxyから読み出されたデータはI/O部へ、書き込ま
れるデータはI/O部からメモリブロックMBxyへ転
送される。
から出力される出力制御信号は読み書き終了検出手段5
に入力され、データ線DLの切り替え回数を数える。読
み書き終了検出手段5の出力はブロック選択手段2と転
送ブロック数記憶手段4に入力され、転送ブロック数記
憶手段4は転送が終了したメモリブロックMBの数を数
え、コマンドで設定された転送ブロック数と一致するか
どうかを判定する。設定された転送ブロック数以下であ
れば、メモリブロックの読み書き動作を継続し、一致す
れば、ブロック選択手段2や、主ワード線選択手段10
などの内部制御回路がリセットされる。ブロック選択手
段2は、転送が終了したブロック数が設定された転送ブ
ロック数以下であれば、次に読み書きするメモリブロッ
クMBのブロック選択信号を出力する。
モリブロックに供給されるとともに、主ワード線転送終
了検出手段26に入力され、主ワード線転送終了検出手
段26は、1つの主ワード線MWLxで最後に読み書き
されるブロックMBxnの読み書きが終了したことを検
出する。主ワード線転送終了検出手段26の出力は主ワ
ード線選択手段10内の主ワード線アドレスカウンタ2
7に入力される。主ワード線アドレスカウンタ27は主
ワード線転送終了検出手段26から終了信号が入力され
ると、カウント値を1つインクリメントし、主ワード線
アドレスバッファに記憶されたデータと加算した結果を
主ワード線デコーダ29へ出力する。さらに、m番目の
主ワード線MWLmとn番目のブロック選択信号BKn
とがチップ転送終了検出手段30に入力され、チップ転
送終了検出手段30は、1つのチップ内の連続するメモ
リブロックの読み書きが完了したことを検出し、その検
出信号をデータ転送完了検出手段6に入力する。同時
に、チップ転送終了検出手段30は、次に読み書きする
チップに自チップの転送が終了したことを伝え、次チッ
プの連続読み書き動作を起動したり、あるいは、CPU
等に割込み信号を出力して、必要な処理を起動したりす
る。
す。図9をもとにして図8の動作を説明する。ここで
は、説明の都合上、図8でm=5、n=8とする。即
ち、1つの主ワード線MWLyに8つのメモリブロック
MBy1〜MBy8が接続されているとし、5本の主ワ
ード線MWL1〜MWL5と、8本のブロック選択線B
K1〜BK8からなるとする。また、転送開始メモリブ
ロックはMB27とし、該メモリブロックより連続して
4つのメモリブロックから記憶データを読み出すものと
する。
レス線(図示せず)を介して、読み書きを開始する初期
アドレスと、読み書きするメモリブロック数を知らせる
コマンドとが出力され、それぞれ初期アドレス記憶手段
3と転送ブロック数記憶手段4に入力される(図9
(a))。ここでは、コマンドをアドレスと兼用した例
を示すが、I/O部を介してコマンドを転送ブロック数
記憶手段4に入力することも可能である。また、コマン
ドとアドレスを3回に分けて入力するように示したが、
アドレス線の本数によっては2回にしたり、4回にする
など、適宜変更できる。
には入力されたコマンドをもとに、転送すべきブロック
の数「4」がセットされる(図9(b))。時点T35
で、初期アドレス記憶手段3に記憶されたアドレス・デ
ータのうち、下位ビットのデータはブロック選択手段2
へ、上位ビットのデータは主ワード線選択手段10にそ
れぞれ出力される。この出力により、主ワード線選択手
段10内の主ワード線アドレスカウンタ27をリセット
するとともに、主ワード線アドレス算出手段28に初期
アドレスのデータをセットする。主ワード線アドレスカ
ウンタ27の出力に主ワード線アドレス算出手段28に
セットされた値を主ワード線デコーダ29に入力する。
主ワード線デコーダ29はその値に基づき、複数の主ワ
ード線MWL1〜MWL8のなかから1つの主ワード線
MWL2のみを選択し、Hレベルを出力する(図9
(c))。
ク選択手段2内のブロックデコーダ24に入力され、ブ
ロックデコーダ24はこの下位データをデコードし、デ
コードした値をシフトレジスタ群25にセットする。シ
フトレジスタ群25は、8列のメモリブロックのうち7
列目を選択するブロック選択信号BK7を出力する(図
9(e))。選択された主ワード線選択信号MWL2と
選択されたブロック選択信号BK7とが同時に入力され
たメモリブロックMB27だけが選択されて、読み出し
動作を開始する。選択されたメモリブロックMB27は
図6に示すように出力制御信回路109’からの信号及
びスイッチYSWの切り替えにより、連続的に記憶デー
タを出力し、該データはI/O部からCPU等外部へ転
送される(図9(l)のMB27)。このときメモリブ
ロックMB27内の副ワード線SWL27だけが選択さ
れ(図9(e))、同一チップ内の他の副ワード線SW
Lは選択されていない。
全てに電流が流れるのに対し、本実施の形態では、主ワ
ード線に接続された8個のメモリブロックのうちメモリ
ブロックMB27だけに電流が流れるので、消費電力を
1/8に低減できる。これに伴い、主ワード線やメモリ
ブロックに接続される電源線に流れる電流も1/8に低
減できるので、ノイズの発生も低減できノイズによる誤
動作も低減できる。
モリブロックMB27から出力される出力制御信号、即
ち、データ線DLの切り替え信号の回数を数える。図6
の例では、出力制御信号は4回切り替え信号を出力する
ようになっているので、読み書き終了検出手段5は該信
号を4個数えると、1つのメモリブロックMB27のデ
ータ転送が完了したことを検出し1つのパルスを出力す
る(図9(i))。
え、その値を「1」とする。この値「1」と、先に転送
ブロック数記憶手段4に記憶された転送ブロック数
「4」とを比較し、「4」に達していないと判断する
と、転送処理を継続する(図9(k))。
出力すると、シフトレジスタ群25に入力され、シフト
レジスタ群25にセットされた信号を1つシフトし、時
点T36で、ブロック選択信号BK8と副ワード線SW
L28をHレベルにして、これ以外を全てLレベルにす
る(図9(f))。時点T36では、時点T35と同
様、メモリブロックMB28のデータをI/O部に転送
し(図9(l)のMB28)、読み書き終了検出手段5
がメモリブロックMB28のデータ転送が完了したこと
を検出すると、読み書き終了パルスを出力する(図9
(i))。これにより、ブロック選択信号BK8と副ワ
ード線SWL28とはLレベルになる(図9(e))。
線転送終了検出手段26に入力され、主ワード線転送終
了検出手段26は、ブロック選択信号BK8が立ち下が
ったことを検出すると、1つの主ワード線に接続された
全メモリブロックの転送が終了したと判断し、主ワード
線転送終了パルスを出力する(図9(j))。主ワード
線アドレスカウンタ27は、このパルスによりカウンタ
を1つインクリメントし、主ワード線アドレス算出手段
28に記憶されたデータと加算した結果を主ワード線デ
コーダ29へ出力する。時点T37で、主ワード線デコ
ーダ29は、該出力に基づき主ワード線MWL3をHレ
ベルにして(図9(d))、その他の主ワード線をLレ
ベルにする(図9(c))。また、ブロック選択信号B
K1と副ワード線SWL31とがHレベルになる(図9
(g))。
モリブロックMB31とMB32を連続してI/O部に
出力する(図9(l))。時点T38では、メモリブロ
ックMB32からデータの読み出しが終了すると、読み
書き終了パルスが出力され(図9(i))、ブロック選
択信号BK2と副ワード線SWL32とは共にLレベル
になる(図9(h))。また、この読み書き終了パルス
は、データ転送完了手段6に入力され、データ転送完了
手段6内のカウンタを1つインクリメントする。該カウ
ンタの値が「4」になり、転送ブロック記憶手段4に設
定された値「4」と一致すると、データ転送完了手段6
は、データ転送完了パルスを出力する(図9(k))。
該パルスが出力されると、ブロック選択手段2、主ワー
ド線選択手段10、転送ブロック数記憶手段4などの内
部制御回路をリセットし、これらの出力はLレベルにな
る(図9(b)、(d))。
で最後に読み出されるメモリブロックMB58が選択さ
れると、主ワード線選択信号MWL5とブロック選択信
号BK8がチップ転送検出手段30にも入力される。メ
モリブロックMB58の読み出しが終了し、チップ転送
終了検出手段30が、主ワード線選択信号MWL5とブ
ロック選択信号BK8の両信号が立ち下がったことを検
出すると、チップ転送終了パルスを出力する。該パルス
により、次に読み書きするチップに自チップの転送が終
了したことを伝え、次チップの連続読み書き動作を起動
したり、あるいは、CPU等に割込み信号を出力して、
必要な処理を起動したりする。以上の説明では、読み出
しについて説明したが、書き込みについても同様に連続
書き込みが行われる。
と転送ブロック数をセットするだけで、メモリブロック
MBに記憶されたデータを連続して転送できる。このた
め、メモリがCPUに対して割込み要求する機会が少な
くなり、CPUは他の処理に専念することができるの
で、データ処理装置の処理速度を向上させることができ
る。しかも、読み書き動作中に活性化されるメモリブロ
ックMBはチップ内で1つだけであるので、従来のよう
に選択されたワード線に接続された全てのメモリセルや
センスアンプが活性化される構成に比べ、回路電流が少
なくなり、低消費電力化が実現できる。また、回路電流
が少なくなるため、内部電源線で発生するノイズが低減
でき、電源回路や配線の幅を小さくできる。
み書きされるメモリブロックの初期アドレス及び読み書
きされるメモリブロックの数を記憶し、ブロック選択手
段は初期アドレスに基づき1つのメモリブロックを活性
化し、1つのメモリブロックの読み書きが終了したこと
を検出すると次のメモリブロックを活性化する一方、完
了手段は、読み書き終了検出信号に基づきカウントされ
るメモリブロックの数が予め記憶されているブロック数
に達すると読み書き動作を完了するようにしたので、本
装置に対し初期アドレス及び転送ブロック数を設定する
のみで、複数のメモリブロックに対してデータの連続的
な読み出しまたは書き込みを行うことができる。したが
って、本装置に対するアクセス回数が低減されデータ処
理を高速化できる。また、ブロック選択手段を、読み書
き終了検出手段の出力によってカウントされるカウンタ
手段と、初期アドレス記憶手段の出力をカウンタ手段に
プリセットする手段と、カウンタ手段の出力をデコード
してブロック選択信号を出力する手段とにより構成した
ので、簡単な構成によりメモリブロックを選択できる。
また、ブロック選択手段を、読み書き終了検出手段の出
力によりシフトされるシフトレジスタ回路と、連続読み
書き開始時に初期アドレス記憶手段に対応した位置のシ
フトレジスタ回路をプリセットする手段とにより構成し
たので、同様に簡単な構成によりメモリブロックを選択
できる。
の要部構成を示すブロック図である。
である。
手段の第1の構成例を示すブロック図である。
ック図である。
ック図である。
を示す図である。
である。
の要部構成を示すブロック図である。
である。
ク図である。
イムチャートである。
…転送ブロック数記憶手段、5…読み書き終了検出手
段、6…データ転送完了手段、10…主ワード線選択手
段、21…カウンタ、22…ブロック算出手段、23,
24…ブロックデコーダ、251 〜258 …シフトレジ
スタ、26…主ワード線転送終了手段、27…主ワード
線アドレスカウンタ、28…主ワード線アドレス算出手
段、29…主ワード線デコーダ、30…チップ転送終了
手段、MB11〜MBmn…メモリブロック、MWL1
〜MWLm…主ワード線(選択信号)、SWL11〜S
WLmn…副ワード線(選択信号)、BK1〜BK8…
ブロック選択線(信号)。
Claims (10)
- 【請求項1】 複数の主ワード線と、主ワード線に接続
された複数の副ワード線と、副ワード線に接続されたメ
モリブロックとを有し、ブロック選択信号により複数の
副ワード線の何れか1つが選択されるとともに前記選択
された副ワード線に接続されるメモリブロックの記憶情
報の読み書きが可能な半導体記憶装置において、 読み書きされるメモリブロックの初期アドレスを記憶す
る初期アドレス記憶手段と、 読み書きされるメモリブロックの数を記憶するブロック
数記憶手段と、 1つのメモリブロックの読み書きが終了したことを検出
する読み書き終了検出手段と、 初期アドレスに基づきブロック選択信号を出力して1つ
のメモリブロックを活性化し、前記読み書き終了検出手
段の読み書き終了検出信号に基づき次のメモリブロック
へブロック選択信号を出力して活性化するブロック選択
手段と、 前記読み書き終了検出信号に基づき読み書きが終了した
メモリブロックの数をカウントし、このカウント値が前
記ブロック数記憶手段のメモリブロック数に達すると読
み書き動作を完了させるデータ転送完了手段とを設けた
ことを特徴とする半導体記憶装置。 - 【請求項2】 請求項1において、 前記ブロック選択手段は、 前記読み書き終了検出手段の出力によってカウント値を
増減するブロックカウンタと、 前記初期アドレス記憶手段の出力をプリセットするとと
もに、該プリセットした値に前記ブロックカウンタの出
力を加算または減算するブロック算出手段と、 前記ブロック算出手段の出力をデコードし前記ブロック
選択信号を出力するブロックデコーダとからなることを
特徴とする半導体記憶装置。 - 【請求項3】 請求項2において、 前記ブロックカウンタは1つの主ワード線に接続された
メモリブロックの数を循環的にカウントすることを特徴
とする半導体記憶装置。 - 【請求項4】 請求項1において、 前記ブロック選択手段は、 前記読み書き終了検出手段の出力によりシフトされるシ
フトレジスタ回路と、 連続読み書き開始時に前記初期アドレス記憶手段の記憶
内容に対応した位置のシフトレジスタ回路をプリセット
する手段とからなることを特徴とする半導体記憶装置。 - 【請求項5】 請求項4において、 前記シフトレジスタ回路は1つの主ワード線に接続され
たメモリブロックの数と等しいレジスタを有し、 最終段のレジスタの出力と初段のレジスタの入力とが互
いに接続されたことを特徴とする半導体記憶装置。 - 【請求項6】 請求項2において、 前記カウンタ手段は、 前記読み書き終了検出手段の出力時に、加算または減算
する数を2以上とすることで、 離間した位置のメモリブロックを順次選択できるように
したことを特徴とする半導体記憶装置。 - 【請求項7】 請求項1において、 1つの主ワード線に接続された複数のメモリブロックの
なかで最後のメモリブロックの読み書きが終了したこと
を検出する主ワード線転送終了検出手段と、 前記主ワード線転送終了検出手段の出力に基づき次に選
択される主ワード線を算出して選択信号を出力する主ワ
ード線選択手段とを設けたことを特徴とする半導体記憶
装置。 - 【請求項8】 請求項7において、 前記主ワード線選択手段は、 前記主ワード線転送終了検出手段の出力によってカウン
ト値を増減する主ワード線アドレスカウンタと、 前記初期アドレス記憶手段の出力をプリセットするとと
もに、該プリセットした値に前記主ワード線アドレスカ
ウンタの出力を加算または減算する主ワード線アドレス
算出手段と、 前記主ワード線アドレス算出手段の出力をデコードし主
ワード線選択信号を出力する主ワード線デコーダとから
なることを特徴とする半導体記憶装置。 - 【請求項9】 請求項7において、 1つの主ワード線に接続された複数のメモリブロックの
なかで最後のメモリブロックの読み書きが終了したこと
を検出すると同時に、複数の主ワード線のうち最後の主
ワード線の読み書きが終了したことを検出するチップ転
送終了検出手段を設けたことを特徴とする半導体記憶装
置。 - 【請求項10】 請求項1ないし請求項9のいずれかの
請求項において、 前記ブロック選択手段により連続的に選択されるように
接続されたメモリブロックを離間して配置することで、 離間した位置のメモリブロックを順次選択できるように
したことを特徴とする半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09170569A JP3094956B2 (ja) | 1997-06-26 | 1997-06-26 | 半導体記憶装置 |
US09/103,724 US5949734A (en) | 1997-06-26 | 1998-06-24 | Semiconductor memory device |
KR1019980024367A KR100271751B1 (ko) | 1997-06-26 | 1998-06-26 | 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09170569A JP3094956B2 (ja) | 1997-06-26 | 1997-06-26 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1116360A JPH1116360A (ja) | 1999-01-22 |
JP3094956B2 true JP3094956B2 (ja) | 2000-10-03 |
Family
ID=15907275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09170569A Expired - Fee Related JP3094956B2 (ja) | 1997-06-26 | 1997-06-26 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5949734A (ja) |
JP (1) | JP3094956B2 (ja) |
KR (1) | KR100271751B1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6460112B1 (en) | 1999-02-23 | 2002-10-01 | Netlogic Microsystems, Llc | Method and apparatus for determining a longest prefix match in a content addressable memory device |
US6499081B1 (en) | 1999-02-23 | 2002-12-24 | Netlogic Microsystems, Inc. | Method and apparatus for determining a longest prefix match in a segmented content addressable memory device |
US6574702B2 (en) | 1999-02-23 | 2003-06-03 | Netlogic Microsystems, Inc. | Method and apparatus for determining an exact match in a content addressable memory device |
US6892272B1 (en) | 1999-02-23 | 2005-05-10 | Netlogic Microsystems, Inc. | Method and apparatus for determining a longest prefix match in a content addressable memory device |
US6539455B1 (en) | 1999-02-23 | 2003-03-25 | Netlogic Microsystems, Inc. | Method and apparatus for determining an exact match in a ternary content addressable memory device |
US7143231B1 (en) | 1999-09-23 | 2006-11-28 | Netlogic Microsystems, Inc. | Method and apparatus for performing packet classification for policy-based packet routing |
US7272027B2 (en) * | 1999-09-23 | 2007-09-18 | Netlogic Microsystems, Inc. | Priority circuit for content addressable memory |
US6591331B1 (en) | 1999-12-06 | 2003-07-08 | Netlogic Microsystems, Inc. | Method and apparatus for determining the address of the highest priority matching entry in a segmented content addressable memory device |
JP4713143B2 (ja) * | 2004-12-15 | 2011-06-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
JP4757582B2 (ja) | 2005-09-20 | 2011-08-24 | エルピーダメモリ株式会社 | データ転送動作終了検知回路及びこれを備える半導体記憶装置 |
US7525866B2 (en) * | 2006-04-19 | 2009-04-28 | Freescale Semiconductor, Inc. | Memory circuit |
KR101008991B1 (ko) | 2008-12-23 | 2011-01-17 | 주식회사 하이닉스반도체 | 리드종료신호 생성회로 및 이를 이용한 내부클럭발생회로 |
KR101858930B1 (ko) * | 2011-09-01 | 2018-05-17 | 삼성전자주식회사 | 상변화 메모리 장치 및 이를 포함하는 컴퓨팅 시스템 |
JP6129574B2 (ja) * | 2013-02-13 | 2017-05-17 | ルネサスエレクトロニクス株式会社 | 画像処理装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4802125A (en) * | 1986-11-21 | 1989-01-31 | Nec Corporation | Memory access control apparatus |
JPH01246656A (ja) * | 1988-03-29 | 1989-10-02 | Nec Corp | プロセッサ間共有メモリ管理方式 |
US5315130A (en) * | 1990-03-30 | 1994-05-24 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
-
1997
- 1997-06-26 JP JP09170569A patent/JP3094956B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-24 US US09/103,724 patent/US5949734A/en not_active Expired - Lifetime
- 1998-06-26 KR KR1019980024367A patent/KR100271751B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH1116360A (ja) | 1999-01-22 |
KR19990007381A (ko) | 1999-01-25 |
US5949734A (en) | 1999-09-07 |
KR100271751B1 (ko) | 2000-11-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5226147A (en) | Semiconductor memory device for simple cache system | |
US5903509A (en) | Memory device with multiple internal banks and staggered command execution | |
US5555528A (en) | Dynamic random access memory persistent page implemented as processor register sets | |
US6167487A (en) | Multi-port RAM having functionally identical ports | |
US6088760A (en) | Addressing system in a multi-port RAM having main and cache memories | |
JP3094956B2 (ja) | 半導体記憶装置 | |
CN101828176B (zh) | 采用独立存取和预充电的存储器 | |
JPH03286495A (ja) | 半導体記憶装置 | |
JP4199658B2 (ja) | 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス | |
US6754135B2 (en) | Reduced latency wide-I/O burst architecture | |
US5946262A (en) | RAM having multiple ports sharing common memory locations | |
US7155561B2 (en) | Method and system for using dynamic random access memory as cache memory | |
US6091667A (en) | Semiconductor memory device and a data reading method and a data writing method therefor | |
US6101579A (en) | Multi-port memory device having masking registers | |
US5982696A (en) | Memories with programmable address decoding and systems and methods using the same | |
US5802586A (en) | Cache memory having a read-modify-write operation and simultaneous burst read and write operations and a method therefor | |
JP2003223785A (ja) | 高速で動作する半導体メモリ装置及びその使用方法及び設計方法 | |
US5781493A (en) | Semiconductor memory device having block write function | |
JPH08129876A (ja) | 半導体記憶装置 | |
KR100619202B1 (ko) | 자동 프리챠지 인코딩 장치 및 방법 | |
JP3240897B2 (ja) | 半導体記憶装置 | |
JP2000057761A (ja) | 半導体記憶装置 | |
US7363460B2 (en) | Semiconductor memory device having tag block for reducing initialization time | |
US7277977B2 (en) | DRAM for high-speed data access | |
EP0924707A2 (en) | Synchronous dynamic random access memory architecture for sequential burst mode |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070804 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080804 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080804 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090804 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090804 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 10 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120804 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120804 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130804 Year of fee payment: 13 |
|
LAPS | Cancellation because of no payment of annual fees |