JP4711042B2

JP4711042B2 - 半導体膜の製造方法、および半導体装置の製造方法

Info

Publication number: JP4711042B2
Application number: JP2004076808A
Authority: JP
Inventors: 浩行島田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-03-17
Filing date: 2004-03-17
Publication date: 2011-06-29
Anticipated expiration: 2024-03-17
Also published as: JP2005268441A

Description

本発明は、半導体薄膜及び半導体装置の製造方法に関する。

液晶表示装置やＥＬ（エレクトロルミネッセンス）表示装置に用いられる薄膜トランジスタの電気的特性を向上させるために、略単結晶状態のシリコン膜を形成する技術が提案されている（非特許文献１）。この技術は、基板上の絶縁膜に微細孔を開けて、この絶縁膜上及び微細孔内に非晶質シリコン膜を形成した後、この非晶質シリコン膜にエネルギー密度の高いレーザを照射して溶融結晶化を行うことにより、微細孔を中心として粒径が数μｍ程度の大粒径の結晶粒を形成するものである。

「Single Crystal Thin Film Transistors」， IBM TECHNICAL DISCLOSURE BULLETIN Aug.1993 pp257-258

上述した方法により得られるシリコン膜は、従来の非晶質シリコン膜や多結晶シリコン膜に比べて移動度等の特性に優れる。しかし、溶融結晶化が極めて短い時間内で行われることから結晶欠陥が生じやすく、また膜表面の平坦性も悪くなる傾向にあった、これらの要因は、移動度等の特性向上を図る際の妨げとなる。このため、上記方法を用いて得られる半導体膜の特性の更に向上させることを可能とする技術が望まれていた。

そこで本発明は、微細孔を利用した溶融結晶化を行って半導体膜の形成を行う場合において、薄膜トランジスタ等の素子の特性を向上させることを可能とする半導体膜の製造方法を提供することを目的とする。

第１の態様の本発明は、基板上に形成された絶縁膜に微細孔を形成する微細孔形成工程と、上記微細孔内及び上記絶縁膜上に非単結晶半導体膜を形成する第１の成膜工程と、上記非単結晶半導体膜を溶融結晶化させて上記微細孔を略中心とする第１の結晶性半導体膜を形成する溶融結晶化工程と、上記第１の結晶性半導体膜上に半導体をエピタキシャル成長させることにより第２の結晶性半導体膜を形成する第２の成膜工程と、を含む半導体膜の製造方法である。

かかる製造方法によれば、先に溶融結晶化によって得られる略単結晶状態の第１の結晶性半導体膜が種結晶のような役割を果たし、この第１の結晶性半導体膜の結晶構造を反映したエピタキシャル成長が生じることにより、更に結晶性の優れた第２の結晶性半導体膜が得られる。よって、これらの積層された第１及び第２の結晶性半導体膜を用いて薄膜トランジスタ等の素子を形成することにより、当該素子の特性を向上させることが可能となる。

上述した第１の成膜工程は、非単結晶半導体膜として、非晶質シリコン膜、多結晶シリコン膜又はシリコン・ゲルマニウム混晶膜のいずれかを形成することが好ましい。

これにより、後の溶融結晶化を経て、好適な第１の結晶性半導体膜が得られる。

上述した第２の成膜工程は、化学気相堆積法（ＣＶＤ法）によって行うことが好ましい。

これにより、エピタキシャル成長を容易に実現し得る。

また、第２の成膜工程は、第２の結晶性半導体膜として、シリコン膜又はシリコン・ゲルマニウム混晶膜を形成することが好ましい。

これにより、好適な第２の結晶性半導体膜が得られる。

また、上述した第２の成膜工程に先立って、第１の結晶性半導体膜の膜厚を減少させる膜厚減少工程を更に含むことが好ましい。

これにより、溶融結晶化に適した必要十分な膜厚に非結晶性半導体膜を第１の成膜工程において形成した場合にも、最終的に得られる結晶性半導体膜の薄膜化を容易に達成し得る。このことにより、特に微細化したトランジスタの短チャネル効果の発現を回避することが容易になる。

上述した膜厚減少工程は、化学的機械的研磨法（ＣＭＰ法）によって行うことが更に好ましい。

これにより、第１の結晶性半導体膜の薄膜化と併せて表面を平坦化することができるので、当該第１の結晶性半導体膜上に堆積される第２の結晶性半導体膜の表面の平坦性を高めることが可能となる。かかる平坦性は、第１及び第２の結晶性半導体膜を用いて製造される半導体素子の微細化や特性向上等の観点で都合がよい。また、平坦化することにより、第２の成膜工程におけるエピタキシャル成長をより好適に行い得る。

第２の態様の本発明は、上述した本発明にかかる半導体膜の製造方法によって製造される第１及び第２の結晶性半導体膜を用いて半導体素子を形成する素子形成工程を備える半導体装置の製造方法でもある。ここで、「半導体装置」とは、本発明にかかる結晶性半導体膜を備える装置一般をいい、トランジスタ、ダイオード、抵抗、インダクタ、キャパシタ、その他能動素子又は受動素子を含むものである。

本発明にかかる結晶性半導体膜を使用することにより、特性の優れた半導体装置を得ることが可能となる。

半導体素子としてＭＯＳ電界効果型トランジスタを製造する場合には、上述した素子形成工程では、当該ＭＯＳ電界効果型トランジスタのゲート電極側に第２の結晶性半導体膜が配置されるようにして素子形成を行うと更に好ましい。

ＭＯＳ電界効果型トランジスタ、すなわちゲート電極、ゲート絶縁膜及び半導体膜を積層したＭＯＳ構造を利用したトランジスタでは、半導体膜のゲート電極側においてチャネルが形成される。したがって、上記の構造（配置）を採用することにより、エピタキシャル成長によって得られるより結晶性の優れた第２の結晶性半導体膜にチャネルが形成されるようになり、移動度の高いトランジスタを実現することが可能となる。

第３の態様の本発明は、上述した製造方法を適用して製造される半導体装置を備える集積回路である。ここで「集積回路」とは、一定の機能を奏するように半導体装置及び関連する配線等が集積され配線された回路をいう。

第４の態様の本発明は、上述した製造方法を適用して製造される半導体装置を備える電気光学装置である。ここで「電気光学装置」とは、本発明に係る半導体装置を備えた、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等をいう。

第５の態様の本発明は、上述した製造方法を適用して製造される半導体装置を備える電子機器である。ここで「電子機器」とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定が無いが、例えば、ＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ等が含まれる。

以下、本発明の実施の形態について図面を参照して説明する。

図１は、本実施形態の半導体膜の製造方法を説明する図である。

（微細孔形成工程）
まず、基板１０上に絶縁膜としての酸化シリコン膜１２を形成する。基板１０上への酸化シリコン膜１２の形成方法としては、プラズマ化学気相堆積法（ＰＥＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、あるいはスパッタリング法等の物理気相堆積法が挙げられる。例えば、ＰＥＣＶＤ法により厚さ数１００ｎｍの酸化シリコン膜１２を形成できる。次に、図１（Ａ）に示すように、酸化シリコン膜１２の所定位置に酸化シリコン膜１２を貫通しないように微細孔１４を形成する。例えば、フォトリソグラフィ工程およびエッチング工程を行うことにより、酸化シリコン膜１２の面内の所定位置に、断面が円形である微細孔１４を開口できる。エッチング方法としては、例えばＣＨＦ₃ガスのプラズマを用いた反応性イオンエッチングなどがあげられる。

ここで、微細孔１４は、後述する溶融結晶化工程において、１つの結晶核を種とした結晶成長を優先的に進行させる役割を担うためのものであり「グレインフィルタ」と称される場合もある。この微細孔１４は例えば円筒状に形成することが好適であるが、円筒状以外の形状（例えば、円錐状、角柱状、角錐状など）としてもよい。また、比較的に径の大きい孔（例えば５００ｎｍ程度）を形成した後に基板全面に新たな絶縁膜（本例では酸化シリコン膜）を堆積して上記孔の径を狭めることによって微細孔１４を形成するようにしてもよい。

（第１の成膜工程）
次に、図１（Ｂ）に示すように、微細孔１４内及び酸化シリコン膜１２上に非晶質シリコン膜１６を形成する。非晶質シリコン膜１６は、ＰＥＣＶＤ法、ＬＰＣＶＤ法、常圧化学気相堆積法（ＡＰＣＶＤ法）、スパッタリング法などによって形成することができる。なお、本工程では、非単結晶半導体膜として、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。本工程では、溶融結晶化により得られる略結晶粒の大粒径化を図るべく比較的に厚く成膜することが望ましい。より具体的には、非晶質シリコン膜１６を１５０ｎｍかそれ以上の膜厚に形成すると好適である。

（溶融結晶化工程）
次に、図１（Ｃ）に示すように、非晶質シリコン膜１６に対してレーザを照射することにより非晶質シリコン膜１６の溶融結晶化を行う。例えば、ＸｅＣｌパルスエキシマレーザ（波長３０８ｎｍ、パルス幅３０ｎｓｅｃ）を用い、エネルギー密度：０．４〜１．５Ｊ／ｃｍ²でレーザ照射を行うことが好適である。尚、エキシマレーザに代えて、固体レーザ、ガスレーザなどを用いてもよい。これにより、図１（Ｄ）に示すように、微細孔１４を略中心とした領域に略単結晶状態のシリコン膜（第１の結晶性シリコン膜）１８が形成される。このとき結晶化の影響により、図示のように第１の結晶性シリコン膜１８の表面は平坦性が低くなる。

ここで、照射されたＸｅＣｌパルスエキシマレーザは非晶質シリコン膜１６の表面近傍でほとんどが吸収される。これはＸｅＣｌパルスエキシマレーザの波長（３０８ｎｍ）における非晶質シリコンおよび結晶性シリコンの吸収係数が其々０．１３９ｎｍ^-1と０．１４９ｎｍ^-1と大きいためである。また、酸化シリコン膜１２は、上記レーザに対して略透明であってこのレーザのエネルギーを吸収しないため、レーザ照射によって溶融しない。これにより、微細孔１４以外の領域にある非晶質シリコン膜１６は、膜厚方向全域に渡ってほぼ完全に溶融した状態となる。また、微細孔１４内にある非晶質シリコン膜１６は上側が溶融し、かつ微細孔１４の底部では溶融しない状態（部分溶融状態）となる。

レーザ照射後のシリコンの凝固は、微細孔１４の内部で先に始まり、その後、非晶質シリコン膜１６の略完全溶融状態となっている部分（表面側の部分）に至る。このとき、微細孔１４の底部近傍ではいくつかの結晶粒が発生するが、微細孔１４の断面寸法（本実施形態では、円の直径）を１個の結晶粒と同程度か少し小さい程度にしておくことにより、微細孔１４の上部（開口部）には１個の結晶粒のみが到達するようになる。これにより、非晶質シリコン膜１６の略完全溶融状態の部分では微細孔１４の上部に到達した１個の結晶粒を核として結晶成長が進行するようになり、図１（Ｄ）に示すように、微細孔１４を略中心とした領域に略単結晶状態のシリコン膜（第１の結晶性シリコン膜）１８が形成される。なお「略単結晶」とは、結晶粒が単一である場合のみならずこれに近い状態、すなわち、複数の結晶が組み合わせられていてもその数が少なく、半導体薄膜の性質の観点からほぼ単結晶により形成された半導体薄膜と同等の性質を備えている場合も含む。この第１の結晶性シリコン膜１８は、内部に欠陥が少なく、半導体膜の電気特性の点で、エネルギーバンドにおける禁制帯中央部付近の捕獲準位密度が少なくなる効果が得られる。また、結晶粒界がほぼ無いと見なせるために、電子や正孔といったキャリアが流れる際の障壁を大きく減少できる効果が得られる。

（膜厚減少工程）
次に、図１（Ｄ）に示すように、第１の結晶性シリコン膜１８の膜厚を減少させる処理を行う。当該処理には、エッチバック等の方法を採用することも可能であるが、ＣＭＰ法（化学的機械的研磨法）を採用することがより好ましい。ＣＭＰ法を採用することにより、第１の結晶性シリコン膜１８の膜厚を減少させる処理と併せて表面の平坦化を図ることも可能となる。この平坦化により、第１の結晶性半導体膜上に堆積される第２の結晶性半導体膜の表面の平坦性を高めることが可能となる。これにより、図１（Ｅ）に示すように、表面平坦性に優れ、かつ薄膜化による素子の微細化も達成し得る高品質な結晶性半導体膜が得られる。ＣＭＰ法を採用する場合の好適な条件の一例を具体的に説明する。まず、研磨量については、第１の結晶性シリコン膜１８の膜厚が５０ｎｍ以下となるまで研磨を行うことが好ましい。また、第１の結晶性シリコン膜１８の表面の５０ｍｍ平方における設定基準面に対する最大凹凸量が０．３μｍ以内となるように研磨を行うことが望ましい。また、第１の結晶性シリコン膜１８の表面の１０μｍ平方における表面粗度を中心線平均粗さで２ｎｍ以下となるように研磨を行うことが好ましい。このような研磨を行う好適な条件の一例を説明する。軟質ポリウレタン製のパッドと、アンモニア系又はアミン系のアルカリ溶液にシリカ粒子を分散させた研磨剤（スラリー）を組み合わせて用い、圧力３００００Ｐａ、回転数５０回転／分、研磨剤の流量を２００ｓｃｃｍ、という条件により、平坦化を好適に行うことが可能である。

（第２の成膜工程）
次に、図１（Ｆ）に示すように、第１の結晶性シリコン膜１８を含む半導体膜上に、半導体をエピタキシャル成長させることにより第２の結晶性シリコン膜２０を形成する。本工程における成膜は、その目的を達成し得る限り種々の成膜法を採用し得るが、特に化学気相堆積法（ＣＶＤ法）を採用することが好ましい。また、基板１０としてガラス基板を用いる場合等を考慮すると、雰囲気温度は４００℃〜５５０℃程度とすることが望ましい。例えば、本実施形態では、雰囲気温度（基板温度）を５５０℃、材料ガスをジシラン（Ｓｉ₂Ｈ₆）、ガス流量を１２ｓｃｃｍとし、到達真空度を１０^-7Ｐａ以下（堆積時圧力は供給ガスの流量コントロールによって１０^-5Ｐａ程度に制御）としたＵＨＶ（ultra high vacuum）−ＣＶＤ法により成膜を行う。これにより、シリコン膜を３０ｎｍ程度堆積させることができる。本工程の成膜時には、先に形成されている第１の結晶性シリコン膜１８が種結晶のような役割を果たし、この第１の結晶性シリコン膜１８の結晶構造を反映したエピタキシャル成長が生じることにより第２の結晶性シリコン膜２０が得られる。

なお、本工程において、第２の結晶性半導体膜として、シリコン・ゲルマニウム混晶膜を形成することも好ましい。この場合には、ゲルマニウムの混合比率が１％以上５０％以下とすると更に好適である。例えば、雰囲気温度（基板温度）を上記例より低温の４５０℃、材料ガスをジシラン（Ｓｉ₂Ｈ₆）及びＧｅＨ₄、ガス流量をＳｉ₂Ｈ₆：６ｓｃｃｍかつＧｅＨ₄：５ｓｃｃｍ、到達真空度を１０^-7Ｐａ以下（堆積時圧力は供給ガスの流量コントロールによって１０^-5Ｐａ程度に制御）としたＵＨＶ（ulutra high vacuum）−ＣＶＤ法によりほど成膜を行う。これにより、シリコン・ゲルマニウム混晶膜を３０ｎｍ程度堆積させることができる。

（素子形成工程）
次に、ＭＯＳ電界効果型の薄膜トランジスタを例にして、上述した製造方法により製造される第１及び第２の結晶性半導体膜を用いて半導体素子を形成する工程を説明する。本実施形態では、ＭＯＳ電界効果型トランジスタのゲート電極に近い側に第２の結晶性半導体膜２０が配置される構造を採用する。

図２は、素子形成工程について説明する図である。

まず、図２（Ａ）に示すように、第１の結晶性シリコン膜１８及び第２の結晶性シリコン膜２０からなる積層膜をパターニングし、薄膜トランジスタの形成に不要となる部分を除去する。なお、隣接して形成した複数の第１及び第２の結晶性シリコン膜を含むようにパターニングを行ってもよい。

次に、図２（Ｂ）に示すように、酸化シリコン膜１２、第１の結晶性シリコン膜１８及び第２の結晶性シリコン膜２０の上に酸化シリコン膜２４を形成する。例えば、酸化シリコン膜２４は、電子サイクロトロン共鳴ＰＥＣＶＤ法（ＥＣＲ−ＣＶＤ法）またはＰＥＣＶＤ法にて形成できる。この酸化シリコン膜２４は薄膜トランジスタのゲート絶縁膜として機能するものである。

次に、図２（Ｃ）に示すように、タンタルまたはアルミニウムの金属薄膜をスパッタリング法により形成した後、パターニングすることによって、ゲート電極２６を形成する。次に、このゲート電極２６をマスクとしてドナーまたはアクセプターとなる不純物イオンを打ち込み、ソース／ドレイン領域２８とチャネル形成領域３０をゲート電極２６に対して自己整合的に作製する。ＮＭＯＳトランジスタを作製する場合、例えば、不純物元素としてリン（Ｐ）を１×１０¹⁶ｃｍ^-2の濃度でソース／ドレイン領域に打ち込む。その後、ＸｅＣｌエキシマレーザを照射エネルギー密度４００ｍＪ／ｃｍ²程度で照射するか、２５０℃〜４５０℃程度の温度で熱処理することにより不純物元素の活性化を行う。

次に、図２（Ｄ）に示すように、酸化シリコン膜２４およびゲート電極２６の上面に、酸化シリコン膜３２を形成する。例えば、ＰＥＣＶＤ法で約５００ｎｍの酸化シリコン膜３２を形成する。次に、ソース／ドレイン領域２８に至るコンタクトホールを酸化シリコン膜２４、３２に開けて、コンタクトホール内および酸化シリコン膜３２上のコンタクトホールの周縁部にソース／ドレイン電極３４を形成する。ソース／ドレイン電極３４は、例えばスパッタリング法によりアルミニウムを堆積して形成するとよい。また、ゲート電極２６に至るコンタクトホールを酸化シリコン膜３２に開けて、ゲート電極２６用の端子電極を形成する。以上で、本発明に係る半導体装置としての薄膜トランジスタＴが作製できる。

なお、図２に示す例では説明の便宜上、微細孔１４が薄膜トランジスタの真下に位置するように図示されているが、微細孔１４の形成位置を薄膜トランジスタＴの真下から外すようにすることも好適である。この場合には、上記図２（Ａ）において説明したパターニング工程において、薄膜トランジスタＴの活性領域３０等となるべき部分をパターニングする際に微細孔１４の形成位置を外すようにすればよい。

このように、本実施形態の製造方法によれば、先に溶融結晶化によって得られる結晶性の優れた第１の結晶性シリコン膜１８が種結晶のような役割を果たし、この第１の結晶性シリコン膜１８の結晶構造を反映したエピタキシャル成長が生じることにより、更に結晶性の優れた第２の結晶性シリコン膜２０が得られる。よって、これらの積層された第１及び第２の結晶性シリコン膜を用いて薄膜トランジスタ等の素子を形成することにより、当該素子の特性を向上させることが可能となる。

次に、上述した半導体装置を含んで構成される集積回路、電気光学装置、電子機器の具体例について説明する。

図３に、電気光学装置１００の接続図を示す。本実施形態の電気光学装置（表示装置）１００は、各画素領域に電界発光効果により発光可能な発光層ＯＥＬＤ、それを駆動するための電流を記憶する保持容量を備え、さらに本発明の製造方法によって製造される半導体装置、ここでは薄膜トランジスタＴ１〜Ｔ４を備えて構成されている。ドライバ１０１からは、走査線Ｖsel及び発光制御線Ｖgpが各画素領域に供給されている。ドライバ１０２からは、データ線Ｉdataおよび電源線Ｖddが各画素領域に供給されている。走査線Ｖselとデータ線Ｉdataとを制御することにより、各画素領域に対する電流プログラムが行われ、発光部ＯＥＬＤによる発光が制御可能になっている。

なお、上記駆動回路は、発光要素に電界発光素子を使用する場合の回路の一例であり他の回路構成も可能である。また、ドライバ１０１、１０２のそれぞれを構成する集積回路を本発明に係る半導体装置によって形成することも好適である。

図４は、上述した電気光学装置を含んで構成される電子機器の具体例を説明する図である。図４（Ａ）は携帯電話への適用例であり、当該携帯電話２３０はアンテナ部２３１、音声出力部２３２、音声入力部２３３、操作部２３４、および本発明の電気光学装置１００を備えている。このように本発明に係る電気光学装置は表示部として利用可能である。図４（Ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ２４０は受像部２４１、操作部２４２、音声入力部２４３、および本発明の電気光学装置１００を備えている。図４（Ｃ）はテレビジョンへの適用例であり、当該テレビジョン３００は本発明の電気光学装置１００を備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に本発明に係る電気光学装置を適用し得る。図４（Ｄ）はロールアップ式テレビジョンへの適用例であり、当該ロールアップ式テレビジョン３１０は本発明の電気光学装置１００を備えている。また、電子機器はこれらに限定されず、表示機能を有する各種の電子機器に適用可能である。例えばこれらの他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなども含まれる。なお、本発明にかかる半導体装置は、電気光学装置の構成部品として上記のような電子機器に含まれる場合の他に、単独で電子機器の構成部品としても適用し得る。

また、上記例に限らず本発明にかかる半導体装置の製造方法は、あらゆる電子機器の製造に適用可能である。例えば、この他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ、ＩＣカードなどにも適用することができる。

なお、本発明は上述した各実施形態に限定されることなく、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、上述した実施形態では、半導体膜の一例としてシリコン膜を採り上げて説明していたが、半導体膜はこれに限定されるものではない。また、上述した実施形態では、本発明に係る結晶性半導体膜を用いて形成される半導体素子の一例として薄膜トランジスタを採り上げて説明していたが、半導体素子はこれに限定されるものではなく、他の素子（例えば、薄膜ダイオード等）を形成してもよい。

また、上述した実施形態では、第１の結晶性半導体膜として非晶質シリコン膜（又は多結晶シリコン膜）を形成していたが、これに代えてシリコン・ゲルマニウム混晶膜など他の半導体膜を形成するようにしてもよい。

半導体膜の製造方法を説明する図である。素子形成工程について説明する図である。電気光学装置の接続図である。電気光学装置を含んで構成される電子機器の具体例を説明する図である。

符号の説明

１０…基板、１２…酸化シリコン膜、１４…微細孔、１６…非晶質シリコン膜、１８…第１の結晶性シリコン膜（略単結晶状態のシリコン膜）、２０…第２の結晶性シリコン膜、１００…電気光学装置、Ｔ…薄膜トランジスタ

Claims

基体の上に配置された絶縁膜に前記絶縁膜を貫通しない深さの孔を形成する孔形成工程と、
前記絶縁膜の孔の内部及び前記絶縁膜の上に第１の半導体膜を形成する第１の成膜工程と、
前記第１の半導体膜を溶融結晶化させて第２の半導体膜を形成する溶融結晶化工程と、
前記第２の半導体膜の上に第３の半導体膜をエピタキシャル成長させる第２の成膜工程と、を含み、
前記絶縁膜の孔は、前記第１の半導体膜の溶融結晶化において１つの結晶核を種とした結晶成長を進行させ、
前記第１の半導体膜は、非晶質シリコン、多結晶シリコン、及びシリコンとゲルマニウムの混晶のいずれかを含み、
前記第２の半導体膜は、前記絶縁膜の孔及びその周囲に形成された後化学的機械的研磨法によって膜厚が減少され、
前記化学的機械的研磨は、前記第２の半導体膜の膜厚が５０ｎｍ以下かつ第２の半導体膜表面の５０ｍｍ平方における設定基準面に対する最大凹凸量が０．３μｍ以内となるようになされる、半導体膜の製造方法。
請求項１に記載の製造方法によって製造される前記第２及び第３の半導体膜を用いて半導体素子を形成する素子形成工程を備える半導体装置の製造方法。
前記半導体素子がＭＯＳ電界効果型トランジスタであり、
前記素子形成工程は、前記ＭＯＳ電界効果型トランジスタのゲート電極側に前記第３の半導体膜が配置されるようにして素子形成を行う、請求項２に記載の半導体装置の製造方法。