JP4193206B2 - 半導体薄膜の製造方法、半導体装置の製造方法、半導体装置、集積回路、電気光学装置及び電子機器 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 181
- 239000010409 thin film Substances 0.000 title claims description 112
- 238000004519 manufacturing process Methods 0.000 title claims description 102
- 239000010408 film Substances 0.000 claims description 560
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 173
- 238000000034 method Methods 0.000 claims description 135
- 239000013078 crystal Substances 0.000 claims description 107
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 101
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 101
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 56
- 229910052710 silicon Inorganic materials 0.000 claims description 52
- 239000010703 silicon Substances 0.000 claims description 52
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 40
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 37
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 24
- 230000001678 irradiating effect Effects 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 9
- 230000008018 melting Effects 0.000 claims description 7
- 238000002844 melting Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 2
- 239000011521 glass Substances 0.000 description 32
- 230000008569 process Effects 0.000 description 25
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 20
- 230000000694 effects Effects 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000007711 solidification Methods 0.000 description 10
- 230000008023 solidification Effects 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 230000007547 defect Effects 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 150000003376 silicon Chemical class 0.000 description 7
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 230000003685 thermal hair damage Effects 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000001603 reducing effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920001690 polydopamine Polymers 0.000 description 2
- 230000003405 preventing effect Effects 0.000 description 2
- 229910052708 sodium Inorganic materials 0.000 description 2
- 239000011734 sodium Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- -1 that is Substances 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 description 1
- 239000000370 acceptor Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 239000002612 dispersion medium Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000007715 excimer laser crystallization Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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Description
【技術分野】
本発明は、半導体薄膜及び半導体装置の製造方法に関する。特に、略単結晶状態の珪素膜を好適に形成させることのできる半導体薄膜の形成方法の改良に関する。
【0002】
【背景技術】
今まで、多結晶珪素薄膜トランジスタ(p−SiTFT)に代表される薄膜半導体装置を比較的低温にて製造する方法として、非晶質珪素膜をレーザで熱処理し多結晶珪素膜を形成し、この多結晶珪素膜を半導体膜としてゲート電極、金属薄膜にて配線を形成して薄膜半導体装置を製造する方法が提案されていた。しかしこの方法では、レーザ光のエネルギー制御が難しく、製造される半導体膜の性質にばらつきが生じるため、これに代わり、このような問題の生じない略単結晶珪素膜を成長させる技術が提案されていた(文献「Single Crystal Thin Film Transistors」 (IBM TECHNICAL DISCLOSURE BULLETIN Aug.1993 pp257-258) 及び文献「Advanced Excimer-Laser Crystallization Techniques of Si Thin-Film For Location Control of Large Grain on Glass 」 (R. Ishihara 等, proc. SPIE 2001, vol.4295 p.14〜23))。
【0003】
これら文献には、基板上の絶縁膜に穴を開けて、この絶縁膜上及び穴内に非晶質珪素膜を形成した後、この非晶質珪素膜にレーザを照射して、前記穴の底部内の非晶質珪素を非溶融状態に保持しながら、その他の部分の非晶質珪素膜を溶融状態にすることにより、非溶融状態に保持された非晶質珪素を結晶核とした結晶成長を生じさせて、略単結晶状態の珪素膜を形成することが開示されている。
【0004】
前記両文献に形成された方法では、穴の断面を十分に小さくしないと穴の底部で複数の結晶核が発生するため、このような径(50nm〜150nm)の穴の形成には、高価で精密な露光装置およびエッチング装置が必要とされていた。
また、大型液晶ディスプレー等のように、大きなガラス基板上に多数の薄膜トランジスタを形成する場合等には、前述の装置を用いたのでは穴の形成は困難である。
【0005】
【発明の開示】
本発明は、このような課題に着目してなされたものであり、高価で精密な露光装置およびエッチング装置を使用せずに良好な略単結晶珪素膜を有する半導体薄膜を形成することを課題とする。
【0006】
上記課題を解決するために、本発明の半導体装置の製造方法は、二層の珪素膜の間に貫通孔を有する絶縁膜を設ける工程と、レーザを照射することにより珪素膜の少なくとも一部を完全溶融させ、貫通孔に続く絶縁膜の下層側の珪素膜の少なくとも一部から当該貫通孔を経て絶縁膜の上層側の珪素膜の少なくとも一部にまで略単結晶珪素膜を連続形成する工程と、を備える半導体薄膜の製造方法である。この方法を本発明の基本方法と称する。
【0007】
本発明によれば、レーザ照射後に溶融した珪素の凝固は、絶縁膜下層側の珪素膜で先に始まり、絶縁膜の貫通孔に伝わって絶縁膜上層側の珪素膜に至るので、絶縁膜下層側の珪素膜に多数の結晶粒が発生し、そのうち一つの結晶粒を核とした結晶成長が生じることによって、絶縁膜上層側の珪素膜の面内の貫通孔を中心とした領域が略単結晶状態の珪素膜となる。このため、絶縁膜の貫通孔の断面に大きさは、絶縁膜下層側の珪素膜に生じる多結晶をなす一つの結晶粒の大きさと同じか少し小さい大きさ(例えば直径0.2μm〜1.0μm)でよいため、従来の方法で形成する穴よりも大きな径の貫通孔を形成すれば十分である。
【0008】
なお、本発明において「略単結晶」とは、結晶粒が単一である場合のみならずこれに近い状態、すなわち、複数の結晶が組合わさっていてもその数が少なく、半導体薄膜の性質の観点からほぼ単結晶により形成された半導体薄膜と同等の性質を備えている場合も含む。
【0009】
本発明において「貫通孔」は、絶縁膜を挟む上下の層に続く通路をいい、その断面形状を問わない。また「貫通孔」は必ずしも総ての部分において同一径を有する柱状をしていることを要せず、断面の径が部分毎に異なっていてもよい。
【0010】
本発明において「連続形成」とは、界面を生ずることなく結晶が成長することをいう。
【0011】
また本発明は、第1絶縁膜の上に第1非晶質珪素膜を形成する工程と、第1非晶質珪素膜の上に第2絶縁膜を形成して、当該第2絶縁膜の面内の所定位置に貫通孔を形成する工程と、第2絶縁膜上と貫通孔内に非晶質珪素を堆積することにより、第2絶縁膜上に第2非晶質珪素膜を形成する工程と、第2非晶質珪素膜にレーザを照射して、第2非晶質珪素膜を完全溶融状態にするとともに、第1非晶質珪素膜を部分溶融状態にすることにより、第2非晶質珪素膜の面内の貫通孔を中心とした領域を略単結晶状態の珪素膜とする工程と、を備え、貫通孔の断面の大きさは、第1非晶質珪素膜を部分溶融状態にすることによって生じる多結晶をなす一つの結晶粒の大きさと同じか小さい大きさである半導体薄膜の製造方法である。この方法を本発明の第1の方法と称する。
【0012】
また本発明は、第1絶縁膜の上に当該第1絶縁膜とは異なる材料からなる第2絶縁膜を形成する工程と、第2絶縁膜の面内の所定位置に貫通孔を形成する工程と、第1絶縁膜の貫通孔の位置に当該貫通孔よりも断面が大きな凹部を形成する工程と、第2絶縁膜上と貫通孔内および凹部内に非晶質珪素を堆積することにより、当該第2絶縁膜上に非晶質珪素膜を形成する工程と、非晶質珪素膜にレーザを照射して、当該非晶質珪素膜を完全溶融状態にするとともに、凹部内の非晶質珪素を部分溶融状態にすることにより、当該非晶質珪素膜の面内の貫通孔を中心とした領域を略単結晶状態の珪素膜とする工程と、を備え、貫通孔の断面の大きさは、凹部内の非晶質珪素膜を部分溶融状態にすることによって生じる多結晶をなす一つの結晶粒の大きさと同じか小さい大きさである半導体薄膜の製造方法である。この方法を本発明の第2の方法と称する。
【0013】
さらに本発明は、第1絶縁膜の面内の所定位置に凹部を形成する工程と、凹部内に非晶質珪素を堆積する工程と、第1絶縁膜上に第2絶縁膜を形成する工程と、第2絶縁膜の凹部の位置に凹部より断面の小さな貫通孔を形成する工程と、第2絶縁膜上と貫通孔内に非晶質珪素を堆積することにより、第2絶縁膜上に非晶質珪素膜を形成する工程と、非晶質珪素膜にレーザを照射して、当該非晶質珪素膜を完全溶融状態にするとともに、凹部内の非晶質珪素を部分溶融状態にすることにより、当該非晶質珪素膜の面内の貫通孔を中心とした領域を略単結晶状態の珪素膜とする工程と、を備え、貫通孔の断面の大きさは、凹部内の非晶質珪素膜を部分溶融状態にすることによって生じる多結晶をなす一つの結晶粒の大きさと同じか小さい大きさである半導体薄膜の製造方法である。この方法を本発明の第3の方法と称する。
【0014】
本発明は、第1絶縁膜上に第1非晶質珪素膜を形成する工程と、第1非晶質珪素膜にレーザ照射することより、第1非晶質珪素膜を多結晶珪素膜に変化させる工程と、多結晶珪素膜上に第2絶縁膜を形成する工程と、第2絶縁膜に貫通穴を形成する工程と、貫通穴に埋め込むようにして、第2絶縁膜上に第2非晶質珪素膜を形成する工程と、第2非晶質珪素膜にレーザ照射し、多結晶珪素膜を非溶融状態または部分溶融状態にしたまま、第2非晶質珪素膜を完全溶融状態にすることにより、貫通孔を中心とした第2非晶質珪素膜を略単結晶珪素膜に変化させる工程と、を備え、貫通孔の断面の大きさは、多結晶珪素膜をなす一つの結晶粒の大きさと同じか小さい大きさである半導体薄膜の製造方法である。この方法を本発明の第4の方法と称する。
【0015】
本発明の第1の方法によれば、レーザ照射後の珪素の凝固は、第1非晶質珪素膜で先に始まり、第2絶縁膜の貫通孔を通って、完全溶融状態の第2非晶質珪素膜に至る。したがって、第1非晶質珪素膜に多数の結晶粒が発生し、そのうち一つの結晶粒を核とした結晶成長が生じることによって、第2非晶質珪素膜の面内の貫通孔を中心とした領域が略単結晶状態の珪素膜となる。そのため、第2絶縁膜の貫通孔の断面の大きさは、第1非晶質珪素膜に生じる多結晶をなす一つの結晶粒の大きさと同じか少し小さい大きさ(例えば直径0.2μm〜1.0μm)でよいため、従来の方法で形成する穴よりも大きな径の貫通孔を形成すれば十分である。また、貫通孔を開ける第2絶縁膜の厚さは、貫通孔の断面の大きさ(断面が円であればその直径)と同程度の厚さでよい。
【0016】
本発明の第2および第3の方法によれば、レーザ照射後の珪素の凝固は、凹部内の非晶質珪素で先ず始まり、第2絶縁膜の貫通孔を通って、完全溶融状態の非晶質珪素膜に至る。したがって、凹部内の非晶質珪素に多数の結晶粒が発生し、そのうちの一つの結晶粒を核とした結晶成長が生じることによって、非晶質珪素膜の面内の貫通孔を中心とした領域が略単結晶状態の珪素膜となる。そのため、第2絶縁膜の貫通孔の断面の大きさは、凹部内の非晶質珪素に生じる多結晶をなす一つの結晶粒の大きさと同じか少し小さい大きさ(例えば直径0.2μm〜1.0μm)でよいため、従来の方法で形成する穴よりも大きな径の貫通孔を形成すれば十分である。また、貫通孔を開ける第2絶縁膜の厚さは、貫通孔の断面の大きさ(断面が円であればその直径)と同程度の厚さでよい。
【0017】
本発明の第4の方法によれば、レーザ照射後の珪素の凝固は、多結晶珪素膜に変化した第1非晶質珪素膜の表面で先ず始まり、第2絶縁膜の貫通孔を通って、完全溶融状態の非晶質珪素膜に至る。したがって、多結晶珪素膜の結晶粒のうちの一つを核とした結晶成長が生じることによって、非晶質珪素膜の面内の貫通孔を中心とした領域が略単結晶状態の珪素膜となる。そのため、第2絶縁膜の貫通孔の断面の大きさは、多結晶をなす一つの結晶粒の大きさと同じか少し小さい大きさ(例えば直径0.2μm〜1.0μm)でよいため、従来の方法で形成する穴よりも大きな径の貫通孔を形成すれば十分である。また、貫通孔を開ける第2絶縁膜の厚さは、貫通孔の断面の大きさ(断面が円であればその直径)と同程度の厚さでよい。
【0018】
したがって、本発明の第1〜第4の方法によれば、従来方法のように、単結晶を成長させる目的で、微細な穴(貫通孔および凹部)の形成に高価で精密な露光装置およびエッチング装置を使用する必要がない。
【0020】
また、本発明の第1〜第4の発明において、第1絶縁膜および第2絶縁膜は酸化珪素膜であり、第1絶縁膜の下層には窒化珪素膜が形成されていてもよい。
【0021】
さらに、本発明の第2及び第3の発明において、第1絶縁膜を窒化珪素膜とし、第2絶縁膜を酸化珪素膜としてもよい。
【0022】
さらにまた、本発明は、上記各本発明において製造される略単結晶珪素膜を半導体薄膜として使用して半導体装置を形成する工程を備えていてもよい。
この場合、略単結晶珪素膜をエッチングすることにより貫通孔から分離させて半導体薄膜を形成することは好ましい。
【0023】
なお、本発明において「半導体装置」とは、略単結晶珪素膜を備える装置をいい、トランジスタ、ダイオード、抵抗、インダクタ、キャパシタ、その他能動素子・受動素子を問わない単体の素子を含む。
【0024】
本発明の半導体装置の製造方法では、略単結晶状態の珪素膜の面内の貫通孔を含まない部分を、半導体薄膜として使用して半導体装置を形成することは好ましい。貫通孔から離れる程、より結晶膜の性質が安定しているからである。
【0025】
本発明の半導体装置の製造方法において製造される半導体装置は薄膜トランジスタであり、貫通孔を、当該薄膜トランジスタを形成する位置に対応させて設ける。
【0027】
すなわち、本発明の半導体装置は、第1絶縁膜上に形成された多結晶珪素膜と、多結晶珪素膜上に形成された貫通孔を有する第2絶縁膜と、貫通孔を介して多結晶珪素膜と接触し、多結晶珪素膜に含まれる結晶粒を核として第2絶縁膜上に形成された略単結晶珪素膜と、を備え、貫通孔の断面の大きさは、多結晶珪素膜をなす一つの結晶粒の大きさと同じか小さい大きさである。
【0028】
本発明の半導体装置は、多結晶珪素膜が含まれる凹部を有する第1絶縁膜と、第1絶縁膜上に形成され、凹部に続く位置に貫通孔を有する第2絶縁膜と、貫通孔を介して凹部内の多結晶珪素膜と接触し、多結晶珪素膜に含まれる結晶粒を核として前記第2絶縁膜上に形成された略単結晶珪素膜と、を備え、貫通孔の断面の大きさは、多結晶珪素膜をなす一つの結晶粒の大きさと同じか小さい大きさである。
【0029】
本発明において、第1絶縁膜及び第2絶縁膜は酸化珪素膜であり、第1絶縁膜の下層には窒化珪素膜がさらに形成されていてもよい。窒素珪素膜の形成は任意である。
【0030】
本発明において、略単結晶珪素の面内のうち貫通孔を含まない部分を半導体薄膜として用いて構成されている。貫通孔から離間する程、より結晶の性質が安定するからである。
【0031】
本発明において、半導体薄膜を構成する略単結晶珪素膜は、貫通孔とは分離されていてもよい。すなわち、略単結晶珪素膜製造時には貫通孔から連続して結晶するため半導体薄膜として使用する領域と貫通孔との間で結晶が繋がっているが、半導体薄膜形成後は、エッチング等で貫通孔と使用領域の半導体薄膜とを分離しても問題ないからである。したがって、半導体装置が製造された後に、貫通孔内に略単結晶珪素が存在してもしなくてもよい。
【0032】
本発明は、本発明の半導体装置を備える集積回路であり、電気光学装置であり、また電子機器でもある。
ここで「集積回路」とは、一定の機能を奏するように半導体装置及び関連する配線等が集積され配線された回路(チップ)をいう。
【0033】
本発明は、電気光学装置において、複数の画素領域と、画素領域毎に設けられた半導体装置と、半導体装置により制御される電気光学素子と、を備え、半導体装置は、本発明に係る半導体装置の製造方法により製造されるものでもある。
ここで「電気光学装置」とは、本発明に係る半導体装置を備えた、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、EL(エレクトロルミネッセンス)素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等をいう。
【0034】
本発明は、本発明に係る半導体装置の製造方法により製造される半導体装置を備える電子機器でもある。
ここで「電子機器」とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定が無いが、例えば、ICカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型TV、DSP装置、PDA、電子手帳、電光掲示盤、宣伝公告用ディスプレイ等が含まれる。
【0035】
【発明の実施の形態】
以下に、本発明の実施の形態を、図面を参照しながら説明する。
(第1の実施の形態)
本発明の第1の実施の形態は、上記第1の方法の半導体薄膜の製造方法を適用したものである。図1A乃至図1Dに、本第1の実施の形態における半導体薄膜の製造方法を説明する断面図を示す。
【0036】
先ず、図1Aに示すように、ガラス基板1上に酸化珪素膜(第1絶縁膜)2を形成する。ガラス基板1上への酸化珪素膜2の形成方法としては、プラズマ化学気相堆積法(PECVD法)、低圧化学気相堆積法(LPCVD法)、スパッタリング法等の気相堆積法が挙げられる。例えば、PECVD法により厚さ100nmの酸化珪素膜2を形成できる。
【0037】
次に、酸化珪素膜2上に第1非晶質珪素膜3を形成する。酸化珪素膜2上への第1非晶質珪素膜3の形成方法としては、PECVD法やLPCVD法、常圧化学気相堆積法(APCVD法)、スパッタリング法が採用できる。例えば、LPCVD法により厚さ50nmの第1非晶質珪素膜3を形成できる。
【0038】
次に、第1非晶質珪素膜3の上に酸化珪素膜(第2絶縁膜)4を形成する。当該酸化珪素膜4の形成については酸化珪素膜2の製造と同様に考えられる。例えば、PECVD法により厚さ500nmの酸化珪素膜4を形成できる。
【0039】
次に、貫通孔Hを酸化珪素膜4の所定位置に形成する。例えば、フォトリソグラフィ工程およびエッチング工程を行うことにより、酸化珪素膜4の面内の所定位置に、断面が直径0.5μmの円形である貫通孔Hを開口できる。例えば、エッチング方法としてCF4 ガスとH2 ガスのプラズマを用いた反応性イオンエッチングにより行うことができる。
【0040】
次に、図1Bに示すように、酸化珪素膜4上と貫通孔Hの内部に非晶質珪素膜5を形成する。例えば、LPCVD法により、酸化珪素膜4の上と貫通孔H内に、50nm〜500nmの範囲の所定厚さで第2非晶質珪素膜5を形成することができる。なお、高純度の珪素膜を容易に、しかも貫通孔H内に確実に堆積させるために、LPCVD法により非晶質珪素膜5を形成することは好ましい。
【0041】
次に、図1Cに示すように、第2非晶質珪素膜5にレーザを照射して部分的に溶融させる。例えば、XeClパルスエキシマレーザ(波長308nm、パスル幅30nsec)を用い、エネルギー密度:0.4〜1.5J/cm2 (非晶質珪素膜4の膜厚50nm〜500nm、好ましくは50nm〜250nmに対応)でレーザ照射を行うことにより、部分的溶融が達成できる。
【0042】
ここで、照射されたXeClパルスエキシマレーザは非晶質珪素膜5の表面近傍でほとんどが吸収される。これはXeClパルスエキシマレーザの波長(308nm)における非晶質珪素および結晶性珪素の吸収係数が其々0.139nm-1と0.149nm-1と大きいためである。また、酸化珪素膜4は、前記レーザに対して略透明であって、このレーザのエネルギーを吸収しないため、レーザ照射によって溶融しない。
【0043】
これにより、第2非晶質珪素膜5は完全溶融状態となり、第1非晶質珪素膜3は部分溶融状態になる。その結果、レーザ照射後の珪素の凝固は、第1非晶質珪素膜3で先に始まり、酸化珪素膜4の貫通孔Hを通って、完全溶融状態の第2非晶質珪素膜5に至る。ここで、完全溶融状態の第2非晶質珪素膜5は、凝固時に、酸化珪素膜4の貫通孔Hを通過した結晶粒を核として結晶成長する。
【0044】
したがって、貫通孔Hの断面の寸法を、レーザ照射により第1非晶質珪素膜3に発生する多数の結晶粒(略多結晶状態の珪素膜3a)の1個の結晶粒の大きさと同じか少し小さい大きさにしておくことにより、略多結晶状態の珪素膜3aをなす多数の結晶粒のうちの一つが、貫通孔Hを通って第2非晶質珪素膜5に至り、この一つの結晶粒を核とした結晶成長が生じる。これにより、第2非晶質珪素膜5の面内の貫通孔Hを中心とした領域は略単結晶状態の珪素膜5aとなる。図1Dはこの状態を示している。
【0045】
この略単結晶状態の珪素膜5aは、内部に欠陥が少なく、半導体膜の電気特性の点で、エネルギーバンドにおける禁制帯中央部付近の捕獲準位密度が少なくなる効果が得られる。また、結晶粒界が無いために、電子や正孔といったキャリアが流れる際の障壁を大きく減少できる効果が得られる。この珪素膜5aを薄膜トランジスタの能動層(ソース/ドレイン領域やチャネル形成領域)に用いると、オフ電流値が小さく移動度の大きな優良なトランジスタが得られる。
【0046】
次に、以下のようにして薄膜トランジスタTを形成した。図2は、本実施の形態で製造する半導体装置(薄膜トランジスタ)の平面図であり、図3A乃至図3Dは図2におけるA−A線断面に相当する断面図である。なお、 図1A乃至図1Dは図2のB−B線断面に相当する断面図である。
【0047】
先ず、 図3Aに示すように、略単結晶状態の珪素膜5aを含む珪素膜をパターニングして、薄膜トランジスタT用の半導体領域(半導体膜)5bを形成する。ここで、ここで図2に示すように、略単結晶状態の珪素膜5aの面内で貫通孔Hを含まない部分を、薄膜トランジスタTのチャネル形成領域8に割り当てることは好ましい。貫通孔から遠ざかると結晶の性質がより安定するからである。
【0048】
次に、図3Bに示すように、酸化珪素膜4および半導体領域5aの上に、酸化珪素膜10を形成する。例えば、酸化珪素膜10は、電子サイクロトロン共鳴PECVD法(ECR−CVD法)またはPECVD法にて形成できる。この酸化珪素膜10は薄膜トランジスタのゲート絶縁膜として機能するものである。
【0049】
次に、図3Cに示すように、タンタルまたはアルミニウムの金属薄膜をスパッタリング法により形成した後、パターニングすることによって、ゲート電極6を形成する。次に、このゲート電極6をマスクとして、ドナーまたはアクセプターとなる不純物イオンを打ち込み、ソース/ドレイン領域7とチャネル形成領域8を、ゲート電極6に対して自己整合的に作製する。
【0050】
NMOSトランジスタを作製する場合、例えば、不純物元素としてリン(P)を1×1016cm-2の濃度でソース/ドレイン領域に打ち込む。その後、XeClエキシマレーザを照射エネルギー密度400mJ/cm2 程度で照射するか、250℃から450℃程度の温度で熱処理することにより、前記不純物元素の活性化を行う。
【0051】
次に、図3Dに示すように、酸化珪素膜10およびゲート電極6の上面に、酸化珪素膜12を形成する。例えば、PECVD法で約500nmの酸化珪素膜9を形成する。次に、ソース/ドレイン領域7に至るコンタクトホールCを酸化珪素膜10、12に開けて、コンタクトホールC内および酸化珪素膜12上のコンタクトホールCの周縁部に、スパッタリング法によりアルミニウムを堆積して、ソース/ドレイン電極13を形成する。これと同時に、ゲート電極6に至るコンタクトホールを酸化珪素膜12に開けて、ゲート電極6用の端子電極14(図2参照)を形成する。以上で、本発明の半導体装置である薄膜トランジスタTが作製できる。
【0052】
以上、本第1の実施の形態によれば、貫通孔Hの断面の大きさは、第1非晶質珪素膜3に生じる多結晶をなす一つの結晶粒の大きさと同じか少し小さい大きさであればよく、貫通孔Hを開ける酸化珪素膜4の厚さも、貫通孔Hの断面の大きさと同程度の厚さでよい。すなわち、貫通孔Hの断面の大きさを、従来技術の方法で形成する穴の大きさよりも大きくすることができる。
【0053】
その結果、従来技術の方法のように、単結晶を成長させる目的で、穴(貫通孔)の形成に高価で精密な露光装置およびエッチング装置を使用する必要がなくなる。そのため、例えば300mm四方を超える大型のガラス基板上に多数の薄膜トランジスタを形成する場合でも、優良な特性が安定的に得られる。
【0054】
また、本第1の実施の形態においては、単結晶の成長方向が貫通孔Hの上部で上方から横方向に変化するため、略単結晶状態の珪素膜5aの面内の貫通孔Hの部分には歪みや欠陥が生じ易い。これに対して、この実施形態の方法では、図2に示すように、歪みや欠陥の生じ易い前記部分ではなく、略単結晶状態の珪素膜5aの面内の貫通孔Hを含まない部分を半導体薄膜5bとして使用して、薄膜トランジスタTを形成している。
【0055】
その結果、この実施形態の方法によれば、略単結晶状態の珪素膜5aの面内で貫通孔Hを含む部分をチャネル形成領域8として使用した場合より、オフ電流値が小さく、より急峻な閾値下特性を有し(サブスレショルドスィング値が小さく)、移動度のより大きい、特に性能に優れたトランジスタTが得られる。
【0056】
なお、本発明における半導体装置では、貫通孔から離間した位置に半導体薄膜を備えることが好ましく、かつ、略単結晶状態の珪素膜を形成後、半導体装置の半導体薄膜をパターニングするため、完成した半導体装置においては貫通孔と半導体薄膜が略単結晶状態の珪素膜で繋がっていない場合が多い。すなわち貫通孔は半導体装置の近傍に、半導体製造の名残として残留することになる。
【0057】
例えば、図4Aに示すように、略単結晶珪素膜5aをエッチングする際に貫通孔Hの内部までエッチングされて略単結晶珪素が除去されるような場合、貫通孔Hの内部には酸化珪素膜10で埋められるようになる。
【0058】
また図4Bに示すように、この略単結晶珪素膜5aのエッチングの強さによっては、貫通孔Hの内部に若干略単結晶珪素が詰まり残りが酸化珪素で埋められるようになっていることも考えられる。
【0059】
さらに図4Cに示すように、略単結晶珪素の強さによっては、ちょうどエッチバックをしたように第2酸化珪素膜の表面まで略単結晶珪素がエッチングされ、貫通孔Hの内部が略単結晶珪素で充填されているような状態になっていることも考えられる。
【0060】
このように貫通孔Hの内部にどのように略単結晶珪素が残留しているかは後のエッチング工程等によって定まることが考えられる。これは以降の実施形態についても同様に考えられることである。
【0061】
(第2の実施の形態)
図5に、本発明の第2の実施の形態における半導体装置の製造方法で形成された薄膜トランジスタの断面図を示す。
本第2の実施の形態における半導体装置の製造方法は、基本的に前記第1の実施の形態における半導体薄膜及び半導体装置の製造方法と同様である。ただし、当該第2の実施の形態の方法は、前記第1の実施の形態において、図1Aに示すようにガラス基板1上に酸化珪素膜2を形成する前に、ガラス基板1上に窒化珪素膜20を形成する点で異なる。
【0062】
窒化珪素膜20の形成方法としては、PECVD法やLPCVD法、常圧化学気相堆積法(APCVD法)、スパッタリング法が採用できる。例えば、LPCVD法により、例えば50nmの膜厚の窒化珪素膜20が形成できる。この窒化珪素膜20の上には、前記第1の実施の形態と同様に、前記酸化珪素膜2を形成し、この酸化珪素膜2の上に第1非晶質珪素膜3を形成する。これらの膜の製造方法その他の製造方法に関しては前記第1の実施の形態と同じであるため、説明を省略する。ここで、酸化珪素膜2の膜厚は、例えば100nm〜10μm、好ましくは100nm〜200nmとする。
【0063】
以上、本第2の実施の形態によれば、前記第1の実施の形態と同様の効果を奏する他、ガラス基板1の直上の絶縁膜を窒化珪素膜20と酸化珪素膜2との2層構造としているため、第1実施形態の方法よりも、レーザ熱処理時に発生する熱を絶縁膜が基板から遮蔽し、基板への熱ダメージを低減する効果が高い。
【0064】
また、半導体膜にとって望ましくない不純物、すなわちナトリウムやアルミニウムあるいはホウ素などがガラス基板に含まれている場合には、基板上の絶縁層を2層構造とすることによって、これらの不純物が基板から半導体膜へ拡散することが効果的に防止されるという新たな効果を奏する。
【0065】
さらに、本発明においては、第2非晶質珪素膜を完全溶融する条件でレーザ熱処理を実施するため、基板が熱によって大きなダメージを受け易くなるが、本第2の実施の形態によれば、基板上の絶縁層を2層構造とすることによって、この熱ダメージが低減される。この熱ダメージ低減効果および前述の不純物拡散防止効果によって、特性の優れた薄膜トランジスタが得られる。
【0066】
さらにまた、本発明においては、第2絶縁膜上での珪素の結晶成長の観点から、第2絶縁膜の表面を平坦として、溶融した非晶質珪素膜に結晶核が発生しないようにすることが望ましい。酸化珪素膜と窒化珪素膜を比較すると、酸化珪素膜の方が窒化珪素膜よりも表面の平坦性が良好である。そのため、本第2の実施の形態によれば、第1絶縁膜および第2絶縁膜として、表面の平坦性が良好な酸化珪素膜を形成し、第1絶縁膜と基板との間に窒化珪素膜を形成しているので、溶融した非晶質珪素膜に結晶が発生しにくくできるという効果を奏する。
【0067】
(第3の実施の形態)
本発明の第3の実施の形態は、上記第2の方法の半導体薄膜の製造方法を適用したものである。図6A乃至図6Dに、本発明の第3の実施の形態における半導体薄膜の製造方法を説明する断面図を示す。
【0068】
先ず、図6Aに示すように、ガラス基板1上に窒化珪素膜(第1絶縁膜)21を形成する。例えば、PECVD法により厚さ2μmの窒化珪素膜を形成可能である。次に、この窒化珪素膜21の上に酸化珪素4を形成する。例えば、PECVD法により厚さ500nmの酸化珪素膜4を形成可能である。
【0069】
次に、この状態で酸化珪素膜4の上にフォトレジスト膜を形成し、フォトリソグラフィ工程を行うことにより、所定位置に貫通穴を有するレジストパターンを形成し、このレジストパターンをマスクとしてドライエッチングを行うことにより、先ず、酸化珪素膜4の面内の所定位置に貫通孔Hを開け、これに続けてその下側の窒化珪素膜21に凹部22を形成する。
【0070】
酸化珪素膜4に貫通孔Hを開けるエッチングは、前記第1の実施の形態と同様に行える。例えば、エッチングガスとしてCF4 を用いたRIE(反応性イオンエッチング)法により行うことができる。また窒化珪素膜21に凹部22を形成するエッチングは、例えば、エッチングガスとしてNF3 とCl2 を用いたCDE(Chemical Dry Etching)法により行うことができる。貫通孔Hは、断面円の直径が0.5μmで略一定の円柱状とし、凹部22の断面は、貫通孔Hの直下から徐々に大きくなり、底部の断面円の直径が貫通孔Hの断面円の直径より大きく、例えば3倍程度とすることができる。図6Aはこの状態を示している。
【0071】
次に、図6Bに示すように、酸化珪素膜4の上と貫通孔Hおよび凹部22内に非晶質珪素を堆積することにより、酸化珪素膜4の上に非晶質珪素膜5を形成する。非晶質珪素膜5を形成した。非晶質珪素膜5は、高純度の珪素を容易に、しかも貫通孔Hおよび凹部22内に確実に堆積させるために、LPCVD法を用いることは好ましい。これにより例えば50nm〜500nm、好ましくは50nm〜250nmの範囲の所定厚さで非晶質珪素膜5が形成できる。
【0072】
次に、図6Cに示すように、前記第1の実施の形態と同様に、非晶質珪素膜5にレーザを照射して溶融を生じさせる。例えば、XeClパルスエキシマレーザ(波長308nm、パスル幅30nsec)を用い、エネルギー密度:0.4〜1.5J/cm2 (非晶質珪素膜5の膜厚50nm〜500nmに対応)でレーザ照射を行うことができる。
【0073】
これにより、非晶質珪素膜5は完全溶融状態となり、凹部22内の非晶質珪素は部分溶融状態になる。その結果、レーザ照射後の珪素の凝固は、凹部22内の非晶質珪素で先に始まり、酸化珪素膜4の貫通孔Hを通って、完全溶融状態の非晶質珪素膜5aに至る。ここで、完全溶融状態の非晶質珪素膜は、凝固時に、酸化珪素膜4の貫通孔Hを通過した結晶粒を核として結晶成長する。
【0074】
したがって、貫通孔Hの断面の寸法を、凹部22内の非晶質珪素に発生する多数の結晶粒(略多結晶状態の珪素5c)の1個の結晶粒の大きさと同じか少し小さい大きさにしておくことにより、略多結晶状態の珪素をなす多数の結晶粒のうちの一つが、貫通孔Hを通って非晶質珪素膜5に至り、この一つの結晶粒を核とした結晶成長が生じる。これにより、非晶質珪素膜5の面内の貫通孔Hを中心とした領域は略単結晶状態の珪素膜5aとなる。図6Dはこの状態を示している。
【0075】
この珪素膜5aを使用して、前記第1の実施の形態における半導体装置の製造方法と同じ方法で薄膜トランジスタを作製することができる。図7に、この半導体装置の製造方法によって形成される薄膜トランジスタの断面図を示す。
【0076】
なお、図7では、便宜上、凹部22が薄膜トランジスタの真下に位置するように図示されているが、凹部22は薄膜トランジスタの真下には限られず、任意の位置に設けることができる。
【0077】
以上、本第3の実施の形態によれば、前記第1の実施の形態と同様の効果を奏する。すなわち、略単結晶状態の珪素膜5aには、内部に欠陥が少なく、半導体膜の電気特性の点で、エネルギーバンドにおける禁制帯中央部付近の捕獲準位密度が少なくなる。また、結晶粒界が無いために、電子や正孔といったキャリアが流れる際の障壁を大きく減少できる。この珪素膜5aを薄膜トランジスタの能動層(ソース/ドレイン領域やチャネル形成領域)に用いると、オフ電流値が小さく移動度の大きな優良なトランジスタが得られる。
【0078】
すなわち、このような薄膜トランジスタは、オフ電流値が小さく、急峻な閾値下特性を有し(サブスレショルドスィング値が小さく)、移動度の大きい、特に性能に優れたものとなる。
【0079】
また、本第3の実施の形態によれば、貫通孔Hの断面の大きさは、凹部22内の非晶質珪素に生じる多結晶をなす一つの結晶粒の大きさと同じか少し小さい大きさであればよく、貫通孔Hを開ける酸化珪素膜4の厚さも、貫通孔Hの断面の大きさと同程度の厚さでよい。すなわち、貫通孔Hの断面の大きさを、従来技術の方法で形成する穴の大きさよりも大きくすることができる。
【0080】
その結果、従来技術の方法のように、単結晶を成長させる目的で、穴(貫通孔および凹部)の形成に高価で精密な露光装置およびエッチング装置を使用する必要がなくなる。そのため、例えば300mm四方を超える大型のガラス基板上に多数の薄膜トランジスタを形成する場合でも、優良な特性が安定的に得られる。
【0081】
さらに本第3の実施の形態によれば、非晶質珪素膜形成工程が1回であるため、前記第1の実施の形態の方法よりもさらに生産コストを低くすることができる。
【0082】
(第4の実施の形態)
本発明の第4の実施の形態は、上記第3の方法の半導体薄膜の製造方法を適用したものである。図8A乃至図8Dに、本発明の第4の実施の形態における半導体薄膜の製造方法を説明する断面図を示す。
【0083】
先ず、図8Aに示すように、ガラス基板1上に窒化珪素膜(第1絶縁膜)21を形成する。窒化珪素膜21の形成方法は、前記第3の実施の形態と同様である。例えば、PECVD法により厚さ300nmの窒化珪素膜21を形成することができる。次に、フォトリソグラフィ工程およびエッチング工程を行うことにより、この窒化珪素膜21の面内の所定位置に凹部23を形成する。この凹部23は断面が例えば円形の円筒体状であり、断面円の直径3μm、深さ100nmとすることができる。
【0084】
次に、図8Bに示すように、窒化珪素膜21の上に非晶質珪素膜5dを形成する。例えば、LPCVD法により非晶質珪素膜5dを形成することができる。この非晶質珪素膜5dの形成は、凹部23内全体に非晶質珪素が堆積され、窒化珪素膜21の凹部23の周りの膜面にも非晶質珪素が堆積されるまで行う。
【0085】
次に、図8Cに示すように、非晶質珪素膜5dをエッチバックすることにより、窒化珪素膜21の凹部23内の非晶質珪素5dのみを残して、凹部23以外の窒化珪素膜21の表面を露出させる。この凹部23に形成された非晶質珪素5dは、後のレーザ照射によって一部溶融状態となり多結晶珪素に変化する。
【0086】
次に、図8Dに示すように、窒化珪素膜21の上に酸化珪素膜4を形成する。例えば前記第1の実施の形態と同様の方法により、厚さ500nmの酸化珪素膜4を形成する。次に、酸化珪素膜4の凹部23に対応する部分に貫通孔Hを形成する。例えば、フォトリソグラフィ工程およびエッチング工程を行うことにより、酸化珪素膜4の面内の凹部23の中心部に、断面円の直径が0.5μmである貫通孔Hを形成することができる。
【0087】
次に、図8Eに示すように、酸化珪素膜4の上と貫通孔H内に、非晶質珪素膜5を形成する。例えば、前記第1の実施の形態と同様にして、LPCVD法により酸化珪素膜4の上に50nm〜500nm、好ましくは50nm〜250nmの範囲の所定厚さの非晶質珪素膜5を形成することができる。
【0088】
次に、前記第3の実施の形態と同じ方法で非晶質珪素膜5にレーザを照射し、非晶質珪素膜を部分溶融させる。この結果、凹部23内の非晶質珪素膜5dが一部溶融して多結晶化し、この多結晶の結晶粒の一つから結晶成長させて略単結晶珪素膜を形成することができる。
【0089】
この略単結晶の珪素膜を使用して、前記第1の実施の形態における半導体装置の製造方法と同じ方法で薄膜トランジスタを作製することができる。図9に、この半導体装置の製造方法によって形成される薄膜トランジスタの断面図を示す。
【0090】
なお、図9では、便宜上、凹部23が薄膜トランジスタの真下に位置するように図示されているが、凹部23は薄膜トランジスタの真下には限られず、任意の位置に設けることができる。
【0091】
以上、本第4の実施の形態によれば、前記第3の実施の形態と同様の効果を奏する。すなわち、略単結晶状態の珪素膜には、内部に欠陥が少なく、半導体膜の電気特性の点で、エネルギーバンドにおける禁制帯中央部付近の捕獲準位密度が少なくなる。また、結晶粒界が無いために、電子や正孔といったキャリアが流れる際の障壁を大きく減少できる。この珪素膜を薄膜トランジスタの能動層(ソース/ドレイン領域やチャネル形成領域)に用いると、オフ電流値が小さく、急峻な閾値下特性を有し(サブスレショルドスィング値が小さく)、移動度の大きい、特に性能に優れたトランジスタTが得られる。
【0092】
また、本第4の実施の形態によれば、貫通孔Hの断面の大きさは、凹部23内の非晶質珪素に生じる多結晶をなす一つの結晶粒の大きさと同じか少し小さい大きさであればよく、貫通孔Hを開ける酸化珪素膜4の厚さも、貫通孔Hの断面の大きさと同程度の厚さでよい。すなわち、貫通孔Hの断面の大きさを、従来技術の方法で形成する穴の大きさよりも大きくすることができる。
【0093】
その結果、従来技術の方法のように、単結晶を成長させる目的で、穴(貫通孔および凹部)の形成に高価で精密な露光装置およびエッチング装置を使用する必要がなくなる。そのため、例えば300mm四方を超える大型のガラス基板上に多数の薄膜トランジスタを形成する場合でも、優良な特性が安定的に得られる。
また、本第4の実施の形態によれば、前記第3の実施の形態よりもさらに第1絶縁膜に形成する凹部の形状を制御し易く、その凹部に容易に非晶質珪素を堆積できるという点で有利である。
【0094】
(第5の実施の形態)
本発明の第5の実施の形態は、上記第4の方法の半導体薄膜の製造方法を適用したものである。図10A乃至図10Eに、本発明の第5の実施の形態における半導体薄膜の製造方法を説明する断面図を示す。
【0095】
本実施の形態における製造方法は前記第1の実施の形態とほぼ同様に考えることができる。
まず、図10Aに示すように、ガラス基板1上に酸化珪素膜2を形成する。ここで、ガラス基板1上への酸化珪素膜1の形成方法としては、例えば、プラズマ化学気相堆積法(PECVD法)や低圧化学気相堆積法(LPCVD法)、スパッタリング法等の気相堆積法などを用いることができる。例えば、PECVD法により厚さ200nmの酸化珪素膜2を形成することができる。
【0096】
次に、酸化珪素膜2上に非晶質珪素膜3を形成する。ここで、酸化珪素膜2上への非晶質珪素膜3の形成方法としては、例えば、PECVD法やLPCVD法、常圧化学気相堆積法(APCVD法)、スパッタリング法などを用いることができる。例えば、LPCVD法により厚さ50nmの非晶質珪素膜3を形成することができる。
【0097】
さらに、この非晶質珪素膜3にレーザ照射R1を行なうことにより、非晶質珪素膜3を多結晶珪素膜3bに変化させる。例えば、XeClパルスエキシマレーザ光(波長308nm、パスル幅30nsec)を用い、エネルギー密度は0.3J/cm2程度から0.5J/cm2でレーザ照射を行う。また、非晶質珪素膜3の同一個所に対するレーザ照射R1の回数は例えば20回程度とする。
【0098】
具体的には、「Laser processing of amorphous for large-area polysilicon imagers」(J.B.Boyce等Thin Solid Films, vol.383(2001)p.137-142)に記載されているように、同一個所に複数回レーザ照射R1を行うことにより、非晶質珪素膜3を、膜面内が結晶方位(111)を有した多結晶珪素膜3bに変化させることができる。
【0099】
次に、図10Bに示すように、多結晶珪素膜3b上に酸化珪素膜4を形成する。例えば、PECVD法により、厚さ500nmから2μmの範囲の酸化珪素膜4を多結晶珪素膜3b上に形成することができる。
【0100】
次に、酸化珪素膜4に貫通孔Hを形成する。例えば、フォトリソグラフィ工程およびエッチング工程を行うことにより、断面が直径50nmから500nm程度の略円形である貫通孔Hを酸化珪素膜4の面内の所定位置に形成することができる。なお、このエッチングは、例えば、CF4ガスやCHF3ガスのプラズマを用いた反応性イオンエッチングにより行うことができる。
【0101】
次に、図10Cに示すように、酸化珪素膜上及び貫通孔H内に非晶質珪素膜5を形成する。例えば、LPCVD法により、貫通孔H内を埋め込むようにして、50nm〜500nm、好ましくは50nm〜250nmの範囲の所定厚さの非晶質珪素膜5を酸化珪素膜4上に堆積することができる。なお、LPCVD法により非晶質珪素膜4を形成することにより、非晶質珪素膜5を貫通孔H内に確実に埋め込みつつ、高純度の非晶質珪素膜5を酸化珪素膜4上に容易に堆積させることができる。
【0102】
次に、図10Dに示すように、酸化珪素膜4上に堆積された非晶質珪素膜5にレーザ照射R2を行なう。例えば、XeClパルスエキシマレーザ光(波長308nm、パスル幅30nsec)を用い、エネルギー密度は、非晶質珪素膜5の膜厚50nm〜500nm、好ましくは50nm〜250nmに対応するように、0.4J/cm2程度から1.5J/cm2程度でレーザ照射R2を行う。
【0103】
ここで、非晶質珪素膜5に照射されたXeClパルスエキシマレーザ光は、非晶質珪素膜5の表面近傍でほとんど吸収される。これは、XeClパルスエキシマレーザ光の波長(308nm)における非晶質珪素および結晶性珪素の吸収係数が其々0.139nm-1と0.149nm-1と大きいためである。
これにより、酸化珪素膜4下の多結晶珪素膜3bを非溶融状態または部分溶融状態に保ったまま、非晶質珪素膜5を完全溶融状態とすることができる。
【0104】
これによって、レーザ照射R2後の珪素の凝固を、多結晶珪素膜3bから先に始まるようにし、酸化珪素膜4の貫通孔Hを通って、完全溶融状態の非晶質珪素膜5に至らせることができる。ここで、完全溶融状態の非晶質珪素膜5は、凝固時に、酸化珪素膜4の貫通孔Hを通過した結晶粒を核として結晶成長する。従って、多結晶珪素膜3bに含まれる多数の結晶粒の1個の大きさと同じか少し小さい大きさになるように、貫通孔Hの断面の寸法を設定することにより、多結晶珪素膜3bに含まれる多数の結晶粒の中の1つの結晶方位を、貫通孔Hを通って非晶質珪素膜5に伝わらせ、
この1つの結晶粒を核とした結晶成長を酸化珪素膜4上で生じさせることができる。
【0105】
これにより、図10Eに示すように、非晶質珪素膜5の面内の貫通孔Hを中心とした領域に、結晶方位の揃った略単結晶珪素膜5aを形成することができる。
【0106】
この珪素膜5aを使用して、前記第1の実施の形態における半導体装置の製造方法と同じ方法で薄膜トランジスタを作製することができる。図11に、この半導体装置の製造方法によって形成される薄膜トランジスタの断面図を示す。
【0107】
以上、本第5の実施の形態によれば、前記第1の実施の形態と同様の効果を奏する。すなわち、この略単結晶珪素膜5aは、内部に欠陥が少なく、半導体の電気特性の点で、エネルギーバンド図における禁制帯中央部付近の捕獲準位密度を少なくさせる。この略単結晶珪素膜5aには、結晶粒界がないために、電子や正孔といったキャリアが流れる際の障壁を大きく減少させる。このため、この珪略単結晶珪素膜5aを薄膜トランジスタの能動層(ソース/ドレイン領域やチャネル形成領域)に用いることにより、オフ電流値が小さく、移動度の大きな優良なトランジスタを容易に得ることができる。
【0108】
なお、多結晶珪素膜3b上に酸化珪素膜4を形成する前に、この多結晶珪素膜3bをフォトリソグラフィ工程およびエッチング工程により加工し、貫通孔H付近のみを残すようにしてもよい。
【0109】
(第6の実施の形態)
本発明の第6の実施の形態は、上記第4の方法の半導体薄膜の製造方法の変形例に係るものである。図12A乃至図12Eに、本発明の第6の実施の形態における半導体薄膜の製造方法を説明する断面図を示す。
【0110】
本第6の実施の形態は、前記第5の実施の形態とほぼ同様である。ただし、非晶質珪素膜3を多結晶珪素膜3bに変化させた後、多結晶珪素膜3bを所定形状にパターニングしてから酸化珪素膜4を設ける点で、上記第5の実施の形態と異なる。
【0111】
すなわち、図12Aにおいて、酸化珪素膜2および非晶質珪素膜3をガラス基板1上に順次形成した後、この非晶質珪素膜3にレーザ照射R1を行なうことにより、非晶質珪素膜3を多結晶珪素膜3bに変化させる。そして、フォトリソグラフィ工程およびエッチング工程を行うことにより、多結晶珪素膜3bをパターニングする。
【0112】
次に、図12Bに示すように、例えばPECVD法により、酸化珪素膜4を多結晶珪素膜3b上に形成し、例えばフォトリソグラフィ工程およびエッチング工程を行うことにより、多結晶珪素膜3b上の酸化珪素膜4の所定位置に貫通孔Hを形成する。
【0113】
次に、図12Cに示すように、例えばLPCVD法により、貫通孔H内を埋め込むようにして、非晶質珪素膜5を酸化珪素膜4上に堆積する。
【0114】
次に、図12Dに示すように、酸化珪素膜4上に堆積された非晶質珪素膜5にレーザ照射R2を行なうことにより、多結晶珪素膜3bを非溶融状態または部分溶融状態に保ったままで、非晶質珪素膜5を完全溶融状態とする。
【0115】
次に、図12Eに示すように、レーザ照射R2後に非晶質珪素膜5を凝固させ、非晶質珪素膜5の面内の貫通孔Hを中心とした領域に、略単結晶珪素膜5aを形成する。
【0116】
なお、上記実施の形態では、非晶質珪素膜3に所定条件でレーザ照射R1を行なった後、非晶質珪素膜3をパターニングする方法について説明したが、非晶質珪素膜3をパターニングした後に、レーザ照射R1を行ない、多晶質珪素膜3bを形成するようにしてもよい。
【0117】
この珪素膜5aを使用して、前記第1の実施の形態における半導体装置の製造方法と同じ方法で薄膜トランジスタを作製することができる。図13に、この半導体装置の製造方法によって形成される薄膜トランジスタの断面図を示す。
【0118】
なお、図13では、便宜上、多結晶珪素膜3bが薄膜トランジスタの真下に位置するように図示されているが、多結晶珪素膜3bは薄膜トランジスタの真下に限られず、任意の位置に設けることができる。
【0119】
以上、本第6の実施の形態によれば、前記第1の実施の形態と同様の効果を奏する。すなわち、2層の非晶質珪素膜3、5間に設けた酸化珪素膜4に貫通孔Hを形成し、また、そのガラス基板1側の非晶質珪素膜3を結晶方位がほぼ揃った多結晶膜3bとすることによって、従来技術の方法の場合のような略単結晶粒の結晶方位のばらつきを抑えることができる。
【0120】
この結果、本第6の実施の形態による結晶方位が揃った略単結晶粒を用いた半導体装置では、その特性のばらつきを低減することができ、例えば、薄膜トランジスタであれば、オフ電流が小さく、急峻な閾値下特性を有し、移動度の大きい、特に性能に優れた薄膜トランジスタを容易に得ることができる。
【0121】
(第7の実施の形態)
図14に、本発明の第7の実施の形態における半導体装置の製造方法で形成された薄膜トランジスタの断面図を示す。
本第7の実施の形態における半導体装置の製造方法は、基本的に前記第6の実施の形態における半導体薄膜及び半導体装置の製造方法と同様である。ただし、当該第7の実施の形態の方法は、前記第6の実施の形態において、図12Aに示すようにガラス基板1上に酸化珪素膜2を形成する前に、ガラス基板1上に窒化珪素膜20を形成する点で異なる。
【0122】
すなわち、図14において、例えばプラズマ化学気相堆積法(PECVD法)や低圧化学気相堆積法(LPCVD法)、スパッタリング法等の気相堆積法などにより、ガラス基板1上に窒化珪素膜20を形成する。
【0123】
そして、この窒化珪素膜20上には、図12Dの構成と同様に、酸化珪素膜2、多結晶珪素膜3bおよび酸化珪素膜4が順次形成され、酸化珪素膜4上には、略単結晶珪素膜5aが形成される。
【0124】
そして、略単結晶珪素膜5aの貫通孔Hの存在しない領域5bには、酸化珪素膜10を介してゲート電極6が形成され、ゲート電極6の両側の略単結晶珪素膜5bには、ソース/ドレイン領域7が形成される。
【0125】
また、ゲート電極6上には、酸化珪素膜12を介してソース/ドレイン電極13およびゲート電極用の端子電極14が形成され、ソース/ドレイン電極13は、コンタクトホールCを介してソース/ドレイン領域7と接続され、ゲート電極用の端子電極14は別のコンタクトホールを介してゲート電極6と接続される。
【0126】
ここで、窒化珪素膜20の膜厚は、例えば、50nmとし、酸化珪素膜2の膜厚は、例えば、100nm〜200nmとすることができる。
【0127】
以上、本第7の実施の形態によれば、前記第1の実施の形態と同様の効果を奏する。すなわち、ガラス基板1上に窒化珪素膜20を形成してから、酸化珪素膜2を形成することにより、ガラス基板1直上の絶縁膜を窒化珪素膜20および酸化珪素膜2の2層構造にしたので、レーザ照射R1、R2時に発生する熱を絶縁膜がガラス基板1から遮蔽する効果を向上させることができ、ガラス基板1への熱ダメージを低減することができる。
【0128】
本発明では単結晶珪素膜5を酸化珪素膜4上に形成するために、非晶質珪素膜5が完全溶融する条件でレーザ照射R2が行われるため、ガラス基板1が熱によってダメージを受け易くなるが、本実施の形態によれば、ガラス基板1上の絶縁層を2層構造とすることによって、この熱ダメージを低減することができる。
【0129】
また本実施の形態によれば、ガラス基板1上の絶縁層を2層構造することにより、半導体薄膜にとって望ましくない不純物、すなわちナトリウムやアルミニウムあるいはホウ素などがガラス基板1に含まれている場合においても、これらの不純物がガラス基板1から半導体薄膜へ拡散することを効果的に防止することができる。
【0130】
さらに本実施の形態によれば、これらの熱ダメージの低減効果および不純物拡散防止効果によって、特性の優れた薄膜トランジスタを容易に得ることができる。また、酸化珪素膜4上での珪素の結晶成長の観点から、酸化珪素膜4の表面を平坦として、溶融した非晶質珪素膜に結晶核が発生しないようにすることが望ましい。
【0131】
ここで、酸化珪素膜2と窒化珪素膜20とを比較すると、酸化珪素膜2の方が窒化珪素膜20よりも表面の平坦性が良好である。このため、非晶質珪素膜3、5の直下の絶縁膜として、表面の平坦性が良好な酸化珪素膜2、4とし、酸化珪素膜2とガラス基板1との間に窒化珪素膜20を形成することがより好ましい。なお、本実施の形態では、レーザ照射R2時のガラス基板1への熱ダメージを低減するために、絶縁膜を2層構造とする方法について説明したが、絶縁膜を3層構造以上としてもよい。
【0132】
(第8の実施の形態)
本発明の第8の実施の形態は、本発明の半導体装置の製造方法によって製造される半導体装置等を備えた電気光学装置に関する。
図15に、本第8の実施の形態における電気光学(表示)装置100の接続図を示す。本実施の形態の表示装置100は、各画素領域Gに電界発光効果により発光可能な発光層OELD、それを駆動するための電流を記憶する保持容量Cを備え、さらに本発明の製造方法によって製造される半導体装置、ここでは薄膜トランジスタT1〜T4を備えて構成されている。ドライバ領域101からは、走査線Vsel及び発光制御線Vgpが各画素領域Gに供給されている。ドライバ領域102からは、データ線Idataおよび電源線Vddが各画素領域Gに供給されている。走査線Vselとデータ線Idataとを制御することにより、各画素領域Gに対する電流プログラムが行われ、発光部OELDによる発光が制御可能になっている。
【0133】
本第8の実施の形態によれば、本発明の半導体装置の製造方法によって製造された半導体装置を備えているので、上記各実施の形態における効果と同様の効果を奏する。すなわち、当該半導体装置が備える半導体薄膜は、内部に欠陥が少なく、半導体膜の電気特性の点で、エネルギーバンドにおける禁制帯中央部付近の捕獲準位密度が少なく、また、結晶粒界が無いために、電子や正孔といったキャリアが流れる際の障壁を大きく減少できるため、オフ電流値が小さく移動度の大きな優良な半導体装置となっている。
【0134】
なお、上記駆動回路は、発光要素に電界発光素子を使用する場合の回路の一例であり他の回路構成も可能である。例えば、ドライバ領域101または102へ本発明の半導体装置の製造方法によってまた発光要素に液晶表示素子を利用することも回路構成を種々変更することにより可能である。
【0135】
(第9の実施の形態)
本第9の実施の形態は、本発明の半導体装置の製造方法によって製造される半導体装置等を備えた電子機器に関する。図16A〜図16Fに、本第9の実施の形態における電子機器の例を挙げる。
図16Aは本発明の製造方法によって製造される半導体装置等が搭載された携帯電話の例であり、当該携帯電話30は、電気光学装置(表示パネル)31、音声出力部32、音声入力部33、操作部34、およびアンテナ部35を備えている。本発明の半導体装置の製造方法は、例えば表示パネル31や内蔵される回路に設けられる半導体装置の製造に適用される。
【0136】
図16Bは本発明の製造方法によって製造される半導体装置等が搭載されたビデオカメラの例であり、当該ビデオカメラ40は、電気光学装置(表示パネル)41、操作部42、音声入力部43、および受像部44を備えている。本発明の半導体装置の製造方法は、例えば表示パネル41や内蔵される回路に設けられる半導体装置の製造に適用される。
【0137】
図16Cは本発明の製造方法によって製造される半導体装置等が搭載された携帯型パーソナルコンピュータの例であり、当該コンピュータ50は、電気光学装置(表示パネル)51、操作部52、およびカメラ部53を備えている。本発明の半導体装置の製造方法は、例えば表示パネル51や内蔵される回路に設けられる半導体装置の製造に適用される。
【0138】
図16Dは本発明の製造方法によって製造される半導体装置等が搭載されたヘッドマウントディスプレイの例であり、当該ヘッドマウントディスプレイ60は、電気光学装置(表示パネル)61、光学系収納部62およびバンド部63を備えている。本発明の半導体装置の製造方法は、例えば表示パネル61や内蔵される回路に設けられる半導体装置の製造に適用される。
【0139】
図16Eは本発明の製造方法によって製造される半導体装置等が搭載されたリア型プロジェクターの例であり、当該プロジェクター70は、電気光学装置(光変調器)71、光源72、合成光学系73、ミラー74・75ミラー及びスクリーン77を筐体76内に備えている。本発明の半導体装置の製造方法は、例えば光変調器71や内蔵される回路に設けられる半導体装置の製造に適用される。
【0140】
図16Fは本発明の製造方法によって製造される半導体装置等が搭載されたフロント型プロジェクターの例であり、当該プロジェクター80は、電気光学装置(画像表示源)81及び光学系82を筐体83内に備え、画像をスクリーン84に表示可能になっている。本発明の半導体装置の製造方法は、例えば画像表示源81や内蔵される回路に設けられる半導体装置の製造に適用される。
【0141】
上記例に限らず本発明に係る半導体装置の製造方法は、あらゆる電子機器の製造に適用可能である。例えば、この他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型TV、DSP装置、PDA、電子手帳、電光掲示盤、宣伝公告用ディスプレイ、ICカードなどにも適用することができる。
【0142】
本発明に係る電子機器によれば、前記各実施の形態における半導体装置における効果と同様の効果を奏する。すなわち、当該半導体装置が備える半導体薄膜は、内部に欠陥が少なく、半導体膜の電気特性の点で、エネルギーバンドにおける禁制帯中央部付近の捕獲準位密度が少なく、また、結晶粒界が無いために、電子や正孔といったキャリアが流れる際の障壁を大きく減少できるため、オフ電流値が小さく移動度の大きな優良な半導体装置となっている。
【0143】
なお、本発明は上述した各実施形態に限定されることなく、本発明の特許請求の範囲に記載の要旨の範囲内で種々に変形、変更できるものである。
【0144】
(産業上の利用可能性)
以上説明したように、本発明の半導体薄膜及び半導体装置の製造方法によれば、二層の珪素膜の間に貫通孔を有する絶縁膜を設け、レーザを照射することにより前記珪素膜を部分溶融させ、前記貫通孔に続く前記絶縁膜の下層側の前記珪素膜の少なくとも一部から当該貫通孔を経て前記絶縁膜の上層側の前記珪素膜の少なくとも一部にまで略単結晶珪素膜を連続形成したので、絶縁膜の貫通孔の径は、絶縁膜下層側の珪素膜に生じる多結晶をなす一つの結晶粒の大きさと同じか少し小さい大きさでよいため、従来の方法で形成する穴よりも大きな径の貫通孔を形成すれば十分である。このため高価で精密な露光装置やエッチング装置を必要としない。また大型液晶ディスプレー等のように、大きなガラス基板上に多数の高性能の半導体装置を容易に形成できる。
【0145】
本発明の半導体装置、集積回路、及び電子機器によれば、略単結晶珪素膜を備えるので、オフ電流値が小さく、急峻な閾値下特性を有し、移動度の大きい、性能に優れた半導体装置を得ることができる。
【0146】
【図面の簡単な説明】
図1A乃至図1Dは、本発明の第1の実施の形態における半導体薄膜の製造方法を説明する断面図であって、レーザ照射工程後の結晶成長過程までを示す工程図である(図2におけるB−B切断面に相当)。
図2は、本発明の半導体装置の製造方法で製造される薄膜トランジスタの例を示す平面図である。
図3A乃至図3Dは、本発明の第1の実施の形態における半導体装置の製造方法を説明する断面図である(図2におけるA−A切断面に相当)。
図4A乃至図4Cは、貫通孔への略単結晶珪素の残留の態様を示す断面図である(図2のC−C断面に相当)。
図5は、本発明の第2の実施の形態における半導体装置の製造方法によって製造される薄膜トランジスタの断面図である(図2におけるA−A切断面に相当)。
図6A乃至図6Dは、本発明の第3の実施の形態における半導体薄膜の製造方法を説明する断面図であって、レーザ照射工程後の結晶成長過程までを示す工程図である(図2におけるB−B切断面に相当)。
図7は、第3の実施の形態における半導体装置の製造方法によって製造される薄膜トランジスタの断面図である(図2におけるA−A切断面に相当)。
図8A乃至図8Eは、本発明の第4の実施の形態における半導体薄膜の製造方法を説明する断面図であって、第2絶縁膜上への非晶質珪素膜形成工程までを示す工程図である(図2におけるB−B切断面に相当)。
図9は、第4の実施の形態における半導体装置の製造方法によって製造される薄膜トランジスタの断面図である(図2におけるA−A切断面に相当)。
図10A乃至図10Eは、本発明の第5の実施の形態における半導体薄膜の製造工程を示す断面図である(図2におけるB−B切断面に相当)。
図11は、第5の実施の形態における半導体装置の製造方法によって製造される薄膜トランジスタの断面図である(図2におけるA−A切断面に相当)。
図12A乃至図12Eは、本発明の第6の実施の形態における半導体薄膜の製造工程を示す断面図である(図2におけるB−B切断面に相当)。
図13は、第6の実施の形態における半導体装置の製造方法によって製造される薄膜トランジスタの断面図である(図2におけるA−A切断面に相当)。
図14は、本発明の第7の実施の形態における半導体装置の製造方法によって製造される薄膜トランジスタの断面図である(図2におけるA−A切断面に相当)。
図15は、本発明の第8の実施の形態における電気光学装置の構成図である。
図16は、第9の実施の形態における電子機器の例であり、図16Aは携帯電話、図16Bはビデオカメラ、図16Cは携帯型パーソナルコンピュータ、図16Dはヘッドマウントディスプレイ、図16Eはリア型プロジェクター、図16Fはフロント型プロジェクターへの適用例である。
Claims (17)
- 第1絶縁膜の上に第1非晶質珪素膜を形成する工程と、
前記第1非晶質珪素膜の上に第2絶縁膜を形成して、当該第2絶縁膜の面内の所定位置に貫通孔を形成する工程と、
前記第2絶縁膜上と前記貫通孔内に非晶質珪素を堆積することにより、第2絶縁膜上に第2非晶質珪素膜を形成する工程と、
前記第2非晶質珪素膜にレーザを照射して、前記第2非晶質珪素膜を完全溶融状態にするとともに、前記第1非晶質珪素膜を部分溶融状態にすることにより、前記第2非晶質珪素膜の面内の前記貫通孔を中心とした領域を略単結晶状態の珪素膜とする工程と、を備え、
前記貫通孔の断面の大きさは、前記第1非晶質珪素膜を部分溶融状態にすることによって生じる多結晶をなす一つの結晶粒の大きさと同じか小さい大きさである半導体薄膜の製造方法。 - 第1絶縁膜の上に当該第1絶縁膜とは異なる材料からなる第2絶縁膜を形成する工程と、
前記第2絶縁膜の面内の所定位置に貫通孔を形成する工程と、
前記第1絶縁膜の前記貫通孔の位置に当該貫通孔よりも断面が大きな凹部を形成する工程と、
前記第2絶縁膜上と前記貫通孔内および前記凹部内に非晶質珪素を堆積することにより、当該第2絶縁膜上に非晶質珪素膜を形成する工程と、
前記非晶質珪素膜にレーザを照射して、当該非晶質珪素膜を完全溶融状態にするとともに、前記凹部内の非晶質珪素を部分溶融状態にすることにより、当該非晶質珪素膜の面内の前記貫通孔を中心とした領域を略単結晶状態の珪素膜とする工程と、を備え、
前記貫通孔の断面の大きさは、前記凹部内の非晶質珪素膜を部分溶融状態にすることによって生じる多結晶をなす一つの結晶粒の大きさと同じか小さい大きさである半導体薄膜の製造方法。 - 第1絶縁膜の面内の所定位置に凹部を形成する工程と、
前記凹部内に非晶質珪素を堆積する工程と、
前記第1絶縁膜上に第2絶縁膜を形成する工程と、
前記第2絶縁膜の前記凹部の位置に前記凹部より断面の小さな貫通孔を形成する工程と、
前記第2絶縁膜上と前記貫通孔内に非晶質珪素を堆積することにより、前記第2絶縁膜上に非晶質珪素膜を形成する工程と、
前記非晶質珪素膜にレーザを照射して、当該非晶質珪素膜を完全溶融状態にするとともに、前記凹部内の非晶質珪素を部分溶融状態にすることにより、当該非晶質珪素膜の面内の前記貫通孔を中心とした領域を略単結晶状態の珪素膜とする工程と、を備え、
前記貫通孔の断面の大きさは、前記凹部内の非晶質珪素膜を部分溶融状態にすることによって生じる多結晶をなす一つの結晶粒の大きさと同じか小さい大きさである半導体薄膜の製造方法。 - 第1絶縁膜上に第1非晶質珪素膜を形成する工程と、
前記第1非晶質珪素膜にレーザ照射することより、前記第1非晶質珪素膜を多結晶珪素膜に変化させる工程と、
前記多結晶珪素膜上に第2絶縁膜を形成する工程と、
前記第2絶縁膜に貫通孔を形成する工程と、
前記貫通孔に埋め込むようにして、前記第2絶縁膜上に第2非晶質珪素膜を形成する工程と、
前記第2非晶質珪素膜にレーザ照射し、前記多結晶珪素膜を非溶融状態または部分溶融状態にしたまま、前記第2非晶質珪素膜を完全溶融状態にすることにより、前記貫通孔を中心とした前記第2非晶質珪素膜を略単結晶珪素膜に変化させる工程と、を備え、
前記貫通孔の断面の大きさは、前記多結晶珪素膜をなす一つの結晶粒の大きさと同じか小さい大きさである半導体薄膜の製造方法。 - 請求項1又は請求項4に記載の半導体薄膜の製造方法において、
前記第1絶縁膜および前記第2絶縁膜は酸化珪素膜であり、前記第1絶縁膜の下層には窒化珪素膜が形成されている半導体薄膜の製造方法。 - 請求項2又は請求項3に記載の半導体薄膜の製造方法において、
前記第1絶縁膜を窒化珪素膜とし、前記第2絶縁膜を酸化珪素膜とする半導体薄膜の製造方法。 - 請求項1乃至6のいずれか一項に記載の半導体薄膜の製造方法によって製造される前記略単結晶珪素膜を半導体薄膜として使用して半導体装置を形成する工程を備える半導体装置の製造方法。
- 請求項7に記載の半導体装置の製造方法において、
前記略単結晶珪素膜をエッチングすることにより前記貫通孔から分離させて前記半導体薄膜を形成する半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記略単結晶状態の珪素膜の面内の前記貫通孔を含まない部分を、前記半導体薄膜として使用して前記半導体装置を形成する半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記半導体装置は薄膜トランジスタであり、前記貫通孔を、当該薄膜トランジスタを形成する位置に対応させて設ける半導体装置の製造方法。 - 第1絶縁膜上に形成された多結晶珪素膜と、
前記多結晶珪素膜上に形成された貫通孔を有する第2絶縁膜と、
前記貫通孔を介して前記多結晶珪素膜と接触し、前記多結晶珪素膜に含まれる結晶粒を核として前記第2絶縁膜上に形成された略単結晶珪素膜と、を備え、
前記貫通孔の断面の大きさは、前記多結晶珪素膜をなす一つの結晶粒の大きさと同じか小さい大きさである半導体装置。 - 多結晶珪素膜が含まれる凹部を有する第1絶縁膜と、
前記第1絶縁膜上に形成され、前記凹部に続く位置に貫通孔を有する第2絶縁膜と、
前記貫通孔を介して前記凹部内の前記多結晶珪素膜と接触し、前記多結晶珪素膜に含まれる結晶粒を核として前記第2絶縁膜上に形成された略単結晶珪素膜と、を備え、
前記貫通孔の断面の大きさは、前記多結晶珪素膜をなす一つの結晶粒の大きさと同じか小さい大きさである半導体装置。 - 請求項11又は12に記載の半導体装置において、
前記第1絶縁膜及び前記第2絶縁膜は酸化珪素膜であり、前記第1絶縁膜の下層には窒化珪素膜がさらに形成されている半導体装置。 - 請求項11乃至13のいずれか一項に記載の半導体装置において、
前記略単結晶珪素の面内のうち前記貫通孔を含まない部分を前記半導体薄膜として用いて構成されている半導体装置。 - 請求項11乃至14のいずれか一項に記載の半導体装置を備える集積回路。
- 請求項11乃至14のいずれか一項に記載の半導体装置を備える電気光学装置。
- 請求項11乃至14のいずれか一項に記載の半導体装置を備える電子機器。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001225125 | 2001-07-25 | ||
JP2001225125 | 2001-07-25 | ||
JP2001339681 | 2001-11-05 | ||
JP2001339681 | 2001-11-05 | ||
PCT/JP2002/007436 WO2003010804A1 (en) | 2001-07-25 | 2002-07-23 | Method of producing semiconductor thin film, method of producing semiconductor device, semiconductor device, integrated circuit, electrooptical device and electronic apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2003010804A1 JPWO2003010804A1 (ja) | 2004-11-18 |
JP4193206B2 true JP4193206B2 (ja) | 2008-12-10 |
Family
ID=26619272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003516092A Expired - Lifetime JP4193206B2 (ja) | 2001-07-25 | 2002-07-23 | 半導体薄膜の製造方法、半導体装置の製造方法、半導体装置、集積回路、電気光学装置及び電子機器 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6940143B2 (ja) |
EP (1) | EP1420437A4 (ja) |
JP (1) | JP4193206B2 (ja) |
KR (1) | KR100614070B1 (ja) |
CN (1) | CN1326205C (ja) |
TW (1) | TW569290B (ja) |
WO (1) | WO2003010804A1 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4310076B2 (ja) * | 2001-05-31 | 2009-08-05 | キヤノン株式会社 | 結晶性薄膜の製造方法 |
JP2003297718A (ja) * | 2002-03-29 | 2003-10-17 | Seiko Epson Corp | 微細孔形成方法、半導体装置の製造方法、半導体装置、表示装置、および電子機器 |
AU2003283833A1 (en) * | 2002-11-27 | 2004-06-18 | Canon Kabushiki Kaisha | Producing method for crystalline thin film |
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CN107665896B (zh) * | 2017-10-27 | 2021-02-23 | 北京京东方显示技术有限公司 | 显示基板及其制作方法、显示面板和显示装置 |
CN115863348A (zh) * | 2021-09-24 | 2023-03-28 | 联华电子股份有限公司 | 绝缘体覆硅基板及其制作方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56144530A (en) * | 1980-04-10 | 1981-11-10 | Fujitsu Ltd | Manufacture of semiconductor device |
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-
2002
- 2002-07-23 CN CNB028026527A patent/CN1326205C/zh not_active Expired - Fee Related
- 2002-07-23 WO PCT/JP2002/007436 patent/WO2003010804A1/ja not_active Application Discontinuation
- 2002-07-23 KR KR1020037003984A patent/KR100614070B1/ko not_active IP Right Cessation
- 2002-07-23 JP JP2003516092A patent/JP4193206B2/ja not_active Expired - Lifetime
- 2002-07-23 EP EP02749337A patent/EP1420437A4/en not_active Withdrawn
- 2002-07-24 US US10/201,720 patent/US6940143B2/en not_active Expired - Fee Related
- 2002-07-25 TW TW091116605A patent/TW569290B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TW569290B (en) | 2004-01-01 |
KR20030048403A (ko) | 2003-06-19 |
EP1420437A1 (en) | 2004-05-19 |
CN1465093A (zh) | 2003-12-31 |
US20030034523A1 (en) | 2003-02-20 |
CN1326205C (zh) | 2007-07-11 |
JPWO2003010804A1 (ja) | 2004-11-18 |
EP1420437A4 (en) | 2006-02-08 |
US6940143B2 (en) | 2005-09-06 |
WO2003010804A1 (en) | 2003-02-06 |
KR100614070B1 (ko) | 2006-08-22 |
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JP2004319913A (ja) | 半導体膜の製造方法、半導体装置の製造方法、集積回路、電気光学装置、電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080327 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080520 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080717 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080808 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080914 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 4 |