KR100613162B1 - 반도체 장치, 전기 광학 장치, 집적 회로 및 전자 기기 - Google Patents

반도체 장치, 전기 광학 장치, 집적 회로 및 전자 기기 Download PDF

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Abstract

본 발명은 비교적 저온에서의 열처리에서도 소스 영역 및 드레인 영역의 불순물 활성화가 실현되고, 고성능의 박막 트랜지스터를 얻을 수 있게 하는 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다.
기판(11) 상에 반도체막의 결정화 시의 기점이 되어야 할 복수의 기점부(125)를 형성하는 기점부 형성 공정과, 기점부가 형성된 기판 상에 반도체막을 형성하는 반도체막 형성 공정과, 반도체막에 열처리를 행하고 복수의 기점부(125)의 각각을 대략 중심으로 하는 복수의 대략 단결정립을 형성하는 열처리 공정과, 반도체막을 패터닝하여 트랜지스터 영역(133)을 형성하는 패터닝 공정과, 트랜지스터 영역 상에 게이트 절연막(14) 및 게이트 전극(15)을 형성하여 박막 트랜지스터를 형성하는 소자 형성 공정을 포함하고, 패터닝 공정에서의 소스 영역 및 드레인 영역(133)에 대략 단결정립이 포함되도록 기점부(125)를 형성한다.
소스 영역, 드레인 영역, 게이트 전극, 실리콘 결정립, 미세 구멍, 단결정립

Description

반도체 장치, 전기 광학 장치, 집적 회로 및 전자 기기{SEMICONDUCTOR DEVICE, ELECTRO-OPTICAL DEVICE, INTEGRATED CIRCUIT AND ELECTRONIC EQUIPMENT}
도 1은 미세구멍의 형성 및 실리콘 대략 단결정립을 형성하는 공정을 설명하는 설명도.
도 2는 실리콘 대략 단결정립을 형성하는 공정에 대하여 설명하는 설명도.
도 3은 실리콘 대략 단결정립이 형성되었을 경우에, 미세구멍의 배치와 그 배치에 대응하여 형성되는 대략 단결정립의 형상과의 관계를 설명하는 평면도.
도 4는 박막 트랜지스터에 대하여 주로 게이트 전극과 활성 영역(소스 영역, 드레인 영역, 채널 형성 영역)에 착안하여, 그 이외의 구성을 생략하여 나타낸 평면도.
도 5는 박막 트랜지스터를 형성하는 공정을 설명하는 설명도.
도 6은 열처리에 의한 실리콘막의 결정성의 회복을 설명하는 설명도.
도 7은 전기 광학 장치의 일례인 표시장치의 접속 상태를 나타내는 도면.
도 8은 표시 장치를 적용 가능한 전자기기의 예를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 유리 기판
12(121, 122, 124), 14, 16 : 산화 실리콘막
123 : 구멍
125 : 미세구멍(오목부)
13, 130 : 실리콘막
131 : 실리콘 결정립
132 : 결정립계
133 : 반도체막(트랜지스터 영역)
15 : 게이트 전극
134 : 소스 영역 및 드레인 영역
135 : 채널 형성 영역
1 : 표시 장치
본 발명은 반도체 장치의 제조 방법 및 이 제조 방법에 의해 제조되는 반도체 장치, 전기 광학 장치, 집적 회로 및 전자기기에 관한 것이다.
전기 광학 장치, 예를 들어 액정 표시 장치나 유기 EL(일렉트로루미네선스)표시 장치 등에서는, 반도체 소자로서의 박막 트랜지스터를 포함하여 구성되는 박막 회로를 사용하여 화소의 스위칭 등을 행하고 있다. 종래의 박막 트랜지스터는 비정질 실리콘막을 사용하여 채널 형성 영역 등의 활성 영역을 형성하고 있다. 또한, 다결정 실리콘막을 사용하여 활성 영역을 형성한 박막 트랜지스터도 실용화되고 있다. 다결정 실리콘막을 사용함으로써, 비정질 실리콘막을 사용하였을 경우와 비교하여 이동도 등의 전기적 특성이 향상되고, 박막 트랜지스터의 성능을 향상시킬 수 있다.
또한, 박막 트랜지스터의 성능을 더욱 향상시키기 위해서, 큰 결정립으로 이루어지는 반도체막을 형성하고, 박막 트랜지스터의 채널 형성 영역내에 결정립계가 들어가지 않도록 하는 기술이 검토되고 있다. 예를 들어, 기판 위에 미세구멍을 형성하고, 이 미세구멍을 결정 성장의 기점으로 하여 반도체막의 결정화를 행함으로써, 대입경(大粒徑)의 실리콘 결정립을 형성하는 기술이 제안되고 있다. 이러한 기술은, 예를 들어 일본국 특허 공개평 11-87243호 공보[특허문헌 1], 문헌「Single Crystal Thin Film transistors;IBM TECHNICAL DISCLOSURE BULLETIN Aug. 1993 pp257-258」[비특허문헌 1], 문헌「Advanced Excimer-Laser Crystallization Techniques of Si Thin-Film For Location Control of Large Grain on Glass；R. Ishihara et al., proc. SPIE 2001, vol. 4295 pp14-23」[비특허문헌 3] 등에 기재되어 있다.
이 기술을 사용하여 형성되는 대결정립경(大結晶粒徑)의 실리콘막을 사용하여 박막 트랜지스터를 형성함으로써, 1개의 박막 트랜지스터의 형성 영역(특히, 채널 형성 영역)에 결정립계가 들어가지 않도록 할 수 있다. 이에 따라, 이동도 등 의 전기적 특성이 뛰어난 박막 트랜지스터를 실현할 수 있게 된다.
그런데, 박막 트랜지스터를 고성능화함에 따라 소스 영역이나 드레인 영역의 저(低)저항화의 필요성이 나타나고 있다. 왜냐하면, 채널 형성 영역만 결정성이 뛰어나 박막 트랜지스터의 ON상태에서 이 부분의 저항이 작아졌다고 하더라도, 박막 트랜지스터에서는 소스 영역∼채널 형성 영역∼드레인 영역의 전체를 캐리어(전자나 정공)가 흐르기 때문에, 소스 영역 및 드레인 영역의 저항이 충분히 낮지 않으면 박막 트랜지스터 전체로서의 특성은 뛰어난 것이 되지 않기 때문이다.
일반적으로, 소스 영역 및 드레인 영역은 반도체막에 대하여 불순물을 주입하고 나중에 적당한 열처리를 행함으로써, 주입 부분의 결정성을 회복시켜 불순물의 활성화를 행한다. 이 때의 열처리 온도는 유리 기판을 사용하는 경우에는 비교적 저온일 필요가 있기 때문에, 실제로는 충분한 활성화가 실현되지 않고 비교적 높은 저항치를 갖는 소스 영역 및 드레인 영역밖에 형성할 수 없다.
따라서, 본 발명은 비교적 저온에서의 열처리에서도 소스 영역 및 드레인 영역의 불순물 활성화가 실현되고, 고성능인 박막 트랜지스터를 얻을 수 있도록 하는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 적어도 한쪽의 표면이 절연성의 기판에 반도체막을 사용하여 박막 트랜지스터를 형성하는 반도체 장치의 제조 방법으 로서, 기판 상에 반도체막의 결정화 시의 기점(起點)이 되어야 할 복수의 기점부를 형성하는 기점부 형성 공정과, 기점부가 형성된 기판 상에 반도체막을 형성하는 반도체막 형성 공정과, 반도체막에 열처리를 행하고, 복수의 기점부의 각각을 대략 중심으로 하는 복수의 대략 단결정립(單結晶粒)을 형성하는 열처리 공정과, 반도체막을 패터닝하고, 소스 영역, 드레인 영역 및 채널 형성 영역으로 되어야 할 트랜지스터 영역을 형성하는 패터닝 공정과, 트랜지스터 영역 상에 게이트 절연막 및 게이트 전극을 형성하여 박막 트랜지스터를 형성하는 소자 형성 공정을 포함하고, 기점부 형성 공정에서는, 패터닝 공정에서의 소스 영역 및 드레인 영역에 상기 대략 단결정립이 포함되도록 상기 기점부를 형성한다.
상기 방법에 의하면, 기점부를 기점으로 하여 반도체막으로서 고성능의 대략 단결정립이 형성되지만, 이 기점부는 소스 및 드레인 영역에 대략 단결정립이 포함되도록 형성된다. 따라서, 이 소스 및 드레인 영역에 불순물을 주입하면, 비교적 저온에서의 열처리에 의해 활성화되어 이들 영역의 기생 저항을 저감할 수 있다.
또한, 「기점부」란, 결정 성장에서의 기점이며, 열처리에 의해 기점부로부터 대략 단결정립의 결정이 성장해 가는 부분이다.
「반도체막」에 한정은 없으며, 예를 들면 다결정 반도체막이나 아모퍼스 반도체막을 포함한다.
「대략 중심」이란, 기하적으로 중심이라는 의미가 아니며, 상기한 바와 같이 결정 성장의 기점이 되기 때문에, 성장 직후의 대략 단결정립의 가운데 정도에 위치하게 된다고 하는 의미이다.
「대략 단결정립」이란, Σ3이나 Σ9나 Σ27 등과 같은 규칙 입계(대응 입계)는 포함할 수 있지만, 불규칙 입계를 포함하지 않는 것을 말한다.
또한, 「기점부」는 예를 들면 기판에 형성된 오목부이다. 오목부 형상으로 형성해 두면, 열처리 과정에 의해 오목부의 저부(底部)로부터 결정 성장이 생기기 때문이다. 이 때, 오목부의 지름은 다결정 반도체의 하나의 입계의 지름과 동등하던지 조금 작은 지름을 갖는 것이 바람직하다.
또한, 열처리 공정은 레이저 조사에 의해 행하여지는 것이 바람직하다. 레이저 조사에 의하면, 일부의 반도체막에 효율적으로 에너지를 공급하고, 일부만을 융해(融解)시킴으로써 대략 단결정립을 성장시키기 쉽기 때문이다.
또한, 본 발명은 게이트 절연막 및 게이트 전극 상으로부터 불순물을 소스 영역 및 드레인 영역에 도입하는 불순물 도입 공정과, 불순물이 도입된 소스 영역 및 드레인 영역에 열처리를 가하여, 상기 소스 영역 및 드레인 영역의 결정성을 회복시키는 결정성 회복 공정을 더 구비한다. 불순물이 도입되면 불순물 원소의 주입에 의해 그 표면 부근의 결정성에 손상이 생기지만, 본원 발명에 의하면 열처리에 의해 충분히 결정립 전체의 결정성이 회복되고, 불순물 원소의 활성화가 실현된다. 따라서, 소스 영역 및 드레인 영역의 저저항화가 가능하게 된다.
또한, 본 발명은 기판 상에 형성된 반도체막을 사용하여 형성되는 박막 트랜지스터를 포함하여 구성되는 반도체 장치로서, 반도체막은 기판 상에 설치된 복수 의 기점부를 기점으로 하여 형성된 복수의 대략 단결정립을 포함하고 있으며, 박막 트랜지스터의 소스 영역 및 드레인 영역의 반도체막은, 대략 단결정립을 포함하고 있도록 패터닝되어 있는 반도체 장치이기도 한다. 상기 반도체 장치는, 예를 들어 상기한 반도체 장치의 제조 방법에 의해 제조되는 것이며, 소스 및 드레인 영역이 대략 단결정립을 포함하고 있으므로, 이 소스 및 드레인 영역에 불순물을 주입하면 비교적 저온에서의 열처리에 의해 활성화되어, 이들 영역의 기생 저항을 저감할 수 있다.
여기서, 기점부는 기판에 형성된 오목부인 것이 바람직하다. 오목부 형상으로 형성해 두면, 열처리 과정에 의해 오목부의 저부로부터 결정 성장이 생기기 때문이다. 이 때, 오목부의 지름은 다결정 반도체의 하나의 입계의 지름과 동등하던지 조금 작은 지름을 갖는 것이 바람직하다.
또한, 기점부는 박막 트랜지스터의 소스 영역 및 드레인 영역에, 또는 그들 영역 근방에 설치되어 있다. 이에 따라, 소스 영역이나 드레인 영역은 상기 기점부로부터 결정 성장해 온 대략 단결정립에 의해 형성되기 때문에, 고성능의 반도체막을 제공할 수 있다. 여기서, 이곳에서 말하는 근방이란, 결정립의 크기(반경)에 상당한다. 예를 들어, 근방이란 3㎛ 이내를 가리킨다.
다음으로, 본 발명을 실시하기 위한 적절한 실시예를 도면을 참조하면서 설명한다.
<제 1 실시예>
<구성>
이하, 본 발명의 실시예에 대해서 도면을 참조해서 설명한다.
본 실시예의 제조 방법은, (1) 기판 상에 반도체막인 실리콘막의 결정화의 기점이 되는 본 발명의 오목부로서의 미세구멍을 형성하는 공정과, (2) 미세구멍으로부터 실리콘 결정립을 성장ㆍ형성시키는 공정과, (3) 상기 실리콘 결정립을 포함하는 실리콘막을 사용하여 박막 트랜지스터를 형성하는 공정을 포함하고 있다. 이하, 각각의 공정에 대하여 상세하게 설명한다.
(1) 미세구멍 형성 공정
도 1의 (a)에 나타낸 바와 같이, 유리 기판(11) 상에 하지(下地) 절연막으로서의 산화 실리콘막(121)을 형성한다. 막두께는, 예를 들어 200㎚ 정도이다. 다음으로, 상기 하지 절연막(121) 상에 제 1 절연막(122)으로서 산화 실리콘막을 막두께 550㎚로 형성한다. 다음으로, 상기 제 1 절연막(122)에 지름 1㎛ 정도 이하의 구멍(123)을 형성한다(도 1의 (b)). 이 형성 수법으로서는, 마스크를 사용하여 상기 제 1 절연막(122) 위에 도포한 포토 레지스트막을 노광, 현상하고, 상기 구멍(123)의 형성 위치를 노출시키는 개구부를 갖는 포토 레지스트막(도시 생략)을 제 1 절연막(122) 상에 형성하고, 이 포토 레지스트막을 에칭 마스크로서 사용하여 반응성 이온 에칭을 행하며, 그 후 상기 포토 레지스트막을 제거함으로써 형성할 수 있다. 다음으로, 상기 구멍을 포함하는 상기 제 1 절연막(122) 상에 제 2 절연막(124)로서의 산화 실리콘막을 형성한다(도 1의 (c)). 이 제 2 절연막(124)의 퇴적 막두께를 조정함으로써, 상기 구멍(123)의 지름을 좁혀 지름 20㎚에서 150㎚ 정도의 본 발명의 오목부로서의 미세구멍(125)을 형성한다. 이들 하지 절연막(121), 제 1 절연막(122), 제 2 절연막(124)(이들 층을 합쳐서 절연층(12)이라고도 부른다)은 모두, 예를 들어 TEOS(Tetra Ethyl Ortho Silicate)나 실란(SiH4) 가스를 원료로서 사용한 PECVD법에 의해 형성할 수 있다.
본원 발명에서는 상기 미세구멍(125)은 후술의 공정에 의해 형성하는 박막 트랜지스터의 채널 형성 영역 부분과, 소스 영역 및 드레인 영역에 대하여 형성하는 것을 특징으로 한다. 이 때, 인접하는 미세구멍의 간격은 6㎛ 정도 이하가 바람직하다. 이 거리는, 후에 논하는 레이저 조사에 의해 각 미세구멍(125)으로부터 성장하는 실리콘 결정립의 크기(지름)에 거의 상당한다. 이것에 의해 소스 영역∼채널 형성 영역∼드레인 영역에는 상기 미세구멍(125)으로부터 성장한 실리콘 결정립이 연속하여 배치하게 된다. 특히, 후술의 소스 영역 및 드레인 영역에 형성되는 콘택트홀의 하부 또는 그 근방에 상당하는 위치에 대하여, 상기 미세구멍(125)을 형성해 두는 것이 바람직하다.
(2) 결정립 형성 과정
도 1의 (d)에 나타낸 바와 같이, LPCVD법이나 PECVD법 등의 제막법(製膜法)에 의해, 상기 제 2 절연막(124)인 산화 실리콘막 위 및 상기 미세구멍(125) 내에 반도체막으로서 사용하는 비정질 실리콘막(130)을 형성한다. 이 비정질 실리콘막 (130)은 50∼300㎚ 정도의 막두께로 형성하는 것이 적절하다. 또한, 비정질 실리콘막(130) 대신에 다결정 실리콘막을 형성하여도 좋다. 또한, 이들 실리콘막(13)을 LPCVD법이나 PECVD법에 의해 형성했을 경우에는, 형성되는 실리콘막(13) 중 수소 함유량이 비교적 많게 되는 경우가 있다. 이러한 경우에는, 후술하는 레이저 조사 시에 실리콘막(13)의 애블레이션(ablation)이 생기지 않도록 하기 위해서, 상기 실리콘막의 수소 함유량을 낮게 하기(적합하게는 1％ 이하) 위한 열처리를 행하면 좋다.
다음으로, 도 1의 (e)에 나타낸 바와 같이, 상기 실리콘막(13)에 대하여 레이저 조사(L)를 행한다. 이 레이저 조사는, 예를 들면 파장 308㎚, 펄스폭 20∼30㎱의 XeCl 펄스 엑시머 레이저, 또는 펄스폭 200㎱ 정도의 XeCl 엑시머 레이저를 사용하여, 에너지 밀도가 0.4∼2.0 J/㎠ 정도가 되도록 행하는 것이 적절하다. 이러한 조건에서 레이저 조사를 행함으로써, 조사한 레이저는 그 대부분이 실리콘막의 표면 부근에서 흡수된다. 이것은 XeCl 펄스 엑시머 레이저의 파장(308nm)에서의 비정질 실리콘의 흡수 계수가 0.139㎚-1로 비교적 크기 때문이다.
레이저 조사(L)의 조건을 적당하게 선택함으로써, 실리콘막을 미세구멍(125) 내의 저부에는 비용융 상태의 부분이 남고, 그 이외의 부분에 대해서는 대략 완전용융 상태가 되도록 한다. 이에 따라, 레이저 조사 후의 실리콘의 결정 성장은 미세구멍의 저부 근방에서 먼저 시작하여, 실리콘막(13)의 표면 부근, 즉 대략 완전 용융 상태의 부분으로 진행한다. 레이저 조사(L)의 에너지가 이것보다 약간 강하고, 미세구멍(125) 내의 저부에 비용융 상태의 부분이 남지 않은 경우에서도, 대략 완전 용융 상태인 실리콘막(13)의 표면 부근과 미세구멍(125)의 저부 사이에 생기는 온도 차이에 의해, 역시 레이저 조사 후의 실리콘의 결정 성장은 미세구멍(125)의 저부 근방에서 먼저 시작하고, 앞에서와 마찬가지로 실리콘막(13)의 표면 부근, 즉 대략 완전 용융 상태의 부분으로 진행할 수 있다.
실리콘 결정 성장의 초기 단계에서는 미세구멍(125)의 저부에서 몇 개의 결정립이 발생할 수 있다. 이 때, 미세구멍(125)의 단면 치수(본 실시예에서는 원의 지름)를 1개의 결정립과 같은 정도 혹은 조금 작은 정도로 해 둠으로써, 미세구멍(125)의 상부(개구부)에는 1개의 결정립만이 도달하게 된다. 이에 따라, 실리콘막(13)의 대략 완전 용융 상태의 부분에서는, 미세구멍(125)의 상부에 도달한 1개의 결정립을 핵으로서 결정 성장이 진행하게 되고, 도 3의 (a)에 나타낸 바와 같이, 미세구멍(125)을 대략 중심으로 한 대입경의 실리콘 대략 단결정립(131)을 규칙적으로 배열하여 이루어지는 실리콘막을 형성할 수 있게 된다.
여기서, 실리콘 대략 단결정립이란, Σ3이나 Σ9나 Σ27 등과 같은 규칙 입계(대응 입계)는 포함할 수 있지만, 불규칙 입계는 포함하지 않는 것을 말한다. 일반적으로, 불규칙 입계는 많은 실리콘 불대전자(不對電子)를 포함하기 때문에, 거기에 형성되는 박막 트랜지스터의 특성의 저하나 특성의 편차의 큰 요인이 되지만, 본 수법에 의해 형성되는 실리콘 대략 단결정립에는 그것을 포함하지 않기 때 문에, 이 속에 박막 트랜지스터를 형성함으로써 뛰어난 특성을 갖는 박막 트랜지스터가 실현 가능하게 된다. 그러나, 여기서 상기 미세구멍(125)의 지름이 150㎚ 정도 이상의 큰 지름을 갖는 미세구멍인 경우는, 미세구멍(125) 저부에서 발생한 복수의 결정립이 미세구멍 상부까지 성장하여 도달하고, 그 결과 상기 미세구멍(125)을 대략 중심으로 하여 형성되는 실리콘 결정립에는 불규칙 입계를 포함하게 된다.
또한, 상술한 레이저 조사(L)에 의한 결정화 시에, 아울러 유리 기판을 가열하는 것도 바람직하다. 예를 들어, 유리 기판을 탑재 배치하는 스테이지에 의해 상기 유리 기판의 온도가 200℃∼400℃ 정도가 되도록 가열 처리를 행하면 좋다. 이와 같이, 레이저 조사와 기판 가열을 병용함으로써, 각 실리콘 대략 단결정립(131)의 결정립경을 더욱 대입경화 할 수 있게 된다. 기판 가열을 병용함으로써, 상기 가열을 행하지 않을 경우와 비교하여, 실리콘 대략 단결정립(131)의 입경을 대채로 1.5배∼2배 정도로 할 수 있다. 나아가서는, 기판 가열의 병용에 의해 결정화의 진행이 완만해지기 때문에, 실리콘 대략 단결정립의 결정성이 보다 향상된다고 하는 이점도 있다.
이와 같이, 기판(11) 상의 원하는 장소에 미세구멍(125)을 형성해 둠으로써, 레이저 조사 후에는 상기 미세구멍(125)을 대략 중심으로 하여 비교적 결정성이 뛰어난 실리콘 대략 단결정립(131)을 형성할 수 있게 된다. 또한, 본원 발명자의 상세한 조사에서는 이 결정립(131) 내의 상기 미세구멍(125) 부근 이외에서는, 특히 그 결정성이 뛰어나며 막두께 방향은 연속한 결정성을 유지하고 있는(막면 내 방향 과 평행한 대응 입계는 없다) 것이 확인되고 있다.
한편, 상기 미세구멍(125)을 형성하고 있지 않은 실리콘막(13) 부분(상기 미세구멍(125)으로부터 충분히 떨어진 실리콘막(13) 부분)은 레이저 조사에 의해 대략 완전 용융 상태가 되고, 레이저 조사 후에는 등방적인 핵발생ㆍ결정 성장이 진행하기 때문에, 미결정립을 포함하는 다결정 실리콘막이 형성된다. 레이저 조사의 조건에도 의존하지만, 0.5㎛ 정도 이하의 결정립이 무질서하게 나열된 다결정 실리콘막이 된다.
(3) 박막 트랜지스터 형성 공정
다음으로, 상술한 실리콘막을 사용하여 형성되는 박막 트랜지스터의 구조에 대하여 설명한다. 현재의 상태에서는, 미세구멍(125)을 기점으로 한 결정화를 행함으로써 얻을 수 있는 실리콘 대략 단결정립(131)의 결정립경은 6㎛ 정도의 크기이다.
박막 트랜지스터(T)를 형성하는 공정에 대하여 설명한다. 도 4 및 도 5는 박막 트랜지스터(T)를 형성하는 공정을 설명하는 설명도이며, 도 4의 (a)와 도 4의 (b)는 완성 후의 박막 트랜지스터의 평면도, 도 5의 (a)∼도 5의 (c)는 도 4(a)에 나타내는 B-B′방향의 단면도를 나타내고 있다.
도 3의 (a)에 나타낸 바와 같이, 미세구멍(125)을 6㎛ 이하의 간격으로 복수개 배치함으로써, 복수의 실리콘 대략 단결정립(131)이 서로 접하도록 형성할 수 있다. 이 때의 미세구멍(125)의 배치 방법은 거론하지 않으나, 예를 들면 도 3의 (a)에 나타낸 바와 같이 좌우 상하로 동일한 간격으로 미세구멍(125)을 배치하는 방법이나, 도 3의 (b)에 나타낸 바와 같이 근접하는 미세구멍(125)이 모두 동일한 간격이 되도록 배치하는 방법 등을 생각할 수 있다.
이와 같이, 복수의 실리콘 대략 단결정립(131)이 나열된 실리콘막에 대하여, 박막 트랜지스터의 형성에 불필요한 부분을 제거하여 정형되도록, 실리콘막의 패터닝을 행하여 패터닝된 실리콘막(133)을 형성한다. 이 때, 박막 트랜지스터의 채널 형성 영역(135)이 되는 부분에는 미세구멍(125) 및 그 근방을 포함하지 않도록 하는 것이 바람직하다. 이것은 미세구멍(125) 및 그 주변은 결정성의 혼란이 많기 때문이다. 또한, 소스 영역 및 드레인 영역(134)이 되는 부분, 특히 후의 공정에서는 콘택트홀이 형성되는 장소에 상당하는 소스 영역 및 드레인 영역(134)에서도 상기 대략 단결정이 배치되어 있도록 한다.
다음으로, 도 5의 (a)에 나타낸 바와 같이, 제 2 절연막인 산화 실리콘막(124)(12) 및 패터닝된 실리콘막(133)의 상면에, 전자 싸이클로트론 공명 PECVD법(ECR-PECVD법) 또는 평행 평판형의 PECVD법 등에 의해 산화 실리콘막(14)을 형성한다. 이 산화 실리콘막(14)은 박막 트랜지스터의 게이트 절연막으로서 기능하고, 막두께는 10㎚∼150㎚ 정도가 바람직하다.
다음으로, 도 5의 (b)에 나타낸 바와 같이, 스퍼터링법 등의 제막법에 의해 탄탈륨, 알루미늄 등의 금속 박막을 형성한 후에 패터닝을 행함으로써, 게이트 전극(15) 및 게이트 배선막을 형성한다. 그리고, 이 게이트 전극(15)을 마스크로 하 여 도너 또는 억셉터가 되는 불순물 원소를 주입한다. 소위, 자기 정합 이온 주입을 행함으로써, 실리콘막(133)에 소스 영역 및 드레인 영역(134)과 채널 형성 영역(135)을 형성한다. 예를 들어, 본 실시예에서는 불순물 원소로서 인(P)을 주입하고, 그 후 450℃ 정도의 온도에서 열처리를 행함으로써, 불순물 원소의 주입에 의해 손상된 실리콘 결정립의 결정성 회복 및 불순물 원소의 활성화를 행한다.
여기서, 종래와 같이 소스 영역 및 드레인 영역, 또는 그 근방에 미세구멍이 형성되어 있지 않은 경우에는 상술의 레이저 조사의 공정에 있어서, 소스 영역 및 드레인 영역의 실리콘막은 완전 용융하기 때문에, 레이저 조사 후는 미결정립이 무질서하게 나열된 미(微)결정화막이 된다(도 6의 (a)). 따라서, 여기에 불순물 원소를 주입하고 상기 열처리를 행하였다 하더라도, 각 결정립 내에서는 결정성이 회복되어 불순물 원소가 활성화되지만, 다수의 결정립계가 존재하기 때문에 비교적 고저항인 채로 있다. 또한, 하기 문헌에 기재한 고상(固相) 에피택셜 성장을 고려하면, 불순물 주입에 의한 데미지를 받고 있지 않은 영역을 포함하는 결정립 내에서는, 그 영역으로부터 고상 에피택셜 성장에 의해 결정성의 회복이 예상되지만, 결정립내 전체가 불순물 주입에 의한 데미지를 받고 있는 경우(즉, 표면 부근의 결정립)에서는, 이 고상 에피택셜 성장에 의한 결정성의 회복은 예상되지 않는다. 따라서, 역시 소스 영역 및 드레인 영역에서의 충분한 저저항화가 실현되지 않는다(문헌:I. Mizushima and others, J. Appl．Phys., 63, pp．1065-1069(1988), 문헌:가네모토, 박사학위 논문, 도호꾸대, 2001년).
한편, 본원 발명과 같이, 소스 영역 및 드레인 영역(134)에 미세구멍을 형성해 둘 경우, 상술한 레이저 조사의 공정에 의해 대입경의 실리콘 대략 단결정립(131)의 형성, 배치가 가능하게 된다. 따라서, 도 6의 (b)에 나타낸 바와 같이, 이들 실리콘 대략 단결정립(131)이 불순물 원소의 주입에 의해 그 표면 부근의 결정성에 손상이 있었다고 하더라도, 상기 열처리에 의해 충분히 결정립 전체의 결정성이 회복되고 불순물 원소의 활성화가 실현된다. 이것은, 앞서 말한대로 상기 실리콘 대략 단결정립(131)은 막면 내 방향으로 입계를 갖지 않는 특징을 반영하고 있고, 불순물 원소의 주입에 의해 결정성이 손상된 실리콘막(133) 표면 부근은 상기 열처리에 의해, 결정성 손상의 경미한(혹은 전혀 없는) 실리콘막 이면 부근(제 2 절연막(124)과의 계면 부근)으로부터의 고상 에피택셜 성장이 실현되기 때문이다. 그 결과, 소스 영역 및 드레인 영역(134)의 저저항화가 가능하게 된다.
다음으로, 도 5의 (c)에 나타낸 바와 같이, 게이트 절연막(14)인 산화 실리콘막 및 게이트 전극(15)의 상면에, PECVD법 등의 제막법에 의해 500㎚ 정도의 막두께로 산화 실리콘막(16)을 형성한다. 이 산화 실리콘막(16)은 층간 절연막으로서 기능한다. 다음으로, 이 층간 절연막(16)과 게이트 절연막(14)을 관통하여 소스 영역 및 드레인 영역의 각각에 이르는 콘택트홀(161, 162)을 형성하고, 이들 콘택트홀 내에 스퍼터링법 등의 제막법에 의해 알루미늄, 텅스텐 등의 금속을 채워 넣고 패터닝함으로써, 소스 전극(181) 및 드레인 전극(182)을 형성한다.
여기서, 상기 콘택트홀(161, 162)의 장소에 위치하고, 소스 전극(181) 및 드 레인 전극(182)과 접촉하는 실리콘막(131) 부분도, 상기 미세구멍(125)으로부터의 성장에 의한 실리콘 대략 단결정립(131)이 배치되어 있는 것이 바람직하다. 앞에서 말한대로, 실리콘 대략 단결정립 부분은 불순물 원소의 활성화에 의해 저저항화가 도모되기 때문에, 금속막인 소스 전극(181) 및 드레인 전극(182)과 실리콘막(133)과의 양호한 전기적 접합이 가능하게 되기 때문이다.
또한, 본 실시예에서는 박막 트랜지스터의 채널 형성 영역(135)이 형성되는 실리콘 대략 단결정립과, 소스 영역 및 드레인 영역(134)이 되는 실리콘 대략 단결정립이 다른 대략 단결정립일 경우에 대하여 설명했지만, 박막 트랜지스터의 미세화에 의해 하나의 실리콘 대략 단결정립 내에 채널 형성 영역, 소스 영역 및 드레인 영역을 형성했을 경우도, 본질적으로 본 실시예와 동일한 효과를 얻을 수 있다.
이상에서 설명한 제조 방법에 의해, 본 실시예의 박막 트랜지스터가 형성된다.
다음으로, 본 발명에 따른 박막 트랜지스터의 적용예에 대하여 설명한다. 본 발명에 따른 박막 트랜지스터는 액정 표시 장치의 스위칭 소자로서, 또는 유기 EL 표시 장치의 구동 소자로서 이용할 수 있다.
도 7은 본 실시예의 전기 광학 장치의 일례인 표시 장치(1)의 접속 상태를 나타내는 도면이다. 도 7에 나타낸 바와 같이, 표시 장치(1)는 표시 영역 내에 화소 영역(G)을 배치하여 구성된다. 화소 영역(G)은 유기 EL 발광 소자(OLED)를 구동하는 박막 트랜지스터(T1∼T4)를 사용하고 있다. 박막 트랜지스터(T1∼T4)는 상 술한 실시예의 제조 방법에 의해 제조되는 것이 사용된다. 드라이브 영역(2)으로부터는 발광 제어선(Vgp) 및 기입 제어선(Vsel)이 각 화소 영역(G)에 공급되고 있다. 드라이브 영역(3)으로부터는 전류선(Idata) 및 전원선(Vdd)이 각 화소 영역(G)에 공급되고 있다. 기입 제어선(Vsel)과 정전류선(Idata)을 제어함으로써, 각 화소 영역(G)에 대한 전류 프로그램이 행하여져, 발광 제어선(Vgp)을 제어함으로써, 발광이 제어된다. 또한, 본 실시예의 박막 트랜지스터(T1∼T4)는 드라이브 영역(2, 3)에 대해서도 본 발명의 트랜지스터를 사용할 수 있고, 특히 드라이브 영역(2, 3)에 포함되는 발광 제어선(Vgp) 및 기입 제어선(Vsel)을 선택하는 버퍼 회로 등 대전류를 필요로 하는 용도에 유용하다.
도 8은 표시 장치(1)를 적용 가능한 전자 기기의 예를 나타내는 도면이다. 상술한 표시 장치(1)는 각종 전자기기에 적용 가능하다.
도 8의 (a)은 휴대 전화에의 적용예이며, 상기 휴대전화(20)는 안테나부(21), 음성 출력부(22), 음성 입력부(23), 조작부(24) 및 본 발명의 표시 장치(1)를 구비하고 있다. 이와 같이, 본 발명의 표시 장치(1)는 표시부로서 이용 가능하다.
도 8의 (b)는 비디오 카메라에의 적용예이며, 상기 비디오 카메라(30)는 수상부(31), 조작부(32), 음성 입력부(33) 및 본 발명의 표시 장치(1)를 구비하고 있다. 이와 같이, 본 발명의 표시 장치(1)는 파인더나 표시부로서 이용 가능하다.
도 8의 (c)는 휴대형 퍼스널 컴퓨터(소위 PDA)에의 적용예이며, 상기 컴퓨터 (40)는 카메라부(41), 조작부(42) 및 본 발명의 표시 장치(1)를 구비하고 있다. 이와 같이, 본 발명의 표시 장치(1)는 표시부로서 이용 가능하다.
도 8의 (d)는 헤드 마운트 디스플레이에의 적용예이며, 상기 헤드 마운트 디스플레이(50)는 밴드(51), 광학계 수납부(52) 및 본 발명의 표시 장치(1)를 구비하고 있다. 이와 같이, 본 발명의 표시 패널은 화상 표시원으로서 이용 가능하다.
도의 8(e)는 리어형 프로젝터에의 적용예이며, 상기 프로젝터(60)는 하우징(61)에 광원(62), 합성 광학계(63), 미러(64, 65), 스크린(66) 및 본 발명의 표시 장치(1)를 구비하고 있다. 이와 같이, 본 발명의 표시 장치(1)는 화상 표시원으로서 이용 가능하다.
도 8의 (f)는 프론트 데스크형 프로젝터에의 적용예이며, 상기 프로젝터(70)는 하우징(72)에 광학계(71) 및 본 발명의 표시 장치(1)를 구비하고, 화상을 스크린(73)에 표시 가능하게 되어 있다. 이와 같이, 본 발명의 표시 장치는 화상 표시원으로서 이용 가능하다.
본 발명의 트랜지스터를 사용한 표시 장치(1)는 상술한 예에 한정되지 않고, 액티브형 혹은 패시브 매트릭스형의 액정 표시 장치 및 유기 EL 표시 장치를 적용 가능한 모든 전자기기에 적용 가능하다. 예를 들면, 이밖에 표시 기능 부착 팩스 장치, 디지털 카메라의 파인더, 휴대형 TV, 전자수첩, 전광 게시반, 선전 광고용 디스플레이 등에도 활용할 수 있다.
또한, 상술한 실시예에 따른 반도체 장치의 제조 방법과 소자 전사(轉寫) 기 술을 조합시킬 수도 있다. 구체적으로는, 상술한 실시예에 따른 방법을 적용하고, 전사원이 되는 제 1 기판 상에 반도체 장치를 형성한 후에, 상기 반도체 장치를 전사처가 되는 제 2 기판 상에 전사(이동)한다. 이것에 의해, 제 1 기판에 대하여는 반도체막의 성막이나 그 후의 소자 형성에 상황이 좋은 조건(형상, 크기, 물리적 특성 등)을 구비한 기판을 사용할 수 있으므로, 상기 제 1 기판 상에 미세 또한 고성능의 반도체 소자를 형성할 수 있게 된다. 또한, 제 2 기판에 대하여는 소자 형성 프로세스 상의 제약을 받지 않고, 대면적화가 가능해지는 동시에 합성 수지나 소다 유리 등으로 이루어지는 저렴한 기판이나 가요성(可撓性)을 갖는 플라스틱 필름 등, 폭넓은 선택지로부터 원하는 것을 이용하는 것이 가능하게 된다. 따라서, 미세 또한 고성능의 박막 반도체 소자를 대면적의 기판에 용이하게(저코스트로) 형성하는 것이 가능하게 된다.
본 발명에 의하면, 비교적 저온에서의 열처리에서도 소스 영역 및 드레인 영역의 불순물 활성화가 실현되고, 고성능인 박막 트랜지스터를 얻을 수 있도록 하는 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (7)

  1. 적어도 한쪽의 표면이 절연성 기판에 반도체막을 사용하여 박막 트랜지스터를 형성하는 반도체 장치의 제조 방법으로서,
    상기 기판 상에 반도체막의 결정화 시의 기점(起點)이 되어야 할 복수의 기점부를 형성하는 기점부 형성 공정과,
    상기 기점부가 형성된 상기 기판 상에 반도체막을 형성하는 반도체막 형성 공정과,
    상기 반도체막에 열처리를 행하고, 상기 복수의 기점부의 각각을 대략 중심으로 하는 복수의 대략 단결정립(單結晶粒)을 형성하는 열처리 공정과,
    상기 반도체막을 패터닝하고, 소스 영역, 드레인 영역 및 채널 형성 영역으로 되어야 할 트랜지스터 영역을 형성하는 패터닝 공정과,
    상기 트랜지스터 영역 상에 게이트 절연막 및 게이트 전극을 형성하여, 박막 트랜지스터를 형성하는 소자 형성 공정을 포함하고,
    상기 기점부 형성 공정에서는, 상기 패터닝 공정에서의 소스 영역 및 드레인 영역에 상기 대략 단결정립이 포함되도록, 상기 기점부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기점부는 상기 기판에 형성된 오목부인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 열처리 공정은 레이저 조사에 의해 행하여지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 게이트 절연막 및 게이트 전극 상으로부터 불순물을 상기 소스 영역 및 드레인 영역에 도입하는 불순물 도입 공정과,
    상기 불순물이 도입된 상기 소스 영역 및 드레인 영역에 열처리를 가하여, 상기 소스 영역 및 드레인 영역의 결정성(結晶性)을 회복시키는 결정성 회복 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 기판 상에 형성된 반도체막을 사용하여 형성되는 박막 트랜지스터를 포함하여 구성되는 반도체 장치로서,
    상기 반도체막은 상기 기판 상에 설치된 복수의 기점부를 기점으로 하여 형성된 복수의 대략 단결정립을 포함하고 있으며,
    상기 박막 트랜지스터의 소스 영역 및 드레인 영역의 반도체막은, 상기 대략 단결정립을 포함하고 있도록 패터닝되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 기점부는 상기 기판에 형성된 오목부인 것을 특징으로 하는 반도체 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 기점부는 상기 박막 트랜지스터의 소스 영역 및 드레인 영역에 설치되어 있는 것을 특징으로 하는 반도체 장치.
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