JP6308122B2

JP6308122B2 - データ収集装置

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Publication number: JP6308122B2
Application number: JP2014253807A
Authority: JP
Inventors: 直也上田
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 2014-12-16
Filing date: 2014-12-16
Publication date: 2018-04-11
Anticipated expiration: 2034-12-16
Also published as: JP2016114490A

Description

本発明は、分析装置等で得られたデジタルデータを収集してデータ処理に供するデータ収集装置に関し、さらに詳しくは、複数回の繰り返し測定のそれぞれにおいて得られたデータを積算して収集するデータ収集装置に関する。

質量分析装置などの分析装置においては、検出器により得られたアナログ検出信号が所定のサンプリング時間間隔でサンプリングされ、そのサンプル値がアナログ／デジタル変換器（以下「ＡＤＣ」と称す）においてデジタルデータに変換されてデータ処理部に入力される。近年の分析装置では、多くの場合、データ処理部の機能は汎用のパーソナルコンピュータ上で専用のデータ処理ソフトウエア（プログラム）を実行することによって達成される。

例えば飛行時間型質量分析計（以下「ＴＯＦＭＳ」と称す）では、通常、１回のイオン飛行動作によって分析されるイオンの量が少ないために分析感度が低い。そのため、同じ試料に対して複数回の測定を繰り返し行い、それぞれの測定において得られた飛行時間とイオン強度（信号強度）との関係を示す飛行時間スペクトルデータを積算することでＳＮ比を向上させるようにしている。そうして得られた飛行時間スペクトルにおける飛行時間を質量電荷比に換算することによって、質量電荷比と信号強度との関係を示すマススペクトルを得ることができる。例えば特許文献１に記載のＴＯＦＭＳでは、複数回の繰り返し測定においてそれぞれ得られた飛行時間スペクトルデータを積算したものが、データ処理部に供給されメモリに書き込まれるようになっている。

ＡＤＣによりデジタル値に変換されたあとの飛行時間スペクトルデータを積算してデータ処理部へ転送するデータ収集回路は、一般に、積算途中のデータを一時的に記憶するメモリと、データの加算処理を行う加算器と、を備える。加算処理には高速性が要求されるため、加算器はＦＰＧＡ（Field Programmable Gate Array）などによるハードウエア回路で構成され、メモリとしては、汎用のＱＤＲ（Quad Data Rate）系ＳＲＡＭやＤＤＲ（Double Data Rate）系ＳＤＲＡＭが用いられることが多い。
図５（ａ）〜（ｃ）は、従来一般的である、積算処理を行うデータ収集回路の概略構成を示す図である。

図５（ａ）は、メモリとしてＱＤＲ系ＳＲＡＭを用いたデータ収集回路の概略構成図である。ＴＯＦＭＳの検出器４１で得られたアナログ検出信号はアンプ４２で増幅されたあと、ＡＤＣ４３においてサンプリングされ、サンプル毎にデジタルデータへ変換される。ＦＰＧＡ５０はＡＤＣ値取込部５１と加算部５２とを含み、このＦＰＧＡ５０にＱＤＲ系ＳＲＡＭ６０が接続されている。ＡＤＣ値取込部５１はＡＤＣ４３から出力されたデータを読み込んで加算部５２に送る。加算部５２はＡＤＣ値取込部５１からデータを受け取るとともにＱＤＲ系ＳＲＡＭ６０に格納されているその直前までの積算データ（積算中データ）を読み出し、両者を加算して、ＱＤＲ系ＳＲＡＭ６０において上記積算中データにその新たなデータを上書きする。こうした加算動作を所定回数繰り返すことで、所定回数分のデータを加算した積算データが得られたならば、そのデータを図示しないデータ処理部へと転送する。

ＱＤＲ系ＳＲＡＭではデータの読出しポートと書込みポートとが独立に設けられているため、データ読出し動作と書込み動作とを並行して実行することができる。そのため、制御上の制約が少ない。また、加算処理間のアイドル時間を実質的に必要とせず、高速処理が可能であって、測定の繰り返し速度を上げるのに有利である。その反面、同じ記憶容量である場合、ＱＤＲ系ＳＲＡＭはＤＤＲ系ＳＤＲＡＭの数十倍の価格であり、コストの点ではかなり不利である。

図５（ｂ）は、メモリとしてＤＤＲ系ＳＤＲＡＭを用いたデータ収集回路の概略構成図である。図５（ａ）と同じ構成要素には同じ符号を付している。
ＤＤＲ系ＳＤＲＡＭはコマンドによる制御が必要であるため、ＦＰＧＡ５０にＤＤＲコントローラ５３が内蔵されており、このＤＤＲコントローラ５３を介してＤＤＲ系ＳＤＲＡＭ６１へのデータの読み書きが行われる。ＤＤＲ系ＳＤＲＡＭはＱＤＲ系ＳＲＡＭに比べて格段に安価であるから、図５（ｂ）に示した構成の利点はコストの圧倒的な低さである。その反面、ＤＤＲ系ＳＤＲＡＭでは読み出し動作と書き込み動作とを並行して実行できないために、加算処理とデータの取込みとをパイプライン処理で行うことができない。また、アクセスも低速であるために、加算処理と次の加算処理との間にアイドル時間が必要となり、そのために測定の繰り返し速度を上げることが難しい。

図５（ｃ）は、汎用メモリを使用せずにＦＰＧＡ５０に内蔵した内部ＳＲＡＭ５４を用いたデータ収集回路の概略構成図である。この構成では、外部との配線を介したメモリのアクセスが不要であるため、制御は容易であるものの、内部ＳＲＡＭをＦＰＧＡに内蔵するためにＦＰＧＡが大規模になり、コストは最も高くなる。

また上記いずれの構成においても、所定回数の積算処理が終了してメモリに格納されているデータを該メモリから読み出してデータ処理部等へと転送する必要があるが、そのデータの読み出し動作時にはメモリを用いた新たな積算処理を行うことができないために、測定の待ち時間が発生する。そのため、この待ち時間の分だけ測定に時間が余計に掛かり、分析のスループットが低下する、という共通の問題がある。

特開２００８−７０１２２号公報（段落［００３５］等）特開２０１０−１９６５５号公報

本発明は上記課題を解決するためになされたものであり、その主な目的は、コストをできるだけ抑えつつ、積算終了後のデータの転送時に測定の待ち時間が生じるという従来の構成に共通の問題を解決して分析のスループットを向上させることができるデータ収集装置を提供することである。

上記課題を解決するために成された本発明は、所定回数の繰り返し測定でそれぞれ得られたデータを積算して一つの測定データを取得するという動作を繰り返し実施することにより、測定データを収集するデータ収集装置において、
a)積算途中のデータを一時的に格納するための、ＳＲＡＭである第１のメモリと、
b)前記第１のメモリに格納されている積算途中のデータを読み出して該データと１回の測定に対して新たに得られたデータとを加算し、それにより得られたデータを前記第１のメモリに書き込む、という動作を繰り返すことで、Ｎ回（Ｎは２以上の整数）積算されたデータを取得する第１の加算部と、
c)前記第１のメモリ及び前記第１の加算部によってＮ回積算されたあとのデータを格納するための、ＤＤＲ系ＳＤＲＡＭである第２のメモリと、
d)前記第２のメモリに格納されているＮ回積算済みであるデータと、その直前に格納されたＮ回積算済みであるデータ又はＮ回積算済みデータをさらにＭ−１回（Ｍは２以上の整数）積算したデータとを読み出してそれらデータ同士を加算し、その加算されたデータを前記第２のメモリに書き込む、という動作をＭ回（Ｍは２以上の整数）繰り返すことで、Ｎ×Ｍ回積算されたデータを取得する第２の加算部と、
e)前記第２のメモリに格納されているＮ×Ｍ回積算済みであるデータを読み出して外部へと転送するデータ転送部と、
を備え、ＳＲＡＭである前記第１のメモリ、前記第１の加算部、前記第２の加算部、及び前記データ転送部は１チップの集積回路に含まれることを特徴としている。

本発明に係るデータ収集装置の典型的な一態様として、前記１チップの集積回路はフィールドプログラマブルゲートアレー（ＦＰＧＡ）である構成とするとよい。この場合、第１のメモリは該ＦＰＧＡに含まれるＳＲＡＭである。

本発明に係るデータ収集装置には、例えば特許文献２などに開示されている液体クロマトグラフ−イオントラップ飛行時間型質量分析装置（ＬＣ−ＩＴ−ＴＯＦＭＳ）などの検出器で時々刻々と得られるアナログ検出信号をアナログ／デジタル変換器で変換したデジタルデータが入力される。ＴＯＦＭＳでは、１回の測定で所定の質量電荷比範囲に対応する所定の飛行時間範囲に亘るスペクトルデータ（飛行時間スペクトルデータ）が得られ、このデータが積算される。つまりは、飛行時間スペクトル上の飛行時間毎にイオン強度が積算される。

アナログ／デジタル変換器から入力されるデータに対するＮ回の積算は、第１の加算部と第１のメモリとにより行われる。即ち、１回の測定に対するデータが新たに入力されると、第１の加算部は、第１のメモリに格納されている積算途中のデータを読み出して該データに新たなデータを加算し、その加算されたデータを第１のメモリ上の、上記積算途中のデータと同じ記憶領域に書き込む。つまりデータを上書きする。これをＮ回繰り返すことで、Ｎ回分のデータの積算が行われる。なお、Ｎ回の積算の初期状態では第１のメモリに格納されている積算途中のデータの値はゼロにリセットしておけばよい。

第１の加算部と第１のメモリとによりＮ回データを積算する毎に、その積算済みのデータを第２のメモリに書き込む。また、上記Ｎ回のデータ積算を行う毎に、第２の加算部は第２のメモリに格納されているＮ回積算済みのデータ同士の積算を実行し、得られた積算値を第２のメモリに書き込む。この第２の加算部及び第２のメモリによってＭ＝３回以上の積算を実行する場合には、該第２の加算部において加算される一方のデータはすでにこの加算部においてＭ−１回積算されたデータである。これによって、第２のメモリには、Ｎ×Ｍ回分のデータの積算値が格納される。そして、第２の加算部においてＭ回の積算を行ったあとに、データ転送部は、第２のメモリに格納されているＮ×Ｍ回積算済みのデータを測定データとして読み出し例えばデータ処理部へと転送する。第２の加算部と第２のメモリとによる積算は、第１の加算部と第１のメモリとによるＮ回の積算と並行して行われる。

第１のメモリと第１の加算部とはいずれも１チップの集積回路に含まれるから、該第１の加算部と第１のメモリとによる積算は、第２のメモリに対するアクセスを全く行うことなく遂行される。一方、第２のメモリは上記集積回路とは別のＤＤＲ系ＳＤＲＡＭであるため、第１のメモリを用いた積算に比べて時間が掛かるものの、そのための第２のメモリのアクセスに要する時間は第１の加算部と第１のメモリとによるＮ回の積算が実行されている期間のうちの一部である。したがって、第１の加算部と第１のメモリとによるＮ回の積算が行われている期間中の一部では、第２のメモリはＮ回積算済みのデータ同士の加算のためのデータのアクセスに利用されるものの、それを除く期間には、第２のメモリから自由にデータを読み出して転送することが可能である。

それによって、本発明に係るデータ収集装置では、積算が終了したデータをデータ処理部などへ転送する際にも、アナログ／デジタル変換器からのデータの読込み、つまりは測定を継続させることができ、測定の待ち時間を設ける必要がない。また、第１のメモリとしてＳＲＡＭを用いることで第１の加算部による加算処理の間のアイドル時間も必要なく、測定の繰り返し速度を上げることができる。さらにまた、集積回路の外部に設けるメモリは低廉な汎用のＤＤＲ系ＳＤＲＡＭでよいので、コストも十分に低く抑えることができる。

なお、本発明に係るデータ収集装置では、積算した結果は第１のメモリ上の積算前のデータに上書きされるので、積算回数を増やしてもメモリの必要記憶容量が増えるわけではない。一方、積算するデータの量が多いほど第１のメモリの必要記憶容量は増大する。特に、集積回路に含まれる第１のメモリの記憶容量の増加はコスト増加の大きな要因となるから、コストを抑えるためには積算するデータの量は少ないほうが望ましい。したがって、本発明に係るデータ収集装置は、１回の測定によって得られるデータの量が比較的少なく、一つの測定データを得るために多くの回数の積算が必要であるような分析装置に好適である。この点で、上述したＴＯＦＭＳ（例えばＬＣ−ＩＴ−ＴＯＦＭＳ）は本発明に好適な分析装置であるといえる。

本発明に係るデータ収集装置によれば、加算処理と次の加算処理との間のアイドル時間や積算済みデータの転送のための時間を設ける必要がないので、実質的に測定の待ち時間を設ける必要がない。また、一部の積算に低速なＤＤＲ系ＳＤＲＡＭを用いているものの、それに合わせて測定の繰り返し速度を落とす必要もなく、高速に且つ測定の待ち時間なく繰り返し測定を行うことができる。そのため、分析のスループットを向上させることができる。また、ＦＰＧＡなどの集積回路に設ける内部メモリの記憶容量を抑え、その代わりに低廉なＤＤＲ系ＳＤＲＡＭを用いればよいので、コストを十分に低く抑えることができる。

本発明の一実施例によるデータ収集装置のブロック構成図。本実施例のデータ収集装置における積算処理の概念図。本実施例のデータ収集装置における処理のタイミング図。図１中のＤＤＲ３−ＳＤＲＡＭのメモリ領域を示す概念図。従来一般的である積算処理を行うデータ収集回路の概略構成を示す図。

以下、本発明に係るデータ収集装置の一実施例について、添付図面を参照して説明する。
図１は本実施例によるデータ収集装置のブロック構成図、図２は本実施例のデータ収集装置における積算処理の概念図、図３は本実施例のデータ収集装置における処理のタイミング図、図４は図１中のＤＤＲ３−ＳＤＲＡＭのメモリ領域を示す概念図、である。

本実施例のデータ収集装置では、図示しない液体クロマトグラフ−イオントラップ飛行時間型質量分析装置（ＬＣ−ＩＴ−ＴＯＦＭＳ）の検出器で得られたアナログ検出信号がＡＤＣ４３に入力され、ＡＤＣ４３でデジタル値に変換されたデータ（ＡＤ値）がＦＰＧＡ１に入力される。ＦＰＧＡ１には外部メモリとしてＤＤＲ３−ＳＤＲＡＭ２が接続されている。ＦＰＧＡ１は、ＡＤＣ値取込部１０と、３２回積算部１１と、内部ＳＲＡＭ１２１、データ転送部１２２などを含むＩ／Ｆバッファ部１２と、並列積算部１３と、ＤＤＲコントローラ１４と、を機能ブロックとして含む。

図１〜図３により、本実施例のデータ収集装置における積算処理を伴うデータ収集動作を概略的に説明する。これは、本発明に係るデータ収集装置においてＮ＝３２、Ｍ＝２としたときの動作の一例である。
図示しないＬＣ−ＩＴ−ＴＯＦＭＳでは、１回の測定（イオントラップからの１回のイオン射出に対するＴＯＦＭＳでの所定飛行時間範囲のイオン強度の測定）によって、図２に示すような飛行時間スペクトルを構成するデータが得られる。測定の繰り返しによって、所定時間範囲の飛行時間スペクトルデータが次々に得られ、こうしたデータがＦＰＧＡ１のＡＤＣ値取込部１０に順次入力される。

１回の測定が行われる毎に、ＦＰＧＡ１において３２回積算部１１は内部ＳＲＡＭ１２１を利用して、順次与えられる飛行時間スペクトルデータを飛行時間毎に加算する操作を行い、これを連続するＮ＝３２回の測定（例えば図３（ａ）中の「１−３２＃１」）に対して繰り返す。これによって、３２回分の測定で得られた飛行時間スペクトルデータを積算したデータが得られる。具体的には、３２回積算部１１は１回の測定に対する新たな飛行時間スペクトルデータを受け取ると、内部ＳＲＡＭ１２１の所定の記憶領域から積算途中のデータ（３１回以下の積算中データ）を読み出し、飛行時間毎にイオン強度を加算して求めたデータを、内部ＳＲＡＭ１２１の上記所定の記憶領域に書き込む。これにより、積算途中のデータは上書きされ、その値は更新される。これを３２回繰り返すことで、３２回の連続的な測定に対する積算済みデータが得られる。

この３２回分の積算済みデータが得られる毎に、該データをＤＤＲコントローラ１４を介して外部のＤＤＲ３−ＳＤＲＡＭ２の所定の記憶領域に書き込む（図３（ｃ）参照）。一方、ＤＤＲ３−ＳＤＲＡＭ２へのデータの書き込みと並行して、内部ＳＲＡＭ１２１の所定の記憶領域をクリアする。これによって、３２回積算部１１は内部ＳＲＡＭ１２１と協働して、次の３２回の連続的な測定に対するデータの積算を行うことができる。

同様にして次の３２回の連続的な測定（例えば図３（ｂ）中の「３３−６４＃１」）に対する飛行時間スペクトルデータの積算が行われると、そのデータがＤＤＲコントローラ１４を介してＤＤＲ３−ＳＤＲＡＭ２の上記所定の記憶領域とは別の記憶領域に書き込まれる。３２回積算部１１及び内部ＳＲＡＭ１２１では引き続き次の３２回の連続的な測定（例えば図３（ｂ）中の「１−３２＃２」）に対するデータ積算が実施されるが、それと並行して、並列積算部１３はＤＤＲコントローラ１４を介してＤＤＲ３−ＳＤＲＡＭ２から二つの３２回積算データ（「１−３２＃１」の連続的な測定に対する積算データ及び「３３−６４＃１」の連続的な測定に対する積算データ）を読み出し、それら二つのデータについて飛行時間毎にイオン強度を加算することで、６４回分の測定に対する積算データを算出する。そして、その積算データをＤＤＲ３−ＳＤＲＡＭ２のさらに別の記憶領域に書き込む。

内部ＳＲＡＭ１２１とは異なり、ＤＤＲ３−ＳＤＲＡＭ２のデータ読出し、書込みには時間が掛かるため、後述するように、ＤＤＲ３−ＳＤＲＡＭ２から積算データを読み出し、そのあと積算したデータを書き込むまでに、最大で１０回分の測定に相当するだけの時間を要する（図３（ｄ）参照）。それでも、３２回の連続的な測定に対応する期間のうち１０回分の測定に対応する時間をＤＤＲ３−ＳＤＲＡＭ２を用いたデータ積算に充てればよいから、残りの２２回の連続的な測定に相当する時間がＤＤＲ３−ＳＤＲＡＭ２へのアクセスに利用可能である。そこで、データ転送部１２２はこの期間中に、ＤＤＲ３−ＳＤＲＡＭ２から６４回分の測定に対する積算データを読み出し、これを例えばパーソナルコンピュータにより具現化されるデータ処理部へと転送する（図３（ｅ）参照）。

以上のようにして、本実施例のデータ収集装置では、３２回積算部１１と内部ＳＲＡＭ１２１とによるデータ積算と、並列積算部１３とＤＤＲ３−ＳＤＲＡＭ２とによるデータ積算とを並行して行うことで、６４回の連続的な測定に対する積算データを６４回の測定を実施する期間中に求めるともに、十分に余裕をもった期間中にその積算データをデータ処理部へと転送することができる。

次に、本実施例のデータ収集装置におけるより具体的な素子を想定した構成例を説明する。
ＴＯＦＭＳにおいて高い質量分解能を実現するには、ＡＤＣ４３におけるサンプリング周波数を高くする必要がある。そこで、ＡＤＣ４３としては、ビット数が１０ビット、サンプリング周波数が５GHzである素子を使用する。また、ＦＰＧＡ１のシステムクロック周波数を２５０MHzとする。ＤＤＲ３−ＳＤＲＡＭ２としては、８００MHz対応で記憶容量が１GbitsであるＤＤＲ３−ＳＤＲＡＭを４個用い、データビット幅が６４ビット、バースト長（ＢＬ）が１２８（１０２４アドレス）、１回の測定の所要時間が１００μsecであるとする。また、上述したように、ＦＰＧＡ１内部でのメモリアクセスによる積算回数Ｎは３２回、ＤＤＲ３−ＳＤＲＡＭ２のアクセスによる積算回数Ｍは２回とし、全積算回数を３２×２＝６４回とする。ＦＰＧＡ１内部でのメモリアクセスによる積算回数が３２回であることを考慮して、１サンプル当たり５ビットのビット長の余裕を確保すると、積算に必要なＦＰＧＡ１内部のメモリ、つまり内部ＳＲＡＭ１２１の記憶容量は、［サンプリング周波数］×［測定の所要時間］×［ビット長］＝（５×１０⁹）×（１００×１０^-6）×（１０＋５）＝７．５×１０⁶＝７．５[Mbits]と計算できる。

ＡＤＣ４３のサンプリング周波数が５GHz、ＦＰＧＡ１のシステムクロック周波数は２５０MHzであるので、ＡＤＣ４３で変換されたデータをＦＰＧＡ１の内部ＳＲＡＭ１２１に取り込むには、５G／２５０M＝２０以上の並列なメモリ幅が必要である。１サンプルのビット数は１０ビットであるから、２０×１０＝２００[bits]以上のメモリ幅が必要である。ただし、上述したように１サンプル当たり５ビットの余裕を見込むとすると、２０×（１０＋５）＝３００[bits]以上のメモリ幅が必要である。周知のようにメモリ構成を容易にするには２のべき乗が望ましいから、ここでは、３２並列で各ビット幅を１６ビットとする。そこで、内部ＳＲＡＭ１２１は８Mbitsのメモリ容量とする。また、内部ＳＲＡＭ１２１のアクセスレートは１６×５G＝８０[Gbps]である。

ＤＤＲ３−ＳＤＲＡＭ２のバースト長が１２８であるとき、一般に、実効アクセス効率はＦＰＧＡのＩＰ（Intellectual Property）コアをデフォルトの設定で使用すると８５％程度である。そこで、ここでは最大限の余裕を考慮して実効アクセス効率が８０％であると見積もる。ＤＤＲ３−ＳＤＲＡＭ２に対するアクセスは、１回の積算処理において、今回値の読み出し、前回値の読み出し、及び、前回値と今回値とを加算した結果の書き込み、の合計３回である。実効アクセス効率が上述のように８０％である場合、ＤＤＲ３−ＳＤＲＡＭ２の実効アクセスレートは、ダブルレートでデータビット幅が６４ビットであることから、８００M[Hz]×２×６４×０．８＝８１．９[Gbps]となる。

内部ＳＲＡＭ１２１を用いて積算を行う場合、該ＳＲＡＭはデュアルポートであるので書き込み動作と読み出し動作とを同時に行うことができ、しかも、処理遅延（レイテンシ）が非常に小さいため、ＡＤＣ４３からのデータの取り込みとほぼ同時に積算処理を行うことができる。一方、外部のＤＤＲ３−ＳＤＲＡＭ２を用いた積算の場合、書き込み動作と読み出し動作とを同時に行うことができず、３２回積算処理済みのアドレス領域からのデータ読み出し動作、全積算処理済みのアドレス領域からのデータ読み出し動作、ＦＰＧＡ１の並列積算部１３での積算後の全積算処理済みアドレス領域へのデータの書き込み動作、という３倍の処理時間が必要となる。また、それぞれレイテンシが長いため、実際にはさらに長い処理時間が必要である。

このため、ＤＤＲ３−ＳＤＲＡＭ２にアクセスすることによる積算処理に要する時間は、内部ＳＲＡＭ１２１にアクセスすることによる積算処理の所要時間の４倍程度必要である。また、ＤＤＲ３−ＳＤＲＡＭ２にアクセスすることによる積算は全積算回数を増やしたい場合に有効であり、特に１回の測定でのイオン強度が低い場合には、積算回数を増やす必要が生じることが想定される。そこで、積算回数が増した場合でも対応できるようにしようとすると、１アドレス４データ（１データは最大１６ビット）ではなく１アドレス２データ（１データは最大３２ビット）で読み書きを行うほうが制御は容易である。こうしたことから、ＤＤＲ３−ＳＤＲＡＭ２にアクセスすることによる積算処理に要する時間は内部ＳＲＡＭ１２１にアクセスすることによる積算処理の所要時間の８倍程度必要となると考えられる。そこで、ここではさらに余裕をみて、ＤＤＲ３−ＳＤＲＡＭ２にアクセスすることによる積算処理に要する時間が内部ＳＲＡＭ１２１にアクセスすることによる積算処理の所要時間の最大１０倍になると見込んでいる。

こうした想定の下でも、本実施例のデータ収集装置では、上述したように、ＤＤＲ３−ＳＤＲＡＭ２において積算のための処理が行われずに空いている、３２回の測定期間のうちの２２回の測定期間中に、ＤＤＲ３−ＳＤＲＡＭ２から全積算データを読み出して転送すればよい。

図４は、上述したような積算動作に使用されるＤＤＲ３−ＳＤＲＡＭ２のメモリ領域を示す概念図である。図４は１Gbitsの１個のメモリのメモリ領域であり、これが４個存在する。上述したようにメモリ幅を６４ビットとすると、１個のメモリの縦方向には１６Mのアドレス領域が形成される。このうち、４Mのアドレス領域を３２回の測定に対するデータを積算して得られたデータの一時格納領域としている。上述したように、内部ＳＲＡＭ１２１を用いて３２回の積算で得られたデータを格納するアドレス領域は１アドレスで４データ格納としている一方、３２回積算値をさらに積算することで得られるデータを格納するアドレス領域は１アドレスで２データ格納としており、これに対応するようにアドレス領域を割り当てている。

もちろん、上述したメモリの使用方法は一例であり、これ以外の適宜の方法でも上述したような積算処理を伴ったデータ収集を実現できることは言うまでもない。

また、上記実施例は本発明の一例であり、本発明の趣旨の範囲で適宜変形や修正、追加を行っても本願特許請求の範囲に包含されることは明らかである。

例えば、上記実施例ではＮ＝３２、Ｍ＝２としていたが、これはそれぞれ２以上の任意の値とすることができる。ただし、上記説明から明らかなように、Ｎの数が小さくなるほどＤＤＲ３−ＳＤＡＲＭに格納されている積算済みのデータを転送するための時間的な余裕が短くなるし、Ｎが或る値（上記例では１０程度）よりも小さくなると、内部ＳＲＡＭを用いたデータ積算の一つのサイクル中にＤＤＲ３−ＳＤＡＲＭを用いた１回のデータ積算が終了しなくなるおそれがある。そうなると、測定の待ち時間を設ける必要が生じるため、Ｎを或る値以下にすることは実質的に意味がない。

１…ＦＰＧＡ
１０…ＡＤＣ値取込部
１１…３２回積算部
１２…Ｉ／Ｆバッファ部
１３…並列積算部
１４…ＤＤＲコントローラ
２…ＤＤＲ３−ＳＤＲＡＭ
４３…アナログ／デジタル変換器

Claims

所定回数の繰り返し測定でそれぞれ得られたデータを積算して一つの測定データを取得するという動作を繰り返し実施することにより、測定データを収集するデータ収集装置において、
a)積算途中のデータを一時的に格納するための、ＳＲＡＭである第１のメモリと、
b)前記第１のメモリに格納されている積算途中のデータを読み出して該データと１回の測定に対して新たに得られたデータとを加算し、それにより得られたデータを前記第１のメモリに書き込む、という動作を繰り返すことで、Ｎ回（Ｎは２以上の整数）積算されたデータを取得する第１の加算部と、
c)前記第１のメモリ及び前記第１の加算部によってＮ回積算されたあとのデータを格納するための、ＤＤＲ系ＳＤＲＡＭである第２のメモリと、
d)前記第２のメモリに格納されているＮ回積算済みであるデータと、その直前に格納されたＮ回積算済みであるデータ又はＮ回積算済みデータをさらにＭ−１回（Ｍは２以上の整数）積算したデータとを読み出してそれらデータ同士を加算し、その加算されたデータを前記第２のメモリに書き込む、という動作をＭ回（Ｍは２以上の整数）繰り返すことで、Ｎ×Ｍ回積算されたデータを取得する第２の加算部と、
e)前記第２のメモリに格納されているＮ×Ｍ回積算済みであるデータを読み出して外部へと転送するデータ転送部と、
を備え、ＳＲＡＭである前記第１のメモリ、前記第１の加算部、前記第２の加算部、及び前記データ転送部は１チップの集積回路に含まれることを特徴とするデータ収集装置。
請求項１に記載のデータ収集装置であって、
前記１チップの集積回路はフィールドプログラマブルゲートアレー（ＦＰＧＡ）であることを特徴とするデータ収集装置。