JP2003249077A - 半導体記憶装置及びその制御方法 - Google Patents
半導体記憶装置及びその制御方法Info
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Abstract
(57)【要約】
【課題】 データの書き込み動作の高速化を実現した半
導体記憶装置及びその制御方法を提供する。 【解決手段】 ライトデータを保持するＦＩＦＯメモリ
と、ライトデータを書き込むためのライトアンプと、ラ
イトデータを、１回のライトコマンドでバースト入力さ
れるライトデータのうち、プリフェッチ数毎の最終のラ
イトデータと共に入力されるＤＱＳ信号に同期してＦＩ
ＦＯメモリからライトアンプへ転送させるための第１の
制御信号を生成する第１のライト系制御回路と、上記最
終のライトデータの入力から所定周期後のパルスエッジ
に同期してライトアンプと書き込みアドレスに対応する
メモリセルに繋がるビット線とを接続するスイッチを駆
動させるＹ系制御回路と、それと同じタイミングでライ
トアンプからメモリセルへライトデータに対応する書き
込み電圧を出力させる第２のライト系制御回路とを有す
る構成とする。
導体記憶装置及びその制御方法を提供する。 【解決手段】 ライトデータを保持するＦＩＦＯメモリ
と、ライトデータを書き込むためのライトアンプと、ラ
イトデータを、１回のライトコマンドでバースト入力さ
れるライトデータのうち、プリフェッチ数毎の最終のラ
イトデータと共に入力されるＤＱＳ信号に同期してＦＩ
ＦＯメモリからライトアンプへ転送させるための第１の
制御信号を生成する第１のライト系制御回路と、上記最
終のライトデータの入力から所定周期後のパルスエッジ
に同期してライトアンプと書き込みアドレスに対応する
メモリセルに繋がるビット線とを接続するスイッチを駆
動させるＹ系制御回路と、それと同じタイミングでライ
トアンプからメモリセルへライトデータに対応する書き
込み電圧を出力させる第２のライト系制御回路とを有す
る構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にＤＤＲ（Double Data Rate）−ＳＤＲＡＭ
（Synchronous DRAM）に関する。
関し、特にＤＤＲ（Double Data Rate）−ＳＤＲＡＭ
（Synchronous DRAM）に関する。
【０００２】
【従来の技術】ＤＤＲ−ＳＤＲＡＭでは、外部から供給
されるシステムクロックＣＬＫ、及び転送データに同期
して入出力されるデータストローブ信号（以下、ＤＱＳ
信号と称す）を用いてデータの書き込み／読み出し動作
が制御される。
されるシステムクロックＣＬＫ、及び転送データに同期
して入出力されるデータストローブ信号（以下、ＤＱＳ
信号と称す）を用いてデータの書き込み／読み出し動作
が制御される。
【０００３】ＤＱＳ信号は、ＪＥＤＥＣ（Joint Electr
on device engineering Council）規格により、システ
ムクロックＣＬＫとのスキュー（skew）及びパルス幅が
規定された、システムクロックＣＬＫと同一周期のパル
ス信号である。
on device engineering Council）規格により、システ
ムクロックＣＬＫとのスキュー（skew）及びパルス幅が
規定された、システムクロックＣＬＫと同一周期のパル
ス信号である。
【０００４】このようなシステムクロックＣＬＫ及びＤ
ＱＳ信号を用いてデータの書き込み／読み出し動作を制
御する従来の手法として、以下に記載する第１従来例〜
第３従来例の構成が知られている。
ＱＳ信号を用いてデータの書き込み／読み出し動作を制
御する従来の手法として、以下に記載する第１従来例〜
第３従来例の構成が知られている。
【０００５】（第１従来例）図５は第１従来例の半導体
記憶装置の構成を示すブロック図である。
記憶装置の構成を示すブロック図である。
【０００６】図５に示すように、第１従来例の半導体記
憶装置は、データが格納されるメモリ部１０１と、メモ
リ部１０１に対するデータの書き込み／読み出し動作を
制御する周辺回路部１０２と、メモリ部１０１及び周辺
回路部１０２に供給する種々の電源電圧を生成する内部
電圧発生回路１０３とを有する構成である。
憶装置は、データが格納されるメモリ部１０１と、メモ
リ部１０１に対するデータの書き込み／読み出し動作を
制御する周辺回路部１０２と、メモリ部１０１及び周辺
回路部１０２に供給する種々の電源電圧を生成する内部
電圧発生回路１０３とを有する構成である。
【０００７】メモリ部１０１は、格子状に配列された複
数のメモリセルから構成されるメモリセルアレイ１１１
と、メモリセルに格納されたデータを読み出すためのセ
ンスアンプ１１２及びリードアンプ１１３と、メモリセ
ルにデータを書き込むためのライトアンプ１１４と、デ
ータの書き込み／読み出しを行うメモリセルにアクセス
するためのアドレス信号をデコードするＹデコーダ１１
５及びＸデコーダ１１６とを備えている。なお、センス
アンプ１１２には、ライトアンプ１１４及びリードアン
プ１１３とメモリセルアレイ１１１の各ビット線ＢＬと
を接続するための不図示のスイッチを備えている。
数のメモリセルから構成されるメモリセルアレイ１１１
と、メモリセルに格納されたデータを読み出すためのセ
ンスアンプ１１２及びリードアンプ１１３と、メモリセ
ルにデータを書き込むためのライトアンプ１１４と、デ
ータの書き込み／読み出しを行うメモリセルにアクセス
するためのアドレス信号をデコードするＹデコーダ１１
５及びＸデコーダ１１６とを備えている。なお、センス
アンプ１１２には、ライトアンプ１１４及びリードアン
プ１１３とメモリセルアレイ１１１の各ビット線ＢＬと
を接続するための不図示のスイッチを備えている。
【０００８】周辺回路部１０２は、ライトアンプ１１４
に入力するライトデータ、及びリードアンプ１１３から
出力されたリードデータをそれぞれ一時的に保持するＦ
ＩＦＯメモリ１２１，１２２と、外部から供給されるシ
ステムクロックＣＬＫから半導体記憶装置を所定のタイ
ミングで動作させるための各種タイミング信号を生成す
るタイミング発生回路１２３と、半導体記憶装置を所定
の動作モードに設定するために外部から供給される各種
制御コマンドをデコードするコマンドデコーダ１２４
と、タイミング発生回路１２３及びコマンドデコーダ１
２４の出力信号にしたがってメモリセルアレイ１１１か
らのデータ読み出し動作を制御するリード系制御回路１
２５と、タイミング発生回路１２３及びコマンドデコー
ダ１２４の出力信号にしたがってメモリセルアレイ１１
１に対するデータ書き込み動作を制御するライト系制御
回路１２６と、外部から供給されるアドレス信号を一時
的に保持するラッチ回路１２８と、リフレッシュ動作を
制御するためのリフレッシュカウンタ１２９と、タイミ
ング発生回路１２３及びコマンドデコーダ１２４の出力
信号にしたがってメモリセルアレイ１１１のＹ（カラ
ム）系に対するアクセス動作を制御するＹ系制御回路１
３０と、タイミング発生回路１２３及びコマンドデコー
ダ１２４の出力信号にしたがってメモリセルアレイ１１
１のＸ（ロウ）系に対するアクセス動作を制御するＸ系
制御回路１３１と、メモリセルの不良発生時にそのメモ
リセルを予備のメモリセルに切り換える、Ｙ系で用いら
れるプリデコーダ救済回路１３２及びＸ系で用いられる
プリデコーダ救済回路１３３とを有する構成である。
に入力するライトデータ、及びリードアンプ１１３から
出力されたリードデータをそれぞれ一時的に保持するＦ
ＩＦＯメモリ１２１，１２２と、外部から供給されるシ
ステムクロックＣＬＫから半導体記憶装置を所定のタイ
ミングで動作させるための各種タイミング信号を生成す
るタイミング発生回路１２３と、半導体記憶装置を所定
の動作モードに設定するために外部から供給される各種
制御コマンドをデコードするコマンドデコーダ１２４
と、タイミング発生回路１２３及びコマンドデコーダ１
２４の出力信号にしたがってメモリセルアレイ１１１か
らのデータ読み出し動作を制御するリード系制御回路１
２５と、タイミング発生回路１２３及びコマンドデコー
ダ１２４の出力信号にしたがってメモリセルアレイ１１
１に対するデータ書き込み動作を制御するライト系制御
回路１２６と、外部から供給されるアドレス信号を一時
的に保持するラッチ回路１２８と、リフレッシュ動作を
制御するためのリフレッシュカウンタ１２９と、タイミ
ング発生回路１２３及びコマンドデコーダ１２４の出力
信号にしたがってメモリセルアレイ１１１のＹ（カラ
ム）系に対するアクセス動作を制御するＹ系制御回路１
３０と、タイミング発生回路１２３及びコマンドデコー
ダ１２４の出力信号にしたがってメモリセルアレイ１１
１のＸ（ロウ）系に対するアクセス動作を制御するＸ系
制御回路１３１と、メモリセルの不良発生時にそのメモ
リセルを予備のメモリセルに切り換える、Ｙ系で用いら
れるプリデコーダ救済回路１３２及びＸ系で用いられる
プリデコーダ救済回路１３３とを有する構成である。
【０００９】システムクロックＣＬＫ（／ＣＬＫ）、制
御コマンド（／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ
等）、及びアドレス信号Ａｄｄは、バッファ回路である
入力回路１３４1〜１３４3を介して周辺回路部１０２に
それぞれ供給される。また、メモリセルアレイ１１１に
書き込むデータ（ライトデータ）は入力回路１３４4を
介してＦＩＦＯメモリ１２１に供給され、メモリセルア
レイ１１１から読み出されたデータはバッファ回路であ
る出力回路１３５1を介して外部に出力される。同様に
外部から供給されるＤＱＳ信号は入力回路１３４5を介
して周辺回路部１０２に供給され、リード系制御回路１
２５で生成されたＤＱＳ信号は出力回路１３５2を介し
て外部に出力される。
御コマンド（／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ
等）、及びアドレス信号Ａｄｄは、バッファ回路である
入力回路１３４1〜１３４3を介して周辺回路部１０２に
それぞれ供給される。また、メモリセルアレイ１１１に
書き込むデータ（ライトデータ）は入力回路１３４4を
介してＦＩＦＯメモリ１２１に供給され、メモリセルア
レイ１１１から読み出されたデータはバッファ回路であ
る出力回路１３５1を介して外部に出力される。同様に
外部から供給されるＤＱＳ信号は入力回路１３４5を介
して周辺回路部１０２に供給され、リード系制御回路１
２５で生成されたＤＱＳ信号は出力回路１３５2を介し
て外部に出力される。
【００１０】なお、ＤＤＲ−ＳＤＲＡＭは、複数のＦＩ
ＦＯメモリに保持されたライトデータをまとめてライト
アンプへ転送する、いわゆるプリフェッチメモリであ
る。このようなプリフェッチメモリでは、例えば、バー
スト長＝４、プリフェッチ数＝４の場合、１回のライト
コマンドで４つのライトデータが連続して入力され、４
つのライトデータがまとめてＦＩＦＯメモリからライト
データへ転送される。また、バースト長＝８、プリフェ
ッチ数＝４の場合、１回のライトコマンドで８つのライ
トデータが連続して入力され、４つのライトデータ毎に
まとめて（プリフェッチ数単位で）ＦＩＦＯメモリから
ライトデータへ転送される。
ＦＯメモリに保持されたライトデータをまとめてライト
アンプへ転送する、いわゆるプリフェッチメモリであ
る。このようなプリフェッチメモリでは、例えば、バー
スト長＝４、プリフェッチ数＝４の場合、１回のライト
コマンドで４つのライトデータが連続して入力され、４
つのライトデータがまとめてＦＩＦＯメモリからライト
データへ転送される。また、バースト長＝８、プリフェ
ッチ数＝４の場合、１回のライトコマンドで８つのライ
トデータが連続して入力され、４つのライトデータ毎に
まとめて（プリフェッチ数単位で）ＦＩＦＯメモリから
ライトデータへ転送される。
【００１１】したがって、図５には図示されないが、Ｆ
ＩＦＯメモリ１２１，１２２はライトデータ及びリード
データのビット毎（８，１６，３２ビット等）にそれぞ
れ設けられ、ライトアンプ１１４及びリードアンプ１１
３はライトデータ及びリードデータの各ビットに対して
それぞれプリフェッチ数（２、４等）だけ設けられる。
ＩＦＯメモリ１２１，１２２はライトデータ及びリード
データのビット毎（８，１６，３２ビット等）にそれぞ
れ設けられ、ライトアンプ１１４及びリードアンプ１１
３はライトデータ及びリードデータの各ビットに対して
それぞれプリフェッチ数（２、４等）だけ設けられる。
【００１２】よって、ＦＩＦＯメモリ１２１，１２２と
ライトアンプ１１４及びリードアンプ１１３間は、ライ
トデータ及びリードデータのビット数にプリフェッチ数
を乗算した数のＧＩＯ線によってそれぞれ接続され、ラ
イトアンプ１１４及びリードアンプ１１３とメモリセル
アレイ１１１間は、ライトデータ及びリードデータのビ
ット数にプリフェッチ数を乗算した数のＬＩＯ線によっ
てそれぞれ接続される。
ライトアンプ１１４及びリードアンプ１１３間は、ライ
トデータ及びリードデータのビット数にプリフェッチ数
を乗算した数のＧＩＯ線によってそれぞれ接続され、ラ
イトアンプ１１４及びリードアンプ１１３とメモリセル
アレイ１１１間は、ライトデータ及びリードデータのビ
ット数にプリフェッチ数を乗算した数のＬＩＯ線によっ
てそれぞれ接続される。
【００１３】このような構成において、次に図５に示し
た第１従来例の半導体記憶装置のデータ書き込み／読み
出し動作について図６を用いて説明する。
た第１従来例の半導体記憶装置のデータ書き込み／読み
出し動作について図６を用いて説明する。
【００１４】図６は図５に示した半導体記憶装置の動作
を示すタイミングチャートである。なお、図６は、ライ
トレーテンシー＝１、リードレーテンシー＝２、バース
ト長＝４、及びプリフェッチ数＝４のデータ書き込み／
読み出し動作を示している。
を示すタイミングチャートである。なお、図６は、ライ
トレーテンシー＝１、リードレーテンシー＝２、バース
ト長＝４、及びプリフェッチ数＝４のデータ書き込み／
読み出し動作を示している。
【００１５】第１従来例の半導体記憶装置は、メモリセ
ルアレイ１１１に対するデータの書き込み動作及び読み
出し動作を全てシステムクロックＣＬＫに同期して制御
する構成である。
ルアレイ１１１に対するデータの書き込み動作及び読み
出し動作を全てシステムクロックＣＬＫに同期して制御
する構成である。
【００１６】第１従来例の半導体記憶装置にデータを書
き込む場合、図６に示すようにＤＱＳ信号の立ち上がり
エッジ及び立下りエッジにそれぞれ同期して順次入力さ
れた複数のライトデータ（ＤＱ）は、ＦＩＦＯメモリ１
２１で並列なデータに変換されると共に一旦保持され、
データ入力完了（プリフェッチ数）後の最初のシステム
クロックＣＬＫ（ＣＬＫ＝３）の立ち上がりエッジに同
期してライトアンプ１１４へそれぞれ転送される（ＧＩ
Ｏ）。なお、図６のＧＩＯはライトデータ＃０〜＃３が
並列に転送される様子を示している。
き込む場合、図６に示すようにＤＱＳ信号の立ち上がり
エッジ及び立下りエッジにそれぞれ同期して順次入力さ
れた複数のライトデータ（ＤＱ）は、ＦＩＦＯメモリ１
２１で並列なデータに変換されると共に一旦保持され、
データ入力完了（プリフェッチ数）後の最初のシステム
クロックＣＬＫ（ＣＬＫ＝３）の立ち上がりエッジに同
期してライトアンプ１１４へそれぞれ転送される（ＧＩ
Ｏ）。なお、図６のＧＩＯはライトデータ＃０〜＃３が
並列に転送される様子を示している。
【００１７】また、外部からの制御コマンドにより半導
体記憶装置がライトモード（ＷＲＩＴ）に設定される
と、コマンドデコーダ１２４で生成されたデータの書き
込みを指示するライトコマンドがＹ系制御回路１３０に
供給されると共に、上記ライトアンプ１１４に対するラ
イトデータの転送タイミングと同じシステムクロックＣ
ＬＫの立ち上がりエッジ（図６ではＣＬＫ＝３）で、タ
イミング発生回路１２３により生成されたタイミング信
号がＹ系制御回路１３０に供給される。
体記憶装置がライトモード（ＷＲＩＴ）に設定される
と、コマンドデコーダ１２４で生成されたデータの書き
込みを指示するライトコマンドがＹ系制御回路１３０に
供給されると共に、上記ライトアンプ１１４に対するラ
イトデータの転送タイミングと同じシステムクロックＣ
ＬＫの立ち上がりエッジ（図６ではＣＬＫ＝３）で、タ
イミング発生回路１２３により生成されたタイミング信
号がＹ系制御回路１３０に供給される。
【００１８】Ｙ系制御回路１３０は、書き込みアドレス
に対応するライトアンプ１１４とビット線ＢＬとを接続
するために、上記タイミング信号に基づいてセンスアン
プ１１２内に有する不図示のスイッチを制御するための
制御信号ＣＹＰＬＳＴを出力する。なお、制御信号ＣＹ
ＰＬＳＴはタイミング信号の入力から所定時間だけ遅延
されて出力される。また、制御信号ＣＹＰＬＳＴは、プ
リデコーダ救済回路１３２によるプリデコード処理及び
不良メモリセルの救済処理でも用いられる。
に対応するライトアンプ１１４とビット線ＢＬとを接続
するために、上記タイミング信号に基づいてセンスアン
プ１１２内に有する不図示のスイッチを制御するための
制御信号ＣＹＰＬＳＴを出力する。なお、制御信号ＣＹ
ＰＬＳＴはタイミング信号の入力から所定時間だけ遅延
されて出力される。また、制御信号ＣＹＰＬＳＴは、プ
リデコーダ救済回路１３２によるプリデコード処理及び
不良メモリセルの救済処理でも用いられる。
【００１９】Ｙデコーダ１１５は、プリデコーダ救済回
路１３２を介してＹ系制御回路１３０から送信された制
御信号ＣＹＰＬＳＴにしたがって、書き込みアドレスの
デコード結果に対応するセンスアンプ１１２内の各スイ
ッチをそれぞれＯＮさせるための起動信号ＹＳを出力す
る。
路１３２を介してＹ系制御回路１３０から送信された制
御信号ＣＹＰＬＳＴにしたがって、書き込みアドレスの
デコード結果に対応するセンスアンプ１１２内の各スイ
ッチをそれぞれＯＮさせるための起動信号ＹＳを出力す
る。
【００２０】このとき、ライトアンプ１１４は、ライト
系制御回路１２６で生成された制御信号に同期して、Ｆ
ＩＦＯメモリ１２１から転送されたライトデータに基づ
き、メモリセルに対するデータの書き込みに必要な電圧
である書き込み電圧を出力する（ＬＩＯ）。ライトアン
プ１１４から出力された書き込み電圧は、センスアンプ
１１２内のスイッチを介してメモリセルアレイ１１１内
の各ビット線ＢＬに供給され、デコード結果に対応する
メモリセルにライトデータがそれぞれ書き込まれる。
系制御回路１２６で生成された制御信号に同期して、Ｆ
ＩＦＯメモリ１２１から転送されたライトデータに基づ
き、メモリセルに対するデータの書き込みに必要な電圧
である書き込み電圧を出力する（ＬＩＯ）。ライトアン
プ１１４から出力された書き込み電圧は、センスアンプ
１１２内のスイッチを介してメモリセルアレイ１１１内
の各ビット線ＢＬに供給され、デコード結果に対応する
メモリセルにライトデータがそれぞれ書き込まれる。
【００２１】一方、第１従来例の半導体記憶装置からデ
ータを読み出す場合、外部からの制御コマンドにより半
導体記憶装置がリードモード（ＲＥＡＤ）に設定される
と、コマンドデコーダ１２４で生成されたデータの読み
出しを指示するリードコマンド、及びタイミング発生回
路１２３で生成されたタイミング信号がシステムクロッ
クＣＬＫの立ち上がりエッジでそれぞれＹ系制御回路１
３０に供給される。
ータを読み出す場合、外部からの制御コマンドにより半
導体記憶装置がリードモード（ＲＥＡＤ）に設定される
と、コマンドデコーダ１２４で生成されたデータの読み
出しを指示するリードコマンド、及びタイミング発生回
路１２３で生成されたタイミング信号がシステムクロッ
クＣＬＫの立ち上がりエッジでそれぞれＹ系制御回路１
３０に供給される。
【００２２】Ｙ系制御回路１３０は、読み出しアドレス
に対応するリードアンプ１１３とビット線ＢＬとを接続
するために、上記タイミング信号に基づいてセンスアン
プ１１２内に有する不図示のスイッチを制御するための
制御信号ＣＹＰＬＳＴを出力する。なお、制御信号ＣＹ
ＰＬＳＴはタイミング信号の入力から所定時間だけ遅延
されて出力される。
に対応するリードアンプ１１３とビット線ＢＬとを接続
するために、上記タイミング信号に基づいてセンスアン
プ１１２内に有する不図示のスイッチを制御するための
制御信号ＣＹＰＬＳＴを出力する。なお、制御信号ＣＹ
ＰＬＳＴはタイミング信号の入力から所定時間だけ遅延
されて出力される。
【００２３】Ｙデコーダ１１５は、プリデコーダ救済回
路１３２を介してＹ系制御回路１３０から送信された制
御信号ＣＹＰＬＳＴにしたがって読み出しアドレスのデ
コード結果に対応するセンスアンプ１１２内の各スイッ
チをそれぞれＯＮさせるための起動信号ＹＳを出力す
る。
路１３２を介してＹ系制御回路１３０から送信された制
御信号ＣＹＰＬＳＴにしたがって読み出しアドレスのデ
コード結果に対応するセンスアンプ１１２内の各スイッ
チをそれぞれＯＮさせるための起動信号ＹＳを出力す
る。
【００２４】リードアンプ１１３は、リード系制御回路
１２５で生成された制御信号に同期してセンスアンプ１
１２で検出されたメモリセルアレイ１１１内のデータを
それぞれ読み込み、ＦＩＦＯメモリ１２２へ転送する。
ＦＩＦＯメモリ１２２は、リードアンプ１１３から転送
されたリードデータを出力回路１３５1を介して出力端
子ＤＱから外部に出力する。
１２５で生成された制御信号に同期してセンスアンプ１
１２で検出されたメモリセルアレイ１１１内のデータを
それぞれ読み込み、ＦＩＦＯメモリ１２２へ転送する。
ＦＩＦＯメモリ１２２は、リードアンプ１１３から転送
されたリードデータを出力回路１３５1を介して出力端
子ＤＱから外部に出力する。
【００２５】（第２従来例）図７は第２従来例の半導体
記憶装置の構成を示すブロック図である。
記憶装置の構成を示すブロック図である。
【００２６】図７に示すように、第２従来例の半導体記
憶装置は、ライト系制御回路２２６にＤＱＳ信号が供給
され、ライトデータを一時的に保持するＦＩＦＯメモリ
２２１、ライトアンプ２１４、及びＹ系制御回路２３０
がそれぞれライト系制御回路２２６の出力信号で制御さ
れる点が第１従来例の半導体記憶装置と異なっている。
その他の構成は第１従来例と同様であるため、その説明
は省略する。
憶装置は、ライト系制御回路２２６にＤＱＳ信号が供給
され、ライトデータを一時的に保持するＦＩＦＯメモリ
２２１、ライトアンプ２１４、及びＹ系制御回路２３０
がそれぞれライト系制御回路２２６の出力信号で制御さ
れる点が第１従来例の半導体記憶装置と異なっている。
その他の構成は第１従来例と同様であるため、その説明
は省略する。
【００２７】図８は図７に示した半導体記憶装置の動作
を示すタイミングチャートである。なお、図８は、図６
と同様に、ライトレーテンシー＝１、リードレーテンシ
ー＝２、バースト長＝４、及びプリフェッチ数＝４のデ
ータ書き込み／読み出し動作を示している。
を示すタイミングチャートである。なお、図８は、図６
と同様に、ライトレーテンシー＝１、リードレーテンシ
ー＝２、バースト長＝４、及びプリフェッチ数＝４のデ
ータ書き込み／読み出し動作を示している。
【００２８】第２従来例の半導体記憶装置は、メモリ部
に対するデータの書き込み動作を全てＤＱＳ信号に同期
して制御し、データの読み出し動作を全てシステムクロ
ックＣＬＫに同期して制御する構成である。
に対するデータの書き込み動作を全てＤＱＳ信号に同期
して制御し、データの読み出し動作を全てシステムクロ
ックＣＬＫに同期して制御する構成である。
【００２９】第２従来例の半導体記憶装置にデータを書
き込む場合、図８に示すようにＤＱＳ信号の立ち上がり
エッジ及び立下りエッジにそれぞれ同期して順次入力さ
れた複数のライトデータ（ＤＱ）は、ＦＩＦＯメモリ２
２１で並列なデータに変換されると共に一旦保持され、
プリフェッチ数毎の最終のライトデータと共に入力され
るＤＱＳ信号の立ち下がりエッジに同期してプリフェッ
チ数単位でライトアンプ２２４へそれぞれ転送される
（ＧＩＯ）。なお、図８のＧＩＯはライトデータ＃０〜
＃３が並列に転送される様子を示している。
き込む場合、図８に示すようにＤＱＳ信号の立ち上がり
エッジ及び立下りエッジにそれぞれ同期して順次入力さ
れた複数のライトデータ（ＤＱ）は、ＦＩＦＯメモリ２
２１で並列なデータに変換されると共に一旦保持され、
プリフェッチ数毎の最終のライトデータと共に入力され
るＤＱＳ信号の立ち下がりエッジに同期してプリフェッ
チ数単位でライトアンプ２２４へそれぞれ転送される
（ＧＩＯ）。なお、図８のＧＩＯはライトデータ＃０〜
＃３が並列に転送される様子を示している。
【００３０】また、外部からの制御コマンドにより半導
体記憶装置がライトモード（ＷＲＩＴ）に設定される
と、コマンドデコーダで生成されたデータの書き込みを
指示するライトコマンドがＹ系制御回路２３０に供給さ
れると共に、上記ライトアンプ２１４に対するライトデ
ータの転送タイミングと同じＤＱＳ信号の立ち下がりエ
ッジで、タイミング発生回路２２３により生成されたタ
イミング信号がＹ系制御回路２３０に供給される。Ｙ系
制御回路２３０は、書き込みアドレスに対応するライト
アンプ２１４とビット線ＢＬとを接続するために、上記
タイミング信号に基づいてセンスアンプ２１２内に有す
る不図示のスイッチを制御するための制御信号ＣＹＰＬ
ＳＴを出力する。なお、制御信号ＣＹＰＬＳＴはタイミ
ング信号の入力から所定時間だけ遅延されて出力され
る。また、制御信号ＣＹＰＬＳＴは、プリデコーダ救済
回路２３２によるプリデコード処理及び不良メモリセル
の救済処理でも用いられる。
体記憶装置がライトモード（ＷＲＩＴ）に設定される
と、コマンドデコーダで生成されたデータの書き込みを
指示するライトコマンドがＹ系制御回路２３０に供給さ
れると共に、上記ライトアンプ２１４に対するライトデ
ータの転送タイミングと同じＤＱＳ信号の立ち下がりエ
ッジで、タイミング発生回路２２３により生成されたタ
イミング信号がＹ系制御回路２３０に供給される。Ｙ系
制御回路２３０は、書き込みアドレスに対応するライト
アンプ２１４とビット線ＢＬとを接続するために、上記
タイミング信号に基づいてセンスアンプ２１２内に有す
る不図示のスイッチを制御するための制御信号ＣＹＰＬ
ＳＴを出力する。なお、制御信号ＣＹＰＬＳＴはタイミ
ング信号の入力から所定時間だけ遅延されて出力され
る。また、制御信号ＣＹＰＬＳＴは、プリデコーダ救済
回路２３２によるプリデコード処理及び不良メモリセル
の救済処理でも用いられる。
【００３１】Ｙデコーダ２１５は、プリデコーダ救済回
路２３２を介してＹ系制御回路２３０から送信された制
御信号ＣＹＰＬＳＴにしたがって、書き込みアドレスの
デコード結果に対応するセンスアンプ２１２内の各スイ
ッチをそれぞれＯＮさせるための起動信号ＹＳを出力す
る。
路２３２を介してＹ系制御回路２３０から送信された制
御信号ＣＹＰＬＳＴにしたがって、書き込みアドレスの
デコード結果に対応するセンスアンプ２１２内の各スイ
ッチをそれぞれＯＮさせるための起動信号ＹＳを出力す
る。
【００３２】このとき、ライトアンプ２１４は、ライト
系制御回路２２６で生成された制御信号に同期して、Ｆ
ＩＦＯメモリ２２１から転送されたライトデータに基づ
き、メモリセルに対するデータの書き込みに必要な電圧
である書き込み電圧を出力する（ＬＩＯ）。ライトアン
プ２１４から出力された書き込み電圧は、センスアンプ
２１２内のスイッチを介してメモリセルアレイ２１１内
の各ビット線ＢＬに供給され、デコード結果に対応する
メモリセルにライトデータがそれぞれ書き込まれる。
系制御回路２２６で生成された制御信号に同期して、Ｆ
ＩＦＯメモリ２２１から転送されたライトデータに基づ
き、メモリセルに対するデータの書き込みに必要な電圧
である書き込み電圧を出力する（ＬＩＯ）。ライトアン
プ２１４から出力された書き込み電圧は、センスアンプ
２１２内のスイッチを介してメモリセルアレイ２１１内
の各ビット線ＢＬに供給され、デコード結果に対応する
メモリセルにライトデータがそれぞれ書き込まれる。
【００３３】なお、第２従来例の半導体記憶装置からデ
ータを読み出す場合は、第１従来例と同様にシステムク
ロックＣＬＫに同期して制御されるため、ここではその
説明を省略する。
ータを読み出す場合は、第１従来例と同様にシステムク
ロックＣＬＫに同期して制御されるため、ここではその
説明を省略する。
【００３４】（第３従来例）図９は第３従来例の半導体
記憶装置の構成を示すブロック図である。なお、図９に
示す第３従来例の半導体記憶装置は特開２０００−３３
９９５７号公報に記載された構成である。
記憶装置の構成を示すブロック図である。なお、図９に
示す第３従来例の半導体記憶装置は特開２０００−３３
９９５７号公報に記載された構成である。
【００３５】図９に示すように、第３従来例の半導体記
憶装置は、入力バッファ３１１〜３１６、ラッチ回路３
１７、カラムアドレスラッチ３１８、カウンタ３１９、
モードセットレジスタ３２０、カラムプリデコーダ３２
１、ライト制御クロック発生回路３２２、ライトドライ
バ（ＷＤ）３２３、メモリセルアレイ３２４、カラムデ
コーダ３２５、及びロウデコーダ３２６を有する構成で
ある。
憶装置は、入力バッファ３１１〜３１６、ラッチ回路３
１７、カラムアドレスラッチ３１８、カウンタ３１９、
モードセットレジスタ３２０、カラムプリデコーダ３２
１、ライト制御クロック発生回路３２２、ライトドライ
バ（ＷＤ）３２３、メモリセルアレイ３２４、カラムデ
コーダ３２５、及びロウデコーダ３２６を有する構成で
ある。
【００３６】ここで、入力バッファ３１１〜３１６は第
１，２従来例の入力回路に相当し、ラッチ回路３１７は
第１，２従来例のＦＩＦＯメモリに相当し、カラムアド
レスラッチ３１８及びカウンタ３１９は第１，２従来例
のラッチ回路に相当する。また、モードセットレジスタ
３２０は第１，２従来例のコマンドデコーダに相当し、
カラムプリデコーダ３２１は第１，２従来例のプリデコ
ーダ救済回路に相当し、ライト制御クロック発生回路３
２２はライト系制御回路に相当する。さらに、ライトド
ライバ（ＷＤ）３２３は第１，２従来例のライトアンプ
に相当し、カラムデコーダ３２５は第１，２従来例のＹ
デコーダに相当し、ロウデコーダ３２６は第１，２従来
例のＸデコーダに相当する。したがって、これらの構成
の詳細な説明は省略する。
１，２従来例の入力回路に相当し、ラッチ回路３１７は
第１，２従来例のＦＩＦＯメモリに相当し、カラムアド
レスラッチ３１８及びカウンタ３１９は第１，２従来例
のラッチ回路に相当する。また、モードセットレジスタ
３２０は第１，２従来例のコマンドデコーダに相当し、
カラムプリデコーダ３２１は第１，２従来例のプリデコ
ーダ救済回路に相当し、ライト制御クロック発生回路３
２２はライト系制御回路に相当する。さらに、ライトド
ライバ（ＷＤ）３２３は第１，２従来例のライトアンプ
に相当し、カラムデコーダ３２５は第１，２従来例のＹ
デコーダに相当し、ロウデコーダ３２６は第１，２従来
例のＸデコーダに相当する。したがって、これらの構成
の詳細な説明は省略する。
【００３７】次に図９に示した第３従来例の半導体記憶
装置のデータ書き込み動作について図１０を用いて説明
する。なお、上記特開２０００−３３９９５７号公報で
は、データの書き込み動作のうち、後述するライトドラ
イバ３２３から複数のライトデータが並列に出力される
動作、及びセンスアンプ内の各スイッチを駆動する動作
が記載されていないが、これらの動作は当業者であれば
周知の技術であるため、以下ではこのような動作を前提
として説明する。また、特開２０００−３３９９５７号
公報では、データの読み出し動作については何ら記載さ
れていないため、以下ではその説明を省略する。
装置のデータ書き込み動作について図１０を用いて説明
する。なお、上記特開２０００−３３９９５７号公報で
は、データの書き込み動作のうち、後述するライトドラ
イバ３２３から複数のライトデータが並列に出力される
動作、及びセンスアンプ内の各スイッチを駆動する動作
が記載されていないが、これらの動作は当業者であれば
周知の技術であるため、以下ではこのような動作を前提
として説明する。また、特開２０００−３３９９５７号
公報では、データの読み出し動作については何ら記載さ
れていないため、以下ではその説明を省略する。
【００３８】図１０は図９に示した半導体記憶装置の動
作を示すタイミングチャートである。なお、図１０は、
ライトレーテンシー＝１、リードレーテンシー＝２、バ
ースト長＝４、及びプリフェッチ数＝４のデータ書き込
み／読み出し動作を示している。
作を示すタイミングチャートである。なお、図１０は、
ライトレーテンシー＝１、リードレーテンシー＝２、バ
ースト長＝４、及びプリフェッチ数＝４のデータ書き込
み／読み出し動作を示している。
【００３９】第３従来例の半導体記憶装置は、ラッチ回
路３１７で保持されたライトデータをバースト入力時の
ＤＱＳ信号に同期してライトドライバ３２３へ順次転送
し、ライトドライバ３２３からメモリセルアレイ３２４
に対するデータ転送をシステムクロックＣＬＫで制御す
る構成である。
路３１７で保持されたライトデータをバースト入力時の
ＤＱＳ信号に同期してライトドライバ３２３へ順次転送
し、ライトドライバ３２３からメモリセルアレイ３２４
に対するデータ転送をシステムクロックＣＬＫで制御す
る構成である。
【００４０】第３従来例の半導体記憶装置にデータを書
き込む場合、図１０に示すように外部から入力されたラ
イトデータ（ＤＱ）は、ラッチ回路３１７に一旦取り込
まれた後、バースト入力時のＤＱＳ信号の立ち上がりエ
ッジ及び立ち下りエッジにそれぞれ同期してライトドラ
イバ３２３へ順次転送される（ＷＤｎ：第１、第２従来
例のＧＩＯに相当）。
き込む場合、図１０に示すように外部から入力されたラ
イトデータ（ＤＱ）は、ラッチ回路３１７に一旦取り込
まれた後、バースト入力時のＤＱＳ信号の立ち上がりエ
ッジ及び立ち下りエッジにそれぞれ同期してライトドラ
イバ３２３へ順次転送される（ＷＤｎ：第１、第２従来
例のＧＩＯに相当）。
【００４１】また、外部からの制御コマンドにより半導
体記憶装置がライトモード（ＷＲＩＴ）に設定される
と、データの書き込みを指示するライトコマンドがモー
ドセットレジスタ３２０で生成され、カラムデコーダ３
２５に供給される。カラムデコーダ３２５は、システム
クロックＣＬＫから生成されたタイミング信号に基づい
て書き込みアドレスのデコード結果に対応する不図示の
センスアンプ内の各スイッチをＯＮさせるための起動信
号ＹＳを出力する。
体記憶装置がライトモード（ＷＲＩＴ）に設定される
と、データの書き込みを指示するライトコマンドがモー
ドセットレジスタ３２０で生成され、カラムデコーダ３
２５に供給される。カラムデコーダ３２５は、システム
クロックＣＬＫから生成されたタイミング信号に基づい
て書き込みアドレスのデコード結果に対応する不図示の
センスアンプ内の各スイッチをＯＮさせるための起動信
号ＹＳを出力する。
【００４２】このとき、ライトドライバ３２３は、ライ
ト制御クロック発生回路３２２で生成された制御信号に
同期して、ラッチ回路３１７から転送された複数のライ
トデータに基づき、メモリセルに対するデータの書き込
みに必要な電圧である書き込み電圧を各ライトデータ毎
に並列に出力する（ＬＩＯ）。ライトドライバ３２３か
ら出力された書き込み電圧は、不図示のセンスアンプ内
のスイッチを介してメモリセルアレイ３２４内の各ビッ
ト線ＢＬに供給され、デコード結果に対応するメモリセ
ルＭＣにライトデータがそれぞれ書き込まれる。
ト制御クロック発生回路３２２で生成された制御信号に
同期して、ラッチ回路３１７から転送された複数のライ
トデータに基づき、メモリセルに対するデータの書き込
みに必要な電圧である書き込み電圧を各ライトデータ毎
に並列に出力する（ＬＩＯ）。ライトドライバ３２３か
ら出力された書き込み電圧は、不図示のセンスアンプ内
のスイッチを介してメモリセルアレイ３２４内の各ビッ
ト線ＢＬに供給され、デコード結果に対応するメモリセ
ルＭＣにライトデータがそれぞれ書き込まれる。
【００４３】
【発明が解決しようとする課題】上記したような従来の
半導体記憶装置のうち、第１従来例の半導体記憶装置
は、データの書き込み動作及び読み出し動作が全てシス
テムクロックＣＬＫに同期して制御されるため、タイミ
ングが変動することによる誤動作の可能性が少なく、確
実に動作することが期待できる。
半導体記憶装置のうち、第１従来例の半導体記憶装置
は、データの書き込み動作及び読み出し動作が全てシス
テムクロックＣＬＫに同期して制御されるため、タイミ
ングが変動することによる誤動作の可能性が少なく、確
実に動作することが期待できる。
【００４４】しかしながら、第１従来例の半導体記憶装
置では、各構成素子の高速化や配線容量等を減少するこ
とでしか、データの書き込み動作や読み出し動作の高速
化が実現できないという問題がある。近年の半導体記憶
装置を有するシステムでは、ＣＰＵの高速化が進んだ結
果、半導体記憶装置に対するアクセス時間がシステムの
処理速度を左右してしまう。したがって、データの書き
込み動作や読み出し動作の高速化は半導体記憶装置に要
求される重要な性能となっている。
置では、各構成素子の高速化や配線容量等を減少するこ
とでしか、データの書き込み動作や読み出し動作の高速
化が実現できないという問題がある。近年の半導体記憶
装置を有するシステムでは、ＣＰＵの高速化が進んだ結
果、半導体記憶装置に対するアクセス時間がシステムの
処理速度を左右してしまう。したがって、データの書き
込み動作や読み出し動作の高速化は半導体記憶装置に要
求される重要な性能となっている。
【００４５】一方、第２従来例の半導体記憶装置では、
１回のライトコマンドでバースト入力されるライトデー
タのうち、プリフェッチ数毎の最終のライトデータと共
に入力されるＤＱＳ信号の立ち下がりエッジに同期して
ＦＩＦＯメモリからライトアンプへライトデータが転送
されるため、第１従来例の半導体記憶装置に比べてｔＤ
Ｓ（システムクロックＣＬＫに対するＤＱＳ信号のセッ
トアップ時間、図６及び８参照）分だけライトデータを
ＦＩＦＯメモリからライトアンプへ高速に転送できる。
１回のライトコマンドでバースト入力されるライトデー
タのうち、プリフェッチ数毎の最終のライトデータと共
に入力されるＤＱＳ信号の立ち下がりエッジに同期して
ＦＩＦＯメモリからライトアンプへライトデータが転送
されるため、第１従来例の半導体記憶装置に比べてｔＤ
Ｓ（システムクロックＣＬＫに対するＤＱＳ信号のセッ
トアップ時間、図６及び８参照）分だけライトデータを
ＦＩＦＯメモリからライトアンプへ高速に転送できる。
【００４６】しかしながら、上述したようにＪＥＤＥＣ
規格ではＤＱＳ信号がシステムクロックＣＬＫとのスキ
ュー（ｔＤＳ／ｔＤＳＨ：図６及び図８参照）及びパル
ス幅でしか規定されていないため、ＤＱＳ信号の周期が
システムクロックＣＬＫと異なってしまうケースがあ
る。このような場合、Ｙデコーダから出力される起動信
号ＹＳのパルス幅等が半導体記憶装置の最小動作クロッ
クレートｔＣＫｍｉｎ以下となる可能性があるため、後
述するＬＩＯ線のイコライズ時間を確保することができ
なくなる。
規格ではＤＱＳ信号がシステムクロックＣＬＫとのスキ
ュー（ｔＤＳ／ｔＤＳＨ：図６及び図８参照）及びパル
ス幅でしか規定されていないため、ＤＱＳ信号の周期が
システムクロックＣＬＫと異なってしまうケースがあ
る。このような場合、Ｙデコーダから出力される起動信
号ＹＳのパルス幅等が半導体記憶装置の最小動作クロッ
クレートｔＣＫｍｉｎ以下となる可能性があるため、後
述するＬＩＯ線のイコライズ時間を確保することができ
なくなる。
【００４７】また、第２従来例の半導体記憶装置では、
図８に示すようにプリフェッチ数のライトデータの入力
完了直後にリードモード（ＲＥＡＤ）へ切り換わった場
合に、ライトデータがＦＩＦＯメモリからライトアンプ
へ既に転送されているため、ライトコマンドにより生成
された起動信号ＹＳの出力を停止しないとデータの書き
込み動作と読み出し動作とを同時に実行するマルチ動作
となってしまう。起動信号ＹＳの出力は図８に示したｔ
ＤＳ以内に停止させる必要があるが、ＤＱＳ信号に同期
して生成される起動信号ＹＳをシステムクロックＣＬＫ
に同期して生成されるリードコマンドを用いてｔＤＳ以
内に停止させる制御は困難であるため、データを書き込
むための制御信号とデータを読み出すための制御信号が
衝突してしまう。
図８に示すようにプリフェッチ数のライトデータの入力
完了直後にリードモード（ＲＥＡＤ）へ切り換わった場
合に、ライトデータがＦＩＦＯメモリからライトアンプ
へ既に転送されているため、ライトコマンドにより生成
された起動信号ＹＳの出力を停止しないとデータの書き
込み動作と読み出し動作とを同時に実行するマルチ動作
となってしまう。起動信号ＹＳの出力は図８に示したｔ
ＤＳ以内に停止させる必要があるが、ＤＱＳ信号に同期
して生成される起動信号ＹＳをシステムクロックＣＬＫ
に同期して生成されるリードコマンドを用いてｔＤＳ以
内に停止させる制御は困難であるため、データを書き込
むための制御信号とデータを読み出すための制御信号が
衝突してしまう。
【００４８】第３従来例の半導体記憶装置は、上記第１
従来例と第２従来例の問題点を解決するための一構成例
を提案したものであり、第２従来例の半導体記憶装置と
同様に、ＤＱＳ信号に同期してラッチ回路（ＦＩＦＯメ
モリ）からワードドライバ（ライトアンプ）へライトデ
ータを転送し、第１従来例と同様に起動信号ＹＳ及びワ
ードドライバからのライトデータの出力タイミングをシ
ステムクロックＣＬＫに同期させる構成である。このよ
うな構成にすることで、ワードドライバに対するライト
データの高速転送を実現すると共にＤＱＳ信号の周期変
動による誤動作の防止を図っている。
従来例と第２従来例の問題点を解決するための一構成例
を提案したものであり、第２従来例の半導体記憶装置と
同様に、ＤＱＳ信号に同期してラッチ回路（ＦＩＦＯメ
モリ）からワードドライバ（ライトアンプ）へライトデ
ータを転送し、第１従来例と同様に起動信号ＹＳ及びワ
ードドライバからのライトデータの出力タイミングをシ
ステムクロックＣＬＫに同期させる構成である。このよ
うな構成にすることで、ワードドライバに対するライト
データの高速転送を実現すると共にＤＱＳ信号の周期変
動による誤動作の防止を図っている。
【００４９】しかしながら、第３従来例の半導体記憶装
置では、図１０に示すようにライトデータがバースト入
力時のＤＱＳ信号に同期して順次ライトアンプへ転送さ
れるため、システムクロックＣＬＫの周波数が高い近年
の半導体記憶装置ではライトデータをＦＩＦＯメモリか
らライトアンプに転送することができないという問題が
ある。
置では、図１０に示すようにライトデータがバースト入
力時のＤＱＳ信号に同期して順次ライトアンプへ転送さ
れるため、システムクロックＣＬＫの周波数が高い近年
の半導体記憶装置ではライトデータをＦＩＦＯメモリか
らライトアンプに転送することができないという問題が
ある。
【００５０】通常、ライトアンプはメモリセルアレイの
近傍に配置され、ＦＩＦＯメモリは入出力端子近傍に配
置されるため、ライトアンプとＦＩＦＯメモリ間の配線
（ＧＩＯ線）が非常に長くなる。ＧＩＯ線は半導体記憶
装置内の配線のうち最も重い負荷となる配線となるた
め、このようなＧＩＯ線を用いて高速クロックに同期し
てデータを転送することは困難である。また、第３従来
例の半導体記憶装置では、直列に入力された複数のライ
トデータをライトアンプの出力で並列データに変換する
必要があるため、ライトアンプの回路規模が大きくなる
という問題もある。
近傍に配置され、ＦＩＦＯメモリは入出力端子近傍に配
置されるため、ライトアンプとＦＩＦＯメモリ間の配線
（ＧＩＯ線）が非常に長くなる。ＧＩＯ線は半導体記憶
装置内の配線のうち最も重い負荷となる配線となるた
め、このようなＧＩＯ線を用いて高速クロックに同期し
てデータを転送することは困難である。また、第３従来
例の半導体記憶装置では、直列に入力された複数のライ
トデータをライトアンプの出力で並列データに変換する
必要があるため、ライトアンプの回路規模が大きくなる
という問題もある。
【００５１】なお、第１従来例〜第３従来例では、以下
に記載するＬＩＯ線のイコライズ時間を十分に確保する
必要がある。
に記載するＬＩＯ線のイコライズ時間を十分に確保する
必要がある。
【００５２】近年の半導体記憶装置では、記憶容量の増
大に伴ってメモリセルアレイの規模（ビット数）が大き
くなり、ビット線とリードアンプ及びライトアンプを接
続するＬＩＯ線等の配線長及び負荷が増大し、ＬＩＯ線
駆動時の立ち上がり時間及び立ち下がり時間が長くなる
傾向にある。半導体記憶装置の最小動作クロックレート
ｔＣＫｍｉｎは、ライトデータによって変位したＬＩＯ
線の電位が元に戻るまでのイコライズ時間に依存し、例
えば、図６に示すように、ライトデータの入力完了後に
リードモードへ切り換わった場合に、ライトデータにし
たがって変位したＬＩＯ線の電位が元に戻る前にデータ
が読み出されると、ＬＩＯ線に残留した電位のためにセ
ンスアンプで検出された電圧をリードアンプで正しいデ
ータに判定することができなくなる。したがって、書き
込み動作の直後に読み出し動作に移行する場合はＬＩＯ
線のイコライズ時間を十分に確保する必要がある。
大に伴ってメモリセルアレイの規模（ビット数）が大き
くなり、ビット線とリードアンプ及びライトアンプを接
続するＬＩＯ線等の配線長及び負荷が増大し、ＬＩＯ線
駆動時の立ち上がり時間及び立ち下がり時間が長くなる
傾向にある。半導体記憶装置の最小動作クロックレート
ｔＣＫｍｉｎは、ライトデータによって変位したＬＩＯ
線の電位が元に戻るまでのイコライズ時間に依存し、例
えば、図６に示すように、ライトデータの入力完了後に
リードモードへ切り換わった場合に、ライトデータにし
たがって変位したＬＩＯ線の電位が元に戻る前にデータ
が読み出されると、ＬＩＯ線に残留した電位のためにセ
ンスアンプで検出された電圧をリードアンプで正しいデ
ータに判定することができなくなる。したがって、書き
込み動作の直後に読み出し動作に移行する場合はＬＩＯ
線のイコライズ時間を十分に確保する必要がある。
【００５３】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、データ
の書き込み動作の高速化を実現した半導体記憶装置及び
その制御方法を提供することを目的とする。
る問題点を解決するためになされたものであり、データ
の書き込み動作の高速化を実現した半導体記憶装置及び
その制御方法を提供することを目的とする。
【００５４】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体記憶装置は、外部から供給されるシステ
ムクロック、及びデータに同期して入出力されるデータ
ストローブ信号を用いて前記データの書き込み／読み出
し動作が制御される半導体記憶装置であって、外部から
入力される書き込み対象のデータであるライトデータを
一時的に保持する複数のＦＩＦＯメモリと、外部から入
力されるアドレスに対応するメモリセルに前記ライトデ
ータを書き込むための複数のライトアンプと、前記ライ
トデータを、１回のライトコマンドでバースト入力され
る前記ライトデータのうち、プリフェッチ数毎の最終の
ライトデータと共に入力される前記データストローブ信
号に同期して、前記ＦＩＦＯメモリから前記ライトアン
プへ転送させるための第１の制御信号を生成する第１の
ライト系制御回路と、前記ライトアンプと前記ライトデ
ータを書き込むアドレスに対応するメモリセルに繋がる
ビット線とを接続する複数のスイッチを、前記システム
クロックのうち、前記最終のライトデータの入力完了か
ら所定周期後のパルスエッジに同期して駆動するための
第２の制御信号を生成するＹ系制御回路と、前記メモリ
セルに対するデータの書き込みに必要な電圧である書き
込み電圧を、前記システムクロックのうち、前記最終の
ライトデータの入力完了から所定周期後のパルスエッジ
に同期して、前記ライトデータに基づいて前記ライトア
ンプから出力させるための第３の制御信号を生成する第
２のライト系制御回路と、を有する構成である。
本発明の半導体記憶装置は、外部から供給されるシステ
ムクロック、及びデータに同期して入出力されるデータ
ストローブ信号を用いて前記データの書き込み／読み出
し動作が制御される半導体記憶装置であって、外部から
入力される書き込み対象のデータであるライトデータを
一時的に保持する複数のＦＩＦＯメモリと、外部から入
力されるアドレスに対応するメモリセルに前記ライトデ
ータを書き込むための複数のライトアンプと、前記ライ
トデータを、１回のライトコマンドでバースト入力され
る前記ライトデータのうち、プリフェッチ数毎の最終の
ライトデータと共に入力される前記データストローブ信
号に同期して、前記ＦＩＦＯメモリから前記ライトアン
プへ転送させるための第１の制御信号を生成する第１の
ライト系制御回路と、前記ライトアンプと前記ライトデ
ータを書き込むアドレスに対応するメモリセルに繋がる
ビット線とを接続する複数のスイッチを、前記システム
クロックのうち、前記最終のライトデータの入力完了か
ら所定周期後のパルスエッジに同期して駆動するための
第２の制御信号を生成するＹ系制御回路と、前記メモリ
セルに対するデータの書き込みに必要な電圧である書き
込み電圧を、前記システムクロックのうち、前記最終の
ライトデータの入力完了から所定周期後のパルスエッジ
に同期して、前記ライトデータに基づいて前記ライトア
ンプから出力させるための第３の制御信号を生成する第
２のライト系制御回路と、を有する構成である。
【００５５】このとき、前記ＦＩＦＯメモリは、前記バ
ースト入力された前記ライトデータを前記プリフェッチ
数単位で並列に出力するためのシリアル−パラレル変換
回路を有する構成が好ましく、前記Ｙ系制御回路は、前
記メモリセルに格納されたデータを読み出すためのリー
ドコマンドを受信したときは、前記システムクロックに
同期するタイミング信号から所定時間だけ遅延させて前
記第２の制御信号を出力し、前記メモリセルに前記ライ
トデータを書き込むためのライトコマンドを受信したと
きは、前記システムクロックに同期するタイミング信号
から遅延させることなく前記第２の制御信号を出力する
構成が好ましい。
ースト入力された前記ライトデータを前記プリフェッチ
数単位で並列に出力するためのシリアル−パラレル変換
回路を有する構成が好ましく、前記Ｙ系制御回路は、前
記メモリセルに格納されたデータを読み出すためのリー
ドコマンドを受信したときは、前記システムクロックに
同期するタイミング信号から所定時間だけ遅延させて前
記第２の制御信号を出力し、前記メモリセルに前記ライ
トデータを書き込むためのライトコマンドを受信したと
きは、前記システムクロックに同期するタイミング信号
から遅延させることなく前記第２の制御信号を出力する
構成が好ましい。
【００５６】一方、本発明の半導体記憶装置の制御方法
は、外部から入力される書き込み対象のデータであるラ
イトデータを一時的に保持する複数のＦＩＦＯメモリ
と、外部から入力されるアドレスに対応するメモリセル
に前記ライトデータを書き込むための複数のライトアン
プとを備え、外部から供給されるシステムクロック、及
びデータに同期して入出力されるデータストローブ信号
を用いて前記データの書き込み／読み出し動作が制御さ
れる半導体記憶装置の制御方法であって、前記ライトデ
ータを、１回のライトコマンドでバースト入力される前
記ライトデータのうち、プリフェッチ数の最終のライト
データと共に入力される前記データストローブ信号に同
期して、前記ＦＩＦＯメモリから前記ライトアンプへ転
送し、前記システムクロックのうち、前記最終のライト
データの入力完了から所定周期後のパルスエッジに同期
して、前記ライトアンプと前記ライトデータを書き込む
アドレスに対応するメモリセルに繋がるビット線とを接
続するための複数のスイッチを駆動し、前記メモリセル
に対するデータの書き込みに必要な電圧である書き込み
電圧を前記ライトデータに基づいて前記ライトアンプか
ら出力する方法である。
は、外部から入力される書き込み対象のデータであるラ
イトデータを一時的に保持する複数のＦＩＦＯメモリ
と、外部から入力されるアドレスに対応するメモリセル
に前記ライトデータを書き込むための複数のライトアン
プとを備え、外部から供給されるシステムクロック、及
びデータに同期して入出力されるデータストローブ信号
を用いて前記データの書き込み／読み出し動作が制御さ
れる半導体記憶装置の制御方法であって、前記ライトデ
ータを、１回のライトコマンドでバースト入力される前
記ライトデータのうち、プリフェッチ数の最終のライト
データと共に入力される前記データストローブ信号に同
期して、前記ＦＩＦＯメモリから前記ライトアンプへ転
送し、前記システムクロックのうち、前記最終のライト
データの入力完了から所定周期後のパルスエッジに同期
して、前記ライトアンプと前記ライトデータを書き込む
アドレスに対応するメモリセルに繋がるビット線とを接
続するための複数のスイッチを駆動し、前記メモリセル
に対するデータの書き込みに必要な電圧である書き込み
電圧を前記ライトデータに基づいて前記ライトアンプか
ら出力する方法である。
【００５７】このとき、前記バースト入力された前記ラ
イトデータを前記ＦＩＦＯメモリから前記ライトアンプ
へ前記プリフェッチ数単位で並列に転送することが好ま
しく、前記メモリセルに格納されたデータを読み出すた
めのリードコマンドが発せられたときは、前記システム
クロックに同期するタイミング信号から所定時間だけ遅
延させて前記スイッチを駆動し、前記メモリセルに前記
ライトデータを書き込むためのライトコマンドが発せら
れたときは、前記システムクロックに同期するタイミン
グ信号から遅延させることなく前記スイッチを駆動する
ことが好ましい。
イトデータを前記ＦＩＦＯメモリから前記ライトアンプ
へ前記プリフェッチ数単位で並列に転送することが好ま
しく、前記メモリセルに格納されたデータを読み出すた
めのリードコマンドが発せられたときは、前記システム
クロックに同期するタイミング信号から所定時間だけ遅
延させて前記スイッチを駆動し、前記メモリセルに前記
ライトデータを書き込むためのライトコマンドが発せら
れたときは、前記システムクロックに同期するタイミン
グ信号から遅延させることなく前記スイッチを駆動する
ことが好ましい。
【００５８】上記のような半導体記憶装置及びその制御
方法では、ＦＩＦＯメモリからライトアンプへのライト
データの転送をデータストローブ信号で制御することに
よりシステムクロックに対するデータストローブ信号の
セットアップ時間分だけライトデータをライトアンプへ
高速に転送することが可能になる。
方法では、ＦＩＦＯメモリからライトアンプへのライト
データの転送をデータストローブ信号で制御することに
よりシステムクロックに対するデータストローブ信号の
セットアップ時間分だけライトデータをライトアンプへ
高速に転送することが可能になる。
【００５９】また、ライトアンプとライトデータを書き
込むアドレスに対応するメモリセルに繋がるビット線と
を接続するためのスイッチを、システムクロックに同期
するタイミング信号に対して遅延させること無く駆動す
ることで、ライトアンプとメモリセル間を繋ぐＬＩＯ線
のイコライズ時間を十分に確保することができる。
込むアドレスに対応するメモリセルに繋がるビット線と
を接続するためのスイッチを、システムクロックに同期
するタイミング信号に対して遅延させること無く駆動す
ることで、ライトアンプとメモリセル間を繋ぐＬＩＯ線
のイコライズ時間を十分に確保することができる。
【００６０】さらに、バースト入力されたライトデータ
をＦＩＦＯメモリからライトアンプへプリフェッチ数単
位で並列に転送することで、システムクロックの周波数
が高くてもライトデータをライトアンプへ確実に転送す
ることができる。
をＦＩＦＯメモリからライトアンプへプリフェッチ数単
位で並列に転送することで、システムクロックの周波数
が高くてもライトデータをライトアンプへ確実に転送す
ることができる。
【００６１】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００６２】図１は本発明の半導体記憶装置の一構成例
を示すブロック図であり、図２は図１に示した第１のラ
イト系制御回路、第２のライト系制御回路、及びライト
アンプの一構成例を示す回路図である。また、図３は図
１に示したＹ系制御回路の一構成例を示す回路図であ
る。
を示すブロック図であり、図２は図１に示した第１のラ
イト系制御回路、第２のライト系制御回路、及びライト
アンプの一構成例を示す回路図である。また、図３は図
１に示したＹ系制御回路の一構成例を示す回路図であ
る。
【００６３】図１に示すように、本発明の半導体記憶装
置は、データが格納されるメモリ部１と、メモリ部１に
対するデータの書き込み／読み出し動作を制御する周辺
回路部２と、メモリ部１及び周辺回路部２に供給する種
々の電源電圧を生成する内部電圧発生回路３とを有する
構成である。
置は、データが格納されるメモリ部１と、メモリ部１に
対するデータの書き込み／読み出し動作を制御する周辺
回路部２と、メモリ部１及び周辺回路部２に供給する種
々の電源電圧を生成する内部電圧発生回路３とを有する
構成である。
【００６４】メモリ部１は、格子状に配列された複数の
メモリセルから構成されるメモリセルアレイ１１と、メ
モリセルに格納されたデータを読み出すためのセンスア
ンプ１２及びリードアンプ１３と、メモリセルにデータ
を書き込むためのライトアンプ１４と、データの書き込
み／読み出しを行うメモリセルにアクセスするためのア
ドレス信号をデコードするＹデコーダ１５及びＸデコー
ダ１６とを有する構成である。なお、センスアンプ１２
には、ライトアンプ１４及びリードアンプ１３とメモリ
セルアレイ１１の各ビット線ＢＬとを接続するための不
図示のスイッチを備えている。
メモリセルから構成されるメモリセルアレイ１１と、メ
モリセルに格納されたデータを読み出すためのセンスア
ンプ１２及びリードアンプ１３と、メモリセルにデータ
を書き込むためのライトアンプ１４と、データの書き込
み／読み出しを行うメモリセルにアクセスするためのア
ドレス信号をデコードするＹデコーダ１５及びＸデコー
ダ１６とを有する構成である。なお、センスアンプ１２
には、ライトアンプ１４及びリードアンプ１３とメモリ
セルアレイ１１の各ビット線ＢＬとを接続するための不
図示のスイッチを備えている。
【００６５】周辺回路部２は、ライトアンプ１４に供給
するライトデータ、及びリードアンプ１３から出力され
たリードデータをそれぞれ一時的に保持するＦＩＦＯメ
モリ２１，２２と、外部から供給されるシステムクロッ
クＣＬＫから半導体記憶装置を所定のタイミングで動作
させるための各種タイミング信号を生成するタイミング
発生回路２３と、半導体記憶装置を所定の動作モードに
設定するために外部から供給される各種制御コマンドを
デコードするコマンドデコーダ２４と、タイミング発生
回路２３及びコマンドデコーダ２４の出力信号にしたが
ってメモリセルアレイ１１からのデータ読み出し動作を
制御するリード系制御回路２５と、タイミング発生回路
２３及びコマンドデコーダ２４の出力信号にしたがって
ライトアンプ１４の動作を制御する第１のライト系制御
回路２６と、ＤＱＳ信号及びコマンドデコーダ２４の出
力信号にしたがってＦＩＦＯメモリ２１のデータ出力タ
イミングを制御する第２のライト系制御回路２７と、外
部から供給されるアドレス信号を一時的に保持するラッ
チ回路２８と、リフレッシュ動作を制御するためのリフ
レッシュカウンタ２９と、タイミング発生回路２３及び
コマンドデコーダ２４の出力信号にしたがってメモリセ
ルアレイ１１のＹ（カラム）系に対するアクセスを制御
するＹ系制御回路３０と、タイミング発生回路２３及び
コマンドデコーダ２４の出力信号にしたがってメモリセ
ルアレイ１１のＸ（ロウ）系に対するアクセスを制御す
るＸ系制御回路３１と、メモリセルの不良発生時にその
メモリセルを予備のメモリセルに切り換える、Ｙ系で用
いられるプリデコーダ救済回路３２及びＸ系で用いられ
るプリデコーダ救済回路３３とを有する構成である。
するライトデータ、及びリードアンプ１３から出力され
たリードデータをそれぞれ一時的に保持するＦＩＦＯメ
モリ２１，２２と、外部から供給されるシステムクロッ
クＣＬＫから半導体記憶装置を所定のタイミングで動作
させるための各種タイミング信号を生成するタイミング
発生回路２３と、半導体記憶装置を所定の動作モードに
設定するために外部から供給される各種制御コマンドを
デコードするコマンドデコーダ２４と、タイミング発生
回路２３及びコマンドデコーダ２４の出力信号にしたが
ってメモリセルアレイ１１からのデータ読み出し動作を
制御するリード系制御回路２５と、タイミング発生回路
２３及びコマンドデコーダ２４の出力信号にしたがって
ライトアンプ１４の動作を制御する第１のライト系制御
回路２６と、ＤＱＳ信号及びコマンドデコーダ２４の出
力信号にしたがってＦＩＦＯメモリ２１のデータ出力タ
イミングを制御する第２のライト系制御回路２７と、外
部から供給されるアドレス信号を一時的に保持するラッ
チ回路２８と、リフレッシュ動作を制御するためのリフ
レッシュカウンタ２９と、タイミング発生回路２３及び
コマンドデコーダ２４の出力信号にしたがってメモリセ
ルアレイ１１のＹ（カラム）系に対するアクセスを制御
するＹ系制御回路３０と、タイミング発生回路２３及び
コマンドデコーダ２４の出力信号にしたがってメモリセ
ルアレイ１１のＸ（ロウ）系に対するアクセスを制御す
るＸ系制御回路３１と、メモリセルの不良発生時にその
メモリセルを予備のメモリセルに切り換える、Ｙ系で用
いられるプリデコーダ救済回路３２及びＸ系で用いられ
るプリデコーダ救済回路３３とを有する構成である。
【００６６】システムクロックＣＬＫ（／ＣＬＫ）、制
御コマンド（／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ
等）、及びアドレス信号Ａｄｄは、バッファ回路である
入力回路３４1〜３４3を介して周辺回路部２にそれぞれ
供給される。また、メモリセルアレイ１１に書き込むデ
ータ（ライトデータ）は入力回路３４4を介してＦＩＦ
Ｏメモリ２１に供給され、メモリセルアレイ１１から読
み出されたデータはバッファ回路である出力回路３５1
を介して外部に出力される。同様に、外部から供給され
るＤＱＳ信号は入力回路３４5を介して周辺回路部２に
供給され、リード系制御回路２５で生成されたＤＱＳ信
号は出力回路３５2を介して外部に出力される。
御コマンド（／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ
等）、及びアドレス信号Ａｄｄは、バッファ回路である
入力回路３４1〜３４3を介して周辺回路部２にそれぞれ
供給される。また、メモリセルアレイ１１に書き込むデ
ータ（ライトデータ）は入力回路３４4を介してＦＩＦ
Ｏメモリ２１に供給され、メモリセルアレイ１１から読
み出されたデータはバッファ回路である出力回路３５1
を介して外部に出力される。同様に、外部から供給され
るＤＱＳ信号は入力回路３４5を介して周辺回路部２に
供給され、リード系制御回路２５で生成されたＤＱＳ信
号は出力回路３５2を介して外部に出力される。
【００６７】なお、本実施形態の半導体記憶装置は、第
１従来例〜第３従来例と同様にプリフェッチ方式のメモ
リであるため、図１には図示されないが、ＦＩＦＯメモ
リ２１，２２はライトデータ及びリードデータのビット
毎（８，１６，３２ビット等）にそれぞれ設けられ、ラ
イトアンプ１４及びリードアンプ１３はライトデータ及
びリードデータの各ビットに対してそれぞれプリフェッ
チ数（２、４等）だけ設けられる。
１従来例〜第３従来例と同様にプリフェッチ方式のメモ
リであるため、図１には図示されないが、ＦＩＦＯメモ
リ２１，２２はライトデータ及びリードデータのビット
毎（８，１６，３２ビット等）にそれぞれ設けられ、ラ
イトアンプ１４及びリードアンプ１３はライトデータ及
びリードデータの各ビットに対してそれぞれプリフェッ
チ数（２、４等）だけ設けられる。
【００６８】よって、ＦＩＦＯメモリ２１，２２とライ
トアンプ１４及びリードアンプ１３間は、ライトデータ
及びリードデータのビット数にプリフェッチ数を乗算し
た数のＧＩＯ線によってそれぞれ接続され、ライトアン
プ１４及びリードアンプ１３とメモリセルアレイ１１間
は、ライトデータ及びリードデータのビット数にプリフ
ェッチ数を乗算した数のＬＩＯ線によってそれぞれ接続
される。
トアンプ１４及びリードアンプ１３間は、ライトデータ
及びリードデータのビット数にプリフェッチ数を乗算し
た数のＧＩＯ線によってそれぞれ接続され、ライトアン
プ１４及びリードアンプ１３とメモリセルアレイ１１間
は、ライトデータ及びリードデータのビット数にプリフ
ェッチ数を乗算した数のＬＩＯ線によってそれぞれ接続
される。
【００６９】図２に示すように、第１のライト系制御回
路２６及び第２のライト系制御回路２７は、それぞれ論
理ゲートによって構成される。
路２６及び第２のライト系制御回路２７は、それぞれ論
理ゲートによって構成される。
【００７０】第１のライト系制御回路２６は、コマンド
デコーダ２４で生成されたライトコマンドＭＤＷＲＴに
基づき、システムクロックＣＬＫに同期して、ライトア
ンプ１４からライトデータに対応する書き込み電圧を出
力させるためのゲート信号を生成する。
デコーダ２４で生成されたライトコマンドＭＤＷＲＴに
基づき、システムクロックＣＬＫに同期して、ライトア
ンプ１４からライトデータに対応する書き込み電圧を出
力させるためのゲート信号を生成する。
【００７１】また、第２のライト系制御回路２７は、Ｆ
ＩＦＯメモリ２１で保持されたライトデータをＤＱＳ信
号に同期してライトアンプ１４へ転送させるためのゲー
ト信号を生成する。
ＩＦＯメモリ２１で保持されたライトデータをＤＱＳ信
号に同期してライトアンプ１４へ転送させるためのゲー
ト信号を生成する。
【００７２】なお、図２は、複数のＦＩＦＯメモリ２１
及びライトアンプ１４のうち、１ビット分のライトデー
タを処理するための回路のみを記載している。また、図
２はバースト入力されたライトデータをプリフェッチ数
の並列データに変換するためのシリアル−パラレル変換
回路を省略した構成を示している。
及びライトアンプ１４のうち、１ビット分のライトデー
タを処理するための回路のみを記載している。また、図
２はバースト入力されたライトデータをプリフェッチ数
の並列データに変換するためのシリアル−パラレル変換
回路を省略した構成を示している。
【００７３】図３に示すように、Ｙ系制御回路３０は、
入力信号を一時的に保持するラッチ回路と、所定時間だ
け信号を遅延させるディレイ回路と、複数の論理ゲート
とを有する構成である。ＭＤＣＡＴはタイミング発生回
路２３から供給される、カラム系（Ｙ系）の動作タイミ
ングを決定するタイミング信号である。また、ＭＤＲＤ
Ｔはコマンドデコーダ２４から供給されるリードコマン
ドであり、ＭＤＷＲＴはコマンドデコーダ２４から供給
されるライトコマンドであり、ＣＹＰＬＳＴはＹ系制御
回路３０からプリデコーダ救済回路３２を介してＹデコ
ーダ１５に供給される制御信号である。
入力信号を一時的に保持するラッチ回路と、所定時間だ
け信号を遅延させるディレイ回路と、複数の論理ゲート
とを有する構成である。ＭＤＣＡＴはタイミング発生回
路２３から供給される、カラム系（Ｙ系）の動作タイミ
ングを決定するタイミング信号である。また、ＭＤＲＤ
Ｔはコマンドデコーダ２４から供給されるリードコマン
ドであり、ＭＤＷＲＴはコマンドデコーダ２４から供給
されるライトコマンドであり、ＣＹＰＬＳＴはＹ系制御
回路３０からプリデコーダ救済回路３２を介してＹデコ
ーダ１５に供給される制御信号である。
【００７４】本実施形態のＹ系制御回路３０では、デー
タ読み出し時には、従来と同様に、ｔＲＣＤｍｉｎ（ア
クティブコマンドの入力からリードコマンドＭＤＲＤＴ
あるいはライトコマンドが受け付け可能になるまでの時
間）を考慮して、タイミング信号ＭＤＣＡＴの受信から
所定時間だけ遅延させて制御信号ＣＹＰＬＳＴを出力す
る。一方、データ書き込み時には、タイミング信号ＭＤ
ＣＡＴの受信から遅延させることなく制御信号ＣＹＰＬ
ＳＴを出力する。なお、データ読み出し時、Ｙ系制御回
路３０には、コマンドデコーダ２４で生成されたリード
コマンドＭＤＲＤＴが供給された後、タイミング発生回
路２３で生成されたタイミング信号ＭＤＣＡＴが供給さ
れる。また、データ書き込み時、Ｙ系制御回路３０に
は、コマンドデコーダ２４で生成されたライトコマンド
ＭＤＷＲＴが供給された後、例えば、バースト入力され
るライトコマンドのうち、プリフェッチ数毎の最終のラ
イトデータと共に入力されるＤＱＳ信号に同期して、タ
イミング信号ＭＤＣＡＴがタイミング発生回路２３から
供給される。
タ読み出し時には、従来と同様に、ｔＲＣＤｍｉｎ（ア
クティブコマンドの入力からリードコマンドＭＤＲＤＴ
あるいはライトコマンドが受け付け可能になるまでの時
間）を考慮して、タイミング信号ＭＤＣＡＴの受信から
所定時間だけ遅延させて制御信号ＣＹＰＬＳＴを出力す
る。一方、データ書き込み時には、タイミング信号ＭＤ
ＣＡＴの受信から遅延させることなく制御信号ＣＹＰＬ
ＳＴを出力する。なお、データ読み出し時、Ｙ系制御回
路３０には、コマンドデコーダ２４で生成されたリード
コマンドＭＤＲＤＴが供給された後、タイミング発生回
路２３で生成されたタイミング信号ＭＤＣＡＴが供給さ
れる。また、データ書き込み時、Ｙ系制御回路３０に
は、コマンドデコーダ２４で生成されたライトコマンド
ＭＤＷＲＴが供給された後、例えば、バースト入力され
るライトコマンドのうち、プリフェッチ数毎の最終のラ
イトデータと共に入力されるＤＱＳ信号に同期して、タ
イミング信号ＭＤＣＡＴがタイミング発生回路２３から
供給される。
【００７５】一般に、データ書き込み時には、ライトモ
ードに設定されてからライトデータがメモリセルに実際
に書き込まれるまでにライトレーテンシー及びライトデ
ータの入力時間があるため（本実施形態ではシステムク
ロックＣＬＫで３周期以上）、データ読み出し時のよう
にｔＲＣＤｍｉｎを考慮する必要はなく、制御信号ＣＹ
ＰＬＳＴをタイミング信号ＭＤＣＡＴに対して遅延させ
ることなく出力することが好ましい。
ードに設定されてからライトデータがメモリセルに実際
に書き込まれるまでにライトレーテンシー及びライトデ
ータの入力時間があるため（本実施形態ではシステムク
ロックＣＬＫで３周期以上）、データ読み出し時のよう
にｔＲＣＤｍｉｎを考慮する必要はなく、制御信号ＣＹ
ＰＬＳＴをタイミング信号ＭＤＣＡＴに対して遅延させ
ることなく出力することが好ましい。
【００７６】しかしながら、上述した第１従来例の半導
体記憶装置では、ＦＩＦＯメモリからライトアンプへの
データ転送動作を含むデータ書き込み動作が全てシステ
ムクロックＣＬＫに同期して制御されるため、図６で示
したようにライトアンプにライトデータが転送されてか
ら制御信号ＣＹＰＬＳＴが出力されるまでの間隔が短
く、制御信号ＣＹＰＬＳＴをタイミング信号ＭＤＣＡＴ
に対して遅延させずに出力すると、入力データが確立し
ないうちにライトアンプが動作する可能性がある。すな
わち、第１従来例の構成では、制御信号ＣＹＰＬＳＴを
タイミング信号ＭＤＣＡＴから遅延させずに出力する
と、ライトデータが破壊されるおそれがあった。
体記憶装置では、ＦＩＦＯメモリからライトアンプへの
データ転送動作を含むデータ書き込み動作が全てシステ
ムクロックＣＬＫに同期して制御されるため、図６で示
したようにライトアンプにライトデータが転送されてか
ら制御信号ＣＹＰＬＳＴが出力されるまでの間隔が短
く、制御信号ＣＹＰＬＳＴをタイミング信号ＭＤＣＡＴ
に対して遅延させずに出力すると、入力データが確立し
ないうちにライトアンプが動作する可能性がある。すな
わち、第１従来例の構成では、制御信号ＣＹＰＬＳＴを
タイミング信号ＭＤＣＡＴから遅延させずに出力する
と、ライトデータが破壊されるおそれがあった。
【００７７】なお、第２従来例の半導体記憶装置は、デ
ータの読み出し動作がシステムクロックＣＬＫで制御さ
れ、データの書き込み動作がＤＱＳ信号で制御される構
成であるため、データ書き込み時にタイミング信号ＭＤ
ＣＡＴに対して制御信号ＣＹＰＬＳＴを所定時間だけ遅
延させる、図３に示したＹ系制御回路３０を適用するこ
とができない比較対象外の構成である。また、第３従来
例の半導体記憶装置は、データ読み出し時の制御方法が
不明であるため、第２従来例と同様に図３に示したＹ系
制御回路３０を適用することができない比較対象外の構
成である。
ータの読み出し動作がシステムクロックＣＬＫで制御さ
れ、データの書き込み動作がＤＱＳ信号で制御される構
成であるため、データ書き込み時にタイミング信号ＭＤ
ＣＡＴに対して制御信号ＣＹＰＬＳＴを所定時間だけ遅
延させる、図３に示したＹ系制御回路３０を適用するこ
とができない比較対象外の構成である。また、第３従来
例の半導体記憶装置は、データ読み出し時の制御方法が
不明であるため、第２従来例と同様に図３に示したＹ系
制御回路３０を適用することができない比較対象外の構
成である。
【００７８】本実施形態では、後述するようにライトデ
ータをＤＱＳ信号に同期してＦＩＦＯメモリ２１からラ
イトアンプ１４へ転送させるため、第１従来例に比べて
ｔＤＳだけライトデータがライトアンプへ早く転送され
る。したがって、制御信号ＣＹＰＬＳＴをタイミング信
号ＭＤＣＡＴに対して遅延させずに出力しても、ライト
アンプ１４で入力データの確立に必要な時間を十分に確
保することができる。
ータをＤＱＳ信号に同期してＦＩＦＯメモリ２１からラ
イトアンプ１４へ転送させるため、第１従来例に比べて
ｔＤＳだけライトデータがライトアンプへ早く転送され
る。したがって、制御信号ＣＹＰＬＳＴをタイミング信
号ＭＤＣＡＴに対して遅延させずに出力しても、ライト
アンプ１４で入力データの確立に必要な時間を十分に確
保することができる。
【００７９】このように本実施形態では、データ書き込
み時の制御信号ＣＹＰＬＳＴの遅延を無くすことができ
るため、起動信号ＹＳの出力タイミング及びライトアン
プ１４からのライトデータの出力タイミングを、第１従
来例及び第２従来例に比べてそれぞれ早めることができ
る。
み時の制御信号ＣＹＰＬＳＴの遅延を無くすことができ
るため、起動信号ＹＳの出力タイミング及びライトアン
プ１４からのライトデータの出力タイミングを、第１従
来例及び第２従来例に比べてそれぞれ早めることができ
る。
【００８０】次に、図１に示した半導体記憶装置のデー
タ書き込み動作及びデータ読み出し動作について図４を
用いて説明する。
タ書き込み動作及びデータ読み出し動作について図４を
用いて説明する。
【００８１】図４は図１に示した半導体記憶装置の動作
を示すタイミングチャートである。なお、図４は、ライ
トレーテンシーＷＬ＝１、リードレーテンシーＲＬ＝
２、バースト長＝４、及びプリフェッチ数＝４のデータ
書き込み／読み出し動作を示している。また、制御信号
ＣＹＰＬＳＴ、起動信号ＹＳ、及びＬＩＯの破線は本発
明の半導体記憶装置の制御方法を用いない場合（タイミ
ング信号ＭＤＣＡＴに対して制御信号ＣＹＰＬＳＴを遅
延させない場合）の波形をそれぞれ示している。
を示すタイミングチャートである。なお、図４は、ライ
トレーテンシーＷＬ＝１、リードレーテンシーＲＬ＝
２、バースト長＝４、及びプリフェッチ数＝４のデータ
書き込み／読み出し動作を示している。また、制御信号
ＣＹＰＬＳＴ、起動信号ＹＳ、及びＬＩＯの破線は本発
明の半導体記憶装置の制御方法を用いない場合（タイミ
ング信号ＭＤＣＡＴに対して制御信号ＣＹＰＬＳＴを遅
延させない場合）の波形をそれぞれ示している。
【００８２】本実施形態の半導体記憶装置は、ＦＩＦＯ
メモリ２１からライトアンプ１４へのデータ転送をＤＱ
Ｓ信号で制御し、Ｙ系制御回路３０及びライトアンプ１
４からメモリセルアレイ１１へのデータ転送をそれぞれ
システムクロックＣＬＫで制御する構成である。
メモリ２１からライトアンプ１４へのデータ転送をＤＱ
Ｓ信号で制御し、Ｙ系制御回路３０及びライトアンプ１
４からメモリセルアレイ１１へのデータ転送をそれぞれ
システムクロックＣＬＫで制御する構成である。
【００８３】図１に示した半導体記憶装置にデータを書
き込む場合、図４に示すようにＤＱＳ信号の立ち上がり
エッジ及び立下りエッジにそれぞれ同期して順次入力さ
れた複数のライトデータ（ＤＱ）の各ビットデータは、
ＦＩＦＯメモリ２１で並列なデータに変換されると共に
一旦保持され、第２のライト系制御回路２７で生成され
た制御信号にしたがって、１回のライトコマンドでバー
スト入力されるライトデータのうち、プリフェッチ数毎
の最終のライトデータと共に入力されるＤＱＳ信号の立
ち下がりエッジでライトアンプ２４へそれぞれ転送され
る（ＧＩＯ）。
き込む場合、図４に示すようにＤＱＳ信号の立ち上がり
エッジ及び立下りエッジにそれぞれ同期して順次入力さ
れた複数のライトデータ（ＤＱ）の各ビットデータは、
ＦＩＦＯメモリ２１で並列なデータに変換されると共に
一旦保持され、第２のライト系制御回路２７で生成され
た制御信号にしたがって、１回のライトコマンドでバー
スト入力されるライトデータのうち、プリフェッチ数毎
の最終のライトデータと共に入力されるＤＱＳ信号の立
ち下がりエッジでライトアンプ２４へそれぞれ転送され
る（ＧＩＯ）。
【００８４】このとき本実施形態ではプリフェッチ数分
のライトデータの各ビットデータがＦＩＦＯメモリ２１
からライトアンプ２４へ並列に転送されるため、第３従
来例のように負荷として重いＧＩＯ線を介した高速なデ
ータ転送が不要であり、ライトデータをＦＩＦＯメモリ
２１からライトアンプ２４へ確実に転送することができ
る。
のライトデータの各ビットデータがＦＩＦＯメモリ２１
からライトアンプ２４へ並列に転送されるため、第３従
来例のように負荷として重いＧＩＯ線を介した高速なデ
ータ転送が不要であり、ライトデータをＦＩＦＯメモリ
２１からライトアンプ２４へ確実に転送することができ
る。
【００８５】外部からの制御コマンドにより半導体記憶
装置がライトモード（ＷＲＩＴ）に設定されると、コマ
ンドデコーダ２４で生成されたデータの書き込みを指示
するライトコマンドがＹ系制御回路３０に供給されると
共に、タイミング発生回路２３で生成されたタイミング
信号ＭＤＣＡＴが、例えば、プリフェッチ数のライトデ
ータ入力完了後の次の周期のシステムクロックＣＬＫ
（図４ではＣＬＫ＝３）の立ち上がりエッジでＹ系制御
回路３０に供給される。なお、Ｙ系制御回路３０にタイ
ミング信号ＭＤＣＡＴを供給するタイミングは、プリフ
ェッチ数のライトデータ入力完了後の次の周期のシステ
ムクロックＣＬＫの立ち上がりエッジである必要はな
く、プリフェッチ数のライトデータ入力完了後から所定
周期後のシステムクロックＣＬＫの立ち上がり（または
立ち下がり）エッジであってもよい。
装置がライトモード（ＷＲＩＴ）に設定されると、コマ
ンドデコーダ２４で生成されたデータの書き込みを指示
するライトコマンドがＹ系制御回路３０に供給されると
共に、タイミング発生回路２３で生成されたタイミング
信号ＭＤＣＡＴが、例えば、プリフェッチ数のライトデ
ータ入力完了後の次の周期のシステムクロックＣＬＫ
（図４ではＣＬＫ＝３）の立ち上がりエッジでＹ系制御
回路３０に供給される。なお、Ｙ系制御回路３０にタイ
ミング信号ＭＤＣＡＴを供給するタイミングは、プリフ
ェッチ数のライトデータ入力完了後の次の周期のシステ
ムクロックＣＬＫの立ち上がりエッジである必要はな
く、プリフェッチ数のライトデータ入力完了後から所定
周期後のシステムクロックＣＬＫの立ち上がり（または
立ち下がり）エッジであってもよい。
【００８６】Ｙ系制御回路３０は、書き込みアドレスに
対応するライトアンプ１４とビット線ＢＬとを接続する
ために、タイミング信号ＭＤＣＡＴに基づいてセンスア
ンプ１１２内に有する不図示のスイッチを制御するため
の制御信号ＣＹＰＬＳＴを出力する。このとき本実施形
態では上述したように制御信号ＣＹＰＬＳＴをタイミン
グ信号ＭＤＣＡＴに対して遅延させずに出力する。な
お、制御信号ＣＹＰＬＳＴは、プリデコーダ救済回路３
２によるプリデコード処理及び不良メモリセルの救済処
理でも用いられる。
対応するライトアンプ１４とビット線ＢＬとを接続する
ために、タイミング信号ＭＤＣＡＴに基づいてセンスア
ンプ１１２内に有する不図示のスイッチを制御するため
の制御信号ＣＹＰＬＳＴを出力する。このとき本実施形
態では上述したように制御信号ＣＹＰＬＳＴをタイミン
グ信号ＭＤＣＡＴに対して遅延させずに出力する。な
お、制御信号ＣＹＰＬＳＴは、プリデコーダ救済回路３
２によるプリデコード処理及び不良メモリセルの救済処
理でも用いられる。
【００８７】Ｙデコーダ１５は、プリデコーダ救済回路
３２を介してＹ系制御回路３０から送信された制御信号
ＣＹＰＬＳＴにしたがって、書き込みアドレスのデコー
ド結果に対応するセンスアンプ１２内の各スイッチをそ
れぞれＯＮさせるための起動信号ＹＳを出力する。
３２を介してＹ系制御回路３０から送信された制御信号
ＣＹＰＬＳＴにしたがって、書き込みアドレスのデコー
ド結果に対応するセンスアンプ１２内の各スイッチをそ
れぞれＯＮさせるための起動信号ＹＳを出力する。
【００８８】ライトアンプ１４は、第１のライト系制御
回路２６で生成された制御信号に同期して、ＦＩＦＯメ
モリ２１から転送されたライトデータに基づき、メモリ
セルに対するデータの書き込みに必要な電圧である書き
込み電圧を出力する（ＬＩＯ）。ライトアンプ１４から
出力された書き込み電圧は、センスアンプ１２内のスイ
ッチを介してメモリセルアレイ１１内の各ビット線ＢＬ
に供給され、デコード結果に対応するメモリセルにライ
トデータが書き込まれる。
回路２６で生成された制御信号に同期して、ＦＩＦＯメ
モリ２１から転送されたライトデータに基づき、メモリ
セルに対するデータの書き込みに必要な電圧である書き
込み電圧を出力する（ＬＩＯ）。ライトアンプ１４から
出力された書き込み電圧は、センスアンプ１２内のスイ
ッチを介してメモリセルアレイ１１内の各ビット線ＢＬ
に供給され、デコード結果に対応するメモリセルにライ
トデータが書き込まれる。
【００８９】一方、図１に示した半導体記憶装置からデ
ータを読み出す場合、外部からの制御コマンドにより半
導体記憶装置がリードモード（ＲＥＡＤ）に設定される
と、コマンドデコーダ２４で生成されたデータの読み出
しを指示するリードコマンド、及びタイミング発生回路
２３で生成されたタイミング信号がシステムクロックＣ
ＬＫの立ち上がりエッジでそれぞれＹ系制御回路３０に
供給される。
ータを読み出す場合、外部からの制御コマンドにより半
導体記憶装置がリードモード（ＲＥＡＤ）に設定される
と、コマンドデコーダ２４で生成されたデータの読み出
しを指示するリードコマンド、及びタイミング発生回路
２３で生成されたタイミング信号がシステムクロックＣ
ＬＫの立ち上がりエッジでそれぞれＹ系制御回路３０に
供給される。
【００９０】Ｙ系制御回路３０は、読み出しアドレスに
対応するリードアンプ１３とビット線ＢＬとを接続する
ために、上記タイミング信号ＭＤＣＡＴに基づいてセン
スアンプ１２内に有する不図示のスイッチを制御するた
めの制御信号ＣＹＰＬＳＴを出力する。このとき本実施
形態では、上述したように制御信号ＣＹＰＬＳＴをタイ
ミング信号ＭＤＣＡＴに対して所定時間だけ遅延させて
出力する。
対応するリードアンプ１３とビット線ＢＬとを接続する
ために、上記タイミング信号ＭＤＣＡＴに基づいてセン
スアンプ１２内に有する不図示のスイッチを制御するた
めの制御信号ＣＹＰＬＳＴを出力する。このとき本実施
形態では、上述したように制御信号ＣＹＰＬＳＴをタイ
ミング信号ＭＤＣＡＴに対して所定時間だけ遅延させて
出力する。
【００９１】Ｙデコーダ１５は、プリデコーダ救済回路
３２を介してＹ系制御回路３０から送信された制御信号
ＣＹＰＬＳＴにしたがって読み出しアドレスのデコード
結果に対応するセンスアンプ１２内の各スイッチをそれ
ぞれＯＮさせるための起動信号ＹＳを出力する。
３２を介してＹ系制御回路３０から送信された制御信号
ＣＹＰＬＳＴにしたがって読み出しアドレスのデコード
結果に対応するセンスアンプ１２内の各スイッチをそれ
ぞれＯＮさせるための起動信号ＹＳを出力する。
【００９２】リードアンプ１３は、リード系制御回路２
５で生成された制御信号に同期してセンスアンプ１２で
検出されたメモリセルアレイ１１内のデータをそれぞれ
読み込み、ＦＩＦＯメモリ２２へ転送する。ＦＩＦＯメ
モリ２２は、リードアンプ１３から転送されたリードデ
ータを出力回路３５1を介して出力端子ＤＱから外部に
出力する。
５で生成された制御信号に同期してセンスアンプ１２で
検出されたメモリセルアレイ１１内のデータをそれぞれ
読み込み、ＦＩＦＯメモリ２２へ転送する。ＦＩＦＯメ
モリ２２は、リードアンプ１３から転送されたリードデ
ータを出力回路３５1を介して出力端子ＤＱから外部に
出力する。
【００９３】以上説明したように本実施形態の半導体記
憶装置では、ＦＩＦＯメモリ２１からライトアンプ１４
へのライトデータの転送をＤＱＳ信号で制御することに
よりｔＤＳ（システムクロックＣＬＫに対するＤＱＳ信
号のセットアップ時間）分だけライトデータをライトア
ンプ１４へ高速に転送することができる。
憶装置では、ＦＩＦＯメモリ２１からライトアンプ１４
へのライトデータの転送をＤＱＳ信号で制御することに
よりｔＤＳ（システムクロックＣＬＫに対するＤＱＳ信
号のセットアップ時間）分だけライトデータをライトア
ンプ１４へ高速に転送することができる。
【００９４】また、データ書き込み時のタイミング信号
ＭＤＣＡＴに対する制御信号ＣＹＰＬＳＴの遅延を無く
し、図４の実線で示すように起動信号ＹＳ及びライトア
ンプ１４からのライトデータの出力タイミングを早める
ことで、データ書き込み後のＬＩＯ線のイコライズ時間
を十分に確保することができる。したがって、従来の半
導体記憶装置よりも高速にデータを書き込むことができ
る。
ＭＤＣＡＴに対する制御信号ＣＹＰＬＳＴの遅延を無く
し、図４の実線で示すように起動信号ＹＳ及びライトア
ンプ１４からのライトデータの出力タイミングを早める
ことで、データ書き込み後のＬＩＯ線のイコライズ時間
を十分に確保することができる。したがって、従来の半
導体記憶装置よりも高速にデータを書き込むことができ
る。
【００９５】また、ライトコマンド及びリードコマンド
をそれぞれシステムクロックＣＬＫに同期して制御する
ため、データ書き込み動作の直後にデータ読み出し動作
に移行する場合でも、ライトコマンドにより出力された
起動信号ＹＳをリードコマンドで容易に停止させること
ができる。したがって、データ書き込み動作の直後にデ
ータ読み出し動作に移行する場合でも、データを書き込
むための制御信号とデータを読み出すための制御信号と
が衝突することがなく、データを確実に読み出すことが
できる。
をそれぞれシステムクロックＣＬＫに同期して制御する
ため、データ書き込み動作の直後にデータ読み出し動作
に移行する場合でも、ライトコマンドにより出力された
起動信号ＹＳをリードコマンドで容易に停止させること
ができる。したがって、データ書き込み動作の直後にデ
ータ読み出し動作に移行する場合でも、データを書き込
むための制御信号とデータを読み出すための制御信号と
が衝突することがなく、データを確実に読み出すことが
できる。
【００９６】さらに、本実施形態の半導体記憶装置で
は、直列に入力（バースト入力）されたライトデータを
ＦＩＦＯメモリ２１で並列なデータに変換し、各ライト
データのビットデータをそれぞれ個別のＧＩＯ線を介し
てライトアンプ１４へ転送するため、システムクロック
ＣＬＫ周波数が高くてもライトデータをライトアンプ１
４へ確実に転送することができる。したがって、データ
書き込み時の誤動作及びライトデータの破壊が防止され
る。
は、直列に入力（バースト入力）されたライトデータを
ＦＩＦＯメモリ２１で並列なデータに変換し、各ライト
データのビットデータをそれぞれ個別のＧＩＯ線を介し
てライトアンプ１４へ転送するため、システムクロック
ＣＬＫ周波数が高くてもライトデータをライトアンプ１
４へ確実に転送することができる。したがって、データ
書き込み時の誤動作及びライトデータの破壊が防止され
る。
【００９７】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００９８】ＦＩＦＯメモリからライトアンプへのライ
トデータの転送をデータストローブ信号で制御すること
によりシステムクロックに対するデータストローブ信号
のセットアップ時間分だけライトデータをライトアンプ
へ高速に転送することが可能になる。
トデータの転送をデータストローブ信号で制御すること
によりシステムクロックに対するデータストローブ信号
のセットアップ時間分だけライトデータをライトアンプ
へ高速に転送することが可能になる。
【００９９】また、ライトアンプとライトデータを書き
込むアドレスに対応するメモリセルに繋がるビット線と
を接続するためのスイッチを、システムクロックに同期
するタイミング信号に対して遅延させること無く駆動す
ることで、ライトアンプとメモリセル間を繋ぐＬＩＯ線
のイコライズ時間を十分に確保することができる。
込むアドレスに対応するメモリセルに繋がるビット線と
を接続するためのスイッチを、システムクロックに同期
するタイミング信号に対して遅延させること無く駆動す
ることで、ライトアンプとメモリセル間を繋ぐＬＩＯ線
のイコライズ時間を十分に確保することができる。
【０１００】したがって、従来の半導体記憶装置よりも
データの書き込み動作を高速化できる。特にライトコマ
ンド及びリードコマンドがそれぞれシステムクロックに
同期して制御されるため、書き込み動作の直後に読み出
し動作に移行する場合でも誤動作することなくデータの
読み出しが行える。
データの書き込み動作を高速化できる。特にライトコマ
ンド及びリードコマンドがそれぞれシステムクロックに
同期して制御されるため、書き込み動作の直後に読み出
し動作に移行する場合でも誤動作することなくデータの
読み出しが行える。
【０１０１】さらに、バースト入力されたライトデータ
をＦＩＦＯメモリからライトアンプへプリフェッチ数単
位で並列に転送することで、システムクロックの周波数
が高くてもライトデータをライトアンプへ確実に転送で
きるため、データ書き込み時の誤動作及びライトデータ
の破壊が防止される。
をＦＩＦＯメモリからライトアンプへプリフェッチ数単
位で並列に転送することで、システムクロックの周波数
が高くてもライトデータをライトアンプへ確実に転送で
きるため、データ書き込み時の誤動作及びライトデータ
の破壊が防止される。
【図１】本発明の半導体記憶装置の一構成例を示すブロ
ック図である。
ック図である。
【図２】図１に示した第１のライト系制御回路、第２の
ライト系制御回路、及びライトアンプの一構成例を示す
回路図である。
ライト系制御回路、及びライトアンプの一構成例を示す
回路図である。
【図３】図１に示したＹ系制御回路の一構成例を示す回
路図である。
路図である。
【図４】図１に示した半導体記憶装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図５】第１従来例の半導体記憶装置の構成を示すブロ
ック図である。
ック図である。
【図６】図５に示した半導体記憶装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図７】第２従来例の半導体記憶装置の構成を示すブロ
ック図である。
ック図である。
【図８】図７に示した半導体記憶装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図９】第３従来例の半導体記憶装置の構成を示すブロ
ック図である。
ック図である。
【図１０】図９に示した半導体記憶装置の動作を示すタ
イミングチャートである。
イミングチャートである。
１ メモリ部
２ 周辺回路部
３ 内部電圧発生回路
１１ メモリセルアレイ
１２ センスアンプ
１３ リードアンプ
１４ ライトアンプ
１５ Ｙデコーダ
１６ Ｘデコーダ
２１、２２ ＦＩＦＯメモリ
２３ タイミング発生回路
２４ コマンドデコーダ
２５ リード系制御回路
２６ 第１のライト系制御回路
２７ 第２のライト系制御回路
２８ ラッチ回路
２９ リフレッシュカウンタ
３０ Ｙ系制御回路
３１ Ｘ系制御回路
３２、３３ プリデコーダ救済回路
３４1〜３４5 入力回路
３５1、３５2 出力回路
Claims (6)
- 【請求項１】 外部から供給されるシステムクロック、
及びデータに同期して入出力されるデータストローブ信
号を用いて前記データの書き込み／読み出し動作が制御
される半導体記憶装置であって、 外部から入力される書き込み対象のデータであるライト
データを一時的に保持する複数のＦＩＦＯメモリと、 外部から入力されるアドレスに対応するメモリセルに前
記ライトデータを書き込むための複数のライトアンプ
と、 前記ライトデータを、１回のライトコマンドでバースト
入力される前記ライトデータのうち、プリフェッチ数毎
の最終のライトデータと共に入力される前記データスト
ローブ信号に同期して、前記ＦＩＦＯメモリから前記ラ
イトアンプへ転送させるための第１の制御信号を生成す
る第１のライト系制御回路と、 前記ライトアンプと前記ライトデータを書き込むアドレ
スに対応するメモリセルに繋がるビット線とを接続する
複数のスイッチを、前記システムクロックのうち、前記
最終のライトデータの入力完了から所定周期後のパルス
エッジに同期して駆動するための第２の制御信号を生成
するＹ系制御回路と、 前記メモリセルに対するデータの書き込みに必要な電圧
である書き込み電圧を、前記システムクロックのうち、
前記最終のライトデータの入力完了から所定周期後のパ
ルスエッジに同期して、前記ライトデータに基づいて前
記ライトアンプから出力させるための第３の制御信号を
生成する第２のライト系制御回路と、を有する半導体記
憶装置。 - 【請求項２】 前記ＦＩＦＯメモリは、 前記バースト入力された前記ライトデータを前記プリフ
ェッチ数単位で並列に出力するためのシリアル−パラレ
ル変換回路を有する請求項１記載の半導体記憶装置。 - 【請求項３】 前記Ｙ系制御回路は、 前記メモリセルに格納されたデータを読み出すためのリ
ードコマンドを受信したときは、前記システムクロック
に同期するタイミング信号から所定時間だけ遅延させて
前記第２の制御信号を出力し、 前記メモリセルに前記ライトデータを書き込むためのラ
イトコマンドを受信したときは、前記システムクロック
に同期するタイミング信号から遅延させることなく前記
第２の制御信号を出力する請求項１または２記載の半導
体記憶装置。 - 【請求項４】 外部から入力される書き込み対象のデー
タであるライトデータを一時的に保持する複数のＦＩＦ
Ｏメモリと、外部から入力されるアドレスに対応するメ
モリセルに前記ライトデータを書き込むための複数のラ
イトアンプとを備え、外部から供給されるシステムクロ
ック、及びデータに同期して入出力されるデータストロ
ーブ信号を用いて前記データの書き込み／読み出し動作
が制御される半導体記憶装置の制御方法であって、 前記ライトデータを、１回のライトコマンドでバースト
入力される前記ライトデータのうち、プリフェッチ数の
最終のライトデータと共に入力される前記データストロ
ーブ信号に同期して、前記ＦＩＦＯメモリから前記ライ
トアンプへ転送し、 前記システムクロックのうち、前記最終のライトデータ
の入力完了から所定周期後のパルスエッジに同期して、
前記ライトアンプと前記ライトデータを書き込むアドレ
スに対応するメモリセルに繋がるビット線とを接続する
ための複数のスイッチを駆動し、前記メモリセルに対す
るデータの書き込みに必要な電圧である書き込み電圧を
前記ライトデータに基づいて前記ライトアンプから出力
する半導体記憶装置の制御方法。 - 【請求項５】 前記バースト入力された前記ライトデー
タを前記ＦＩＦＯメモリから前記ライトアンプへ前記プ
リフェッチ数単位で並列に転送する請求項４記載の半導
体記憶装置の制御方法。 - 【請求項６】 前記メモリセルに格納されたデータを読
み出すためのリードコマンドが発せられたときは、前記
システムクロックに同期するタイミング信号から所定時
間だけ遅延させて前記スイッチを駆動し、 前記メモリセルに前記ライトデータを書き込むためのラ
イトコマンドが発せられたときは、前記システムクロッ
クに同期するタイミング信号から遅延させることなく前
記スイッチを駆動する請求項４または５記載の半導体記
憶装置の制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002044676A JP2003249077A (ja) | 2002-02-21 | 2002-02-21 | 半導体記憶装置及びその制御方法 |
| KR10-2003-0010648A KR100518397B1 (ko) | 2002-02-21 | 2003-02-20 | 반도체 메모리 장치 및 제어 방법 |
| US10/372,604 US6771552B2 (en) | 2002-02-21 | 2003-02-21 | Semiconductor memory device and control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002044676A JP2003249077A (ja) | 2002-02-21 | 2002-02-21 | 半導体記憶装置及びその制御方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008107682A Division JP4881911B2 (ja) | 2008-04-17 | 2008-04-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003249077A true JP2003249077A (ja) | 2003-09-05 |
Family
ID=27678453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002044676A Pending JP2003249077A (ja) | 2002-02-21 | 2002-02-21 | 半導体記憶装置及びその制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6771552B2 (ja) |
| JP (1) | JP2003249077A (ja) |
| KR (1) | KR100518397B1 (ja) |
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| US6950954B1 (en) * | 2000-10-26 | 2005-09-27 | Cypress Semiconductor Corporation | Method and circuit for synchronizing a write operation between an on-chip microprocessor and an on-chip programmable analog device operating at different frequencies |
| US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
| US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
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|---|---|
| US6771552B2 (en) | 2004-08-03 |
| KR20030069872A (ko) | 2003-08-27 |
| US20030156481A1 (en) | 2003-08-21 |
| KR100518397B1 (ko) | 2005-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041203 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041203 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060911 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060920 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070718 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070906 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080220 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080702 |