JP2002025254A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2002025254A JP2002025254A JP2000200253A JP2000200253A JP2002025254A JP 2002025254 A JP2002025254 A JP 2002025254A JP 2000200253 A JP2000200253 A JP 2000200253A JP 2000200253 A JP2000200253 A JP 2000200253A JP 2002025254 A JP2002025254 A JP 2002025254A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- input
- command
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 230000000630 rising effect Effects 0.000 claims description 38
- 230000001960 triggered effect Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 30
- 230000001360 synchronised effect Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 3
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 2
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 1
- 102100033041 Carbonic anhydrase 13 Human genes 0.000 description 1
- 101000867860 Homo sapiens Carbonic anhydrase 13 Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/225—Clock input buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
積の削減及び回路動作の高速化が可能な半導体メモリを
提供する。 【解決手段】クロック信号CLK、アドレス信号、コマ
ンド用信号bWE、bCS、bRASCASが入力され、前記
アドレス信号によって指定されたメモリセルに対してデ
ータの書き込みまたは読み出しを行い、かつ前記コマン
ド用信号をデコードして動作を指定する半導体メモリで
あって、前記アドレス信号、コマンド用信号の取り込
み、及び前記データの書き込みと読み出しを、前記クロ
ック信号の立ち上がりと立ち下がりの両方に同期して行
う。
Description
関し、特にDDR動作を行う半導体メモリに関するもの
である。
高速化に対する要求は強まっている。そのため、メモリ
からCPU間のデータ転送を、クロック信号の立ち上が
りエッジと立ち下がりエッジの両方に同期させて行うこ
とで、データ転送を実効的に、従来の倍のスピードで行
うDDR(Duoble Data Rate)転送技術を用いたシンクロ
ナスDRAM(DDR-SDRAM)が現在開発されている。
シンクロナスDRAM(DDR-SDRAM)では、データの入
出力は、DDR動作をしているものの、ロウアドレススト
ローブ信号bRAS、カラムアドレスストローブ信号b
CAS、チップセレクト信号bCS、ライトイネーブル
信号bWE、バンクセレクト信号(BS0,BS1)、
ロウ(カラム)アドレス信号(A0〜A11)の各信号ま
では、DDR動作をさせていない。信号名中の頭文字b
は、反転信号であることを示す。
信号は、アドレスバス、入力ピン、入力バッファ等が共
通化されていて、同時に入力することができない。
セスを行う場合には、図10〜図13に示すように、デ
ータ転送上の隙間が生じ、実効的なデータ転送レートを
悪化させるという問題がある。
ーが2、バースト長が4、4バンクのインターリーブで
の読み出し動作を示す図である。図11は、CAS信号
のレイテンシーが2、バースト長が4、4バンクのイン
ターリーブでの書き込み動作を示す図である。図12
は、CAS信号のレイテンシーが2、バースト長が2、
4バンクのインターリーブでの読み出し動作を示す図で
ある。さらに、図13は、CAS信号のレイテンシーが
2、バースト長が2、4バンクのインターリーブでの書
き込み動作を示す図である。
う問題を避けるためには、アドレスバス、入力ピン、入
力バッファ等をロウアドレス専用、カラムアドレス専用
に別々に設け、同時にロウアドレス、カラムアドレスを
入力できるようにすれば簡単である。しかし、この場
合、アドレスバス、入力ピン、入力バッファ等を形成す
るための面積が2倍必要となり、チップ面積が増大する
ため、実現するのは難しい。
れたものであり、データ転送の効率を向上でき、さらに
チップ面積の削減及び回路動作の高速化が可能な半導体
メモリを提供することを目的とする。
に、この発明の第1の半導体メモリは、メモリセルに対
してデータの書き込みまたは読み出しを行う半導体メモ
リにであって、クロック信号の立ち上がりと立ち下がり
の両方のエッジに同期して、前記メモリセルを指定する
アドレス信号を取り込むアドレス回路と、前記クロック
信号の立ち上がりと立ち下がりの両方のエッジに同期し
て、動作を指定するコマンド用信号を取り込むコマンド
回路とを具備することを特徴とする。
ク信号、アドレス信号、コマンド用信号が入力され、前
記アドレス信号によって指定されたメモリセルに対して
データの書き込みまたは読み出しを行い、かつ前記コマ
ンド用信号をデコードして動作を指定する半導体メモリ
であって、前記アドレス信号、前記コマンド用信号の取
り込み、及び前記データの書き込みと読み出しを、前記
クロック信号の立ち上がりと立ち下がりの両方に同期し
て行うことを特徴とする。
データの入出力のみならず、アドレス信号、バンク選択
信号、bRAS、bCAS、bCS、bWEの各コマン
ド用信号も前記クロック信号の立ち上がりと立ち下がり
の両方に同期して取り込むことにより、データ転送効率
を向上させることができる。
の立ち上がりと立ち下がりの両方に同期して取り込むだ
けでなく、それぞれの信号をその目的に応じて、ある信
号はクロック信号の立ち上がりエッジに同期して取り込
むことに限定し、またある信号は、クロック信号の立ち
下がりエッジに同期して取り込むことに限定することに
より、外部から入力する信号数を削減できる。これによ
り、回路の簡素化が図られ、チップ面積の削減及び回路
動作の高速化が実現できる。
実施の形態について説明する。
モリの構成を示すブロック図である。
11には、アドレスストローブ信号bRASCAS、ライトイ
ネーブル信号bWE、チップセレクト信号bCSが入力
される。このコマンド信号バッファ11の出力は、コマ
ンドラッチ12Aを介してコマンドデコーダ12Bに入
力されると共に、コマンドラッチ13Aを介してコマン
ドデコーダ13Bに入力される。
デコーダ13Bの出力は、それぞれコントロール信号ジ
ェネレータ14に入力される。コントロール信号ジェネ
レータ14の出力は、バンクBK0〜バンクBKnを有
するバンクブロック15に入力される。
ス信号ADDRESS(A0〜A11)、バンクセレクト信号
BS(BS0、BS1)が入力される。このアドレスバ
ッファ16の出力は、ロウアドレスラッチ17、カラム
アドレスラッチ18にそれぞれ入力される。ロウアドレ
スラッチ17の出力は、モードレジスタ19に入力され
ると共に、ロウアドレスデコーダ(図示しない)を介し
てバンクブロック15に入力される。同様に、カラムア
ドレスラッチ18の出力は、モードレジスタ19に入力
されると共に、カラムアドレスデコーダ(図示しない)
を介してバンクブロック15に入力される。
クロック信号CLKが入力される。クロック生成部20
からは、クロック信号bCMDLTCがコマンドラッチ12A
に出力され、クロック信号CMDLTCがコマンドラッチ13
Aに出力される。さらに、クロック生成部20からは、
クロック信号ADDDLTCがロウアドレスラッチ17に出力
され、クロック信号bADDDLTCがカラムアドレスラッチ1
8に出力される。さらに、クロック生成部20から出力
されるクロック信号は、コントロール信号ジェネレータ
14、メモリセルアレイ部15にそれぞれ入力される。
ムアドレスラッチ18に入力される。リフレッシュカウ
ンタ22の出力は、ロウアドレスラッチ17に入力され
る。そして、メモリセルアレイ部15からは、DQバッ
ファ23を介してデータDQ0〜DQnが出力される。
メモリセルアレイ部15は、BK0〜BKnのバンクと
呼ばれる複数のセルアレイの単位からなる。
ドラッチ12A、コマンドデコーダ12B、コマンドラ
ッチ13A、及びコマンドデコーダ13Bにより、コマ
ンド部30が構成されている。また、アドレスバッファ
16、ロウアドレスラッチ17、及びカラムアドレスラ
ッチ18により、アドレス部40が構成されている。
0にて用いるクロック信号bCMDLTC、信号CMDLTCと、ア
ドレス部40にて用いるクロック信号bADDDLTC、信号AD
DDLTCを生成する。クロック信号bCMDLTC、信号CMDLTC
は、コマンド部30にて動作開始の同期を取るために用
いられる。クロック信号bADDDLTC、信号ADDDLTCは、ア
ドレス部40にて動作開始の同期を取るために用いられ
る。
ファ11に入力された前記アドレスストローブ信号bRAS
CAS、ライトイネーブル信号bWE、チップセレクト信
号bCSのそれぞれを、クロック信号bCMDLTCに同期し
てコマンドラッチ12Aにてラッチし、ラッチしたそれ
ぞれの信号をコマンドデコーダ12Bに出力する。コマ
ンドデコーダ12Bは、入力された信号をデコードし
て、任意のロウ系回路動作を行うための信号ROW-COMMAN
Dを出力する。
号バッファ11に入力された前記アドレスストローブ信
号bRASCAS、ライトイネーブル信号bWE、チップセレ
クト信号bCSのそれぞれを、クロック信号CMDLTCに同
期してコマンドラッチ13Aにてラッチし、ラッチした
それぞれの信号をコマンドデコーダ13Bに出力する。
コマンドデコーダ13Bは、入力された信号をデコード
して、任意のカラム系回路動作を行うための信号COLUMN
-COMMANDを出力する。
16に入力された前記アドレス信号を、クロック信号bA
DDDLTCに同期してロウアドレスラッチ17にてラッチ
し、ラッチした信号ROW-ADDRESSをアドレスデコーダ
(図示しない)に出力する。アドレスデコーダは、入力
された信号ROW-ADDRESSをデコードして、任意のロウア
ドレス選択線を活性化する。
ッファ16に入力された前記アドレス信号を、クロック
信号ADDDLTCに同期してカラムアドレスラッチ18にて
ラッチし、ラッチした信号COLUMN-ADDRESSをアドレスデ
コーダ(図示しない)に出力する。アドレスデコーダ
は、入力された信号COLUMN-ADDRESSをデコードして、任
意のカラムアドレス選択線を活性化する。
ッファ16に入力された前記バンクセレクト信号を、ク
ロック信号bADDDLTC、及び信号ADDDLTCに同期してラッ
チ回路(図示しない)にてラッチし、ラッチした信号を
デコーダ(図示しない)にてデコードして、バンクを選
択するための信号BS<0:3>を出力する。
部20、コマンド部30、アドレス部40の詳細な回路
構成について説明する。図5は、これらクロック生成部
20、コマンド部30、アドレス部40の動作を示すタ
イムチャートである。
部20の構成を示す回路図である。
ファIB1に入力されたクロック信号CLKは、インバ
ータI1、I2、I3、I4を通り、インバータI4の
出力部からクロック信号ACPとして出力される。さら
に、信号ACPはインバータI5を通り、クロック信号
bACPとして出力される。これらクロック信号CL
K、クロック信号ACP、クロック信号bACPの波形
は図5に示すようになる。
ック信号ACPは、NAND回路NA1の第1端子に入
力されると共に、インバータI6、I7、I8を通って
NAND回路NA1の第2端子に入力される。このNA
ND回路NA1の出力部からは、クロック信号bCMDLTC
が出力される。また、図2(b)に示すように、前記ク
ロックbACP信号は、NAND回路NA2の第1端子
に入力されると共に、インバータI9、I10、I11
を通ってNAND回路NA2の第2端子に入力される。
このNAND回路NA2の出力部からはクロック信号CM
DLTCが出力される。これらクロック信号bCMDLTC、クロ
ック信号CMDLTCの波形は図5に示すようになる。
ックACP信号は、NAND回路NA3の第1端子に入
力されると共に、インバータI12、I13、I14を
通ってNAND回路NA3の第2端子に入力される。こ
のNAND回路NA3の出力部からはクロック信号bADD
DLTCが出力される。また、図2(d)に示すように、前
記クロックbACP信号は、NAND回路NA4の第1
端子に入力されると共に、インバータI15、I16、
I17を通ってNAND回路NA4の第2端子に入力さ
れる。そして、NAND回路NA4の出力部からは信号
ADDDLTCが出力される。これらクロック信号bADDDLTC、
クロック信号ADDDLTCの波形は図5に示すようになる。
部30の構成を示す回路図である。
ッファ11、及びコマンドラッチ12A、13Aの回路
構成を説明する。
ファIB11に入力されたアドレスストローブ信号bRAS
CASは、インバータI21を介してドライバDR1に入
力される。このドライバDR1の出力は、クロックドイ
ンバータCI1を介して、ラッチ回路を構成するインバ
ータI22及びインバータI23に入力され、このラッ
チ回路の出力部からは信号RASLTCが出力される。また、
ドライバDR1の出力は、クロックドインバータCI2
を介して、ラッチ回路を構成するインバータI24及び
インバータI25に入力され、このラッチ回路の出力部
からは信号CASLTCが出力される。なお、クロックドイン
バータCI1の制御端には信号bCMDLTCが入力され、ク
ロックドインバータCI2の制御端には信号CMDLTCが入
力される。
トバッファIB11に信号bRASCASとして“L”が入力
されると、インバータI21にて反転されて“H”とな
り、ドライバDR1を介してクロックドインバータCI
1の入力部に供給される。クロックドインバータCI1
は、制御端に入力されている信号bCMDLTCが“L”とき
だけ開き、入力部に供給されている“H”を“L”に反
転して、インバータI22、I23からなるラッチ回路
に供給する。このラッチ回路は、供給された“L”を
“H”に反転して、信号RASLTCとして“H”を出力す
る。なお、クロックドインバータCI1の制御端に入力
されている信号bCMDLTCが“H”ときは、クロックドイ
ンバータCI1の出力はハイインピーダンス状態とな
り、出力部から信号が出力されないため、前記ラッチ回
路にラッチされている信号がそのまま信号RASLTCとして
出力される。
“H”は、ドライバDR1を介してクロックドインバー
タCI2の入力部に供給される。クロックドインバータ
CI2は、制御端に入力されている信号CMDLTCが“L”
ときだけ開き、入力部に供給されている“H”を“L”
に反転して、インバータI24、I25からなるラッチ
回路に供給する。このラッチ回路は、供給された“L”
を“H”に反転して、信号CASLTCとして“H”を出力す
る。なお、クロックドインバータCI2の制御端に入力
されている信号CMDLTCが“H”ときは、クロックドイン
バータCI2の出力部から信号が出力されないため、前
記ラッチ回路にラッチされている信号がそのまま信号CA
SLTCとして出力される。
トバッファIB12に入力された信号bWEは、インバ
ータI26を介してドライバDR2に入力される。この
ドライバDR2の出力は、クロックドインバータCI3
を介して、ラッチ回路を構成するインバータI27及び
インバータI28に入力され、このラッチ回路の出力部
からは信号WELTC-oが出力される。また、ドライバDR
2の出力は、クロックドインバータCI4を介して、ラ
ッチ回路を構成するインバータI29及びインバータI
30に入力され、このラッチ回路の出力部からは信号WE
LTC-eが出力される。なお、クロックドインバータCI
3の制御端には信号bCMDLTCが入力され、クロックドイ
ンバータCI4の制御端には信号CMDLTCが入力される。
トバッファIB12に信号bWEとして“L”が入力さ
れると、インバータI26にて反転されて“H”とな
り、ドライバDR2を介してクロックドインバータCI
3の入力部に供給される。クロックドインバータCI3
は、制御端に入力されている信号bCMDLTCが“L”とき
だけ開き、入力部に供給されている“H”を“L”に反
転して、インバータI27、I28からなるラッチ回路
に供給する。このラッチ回路は、供給された“L”を
“H”に反転して、信号WELTC-oとして“H”を出力す
る。なお、クロックドインバータCI3の制御端に入力
されている信号bCMDLTCが“H”ときは、クロックドイ
ンバータCI3の出力部から信号が出力されないため、
前記ラッチ回路にラッチされている信号がそのまま信号
WELTC-oとして出力される。
“H”は、ドライバDR2を介してクロックドインバー
タCI4の入力部に供給される。クロックドインバータ
CI4は、制御端に入力されている信号CMDLTCが“L”
ときだけ開き、入力部に供給されている“H”を“L”
に反転して、インバータI29、I30からなるラッチ
回路に供給する。このラッチ回路は、供給された“L”
を“H”に反転して、信号WELTC-eとして“H”を出力
する。なお、クロックドインバータCI4の制御端に入
力されている信号CMDLTCが“H”ときは、クロックドイ
ンバータCI4の出力部から信号が出力されないため、
前記ラッチ回路にラッチされている信号がそのまま信号
WELTC-eとして出力される。
トバッファIB13に入力された信号bCSは、インバ
ータI31を介してドライバDR3に入力される。この
ドライバDR3の出力は、クロックドインバータCI5
を介して、ラッチ回路を構成するインバータI32及び
インバータI33に入力され、インバータI32の出力
部からは信号CSLTC-oが出力される。また、ドライバD
R3の出力は、クロックドインバータCI6を介して、
ラッチ回路を構成するインバータI34及びインバータ
I35に入力され、インバータI34の出力部からは信
号CSLTC-eが出力される。なお、クロックドインバータ
CI5の制御端には信号bCMDLTCが入力され、クロック
ドインバータCI6の制御端には信号CMDLTCが入力され
る。
トバッファIB13に信号bCSとして“L”が入力さ
れると、インバータI31にて反転されて“H”とな
り、ドライバDR3を介してクロックドインバータCI
5の入力部に供給される。クロックドインバータCI5
は、制御端に入力されている信号bCMDLTCが“L”とき
だけ開き、入力部に供給されている“H”を“L”に反
転して、インバータI32、I33からなるラッチ回路
に供給する。このラッチ回路は、供給された“L”を
“H”に反転して、信号CSLTC-oとして“H”を出力す
る。なお、クロックドインバータCI5の制御端に入力
されている信号bCMDLTCが“H”ときは、クロックドイ
ンバータCI5の出力部から信号が出力されないため、
前記ラッチ回路にラッチされている信号がそのまま信号
CSLTC-oとして出力される。
“H”は、ドライバDR3を介してクロックドインバー
タCI6の入力部に供給される。クロックドインバータ
CI6は、制御端に入力されている信号CMDLTCが“L”
ときだけ開き、入力部に供給されている“H”を“L”
に反転して、インバータI34、I35からなるラッチ
回路に供給する。このラッチ回路は、供給された“L”
を“H”に反転して、信号CSLTC-eとして“H”を出力
する。なお、クロックドインバータCI6の制御端に入
力されている信号CMDLTCが“H”ときは、クロックドイ
ンバータCI6の出力部から信号が出力されないため、
前記ラッチ回路にラッチされている信号がそのまま信号
CSLTC-eとして出力される。
で、インプットバッファIB11〜IB13のそれぞれ
に、信号bRASCAS、信号bWE、信号bCSとして“H”
が入力されたときは、各部の信号が逆極性となり、信号
RASLTC、信号CASLTC、信号WELTC-o、信号WELTC-e、信号
CSLTC-o、及び信号CSLTC-eのそれぞれからは“L”が出
力される。信号bCMDLTCまたは信号CMDLTCが入力される
クロックドインバータCI1〜CI6のそれぞれの動作
は前述と同様である。
ダ12B、13Bの回路構成を説明する。
A5の第1端子には信号CSLTC-oが入力され、その第2
端子には信号xRASLTCが、その第3端子には信号xWELTC-
oが入力される。このNAND回路NA5の出力は、ド
ライバDR4を介して信号ROW-COMMANDとして出力され
る。なお、NAND回路NA5の第2端子、第3端子に
入力される信号xRASLTC、xWELTC-oは、信号RASLTC、WEL
TC-oの各信号をインバータを介して論理反転させた信
号、あるいは論理反転させない信号のいずれかの信号で
あることを示す。
ウコマンドの数だけ備えられ、信号CSLTC-o、xRASLTC、
xWELTC-oがすべて“H”になった場合のみ、信号ROW-CO
MMANDが“L”となり、“バンクアクティブ(BANK ACTI
VE)”、“バンクプリチャージ(BANK PRICHARGE)”など
のコマンドがアクティブとなる。
回路NA6の第1端子には信号CSLTC-eが入力され、そ
の第2端子には信号xCASLTCが、その第3端子には信号x
WELTC-eが入力される。このNAND回路NA6の出力
は、ドライバDR5を介して信号COLUMN-COMMANDとして
出力される。なお、NAND回路NA6の第2端子、第
3端子に入力される信号xCASLTC、xWELTC-eは、信号CAS
LTC、WELTC-eの各信号をインバータを介して論理反転さ
せた信号、あるいは論理反転させない信号のいずれかの
信号であることを示す。
ラムコマンドの数だけ備えられ、信号CSLTC-e、xCASLT
C、xWELTC-eが全て“H”になった場合のみ、信号COLUM
N-COMMANDが“L”となり、“リード(READ)”、“ラ
イト(WRITE)”などのコマンドがアクティブとなる。
される信号CSLTC-o、信号RASLTC、信号WELTC-oが全て
“H”のときにコマンドが選択されるようにしたが、こ
れらの信号が全て“L”のときにコマンドが選択される
ようにしてもよい。ただし、この場合は、NAND回路
NA5をNOR回路に換える必要がある。同様に、NA
ND回路NA6に入力される信号CSLTC-e、信号CASLT
C、信号WELTC-eが全て“H”のときにコマンドが選択さ
れるようにしたが、これらの信号が全て“L”のときに
コマンドが選択されるようにしてもよい。ただし、この
場合は、NAND回路NA6をNOR回路に換える必要
がある。
部40の構成を示す回路図である。
ファIB21に、外部より入力されたアドレス信号ADDR
ESSは、インバータI51を介してドライバDR11に
入力される。このドライバDR11の出力は、クロック
ドインバータCI11の入力部に供給される。クロック
ドインバータCI11は、制御端に入力されている信号
bADDDLTCが“L”ときだけ開き、入力部に供給されてい
る信号ADDRESSを反転して、インバータI41、I42
からなるラッチ回路に供給する。このラッチ回路は、供
給された信号を反転して、信号ROW-ADDRESSを出力す
る。なお、クロックドインバータCI11の制御端に入
力されている信号bADDDLTCが“H”ときは、クロックド
インバータCI11の出力部から信号が出力されないた
め、前記ラッチ回路にラッチされている信号がそのまま
信号ROW-ADDRESSとして出力される。
ADDRESSはクロックドインバータCI12の入力部に供
給される。クロックドインバータCI12は、制御端に
入力されている信号ADDDLTCが“L”ときだけ開き、入
力部に供給されている信号ADDRESSを反転して、インバ
ータI43、I44からなるラッチ回路に供給する。こ
のラッチ回路は、供給された信号を反転して、信号COLU
MN-ADDRESSを出力する。なお、クロックドインバータC
I12の制御端に入力されている信号ADDDLTCが“H”
ときは、クロックドインバータCI12の出力部から信
号が出力されないため、前記ラッチ回路にラッチされて
いる信号がそのまま信号COLUMN-ADDRESSとして出力され
る。
トバッファIB22に、外部より入力されたバンクセレ
クト信号BSは、インバータI52を介してドライバD
R12に入力される。このドライバDR12の出力は、
クロックドインバータCI13の入力部に供給される。
クロックドインバータCI13は、制御端に入力されて
いる信号bADDDLTCが“L”ときだけ開き、入力部に供給
されている信号BSを反転して、インバータI45、I
46からなるラッチ回路に供給する。このラッチ回路
は、供給された信号を反転して、信号BSILTC1を出力す
る。なお、クロックドインバータCI13の制御端に入
力されている信号bADDDLTCが“H”ときは、クロックド
インバータCI13の出力部から信号が出力されないた
め、前記ラッチ回路にラッチされている信号がそのまま
信号BSILTC1として出力される。
BSはクロックドインバータCI14の入力部に供給さ
れる。クロックドインバータCI14は、制御端に入力
されている信号ADDDLTCが“L”ときだけ開き、入力部
に供給されている信号BSを反転して、インバータI4
7、I48からなるラッチ回路に供給する。このラッチ
回路は、供給された信号を反転して、信号BSILTC2を出
力する。なお、クロックドインバータCI14の制御端
に入力されている信号ADDDLTCが“H”ときは、クロッ
クドインバータCI14の出力部から信号が出力されな
いため、前記ラッチ回路にラッチされている信号がその
まま信号BSILTC2として出力される。
D回路NA11の第1端子には信号BSILTC1が入力さ
れ、その第2端子には信号BSILTC2が入力される。この
NAND回路NA11の出力部からは、インバータI4
9を介して信号BS<0:3>が出力される。
モリの動作を説明する。
バースト長が4、4バンクのインターリーブでの読み出
し動作を示すタイムチャートである。図7は、CAS信
号のレイテンシーが2、バースト長が4、4バンクのイ
ンターリーブでの書き込み動作を示すタイムチャートで
ある。図8は、CAS信号のレイテンシーが2、バース
ト長が2、4バンクのインターリーブでの読み出し動作
を示すタイムチャートである。さらに、図9は、CAS
信号のレイテンシーが2、バースト長が2、4バンクの
インターリーブでの書き込み動作を示すタイムチャート
である。
ーが2、バースト長が4、4バンクのインターリーブで
の読み出し動作は以下のようになる。
が“L”となった期間に、クロック信号CLKの立ち上
がりエッジに同期してロウアドレスRAを取り込み、ク
ロック信号bRASCASが次に“L”となった期間に、クロ
ック信号CLKの立ち上がりエッジに同期してロウアド
レスRBを取り込み、続いてクロック信号CLKの立ち
下がりエッジに同期してカラムアドレスCAを取り込
む。
“L”となった期間に、クロック信号CLKの立ち上が
りエッジに同期してロウアドレスRCを取り込み、続い
てクロック信号CLKの立ち下がりエッジに同期してカ
ラムアドレスCBを取り込む。同様に、クロック信号bR
ASCASが次に“L”となった期間に、クロック信号CL
Kの立ち上がりエッジに同期してロウアドレスRDを取
り込み、続いてクロック信号CLKの立ち下がりエッジ
の同期してカラムアドレスCCを取り込む。さらに、ク
ロック信号bRASCASが次に“L”となった期間に、クロ
ック信号CLKの立ち下がりエッジに同期してカラムア
ドレスCDを取り込む。
んだ後、クロック信号CLKの2回目の立ち上がりの直
後から、データDA0、DA1、DA2、DA3が出力
され、さらに隙間を空けることなく、DA3に続いてデ
ータDB0、DB1、DB2、DB3が出力される。続
いて、同様に隙間を開けることなく、DB3に続いてデ
ータDC0、DC1、DC2、DC3が出力され、さら
にDC3に続いてデータDD0、DD1、DD2、DD
3が出力される。
A3は、ロウアドレスRAとカラムアドレスCAに応じ
て読み出されるデータである。また、データDB0、D
B1、DB2、DB3は、ロウアドレスRBとカラムア
ドレスCBに応じて読み出されるデータである。データ
DC0、DC1、DC2、DC3は、ロウアドレスRC
とカラムアドレスCCに応じて読み出されるデータであ
る。データDD0、DD1、DD2、DD3は、ロウア
ドレスRDとカラムアドレスCDに応じて読み出される
データである。
ルにおいて、立ち上がりエッジに同期してロウアドレス
信号を取り込み、立ち下がりエッジに同期してカラムア
ドレス信号を取り込むことにより、ランダムなロウアク
セスに関しても隙間のないデータ転送が可能となる。こ
の結果、実効的なデータ転送レートを向上させることが
できる。
ーが2、バースト長が4、4バンクのインターリーブで
の書き込み動作は以下のようになる。
が“L”となった期間に、クロック信号CLKの立ち上
がりエッジに同期してロウアドレスRAを取り込み、ク
ロック信号bRASCASが次に“L”となった期間に、クロ
ック信号CLKの立ち上がりエッジに同期してロウアド
レスRBを取り込み、続いてクロック信号CLKの立ち
下がりエッジに同期してカラムアドレスCAを取り込
む。
“L”となった期間に、クロック信号CLKの立ち上が
りエッジに同期してロウアドレスRCを取り込み、続い
てクロック信号CLKの立ち下がりエッジに同期してカ
ラムアドレスCBを取り込む。同様に、クロック信号bR
ASCASが次に“L”となった期間に、クロック信号CL
Kの立ち上がりエッジに同期してロウアドレスRDを取
り込み、続いてクロック信号CLKの立ち下がりエッジ
の同期してカラムアドレスCCを取り込む。さらに、ク
ロック信号bRASCASが次に“L”となった期間に、クロ
ック信号CLKの立ち下がりエッジに同期してカラムア
ドレスCDを取り込む。
んだ直後から、データDA0、DA1、DA2、DA3
の書き込みが行われ、さらに隙間を空けることなく、D
A3に続いてデータDB0、DB1、DB2、DB3の
書き込みが行われる。続いて、同様に隙間を開けること
なく、DB3に続いてデータDC0、DC1、DC2、
DC3の書き込みが行われ、さらにDC3に続いてデー
タDD0、DD1、DD2、DD3の書き込みが行われ
る。
A3は、ロウアドレスRAとカラムアドレスCAに応じ
て選択される番地を先頭とする4つの番地に順次書き込
まれる。また、データDB0、DB1、DB2、DB3
は、ロウアドレスRBとカラムアドレスCBに応じて選
択される番地を先頭とする4つの番地に順次書き込まれ
る。データDC0、DC1、DC2、DC3は、ロウア
ドレスRCとカラムアドレスCCに応じて選択される番
地を先頭とする4つの番地に順次書き込まれる。データ
DD0、DD1、DD2、DD3は、ロウアドレスRD
とカラムアドレスCDに応じて選択される番地を先頭と
する4つの番地に順次書き込まれる。
ルにおいて、立ち上がりエッジに同期してロウアドレス
信号を取り込み、立ち下がりエッジに同期してカラムア
ドレス信号を取り込むことにより、ランダムなロウアク
セスに関しても隙間のないデータ転送が可能となる。こ
の結果、実効的なデータ転送レートを向上させることが
できる。
ーが2、バースト長が2、4バンクのインターリーブで
の読み出し動作は以下のようになる。
が“L”となった期間に、クロック信号CLKの立ち上
がりエッジに同期してロウアドレスRAを取り込み、ク
ロック信号bRASCASが次に“L”となった期間に、クロ
ック信号CLKの立ち上がりエッジに同期してロウアド
レスRBを取り込み、さらにクロック信号bRASCASが次
に“L”となった期間に、クロック信号CLKの立ち上
がりエッジに同期してロウアドレスRCを取り込む。
“L”となった期間に、クロック信号CLKの立ち下が
りエッジに同期してカラムアドレスCAを取り込み、続
いてクロック信号CLKの立ち上がりエッジに同期して
ロウアドレスRDを取り込み、続いてクロック信号CL
Kの立ち下がりエッジの同期してカラムアドレスCBを
取り込む。さらに、クロック信号bRASCASが次に“L”
となった期間に、クロック信号CLKの立ち下がりエッ
ジに同期してカラムアドレスCCを取り込む。さらに、
クロック信号bRASCASが次に“L”となった期間に、ク
ロック信号CLKの立ち下がりエッジに同期してカラム
アドレスCDを取り込む。
んだ後、クロック信号CLKの2回目の立ち上がり直後
から、データDA0、DA1が出力され、さらに隙間を
空けることなく、DA1に続いてデータDB0、DB1
が出力される。続いて、同様に隙間を開けることなく、
DB1に続いてデータDC0、DC1が出力され、さら
にDC1に続いてデータDD0、DD1が出力される。
レスRAとカラムアドレスCAに応じて読み出されるデ
ータである。また、データDB0、DB1は、ロウアド
レスRBとカラムアドレスCBに応じて読み出されるデ
ータである。データDC0、DC1は、ロウアドレスR
CとカラムアドレスCCに応じて読み出されるデータで
ある。データDD0、DD1は、ロウアドレスRDとカ
ラムアドレスCDに応じて読み出されるデータである。
りエッジに同期してロウアドレス信号を取り込み、クロ
ック信号CLKの立ち下がりエッジに同期してカラムア
ドレス信号を取り込むことにより、ランダムなロウアク
セスに関しても隙間のないデータ転送が可能となる。こ
の結果、実効的なデータ転送レートを向上させることが
できる。
ーが2、バースト長が2、4バンクのインターリーブで
の書き込み動作は以下のようになる。
が“L”となった期間に、クロック信号CLKの立ち上
がりエッジに同期してロウアドレスRAを取り込み、ク
ロック信号bRASCASが次に“L”となった期間に、クロ
ック信号CLKの立ち上がりエッジに同期してロウアド
レスRBを取り込み、さらにクロック信号bRASCASが次
に“L”となった期間に、クロック信号CLKの立ち上
がりエッジに同期してロウアドレスRCを取り込む。
“L”となった期間に、クロック信号CLKの立ち下が
りエッジに同期してカラムアドレスCAを取り込み、続
いてクロック信号CLKの立ち上がりエッジに同期して
ロウアドレスRDを取り込み、続いてクロック信号CL
Kの立ち下がりエッジの同期してカラムアドレスCBを
取り込む。さらに、クロック信号bRASCASが次に“L”
となった期間に、クロック信号CLKの立ち下がりエッ
ジに同期してカラムアドレスCCを取り込む。さらに、
クロック信号bRASCASが次に“L”となった期間に、ク
ロック信号CLKの立ち下がりエッジに同期してカラム
アドレスCDを取り込む。
んだ直後から、データDA0、DA1の書き込みが行わ
れ、さらに隙間を空けることなく、DA1に続いてデー
タDB0、DB1の書き込みが行われる。続いて、同様
に隙間を開けることなく、DB1に続いてデータDC
0、DC1の書き込みが行われ、さらにDC1に続いて
データDD0、DD1の書き込みが行われる。
レスRAとカラムアドレスCAに応じて選択される番地
を先頭とする2つの番地に順次書き込まれる。また、デ
ータDB0、DB1は、ロウアドレスRBとカラムアド
レスCBに応じて選択される番地を先頭とする2つの番
地に順次書き込まれる。データDC0、DC1は、ロウ
アドレスRCとカラムアドレスCCに応じて選択される
番地を先頭とする2つの番地に順次書き込まれる。デー
タDD0、DD1は、ロウアドレスRDとカラムアドレ
スCDに応じて選択される番地を先頭とする2つの番地
に順次書き込まれる。
りエッジに同期してロウアドレス信号を取り込み、クロ
ック信号CLKの立ち下がりエッジに同期してカラムア
ドレス信号を取り込むことにより、ランダムなロウアク
セスに関しても隙間のないデータ転送が可能となる。こ
の結果、実効的なデータ転送レートを向上させることが
できる。
ば、データの入出力のみならず、アドレス信号、バンク
選択信号、bRAS、bCAS、bCS、bWEの各コ
マンド用信号もDDR化することによって、ランダムな
ロウアクセスに関しても隙間のないデータ転送が可能に
なり、実効的なデータ転送レートが向上できる。
アドレスを取り込み、立ち下がりエッジでカラムアドレ
スを取り込むことに限定してしまえば、従来のSDRA
MのようにRAS、CASの信号を2つ設けることなく
1つで済ますことが可能となり、また従来、4ビットの
信号から行っていたコマンドのデコードを3ビットで済
ますことも可能となり、コマンドデコーダを構成する回
路の簡素化を実現することができ、レイアウト面積の削
減、高速化、低消費電力化も可能となる。
し、かつロウアドレス信号をクロックの立ち上がり信号
に同期して取り込み、カラムアドレス信号をクロックの
立ち下がり信号に同期して取り込むように設定すること
により、従来のシンクロナスDRAM(DDR-SDRAM)で
ロウアドレスとカラムアドレスを同時に与えることがで
きず、特に、ランダムなロウアドレスの際に生じていた
データ転送上の隙間を無くすことができ、データ転送の
効率を上げることができる。
りエッジで取り込むこととし、カラムアドレスのクロッ
クの立ち下がりエッジで取り込むことと限定したこと
で、従来のSDRAMに入力されるbRAS、bCAS
の信号は、1つにしてしまうことが可能であり、これに
より回路を簡素化でき、チップ面積の削減、消費電力の
削減が可能である。
立ち上がりエッジでロウアドレスを取り込み、立ち下が
りエッジでカラムアドレスを取り込むような構成にすれ
ば、ロウアドレス、カラムアドレス用に別々にアドレス
ピン、アドレスバス、アドレスバッファを設けることな
く、データ転送上の隙間をなくすことができ、データ転
送の効率を上げることができる。
ta Rate)動作を行う半導体メモリ、特にDRAMにおい
てデータの入出力のみならず、アドレス信号、バンク選
択信号、bRAS、bCAS、bCS、bWEの各コマ
ンド用信号もDDR化することによって、データ転送効
率を向上させるものである。しかも、単に、各信号をD
DR化するだけでなく、それぞれの信号をその目的に応
じて、あるものは外部クロックの立ち上がりエッジに同
期して取り込むことに限定し、またあるものは、外部ク
ロックの立ち下がりエッジに同期して取り込むことに限
定することにより、外部から入力する信号を削減でき
る。これにより、回路の簡素化をはかり、チップ面積の
削減及び回路動作の高速化を行っている。
ータ転送の効率を向上でき、さらにチップ面積の削減及
び回路動作の高速化が可能な半導体メモリを提供するこ
とができる。
示すブロック図である。
クロック生成部の構成を示す回路図である。
コマンド部の構成を示す回路図である。
アドレス部の構成を示す回路図である。
クロック生成部、コマンド部、アドレス部の動作を示す
タイムチャートである。
読み出し動作の一例を示すタイムチャートである。
書き込み動作の一例を示すタイムチャートである。
読み出し動作の他の例を示すタイムチャートである。
書き込み動作の他の例を示すタイムチャートである。
し動作の一例を示すタイムチャートである。
み動作の一例を示すタイムチャートである。
し動作の他の例を示すタイムチャートである。
み動作の他の例を示すタイムチャートである。
Claims (6)
- 【請求項1】 メモリセルに対してデータの書き込みま
たは読み出しを行う半導体メモリにおいて、 クロック信号の立ち上がりと立ち下がりの両方のエッジ
に同期して、前記メモリセルを指定するアドレス信号を
取り込むアドレス回路と、 前記クロック信号の立ち上がりと立ち下がりの両方のエ
ッジに同期して、動作を指定するコマンド用信号を取り
込むコマンド回路と、 を具備することを特徴とする半導体メモリ。 - 【請求項2】 前記メモリセルに対するデータの書き込
み及び読み出しは、前記クロック信号の立ち上がりと立
ち下がりの両方に同期して行われることを特徴とする請
求項1に記載の半導体メモリ。 - 【請求項3】 クロック信号、アドレス信号、コマンド
用信号が入力され、前記アドレス信号によって指定され
たメモリセルに対してデータの書き込みまたは読み出し
を行い、かつ前記コマンド用信号をデコードして動作を
指定する半導体メモリにおいて、 前記アドレス信号、前記コマンド用信号の取り込み、及
び前記データの書き込みと読み出しを、前記クロック信
号の立ち上がりと立ち下がりの両方に同期して行うこと
を特徴とする半導体メモリ。 - 【請求項4】前記アドレス信号にはロウアドレス信号と
カラムアドレス信号とが含まれており、前記ロウアドレ
ス信号及びロウアドレスストローブ信号(RAS)は前
記クロック信号の立ち上がり、立ち下がりのいずれか一
方のエッジに同期して取り込まれ、カラムアドレス信号
及びカラムアドレスストローブ信号(CAS)は、前記
ロウアドレス信号及びロウアドレスストローブ信号(R
AS)が取り込まれる前記エッジの逆側のエッジにて取
り込まれることを特徴とする請求項1乃至3に記載の半
導体メモリ。 - 【請求項5】 前記ロウアドレスストローブ信号、前記
カラムアドレスストローブ信号の2つの信号を1つのア
ドレスストローブ信号として用いることを特徴とする請
求項4に記載の半導体メモリ。 - 【請求項6】 前記クロック信号の立ち上がりエッジか
ら生成された信号をトリガとして、前記アドレスストロ
ーブ信号、及び前記コマンド用信号を一時保持する第1
のラッチ回路と、 前記クロック信号の立ち下がりエッジから生成された信
号をトリガとして、前記アドレスストローブ信号、及び
前記コマンド用信号を一時保持する第2のラッチ回路
と、 前記第1のラッチ回路に保持された前記コマンド用信号
をデコードする第1のコマンドデコード回路と、 前記第2のラッチ回路に保持された前記コマンド用信号
をデコードする第2のコマンドデコード回路と、 をさらに具備することを特徴とする請求項5に記載の半
導体メモリ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000200253A JP4011833B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体メモリ |
US09/894,362 US6466511B2 (en) | 2000-06-30 | 2001-06-28 | Semiconductor memory having double data rate transfer technique |
KR10-2001-0038054A KR100426556B1 (ko) | 2000-06-30 | 2001-06-29 | 반도체 메모리 |
TW090115974A TW508791B (en) | 2000-06-30 | 2001-06-29 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000200253A JP4011833B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002025254A true JP2002025254A (ja) | 2002-01-25 |
JP4011833B2 JP4011833B2 (ja) | 2007-11-21 |
Family
ID=18698147
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000200253A Expired - Fee Related JP4011833B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体メモリ |
Country Status (4)
Country | Link |
---|---|
US (1) | US6466511B2 (ja) |
JP (1) | JP4011833B2 (ja) |
KR (1) | KR100426556B1 (ja) |
TW (1) | TW508791B (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003051186A (ja) * | 2001-08-03 | 2003-02-21 | Fujitsu Ltd | 半導体メモリ |
JP2003109383A (ja) * | 2001-09-28 | 2003-04-11 | Fujitsu Ltd | 半導体記憶装置 |
JP2005158127A (ja) * | 2003-11-25 | 2005-06-16 | Elpida Memory Inc | 半導体集積回路装置及びそれを組み込んだ同期式記憶装置 |
JP2008257776A (ja) * | 2007-04-03 | 2008-10-23 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
US7492661B2 (en) | 2006-01-10 | 2009-02-17 | Elpida Memory, Inc. | Command generating circuit and semiconductor memory device having the same |
JP2010146690A (ja) * | 2008-12-22 | 2010-07-01 | Hynix Semiconductor Inc | 半導体集積回路 |
JP2011018427A (ja) * | 2009-07-10 | 2011-01-27 | Renesas Electronics Corp | 半導体記憶装置 |
JP2013105514A (ja) * | 2011-11-15 | 2013-05-30 | Fujitsu Semiconductor Ltd | 半導体メモリ、半導体メモリの動作方法、システムおよび半導体メモリの製造方法 |
US8760945B2 (en) | 2011-03-28 | 2014-06-24 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
Families Citing this family (67)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI230392B (en) | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
EP1357603A3 (en) | 2002-04-18 | 2004-01-14 | Innovative Silicon SA | Semiconductor device |
EP1355316B1 (en) | 2002-04-18 | 2007-02-21 | Innovative Silicon SA | Data storage device and refreshing method for use with such device |
US6931479B2 (en) * | 2003-03-04 | 2005-08-16 | Micron Technology, Inc. | Method and apparatus for multi-functional inputs of a memory device |
US20040228168A1 (en) * | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
US7085153B2 (en) | 2003-05-13 | 2006-08-01 | Innovative Silicon S.A. | Semiconductor memory cell, array, architecture and device, and method of operating same |
US6912150B2 (en) | 2003-05-13 | 2005-06-28 | Lionel Portman | Reference current generator, and method of programming, adjusting and/or operating same |
KR100546339B1 (ko) * | 2003-07-04 | 2006-01-26 | 삼성전자주식회사 | 차동 데이터 스트로빙 모드와 데이터 반전 스킴을 가지는단일 데이터 스트로빙 모드를 선택적으로 구현할 수 있는반도체 장치 |
US7335934B2 (en) | 2003-07-22 | 2008-02-26 | Innovative Silicon S.A. | Integrated circuit device, and method of fabricating same |
US7184298B2 (en) | 2003-09-24 | 2007-02-27 | Innovative Silicon S.A. | Low power programming technique for a floating body memory transistor, memory cell, and memory array |
KR100560773B1 (ko) * | 2003-10-09 | 2006-03-13 | 삼성전자주식회사 | 동작 모드의 재설정없이 버스트 길이를 제어할 수 있는반도체 메모리 장치 및 그것을 포함하는 메모리 시스템 |
DE102004050037B4 (de) * | 2003-10-09 | 2015-01-08 | Samsung Electronics Co., Ltd. | Speicherbauelement, Speichersystem und Betriebsmodussetzverfahren |
US7519879B2 (en) * | 2004-04-26 | 2009-04-14 | Agilent Technologies, Inc. | Apparatus and method for dynamic in-circuit probing of field programmable gate arrays |
US7476939B2 (en) | 2004-11-04 | 2009-01-13 | Innovative Silicon Isi Sa | Memory cell having an electrically floating body transistor and programming technique therefor |
US7251164B2 (en) | 2004-11-10 | 2007-07-31 | Innovative Silicon S.A. | Circuitry for and method of improving statistical distribution of integrated circuits |
US7301838B2 (en) | 2004-12-13 | 2007-11-27 | Innovative Silicon S.A. | Sense amplifier circuitry and architecture to write data into and/or read from memory cells |
US7466783B2 (en) * | 2004-12-13 | 2008-12-16 | Lexmark International, Inc. | Method and system to implement a double data rate (DDR) interface |
US7301803B2 (en) | 2004-12-22 | 2007-11-27 | Innovative Silicon S.A. | Bipolar reading technique for a memory cell having an electrically floating body transistor |
US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
US7355916B2 (en) | 2005-09-19 | 2008-04-08 | Innovative Silicon S.A. | Method and circuitry to generate a reference current for reading a memory cell, and device implementing same |
US7683430B2 (en) | 2005-12-19 | 2010-03-23 | Innovative Silicon Isi Sa | Electrically floating body memory cell and array, and method of operating or controlling same |
US7542345B2 (en) | 2006-02-16 | 2009-06-02 | Innovative Silicon Isi Sa | Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same |
US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
US7606098B2 (en) | 2006-04-18 | 2009-10-20 | Innovative Silicon Isi Sa | Semiconductor memory array architecture with grouped memory cells, and method of controlling same |
US7933142B2 (en) | 2006-05-02 | 2011-04-26 | Micron Technology, Inc. | Semiconductor memory cell and array using punch-through to program and read same |
US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
US7788438B2 (en) | 2006-10-13 | 2010-08-31 | Macronix International Co., Ltd. | Multi-input/output serial peripheral interface and method for data transmission |
KR101406604B1 (ko) | 2007-01-26 | 2014-06-11 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 dram 트랜지스터 |
WO2009031052A2 (en) | 2007-03-29 | 2009-03-12 | Innovative Silicon S.A. | Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor |
US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
WO2009039169A1 (en) | 2007-09-17 | 2009-03-26 | Innovative Silicon S.A. | Refreshing data of memory cells with electrically floating body transistors |
US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
US20090175115A1 (en) * | 2008-01-09 | 2009-07-09 | Christoph Bilger | Memory device, method for accessing a memory device and method for its manufacturing |
US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
WO2010102106A2 (en) | 2009-03-04 | 2010-09-10 | Innovative Silicon Isi Sa | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
WO2010114890A1 (en) | 2009-03-31 | 2010-10-07 | Innovative Silicon Isi Sa | Techniques for providing a semiconductor memory device |
US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8199595B2 (en) | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
US8310893B2 (en) | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
US8547738B2 (en) | 2010-03-15 | 2013-10-01 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
KR20220128789A (ko) | 2021-03-15 | 2022-09-22 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이를 포함하는 저장 장치 |
US20230386531A1 (en) * | 2022-05-31 | 2023-11-30 | Sandisk Technologies Llc | Chip select, command, and address encoding |
US12020774B2 (en) * | 2022-06-03 | 2024-06-25 | Sandisk Technologies Llc | Methods and systems for selectively enabling/disabling memory dies |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3020577B2 (ja) | 1990-09-17 | 2000-03-15 | 株式会社日立製作所 | 半導体記憶装置 |
JP3992757B2 (ja) | 1991-04-23 | 2007-10-17 | テキサス インスツルメンツ インコーポレイテツド | マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム |
JPH09213065A (ja) | 1996-02-07 | 1997-08-15 | Matsushita Electric Ind Co Ltd | 記憶装置 |
KR100252048B1 (ko) * | 1997-11-18 | 2000-05-01 | 윤종용 | 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법 |
JP2000076853A (ja) * | 1998-06-17 | 2000-03-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP3522116B2 (ja) * | 1998-08-04 | 2004-04-26 | 富士通株式会社 | 複数ビットのデータプリフェッチ機能をもつメモリデバイス |
KR100306966B1 (ko) * | 1998-08-04 | 2001-11-30 | 윤종용 | 동기형버스트반도체메모리장치 |
JP3259696B2 (ja) * | 1998-10-27 | 2002-02-25 | 日本電気株式会社 | 同期型半導体記憶装置 |
JP3708729B2 (ja) * | 1998-11-18 | 2005-10-19 | 富士通株式会社 | 半導体記憶装置 |
KR100333648B1 (ko) * | 1999-06-28 | 2002-04-24 | 박종섭 | 데이타스트로브신호의 폴링에지에 동기되어 쓰기동작을 수행하는 디디알에스 디램 |
JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
-
2000
- 2000-06-30 JP JP2000200253A patent/JP4011833B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-28 US US09/894,362 patent/US6466511B2/en not_active Expired - Lifetime
- 2001-06-29 TW TW090115974A patent/TW508791B/zh not_active IP Right Cessation
- 2001-06-29 KR KR10-2001-0038054A patent/KR100426556B1/ko not_active IP Right Cessation
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003051186A (ja) * | 2001-08-03 | 2003-02-21 | Fujitsu Ltd | 半導体メモリ |
JP2003109383A (ja) * | 2001-09-28 | 2003-04-11 | Fujitsu Ltd | 半導体記憶装置 |
JP4694067B2 (ja) * | 2001-09-28 | 2011-06-01 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
JP4632114B2 (ja) * | 2003-11-25 | 2011-02-16 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
JP2005158127A (ja) * | 2003-11-25 | 2005-06-16 | Elpida Memory Inc | 半導体集積回路装置及びそれを組み込んだ同期式記憶装置 |
US7492661B2 (en) | 2006-01-10 | 2009-02-17 | Elpida Memory, Inc. | Command generating circuit and semiconductor memory device having the same |
JP2008257776A (ja) * | 2007-04-03 | 2008-10-23 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
US9281035B2 (en) | 2008-12-22 | 2016-03-08 | SK Hynix Inc. | Semiconductor integrated circuit capable of controlling read command |
US8953410B2 (en) | 2008-12-22 | 2015-02-10 | SK Hynix Inc. | Semiconductor integrated circuit capable of controlling read command |
JP2010146690A (ja) * | 2008-12-22 | 2010-07-01 | Hynix Semiconductor Inc | 半導体集積回路 |
US8520460B2 (en) | 2009-07-10 | 2013-08-27 | Renesas Electronics Corporation | Semiconductor memory device and access method |
JP2011018427A (ja) * | 2009-07-10 | 2011-01-27 | Renesas Electronics Corp | 半導体記憶装置 |
US9076515B2 (en) | 2011-03-28 | 2015-07-07 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
US8879342B2 (en) | 2011-03-28 | 2014-11-04 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
US8760945B2 (en) | 2011-03-28 | 2014-06-24 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
US9401197B2 (en) | 2011-03-28 | 2016-07-26 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
US9595314B2 (en) | 2011-03-28 | 2017-03-14 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
US9727254B2 (en) | 2011-03-28 | 2017-08-08 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
US9971521B2 (en) | 2011-03-28 | 2018-05-15 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
US10120591B2 (en) | 2011-03-28 | 2018-11-06 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
JP2013105514A (ja) * | 2011-11-15 | 2013-05-30 | Fujitsu Semiconductor Ltd | 半導体メモリ、半導体メモリの動作方法、システムおよび半導体メモリの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US6466511B2 (en) | 2002-10-15 |
US20020003748A1 (en) | 2002-01-10 |
TW508791B (en) | 2002-11-01 |
KR100426556B1 (ko) | 2004-04-08 |
KR20020002295A (ko) | 2002-01-09 |
JP4011833B2 (ja) | 2007-11-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4011833B2 (ja) | 半導体メモリ | |
JP3788867B2 (ja) | 半導体記憶装置 | |
JP4707204B2 (ja) | 半導体記憶装置 | |
US5835443A (en) | High speed semiconductor memory with burst mode | |
JP3259696B2 (ja) | 同期型半導体記憶装置 | |
JP2000163969A (ja) | 半導体記憶装置 | |
JP2000182399A (ja) | 半導体記憶装置及びその制御方法 | |
JPH11176164A (ja) | 半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置 | |
JP2000137983A (ja) | 半導体記憶装置 | |
JP3315501B2 (ja) | 半導体記憶装置 | |
JPH0973781A (ja) | 同期型半導体記憶装置 | |
WO2005004164A1 (ja) | 半導体記憶装置 | |
TW200522065A (en) | Semiconductor memory device for reducing address access time | |
JP2000030456A (ja) | メモリデバイス | |
JP4307894B2 (ja) | 同期式半導体メモリ装置のカラムデコーダ・イネーブルタイミングの制御方法及びその装置 | |
JP3699638B2 (ja) | 半導体メモリ装置及びライトデータマスキング方法 | |
JPH1040678A (ja) | 半導体記憶装置 | |
JP2003059267A (ja) | 半導体記憶装置 | |
JP3185672B2 (ja) | 半導体メモリ | |
JP4121690B2 (ja) | 半導体記憶装置 | |
JP2000268565A (ja) | 同期型半導体記憶装置 | |
JPH09153278A (ja) | 半導体メモリ | |
JP2004310989A (ja) | 改善されたデータ書き込み制御回路を有する4ビットプリフェッチ方式fcram及びこれに対するデータマスキング方法 | |
JPS5848293A (ja) | メモリのリフレツシユ装置 | |
JPH1145567A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060602 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060828 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070501 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070904 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070906 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110914 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |