JP4674940B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、CMOS型トランジスタ素子を有する半導体装置及びその製造方法に係り、特にCMOS型トランジスタを形成する各ウェル拡散層の構造及びその製造方法に関するものである。
【0002】
【従来の技術】
近年、LSIの微細化が進み、CMOSデバイスを形成するためのN型ウェル拡散層とP型ウェル拡散層と間の素子分離用絶縁膜の幅(以下、「ウェル間分離幅」という)を縮小化する提案が数多くみられる。そこで、従来、提案されているCMOS型半導体装置及びその製造方法の一例について、図15〜図20を参照しながら説明する。
【0003】
まず、図15に示す工程で、熱酸化法により、シリコン単結晶からなるP型シリコン基板101の上に、厚みが約20nmのパッド酸化膜105を形成する。その後、減圧CVD法により、パッド酸化膜105の上に厚みが約100nmの保護窒化膜を形成した後、トレンチを形成しようとする領域が開口されたレジストマスクを形成し、このレジストマスクを用いたドライエッチングにより、保護窒化膜及びパッド酸化膜105のうち,レジストマスクの開口部に位置する各部分を除去し、続いて、P型シリコン基板101のうちレジストマスクの開口部に位置する部分の上部を除去して、深さ約400nmのトレンチを形成する。次に、熱酸化法により、シリコン基板101のトレンチ内に露出している表面上に厚み約20nmの保護酸化膜を形成した後、CVD法により、基板上に厚み約800nmのシリコン酸化膜を堆積する。次に、CMP法により、シリコン酸化膜を保護窒化膜の表面が露出するまで除去して、シリコン酸化膜をトレンチ内に埋め込んでなる素子分離用酸化膜104を形成する。その後、熱燐酸を用いたエッチングにより、保護窒化膜を選択的に除去する。このとき、図15に示すように、PMOSFETが形成されるPMOS形成領域Rpmと、NMOSFETが形成されるNMOS形成領域Rnmとが素子分離用酸化膜104により互いに区画された状態となる。
【0004】
次に、図16(a),(b)に示す工程で、基板上に燐注入用の厚みが約3μmのレジスト膜を塗布した後、フォトリソグラフィーにより、PMOS形成領域Rpmの直上位置にイオン注入窓132が開口されたレジストマスク131を形成する。次に、レジストマスク131の上方から燐イオン(P+ )を注入エネルギー,ドーズ量を変えて3回に分けて注入して、P型シリコン基板101内のPMOS形成領域Rpmに、素子分離用酸化膜104よりも深いN型ウェル拡散層108を形成する。
【0005】
次に、図17(a),(b)に示す工程で、燐注入用のレジストマスク131を除去した後、フォトリソグラフィーにより、基板上にボロン注入用の厚みが約3μmのレジスト膜を塗布し、さらに、フォトリソグラフィーにより、NMOS形成領域Rnmの直上となる位置に、イオン注入窓134が開口されたレジストマスク133を形成する。次に、レジストマスク133の上方から、ボロンイオン(B+ )を注入エネルギー,ドーズ量を変えて3回に分けて注入して、P型シリコン基板101内のNMOS形成領域Rnmに、素子分離用酸化膜104よりも深いP型ウェル拡散層111を形成する。このとき、N型ウェル拡散層108とP型ウェル拡散層111の境界領域には、N/P型ウェル拡散層112が形成される。その後、レジストマスク133を除去した後、熱処理を施して、各ウェル拡散層中の不純物を活性化させる。
【0006】
次に、図18に示す工程で、レジストマスク133を除去した後、フッ酸によるウェットエッチングによりパッド酸化膜105を除去し、さらに、ドライ熱酸化法により、基板上に厚み約4nmのゲート酸化膜113を形成する。次に、CVD法により、基板上に厚み約300nmの多結晶シリコン膜を堆積した後、イオン注入法により、多結晶シリコン膜のNMOS形成領域Rnm上に位置する部分には燐を、PMOS形成領域Rpm上に位置する部分にはボロンを、それぞれ個別に形成したレジストマスクを用いて注入する。さらに、ゲートパターニング用レジストマスクを用いたドライエッチングにより、多結晶シリコン膜をパターニングして、ゲート電極114を形成する。
【0007】
次に、図19に示す工程で、NMOS形成領域Rnm,PMOS形成領域Rpmを開口したレジストマスクの形成と、レジストマスク及びゲート電極114をマスクとして用いた低濃度のN型,P型不純物のイオン注入とを個別に行なう。つまり、P型ウェル拡散層111,N型ウェル拡散層108のうちゲート電極114の両側方に位置する領域内に低濃度の砒素イオン(As+ ),フッ化ボロンイオン(BF2+)をそれぞれ注入し、NMOSトランジスタ,PMOSトランジスタのLDD領域をそれぞれ形成する。さらに、CVD法により、厚みが約100nmのシリコン酸化膜を堆積した後、ドライエッチングによるエッチバックを行なって、ゲート電極114の側面上にサイドウォール115を形成する。次に、NMOS形成領域Rnm,PMOS形成領域Rpmを開口したレジストマスクの形成と、レジストマスク,ゲート電極114及びサイドウォール115をマスクとして用いた高濃度のN型,P型不純物のイオン注入とを個別に行なう。つまり、P型ウェル拡散層111,N型ウェル拡散層108のうちゲート電極114及びサイドウォール115の両側方に位置する領域内に高濃度の砒素イオン(As+ ),フッ化ボロンイオン(BF2+)をそれぞれ注入し、NMOSトランジスタ,PMOSトランジスタのN+ ソース・ドレイン領域116,P+ ソース・ドレイン領域117をそれぞれ形成する。なお、図19においては、見やすくするためにLDD領域はN+ ソース・ドレイン領域116,P+ ソース・ドレイン領域117と一体化して表示されている。その後、急速熱処理により、各領域中に導入された不純物を活性化する。次に、サリサイドプロセスを行なって、ゲート電極114の上面と、N+ ソース・ドレイン領域116,P+ ソース・ドレイン領域117の表面とに選択的にCoシリサイド膜118を形成する。
【0008】
次に、図20に示す工程で、CVD法により、基板上に厚みが約1000nmの層間絶縁膜119を形成した後、ドライエッチングにより、層間絶縁膜119に各ソース・ドレイン領域116,117上のCoシリサイド膜118に到達するコンタクトホールを形成する。そして、CVD法により、コンタクトホール内にタングステンを埋め込んで、コンタクトプラグ120を形成する。図20には示されていないが、その後、層間絶縁膜119の上に配線を形成するなどの処理を行なって、CMOSデバイスを形成する。
【0009】
ここで、CMOSデバイスを搭載したLSIを微細化するためには、図20に示すウェル間分離幅W1を縮小すればよく、これにより、簡単にLSIの微細化を実現することができる。
【0010】
【発明が解決しようとする課題】
しかしながら、図15〜図20に示すCMOSバデイスの製造工程において、ウェル間分離幅W1を縮小しようとすると、以下のような不具合があった。
【0011】
すなわち、高エネルギーイオン注入法によってレトログレードウェルであるN型ウェル拡散層108、P型ウェル拡散層111を形成する際には、上述のように、厚みが3μm程度の厚膜のレジストマスク131,133を注入マスクとして用い、燐イオン(P+ )の注入とボロンイオン(B+ )の注入とを行う必要があるが、厚いレジストマスク131,133は、ベーク後の寸法が露光時の寸法よりも収縮するために変形するという現象が発生する。
【0012】
図21は、図17(b)に示す工程におけるレジストマスク133の収縮状態を説明するための断面図である。同図に示すように、P型ウェル拡散層111を形成する場合に、注入窓134を有するレジストマスク133を用いて、ボロンイオン(B+ )の注入を行なう。その際、フォトリソグラフィー工程におけるレジストマスク133の体積収縮により、レジストマスク133全体の断面形状は台形になる。そして、レジストマスク133のエッジがウェル拡散層同士の境界からずれることになる。図16(b)に示す燐イオン(P+ )の際にも、レジストマスク131が収縮するという現象が生じる。このレジストマスクの変形後の断面形状は一定ではなく、ロット間におけるバラツキが大きい。このようにレジストマスク131,133が収縮した状態で、燐イオン,ボロンイオンの注入を行うと、P型ウェル拡散層111とN型ウェル拡散層108とが互いに広い範囲でオーバーラップする。その結果、P型ウェル拡散層111とN型ウェル拡散層108とが混ざり合って、広いN/Pウェル拡散層112が形成され、N型ウェル拡散層108とP型ウェル拡散層111の接合がブロードになるため、素子分離用絶縁膜104による分離耐圧が低下することになる。
【0013】
本発明の目的は、ウェル拡散層形成のための注入用レジストマスクの体積収縮に起因する広いN/Pウェル拡散層の形成を抑制する手段を講ずることにより、微細化されかつ素子間の分離機能の高い半導体装置及びその製造方法を提供することにある。
【0014】
【課題を解決するための手段】
本発明の半導体装置は、半導体領域を有する基板と、上記半導体領域の上部に設けられたトレンチ型の素子分離用絶縁膜と、上記半導体領域の上部において上記素子分離用絶縁膜に取り囲まれかつ上記素子分離用絶縁膜の一部を挟むとともに、上記素子分離用絶縁膜の下方において相隣接する第1,第2の素子形成領域と、上記第1,第2の素子形成領域にそれぞれ設けられ、第1,第2の導電型の不純物を含み上記素子分離用絶縁膜よりも浅い第1,第2の不純物拡散層と、上記半導体領域内で上記第2の不純物拡散層を取り囲んで設けられ、第1導電型の不純物を含み上記素子分離用絶縁膜よりも深い第1のウェル拡散層と、上記半導体力内で上記第1の不純物拡散層を取り囲んで設けられ、第2導電型の不純物を含み上記素子分離用絶縁膜よりも深い第2のウェル拡散層とを備え、上記半導体領域の上記素子分離用絶縁膜の下方に位置する領域において、上記第1のウェル拡散層を除く領域には上記第2導電型不純物が導入されている。
【0015】
これにより、半導体装置の製造工程で第1ウェル拡散層を形成する際に用いられるレジストマスクの平面寸法が従来に比べて必然的に小さくなるので、素子分離用絶縁膜のうち第1素子形成領域−第2素子形成領域間に介在する一部の下方において、レジストマスクの体積の縮小に起因する第1,第2ウェル拡散層のオーバーラップ量が少なくなり、微細化された、かつ、素子分離絶縁膜による分離機能の優れた半導体装置が得られることになる。
【0016】
上記素子分離用絶縁膜のうち上記第1,第2の素子形成領域間に位置する上記一部以外の部分の下方において、上記第1導電型不純物及び第2導電型不純物が導入された第3のウェル拡散層を設けることが好ましい。
【0017】
上記第3のウェル拡散層を、上記第1のウェル拡散層及び第2のウェル拡散層を含む領域の外周に接するように設けることができる。
【0018】
上記第3のウェル拡散層を、上記第1のウェル拡散層及び第2のウェル拡散層を囲んだリング状とすることもできる。
【0019】
上記素子分離用絶縁膜の下方において、平面的に見たときに上記第1,第2のウェル拡散層のうちいずれか一方を複数個設け、その複数個を上記第3のウェル拡散層で囲んで島状に設けることもできる。
【0020】
上記半導体装置が、第1導電型MISFET及び第2導電型MISFETを備えている場合には、上記第1,第2の不純物拡散層を、それぞれ上記第1,第2導電型MISFETのソース・ドレイン領域とすることができる。
【0021】
本発明の半導体装置の製造方法は、基板上の半導体領域に、第1の素子形成領域と第2の素子形成領域とをそれらの上部において区画するトレンチ型の素子分離用絶縁膜を形成する工程(a)と、基板上に、実質的に上記第1の素子形成領域の上方に位置する部分のみを覆う第1のレジストマスクを形成する工程(b)と、上記第1のレジストマスクの上方から第1導電型不純物のイオン注入を行なって、上記半導体領域のうち第1の素子形成領域を除く領域に第1導電型不純物を導入する工程(c)と、基板上に、上記第1のレジストマスクと実質的にオーバーラップしない範囲で、少なくとも上記第2の素子形成領域の上方に位置する部分を覆う第2のレジストマスクを形成する工程(d)と、上記第2のレジストマスクの上方から第2導電型不純物のイオン注入を行なって、上記半導体領域のうち第2の素子形成領域を除く領域に第2導電型不純物を導入する工程(e)とを含み、上記工程(b),(c)の組と、上記工程(d),(e)の組とは、いずれかが一方の組を先に行ない他方の組をその後に行なう。
【0022】
この方法により、第1のレジストマスクが極めて小さくなるので、レジストマスクの露光−ベーク間における体積の収縮量が小さくなり、素子分離用絶縁膜のうち第1素子形成領域−第2素子形成領域間に介在する一部の下方において、レジストマスクの体積の縮小に起因する第1,第2ウェル拡散層のオーバーラップ量が少なくなるので、微細化されても、レジストマスクの体積の収縮に起因する素子分離用絶縁膜の分離機能の悪化のない信頼性の高い半導体装置が形成される。
【0023】
上記工程(d)では、実質的に基板上の上記第2の素子形成領域の上方に位置する部分のみを覆うように上記第2のレジストマスクを形成することができる。
【0024】
上記工程(d)では、実質的に上記第1のレジストマスクの反転パターンとなるように上記第2のレジストマスクを形成することができる。
【0025】
上記工程(d)では、上記第2のレジストマスクを、実質的に基板上の上記第2の素子形成領域の上方に位置する部分のみを覆う第1部分マスクと、上記第1部分マスクとは切り離され上記素子分離用絶縁膜の上方に位置する部分を覆う第2部分マスクとを有するように形成することもできる。
【0026】
その場合、上記第2部分マスクを単一の部材としてもよいし、互いに分離された複数個の島状の部材と部分を有していてもよい。
【0027】
上記工程(b)では、上記第1のレジストマスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことにより、素子分離用絶縁膜による分離機能の悪化をより有効に防止することができる。
【0028】
上記工程(d)では、上記第2のレジストマスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことがさらに好ましい。
【0029】
上記工程(d)では、上記第2のレジストマスクのうち第1部分マスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことが好ましい。
【0030】
【発明の実施の形態】
(第1の実施形態)
まず、第1の実施形態について説明する。図1〜図6は、第1の実施形態における半導体装置の製造工程を示す断面図である。
【0031】
まず、図1に示す工程で、比抵抗が10〜20Ω・cmで、(100)面を主面とするシリコン単結晶からなるP型シリコン基板1の表面に、約900℃における熱酸化により、厚みが約20nmのパッド酸化膜5を形成する。その後、減圧CVD法により、パッド酸化膜5の上に厚みが約100nmの保護窒化膜を形成した後、トレンチを形成しようとする領域が開口されたレジストマスクを形成し、このレジストマスクを用いたドライエッチングにより、保護窒化膜及びパッド酸化膜5のうち,レジストマスクの開口部に位置する各部分を除去し、続いて、P型シリコン基板1のうちレジストマスクの開口部に位置する部分の上部を除去して、深さ約400nmのトレンチを形成する。次に、熱酸化法により、トレンチ内で露出している表面に厚み約20nmの保護酸化膜を形成した後、CVD法により、基板上に厚み約800nmのシリコン酸化膜を堆積する。次に、CMP法により、シリコン酸化膜を保護窒化膜の表面が露出するまで除去して、シリコン酸化膜をトレンチ内に埋め込んでなる素子分離用酸化膜2を形成する。その後、熱燐酸を用いたエッチングにより、保護窒化膜を選択的に除去する。このとき、図1に示すように、PMOSFETが形成されるPMOS形成領域Rpmと、NMOSFETが形成されるNMOS形成領域Rnmとが素子分離用酸化膜2により互いに区画された状態となる。
【0032】
次に、図2(a),(b)に示す工程で、基板上に燐注入用の厚みが約3μmのレジスト膜を塗布した後、フォトリソグラフィーにより、実質的にNMOS形成領域Rnmの上方に位置する部分のみを覆う第1のレジストマスク6を形成する。次に、第1のレジストマスク6の上方から燐イオン(P+ )を、それぞれ異なる条件、つまり、注入エネルギーが約50KeVでドーズ量が約6×1012atoms ・cm-2(しきい値制御用)、注入エネルギーが約400KeVでドーズ量が約6×1012atoms ・cm-2(チャネルストッパー用)、注入エネルギーが約800KeVでドーズ量が約1×1013atoms ・cm-2(レトログレードウェル用)の条件で、3回に分けて注入して、P型シリコン基板1内のNMOS形成領域Rnmを除く領域に、素子分離用酸化膜2よりも深いN型ウェル拡散層8を形成する。
【0033】
次に、図3(a),(b)に示す工程で、燐注入用の第1のレジストマスク6を除去した後、フォトリソグラフィーにより、基板上にボロン注入用の厚みが約3μmのレジスト膜を塗布し、さらに、フォトリソグラフィーにより、実質的にPMOS形成領域Rpmの上方に位置する部分のみを覆う第2のレジストマスク9を形成する。次に、第2のレジストマスク9の上方から、ボロンイオン(B+ )を、それぞれ相異なる条件、つまり、注入エネルギーが約10KeVでドーズ量が約6×1012atoms ・cm-2(しきい値制御用)、注入エネルギーが約200KeVでドーズ量が約6×1012atoms ・cm-2(チャネルストッパー用)、注入エネルギーが約400KeVでドーズ量が約1×1013atoms ・cm-2(レトログレードウェル用)の条件で、3回に分けて注入して、P型シリコン基板1内のPMOS形成領域Rpmを除く領域に、素子分離用酸化膜2よりも深いP型ウェル拡散層11を形成する。
【0034】
このとき、第1のレジストマスク6及び第2のレジストマスク9のいずれにも覆われなかった領域には、N型ウェル拡散層8とP型ウェル拡散層11に導入された2つの不純物を含むN/P型ウェル拡散層12が形成される。
【0035】
次に、図4に示す工程で、第2のレジストマスク9を除去した後、約900℃,約30分の条件で熱処理を施して、各ウェル拡散層8,11中の不純物を活性化させる。このとき、N型ウェル拡散層8とP型ウェル拡散層11とから燐及びボロンが拡散して、両者間にわずかながらN/P型ウェル拡散層12が形成される。その後、フッ酸によるウェットエッチングによりパッド酸化膜5を除去し、ドライ熱酸化法により、基板の表面に厚みが約4nmのゲート酸化膜13を形成する。次に、CVD法により、基板上に厚み約300nmの多結晶シリコン膜を堆積した後、それぞれ個別に形成したレジストマスクを用いて、多結晶シリコン膜のNMOS形成領域Rnm上に位置する部分には燐イオンを注入エネルギーが約50KeVでドーズ量が約5×1015atoms ・cm-2の条件で注入し、PMOS形成領域Rpm上に位置する部分にはボロンを注入エネルギーが約10KeVでドーズ量が約5×1015atoms ・cm-2の条件で注入する。さらに、ゲートパターニング用レジストマスクを用いたドライエッチングにより、多結晶シリコン膜をパターニングして、ゲート電極14を形成する。
【0036】
次に、図5に示す工程で、NMOS形成領域Rnm,PMOS形成領域Rpmを開口したレジストマスクの形成と、レジストマスク及びゲート電極14をマスクとして用いた低濃度のN型,P型不純物のイオン注入とを個別に行なう。つまり、P型ウェル拡散層11,N型ウェル拡散層8のうちゲート電極14の両側方に位置する領域内に低濃度の砒素イオン(As+ ),フッ化ボロンイオン(BF2+)をそれぞれ注入し、NMOSトランジスタ,PMOSトランジスタのLDD領域をそれぞれ形成する。このとき、砒素イオンの注入条件は、注入エネルギーが約10KeVでドーズ量が約3×1014atoms ・cm-2であり、フッ化ボロンイオンの注入条件は注入エネルギーが約15KeVでドーズ量が約2×1013ions・cm-2である。さらに、CVD法により、厚みが約100nmのシリコン酸化膜を堆積した後、ドライエッチングによるエッチバックを行なって、ゲート電極14の側面上にサイドウォール15を形成する。
【0037】
次に、NMOS形成領域Rnm,PMOS形成領域Rpmを開口したレジストマスクの形成と、レジストマスク,ゲート電極14及びサイドウォール15をマスクとして用いた高濃度のN型,P型不純物のイオン注入とを個別に行なう。つまり、P型ウェル拡散層11,N型ウェル拡散層8のうちゲート電極14及びサイドウォール15の両側方に位置する領域内に高濃度の砒素イオン(As+ ),フッ化ボロンイオン(BF2+)をそれぞれ注入し、NMOSトランジスタ,PMOSトランジスタのN+ ソース・ドレイン領域16,P+ ソース・ドレイン領域17をそれぞれ形成する。このとき、砒素イオンの注入条件は、注入エネルギーが約40KeVでドーズ量が約3×1015atoms ・cm-2であり、フッ化ボロンイオンの注入条件は、注入エネルギーが約20KeVでドーズ量が約3×1015ions・cm-2である。なお、図5においては、見やすくするためにLDD領域はN+ ソース・ドレイン領域16,P+ ソース・ドレイン領域17と一体化して表示されている。その後、約1000℃,約10秒の条件で急速熱処理を行なって、各領域中に導入された不純物を活性化する。次に、サリサイドプロセスを行なって、ゲート電極14の上面と、N+ ソース・ドレイン領域16,P+ ソース・ドレイン領域17の表面とに選択的にCoシリサイド膜18を形成する。
【0038】
次に、図6に示す工程で、CVD法により、基板上に厚みが約1000nmの層間絶縁膜19を形成した後、ドライエッチングにより、層間絶縁膜19に各ソース・ドレイン領域16,17及びゲート電極14上のCoシリサイド膜18に到達するコンタクトホールを形成する。そして、CVD法により、コンタクトホール内にタングステンを埋め込んで、コンタクトプラグ20を形成する。図6には示されていないが、その後、層間絶縁膜19の上に配線を形成するなどの処理を行なって、CMOSデバイスを形成する。
【0039】
以上のように、本実施形態によれば、CMOSデバイスのN型ウェル拡散層8を形成するための燐イオンの注入時には、NMOS形成領域Rnmのみを覆う第1のレジストマスク6を注入マスクとして用いる。また、CMOSデバイスのP型ウェル拡散層11を形成するためのボロンイオンの注入時には、PMOS形成領域Rpmのみを覆う第2のレジストマスク9を注入マスクとして用いる。従って、第1のレジストマスク6及び第2のレジストマスク9のいずれにも覆われなかった領域にはN型ウェル拡散層8とP型ウェル拡散層11とに導入された2つの不純物が導入され、N/P型ウェル拡散層12が形成される。
【0040】
以上のような製造方法により、CMOSデバイスを形成することによって、以下の効果を得ることができる。
【0041】
図7は、本実施形態の製造工程中の図3(b)に示す状態を、従来の製造工程中の図17(b)に示す状態と比較するための断面図である。同図に示すように、本実施形態においては、第2のレジストマスク9の体積が小さいことから、レジストマスクの収縮率が同じとすると露光−ベーク間における収縮量が従来のレジストマスク133よりも小さく、断面形状はほぼ長方形に保たれる。同様に、第1のレジストマスク6の収縮量も小さく、断面形状がほぼ長方形に保たれる。したがって、図7に示すように、PMOS形成領域RpmとNMOS形成領域Rnmとの間の素子分離用酸化膜の下方において、イオン注入時には、N型ウェル拡散層8とP型ウェル拡散層11とに導入された2つの不純物(燐,ボロン)を含むN/P型ウェル拡散層12はほとんど存在していない。ただし、その後、不純物活性化のための熱処理を行なうと、N型ウェル拡散層8とP型ウェル拡散層11とから燐とボロンとが相互に拡散するので、ある程度の幅のN/P型ウェル拡散層12が形成される(図5参照)が、その幅は従来の半導体装置に比べると遙かに小さく、ウェル間分離幅W1が小さくても素子分離用酸化膜2による分離耐圧が低下することはない。
【0042】
そして、ウェル拡散層8,11間の接合部がシャープになることで、ウェル間分離幅W1を微細化して、高集積化されたLSIをローコストで実現することができる。
【0043】
なお、本実施形態においては、第1,第2のレジストマスク6,9について、露光時の寸法を、露光−ベーク間のレジストマスクの収縮量を考慮して補正をしている。図8は、実際に形成されるベーク後の寸法(実線)と、補正された露光寸法(破線)との関係を示す平面図である。同図に示すように、露光時は形成しようとする所望寸法よりもやや大きめの領域(破線)が露光されるように、フォトマスクパターンを補正しておく。
【0044】
図9は、レジストパターン寸法と収縮量との相関関係を示す図である。同図の実線に示すように、レジストパターン寸法が大きくなるほど収縮量も大きくなる。ただし、レジストパターン寸法が10μm程度に達すると、それ以上レジストパターン寸法が増大しても収縮量はほとんど増大せず、ある飽和値になることがわかっている。そこで、実際には、同図破線に示すように、レジストパターン寸法の変化に対して補正量が段階的に設定されている。
【0045】
本実施形態では、このようにレジストマスクの寸法に補正を施しておくことで、ウェル拡散層8,11間の接合部をよりシャープにすることが可能となる。例えば、熱処理による拡散を考慮して、イオン注入時には、図7に示す状態に代えて、P型ウェル拡散層8とN型ウェル拡散層11との間に隙間を設けておいて、後の熱拡散によって両ウェル拡散層8,11をほとんどオーバーラップすることなく接合させることも可能である。また、従来のようなレジストマスクの開口部がほぼ矩形状の場合には、レジストマスクの収縮量を正確に見積もることが困難である。それに対し、本実施形態の場合は、レジストマスク6,9自体の平面形状がほぼ矩形状であるので、レジストマスクの収縮量を特に正確に見積もることができるという利点がある。
【0046】
ただし、上記第1,第2のレジストマスク6,9のいずれについても体積収縮を見込んだ寸法補正を行なう必要はなく、いずれか一方の寸法補正のみを行なってもよい。
【0047】
(第2の実施形態)
次に、第2の実施形態について説明する。図10〜図14は、第2の実施形態における半導体装置の製造工程を示す断面図である。
【0048】
本実施形態においても、第1の実施形態における図1に示す工程と同じ工程を行なって、P型シリコン基板1に、トレンチ型の素子分離用酸化膜2を形成し、PMOS形成領域Rpm、NMOS形成領域Rnmを素子分離用酸化膜2により互いに区画する(図1参照)。
【0049】
次に、図10(a),(b)に示す工程で、基板上に燐注入用の厚みが約3μmのレジスト膜を塗布した後、フォトリソグラフィーにより、第1のレジストマスク6を形成する。このとき、第1のレジストマスク6は、実質的にNMOS形成領域Rnmの上方に位置する部分のみを覆う第1部分マスク6aと、素子分離絶縁膜2の上方に位置するように配置された多数の長方形の島状の第2部分マスク6b(ダミーマスク)とからなっている。この第2部分マスク6bは、横方向の寸法が約10×15μm2 で互いの間隔が約1μmである。次に、第1のレジストマスク6の上方から燐イオン(P+ )を、それぞれ異なる条件、つまり、注入エネルギーが約50KeVでドーズ量が約6×1012atoms ・cm-2(しきい値制御用)、注入エネルギーが約400KeVでドーズ量が約6×1012atoms ・cm-2(チャネルストッパー用)、注入エネルギーが約800KeVでドーズ量が約1×1013atoms ・cm-2(レトログレードウェル用)の条件で、3回に分けて注入して、P型シリコン基板1内に、素子分離用酸化膜2よりも深いN型ウェル拡散層8を形成する。
【0050】
次に、図11(a),(b)に示す工程で、燐注入用の第1のレジストマスク6を除去した後、フォトリソグラフィーにより、基板上にボロン注入用の厚みが約3μmのレジスト膜を塗布し、さらに、フォトリソグラフィーにより、実質的にPMOS形成領域Rpmの上方に位置する部分のみを覆う第2のレジストマスク9を形成する。次に、第2のレジストマスク9の上方から、ボロンイオン(B+ )を、それぞれ相異なる条件、つまり、注入エネルギーが約10KeVでドーズ量が約6×1012atoms ・cm-2(しきい値制御用)、注入エネルギーが約200KeVでドーズ量が約6×1012atoms ・cm-2(チャネルストッパー用)、注入エネルギーが約400KeVでドーズ量が約1×1013atoms ・cm-2(レトログレードウェル用)の条件で、3回に分けて注入して、P型シリコン基板1内のPMOS形成領域Rpmを除く領域に、素子分離用酸化膜2よりも深いP型ウェル拡散層11を形成する。
【0051】
このとき、第1のレジストマスク6及び第2のレジストマスク9のいずれにも覆われなかった領域には、N型ウェル拡散層8とP型ウェル拡散層11に導入された2つの不純物を含むN/P型ウェル拡散層12が形成されるが、本実施形態においては、このN/P型ウェル拡散層12は、上方から見ると格子状になっている。
【0052】
次に、図12に示す工程で、第2のレジストマスク9を除去した後、約900℃,約30分の条件で熱処理を施して、各ウェル拡散層8,11中の不純物を活性化させる。このとき、N型ウェル拡散層8とP型ウェル拡散層11とから燐及びボロンが拡散して、両者間にわずかながらN/P型ウェル拡散層12が形成される。その後、フッ酸によるウェットエッチングによりパッド酸化膜5を除去し、ドライ熱酸化法により、基板の表面に厚みが約4nmのゲート酸化膜13を形成する。次に、CVD法により、基板上に厚み約300nmの多結晶シリコン膜を堆積した後、それぞれ個別に形成したレジストマスクを用いて、多結晶シリコン膜のNMOS形成領域Rnm上に位置する部分には燐イオンを注入エネルギーが約50KeVでドーズ量が約5×1015atoms ・cm-2の条件で注入し、PMOS形成領域Rpm上に位置する部分にはボロンを注入エネルギーが約10KeVでドーズ量が約5×1015atoms ・cm-2の条件で注入する。さらに、ゲートパターニング用レジストマスクを用いたドライエッチングにより、多結晶シリコン膜をパターニングして、ゲート電極14を形成する。
【0053】
次に、図13に示す工程で、基板上にNMOS形成領域Rnm,PMOS形成領域Rpmを開口したレジストマスクを個別に形成した後、レジストマスク及びゲート電極14をマスクとして用いたイオン注入により、P型ウェル拡散層11,N型ウェル拡散層8のうちゲート電極14の両側方に位置する領域内に低濃度の砒素イオン(As+ ),フッ化ボロンイオン(BF2+)をそれぞれ注入し、NMOSトランジスタ,PMOSトランジスタのLDD領域をそれぞれ形成する。このとき、砒素イオンの注入条件は、注入エネルギーが約10KeVでドーズ量が約3×1014atoms ・cm-2であり、フッ化ボロンイオンの注入条件は注入エネルギーが約15KeVでドーズ量が約2×1013ions・cm-2である。さらに、CVD法により、厚みが約100nmのシリコン酸化膜を堆積した後、ドライエッチングによるエッチバックを行なって、ゲート電極14の側面上にサイドウォール15を形成する。
【0054】
次に、基板上にNMOS形成領域Rnm,PMOS形成領域Rpmを開口したレジストマスクを個別に形成した後、レジストマスク,ゲート電極14及びサイドウォール15をマスクとして用いたイオン注入により、P型ウェル拡散層11,N型ウェル拡散層8のうちゲート電極14及びサイドウォール15の両側方に位置する領域内に高濃度の砒素イオン(As+ ),フッ化ボロンイオン(BF2+)をそれぞれ注入し、NMOSトランジスタ,PMOSトランジスタのN+ ソース・ドレイン領域16,P+ ソース・ドレイン領域17をそれぞれ形成する。このとき、砒素イオンの注入条件は、注入エネルギーが約40KeVでドーズ量が約3×1015atoms ・cm-2であり、フッ化ボロンイオンの注入条件は、注入エネルギーが約20KeVでドーズ量が約3×1015ions・cm-2である。なお、図13においては、見やすくするためにLDD領域はN+ ソース・ドレイン領域16,P+ ソース・ドレイン領域17と一体化して表示されている。その後、約1000℃,約10秒の条件で急速熱処理を行なって、各領域中に導入された不純物を活性化する。次に、サリサイドプロセスを行なって、ゲート電極14の上面と、N+ ソース・ドレイン領域16,P+ ソース・ドレイン領域17の表面とに選択的にCoシリサイド膜18を形成する。
【0055】
次に、図14に示す工程で、CVD法により、基板上に厚みが約1000nmの層間絶縁膜19を形成した後、ドライエッチングにより、層間絶縁膜19に各ソース・ドレイン領域16,17及びゲート電極14上のCoシリサイド膜18に到達するコンタクトホールを形成する。そして、CVD法により、コンタクトホール内にタングステンを埋め込んで、コンタクトプラグ20を形成する。図14には示されていないが、その後、層間絶縁膜19の上に配線を形成するなどの処理を行なって、CMOSデバイスを形成する。
【0056】
本実施形態においては、第1の実施形態と同様に、第1のレジストマスク6の第1部分マスク6aの収縮量はわずかであるので、上記第1の実施形態と同様に、ウェル拡散層8,11間の接合部をシャープに維持し、ウェル間分離幅W1(図7参照)を微細化して、高集積化されたLSIをローコストで実現することができる。
【0057】
しかも、CMOSデバイスのN型ウェル拡散層8を形成するための燐イオンの注入時には、NMOS形成領域Rnmのみを覆う第1部分マスク6aと、素子分離用酸化膜2の上方に位置する領域に配置された島状の複数の第2部分マスク6bとからなる第1レジストマスク6を注入マスクとして用いるので、本実施形態では、第1の実施形態のごとく、素子分離用酸化膜2の下方のほとんどがN/P型ウェル拡散層12になっているのではなく、N/P型ウェル拡散層12の間に、小さな隙間1μmを挟んで、横方向の寸法が約10×15μm2 のP型ウェル拡散層11が存在している。つまり、全体としてみれば、素子分離用酸化膜2の下方領域の大部分をP型ウェル拡散層11が占めていることになる。その結果、シリコン基板1内の大部分をP型ウェル拡散層11で埋めることができ、ノイズ、ラッチアップ耐性の高いLSIを実現できる。
【0058】
尚、第2の実施形態においては、第1のレジストマスク6のうち第2のレジストマスク6b(ダミーレジスト)の平面形状を長方形としたが、本発明における第2部分マスク6bの平面形状は長方形に限定されるものではなく、円形や3角形,6角形などであってもよいことはいうまでもない。
【0059】
(第3の実施形態)
本実施形態においては、第1のレジストマスクと第2のレジストマスクの平面形状のみを図示して説明する。
【0060】
図22(a),(b)は、本実施形態の第1のレジストマスク6と第2のレジストマスク9との平面形状を示す平面図である。図22(a)に示すように、本実施形態の第1のレジストマスク6は、図16に示す従来の燐注入用のレジストマスク131と同じ形状であって、PMOS形成領域Rpmの上方に位置する部分のみが開口されている。一方、図22(b)に示すように、本実施形態の第2のレジストマスク9は、上記第1,第2の実施形態と同様に、PMOS形成領域Rpmの上方に位置する部分のみを覆っている。つまり、第1のレジストマスク6と第2のレジストマスクとは互いに反転パターンの関係となっている。このような場合にも、一方のレジストマスク(第1のレジストマスク6)がPMOS形成領域Rpmの上方に位置する部分のみを覆う矩形状であるので、図7に示す状態でPMOS形成領域RpmとNMOS形成領域Rnmとの間におけるウェル間分離領域におけるN/Pウェル拡散層12の幅を小さく保持することができ、上記第1の実施形態と同様の効果を発揮することができる。
【0061】
(第4の実施形態)
本実施形態においても、第1のレジストマスクと第2のレジストマスクの平面形状のみを図示して説明する。
【0062】
図23(a),(b)は、本実施形態の第1のレジストマスク6と第2のレジストマスク9との平面形状を示す平面図である。図23(a)に示すように、本実施形態の第1のレジストマスク6は、第2の実施形態における図10に示す島状の複数の第2部分マスク6bに代えて、素子分離絶縁膜の上方を覆う単一の第2部分マスク6bを有している。第1部分マスク6aの形状は、第2の実施形態と同じである。一方、図23(b)に示すように、本実施形態の第2のレジストマスク9は、上記第1,第2の実施形態と同様に、PMOS形成領域Rpmの上方に位置する部分のみを覆っている。
【0063】
本実施形態においては、素子分離用酸化膜2の下方領域の第2の実施形態よりもさらに広い部分をP型ウェル拡散層11が占めることになる。その結果、第2の実施形態よりもノイズ、ラッチアップ耐性のさらに高いLSIを実現することができる。
【0064】
なお、上記各実施形態におけるN型ウェル拡散層とP型ウェル拡散層との形成順序を逆にしてもよいし、また、上記各実施形態におけるN型ウェル拡散層とP型ウェル拡散層との平面形状を逆にしてもよい。
【0065】
【発明の効果】
本発明の半導体装置及びその製造方法によると、2つの素子形成領域に2つの導電型のウェル拡散層を形成する際に、一方のウェル拡散層用の不純物を他方のウェル拡散層を除く領域に導入したので、レジストマスクの体積収縮に起因するレジストマスクの形状変化を抑制して、ウェル間分離幅を微細化しつつ分離機能を高く維持することができ、よって、微細化されたCMOSデバイスなどを有する半導体装置をローコストで実現することができる。
【図面の簡単な説明】
【図1】第1の実施形態の製造工程における素子分離用酸化膜等を形成する工程を示す半導体装置の断面図である。
【図2】(a),(b)は、それぞれ第1の実施形態の製造工程におけるN型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図3】(a),(b)は、それぞれ第1の実施形態の製造工程におけるP型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図4】第1の実施形態の製造工程における各MOSFETのゲート電極等を形成する工程を示す半導体装置の断面図である。
【図5】第1の実施形態の製造工程における各MOSFETのソース・ドレイン領域を形成する工程を示す半導体装置の断面図である。
【図6】第1の実施形態の製造工程における各MOSFETのコンタクトプラグ等を形成する工程を示す半導体装置の断面図である。
【図7】第1の実施形態の製造工程の効果を説明するためにPウェル拡散層を形成する工程を詳細に示す半導体装置の断面図である。
【図8】図8は、レジストパターンの寸法に対する露光−ベーク間の寸法の変化量との関係を示す平面図である。
【図9】レジストパターン寸法と収縮量との相関関係を示す図である。
【図10】(a),(b)は、それぞれ第2の実施形態の製造工程におけるN型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図11】(a),(b)は、それぞれ第2の実施形態の製造工程におけるP型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図12】第2の実施形態の製造工程における各MOSFETのゲート電極等を形成する工程を示す半導体装置の断面図である。
【図13】第2の実施形態の製造工程における各MOSFETのソース・ドレイン領域を形成する工程を示す半導体装置の断面図である。
【図14】第2の実施形態の製造工程における各MOSFETのコンタクトプラグ等を形成する工程を示す半導体装置の断面図である。
【図15】従来の製造工程における各MOSFETの分離絶縁膜等を形成する工程を示す半導体装置の断面図である。
【図16】(a),(b)は、それぞれ従来の製造工程におけるN型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図17】(a),(b)は、それぞれ従来の製造工程におけるP型ウェル拡散層等を形成する工程を示す半導体装置の平面図及び断面図である。
【図18】従来の製造工程における各MOSFETのゲート電極等を形成する工程を示す半導体装置の断面図である。
【図19】従来の製造工程における各MOSFETのソース・ドレイン領域を形成する工程を示す半導体装置の断面図である。
【図20】従来の製造工程における各MOSFETのコンタクトプラグ等を形成する工程を示す半導体装置の断面図である。
【図21】従来の製造工程におけるPウェル拡散層を形成する工程での問題点を詳細に示す半導体装置の断面図である。
【図22】第3の実施形態における第1のレジストマスクと第2のレジストマスクとの平面形状を示す平面図である。
【図23】第4の実施形態における第1のレジストマスクと第2のレジストマスクとの平面形状を示す平面図である。
【符号の説明】
Rpm PMOS形成領域
Rnm NMOS形成領域
1 P型シリコン基板
2 素子分離用酸化膜
5 パッド酸化膜
6 第1のレジストマスク
6a 第1部分マスク
6b 第2部分マスク
8 N型ウェル拡散層
9 第2のレジストマスク
11 P型ウェル拡散層
12 N/P型ウェル拡散層
13 ゲート酸化膜
14 ゲート電極
15 サイドウォール
16 N+ ソース・ドレイン領域
17 P+ ソース・ドレイン領域
18 Coシリサイド膜
19 層間絶縁膜
20 コンタクトプラグ
Claims (6)
- 半導体領域を有する基板と、
上記半導体領域の上部に設けられたトレンチ型の素子分離用絶縁膜と、
上記半導体領域の上部において上記素子分離用絶縁膜に取り囲まれかつ上記素子分離用絶縁膜の一部を挟むとともに、上記素子分離用絶縁膜の下方において相隣接する第1、第2の素子形成領域と、
上記第1、第2の素子形成領域にそれぞれ設けられた第2、第1のウエル拡散層とを有する半導体装置の製造方法として、
上記基板上の上記半導体領域に、互いに隣り合う上記第1の素子形成領域と上記第2の素子形成領域とをそれらの上部において区画する上記トレンチ型の素子分離用絶縁膜を形成する工程(a)と、
上記基板上に、実質的に上記第1の素子形成領域の上方に位置する部分のみを覆う第1のレジストマスクを形成する工程(b)と、
上記第1のレジストマスクの上方から第1導電型不純物のイオン注入を行なって、上記半導体領域のうち第1の素子形成領域を除く領域に第1導電型不純物を導入し、上記第2の素子形成領域に上記素子分離用絶縁膜よりも深い上記第1導電型不純物からなる上記第1のウエルを形成する工程(c)と、
上記基板上に、実質的に上記第2の素子形成領域の上方に位置する部分のみを覆う第2のレジストマスクを形成する工程(d)と、
上記第2のレジストマスクの上方から第2導電型不純物のイオン注入を行なって、上記半導体領域のうち第2の素子形成領域を除く領域に第2導電型不純物を導入し、上記第1の素子形成領域に上記素子分離用絶縁膜よりも深い上記第2導電型不純物からなる上記第2のウエルを形成する工程(e)とを含み、
上記工程(b)、(c)の組と、上記工程(d)、(e)の組とは、いずれかが一方の組を先に行ない他方の組をその後に行ない、
上記工程(b)〜(e)を実施することで、
実質的に上記第1のレジストマスクおよび上記第2のレジストマスクのいずれにも覆われなかった分離領域における上記素子分離用絶縁膜の下方に位置する部分全体に亘って、上記第1導電型不純物および上記第2導電型不純物が含まれた第3のウエルを形成し、
かつ、上記2つのイオン注入を行った際には、上記第1の素子形成領域と上記第2の素子形成領域とに挟まれた上記素子分離用絶縁膜の一部の下方において、上記第1導電型不純物と上記第2導電型不純物とを両方含む領域がほとんど存在しないことを特徴とする半導体装置の製造方法。 - 半導体領域を有する基板と、
上記半導体領域の上部に設けられたトレンチ型の素子分離用絶縁膜と、
上記半導体領域の上部において上記素子分離用絶縁膜に取り囲まれかつ上記素子分離用絶縁膜の一部を挟むとともに、上記素子分離用絶縁膜の下方において相隣接する第1、第2の素子形成領域と、
上記第1、第2の素子形成領域にそれぞれ設けられた第2、第1のウエル拡散層とを有する半導体装置の製造方法として、
上記基板上の上記半導体領域に、互いに隣り合う上記第1の素子形成領域と上記第2の素子形成領域とをそれらの上部において区画する上記トレンチ型の素子分離用絶縁膜を形成する工程(a)と、
上記基板上に、実質的に上記第1の素子形成領域の上方に位置する部分のみを覆う第1のレジストマスクを形成する工程(b)と、
上記第1のレジストマスクの上方から第1導電型不純物のイオン注入を行なって、上記半導体領域のうち第1の素子形成領域を除く領域に第1導電型不純物を導入し、上記第2の素子形成領域に上記素子分離用絶縁膜よりも深い上記第1導電型不純物からなる第1のウエルを形成する工程(c)と、
上記基板上に、実質的に上記第2の素子形成領域の上方に位置する部分のみを覆う第1部分マスクと、上記第1部分マスクとは切り離され、実質的に上記第1の素子形成領域と上記第2の素子形成領域とに挟まれた上記素子分離用絶縁膜の一部以外の部分の上記素子分離用絶縁膜の上方に位置する部分全体を覆う第2部分マスクとを有する第2のレジストマスクを形成する工程(d)と、
上記第2のレジストマスクの上方から第2導電型不純物のイオン注入を行なって、上記半導体領域のうち第1の素子形成領域に第2導電型不純物を導入し、上記第1の素子形成領域に上記素子分離用絶縁膜よりも深い上記第2導電型不純物からなる第2のウエルを形成する工程(e)とを含み、
上記工程(b)、(c)の組と、上記工程(d)、(e)の組とは、いずれかが一方の組を先に行ない他方の組をその後に行ない、
上記工程(b)〜(e)を実施することで、
実質的に上記第1のレジストマスクに覆われなかった分離領域における上記素子分離用絶縁膜の下方に位置する部分全体に亘って上記第1導電型不純物が含まれ、上記第1部分マスクと上記第2部分マスクとが切り離された分離領域における上記素子分離用絶縁膜の下方に位置する部分に上記第2導電型不純物が含まれた第3のウエルを形成し、
かつ、上記2つのイオン注入を行った際には、上記第1の素子形成領域と上記第2の素子形成領域とに挟まれた上記素子分離用絶縁膜の一部の下方において、上記第1導電型不純物と上記第2導電型不純物とを両方含む領域がほとんど存在しないことを特徴とする半導体装置の製造方法。 - 半導体領域を有する基板と、
上記半導体領域の上部に設けられたトレンチ型の素子分離用絶縁膜と、
上記半導体領域の上部において上記素子分離用絶縁膜に取り囲まれかつ上記素子分離用絶縁膜の一部を挟むとともに、上記素子分離用絶縁膜の下方において相隣接する第1、第2の素子形成領域と、
上記第1、第2の素子形成領域にそれぞれ設けられた第2、第1のウエル拡散層とを有する半導体装置の製造方法として、
上記基板上の上記半導体領域に、互いに隣り合う上記第1の素子形成領域と上記第2の素子形成領域とをそれらの上部において区画する上記トレンチ型の素子分離用絶縁膜を形成する工程(a)と、
上記基板上に、実質的に上記第1の素子形成領域の上方に位置する部分のみを覆う第1のレジストマスクを形成する工程(b)と、
上記第1のレジストマスクの上方から第1導電型不純物のイオン注入を行なって、上記半導体領域のうち第1の素子形成領域を除く領域に第1導電型不純物を導入し、上記第2の素子形成領域に上記素子分離用絶縁膜よりも深い上記第1導電型不純物からなる第1のウエルを形成する工程(c)と、
上記基板上に、実質的に上記第2の素子形成領域の上方に位置する部分のみを覆う第1部分マスクと、上記第1部分マスクとは切り離され、実質的に上記第1の素子形成領域と上記第2の素子形成領域とに挟まれた上記素子分離用絶縁膜の一部以外の部分の上記素子分離用絶縁膜の上方に位置する部分に形成された互いに分離された複数個の島状の部分からなる第2部分マスクとを有する第2のレジストマスクを形成する工程(d)と、
上記第2のレジストマスクの上方から第2導電型不純物のイオン注入を行なって、上記半導体領域のうち第1の素子形成領域に第2導電型不純物を導入し、上記第1の素子形成領域に上記素子分離用絶縁膜よりも深い上記第2導電型不純物からなる第2のウエルを形成する工程(e)とを含み、
上記工程(b)、(c)の組と、上記工程(d)、(e)の組とは、いずれかが一方の組を先に行ない他方の組をその後に行ない、
上記工程(b)〜(e)を実施することで、
実質的に上記第1のレジストマスクに覆われなかった分離領域における上記素子分離用絶縁膜の下方に位置する部分全体に亘って上記第1導電型不純物が含まれ、上記第1部分マスクと上記第2部分マスクとが切り離された分離領域における上記素子分離用絶縁膜の下方に位置する部分に上記第2導電型不純物が含まれた第3のウエルを形成し、
かつ、上記2つのイオン注入を行った際には、上記第1の素子形成領域と上記第2の素子形成領域とに挟まれた上記素子分離用絶縁膜の一部の下方において、上記第1導電型不純物と上記第2導電型不純物とを両方含む領域がほとんど存在しないことを特徴とする半導体装置の製造方法。 - 請求項1〜3のうちいずれか1つに記載の半導体装置の製造方法において、
上記工程(b)では、上記第1のレジストマスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記工程(d)では、上記第2のレジストマスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことを特徴とする半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、
上記工程(d)では、上記第2のレジストマスクのうち第1部分マスクの露光時の寸法を、レジストパターン寸法と露光−ベーク間における収縮量との相関関係に基づいて予め補正しておくことを特徴とする半導体装置の製造方法。
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