JP5509692B2 - 半導体装置の設計方法及び半導体装置の製造方法 - Google Patents
半導体装置の設計方法及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5509692B2 JP5509692B2 JP2009152855A JP2009152855A JP5509692B2 JP 5509692 B2 JP5509692 B2 JP 5509692B2 JP 2009152855 A JP2009152855 A JP 2009152855A JP 2009152855 A JP2009152855 A JP 2009152855A JP 5509692 B2 JP5509692 B2 JP 5509692B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- resist pattern
- active region
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
有機タイプの反射防止膜では、不純物導入時に有機物が半導体基板上に残る。この残存する有機物によって不純物導入が阻害されたり、有機物が不純物と共に注入されることがある。このような場合、デバイス特性に悪影響を与えることが懸念されるため、有機タイプの反射防止膜を不純物導入用のレジストパターン等の形成時に用いることはできない。
無機タイプの反射防止膜では、これを形成したときには半導体基板上に成膜されたまま残る。そのため、トランジスタ形成の過程で特に有益となる特殊な場合を除き、無機タイプの反射防止膜を不純物導入用のレジストパターン等の形成時に用いることはできない。
現在のところ、不純物導入用のレジストパターン等を形成する際にリソグラフィー時における下地からのハレーションの影響を除去する適切な補正法は確立されておらず、模索の現況にある。
このハレーションの影響を抑制するには、リソグラフィーによるレジストパターンの形成時の露光量を低く抑えることが考えられる。しかしながら、露光量を低く抑えても少なからずレジストパターンの寸法及びサイズへの影響は残る。そのため、その寸法及びサイズの適切な補正が必要となる。
第2のデータの第1のデータと対向する部分について、第1のデータとの対向辺の位置を補正する具体例として、以下の手法(1),(2),(3)を提示する。
この場合、第2のデータの第1のデータと対向する部分における、他の活性領域のデータ(他の第1のデータ)の有無により、補正方法が異なる。
他の第1のデータが上記の対向部分に存する場合には、対向部分のうち第1のデータと他の前記第1のデータとの間における幅と、第1のデータと他の第1のデータとの距離とをそれぞれパラメータとして、対向辺の位置を補正する。
他の第1のデータが上記の対向部分に存しない場合には、対向部分の幅と、第1のデータと対向部分との距離とをそれぞれパラメータとして、対向辺の位置を補正する。
以下、図面を参照して具体的な諸実施形態を詳細に説明する。
[設計データの補正]
半導体装置において、例えば機能素子であるMOSトランジスタのウェル領域、チャネル領域、エクステンション領域、ソース/ドレイン領域等を形成する際に、活性領域の所定部位に不純物を導入する。不純物導入を行うには、注入部位である活性領域の所定部位を露出する開口を有するレジストパターンを形成し、これをマスクとして当該所定部位に不純物を導入する。
ここでは、ウェル領域を形成する際のイオン注入用のレジストパターンを形成するレチクルを作製するための設計データを作成する場合を例に採って説明する。チャネル領域、エクステンション領域、ソース/ドレイン領域等を形成するときでも、基本的にはウェル領域の形成時と同様である。
本実施形態では、レジストパターンの設計データ(レジストパターンデータ)の活性領域の設計データ(活性領域データ)との対向部分内に、他の活性領域の設計データ(他の活性領域データ)が存する場合と存しない場合とで参照データが異なる。
本実施形態では、不純物導入用のマスクとなるレジストパターンを形成する際に、反射防止膜を形成しない。活性領域が画定された半導体基板1上にレジストが塗布され、リソグラフィーによってレジストが加工されて、不純物導入箇所を露出する開口6A,6Bを有するレジストパターン6が形成される。レジストパターン6の開口6A,6B間の部分を対向部分6aとする。ここで、図1では、他の活性領域5は不純物導入の対象ではないため、レジストパターン6の対向部分6aにより覆われる。図2では、対向部分6a下には他の活性領域5は存しない。
例えば図3(a)では、レジストパターンデータ12の活性領域データ11との対向部分12aが、他の活性領域データ13上に重畳するように配置される。図3(a)のレイアウトの場合には、対向部分12aのうち活性領域データ11と他の活性領域データ13との間における幅La1と、活性領域データ11と他の活性領域データ13との距離Sa1とを一組のパラメータとする。同様に、対向部分12aのうち活性領域データ14と他の活性領域データ13との間における幅La2と、活性領域データ13と他の活性領域データ13との距離Sa2とを一組のパラメータとする。
例えば図4(a)では、レジストパターンデータ12の活性領域データ11との対向部分12a内には他の活性領域データは存しない。図4(a)のレイアウトの場合には、対向部分12aの上部について、対向部分12aの幅L1と、活性領域データ11と対向部分12aとの距離S1とを一組のパラメータとし、対向部分12aの幅L1と、活性領域データ14と対向部分12aとの距離S3とを一組のパラメータとする。更に、対向部分12aの下部について、対向部分12aの幅L2と、活性領域データ14と対向部分12aとの距離S2とを一組のパラメータとする。
サンプルウェーハを用いて、所定の幅Laについて、距離Saと、実際に形成されたレジストパターンの対向部分の幅(パターン幅)との相関関係を取得する。ここで、距離Saを所定範囲内、例えば100nm程度〜670nm程度の範囲内で変えて10点〜20点程度プロットする。所定範囲内、例えば55nm程度〜115nm程度の範囲内で変えた10点〜20点の所定の幅Laについて、それぞれ上記の相関関係を取得する。レジストパターンを形成するためのリソグラフィーにおける露光条件は、当該相関関係の取得作業を通して固定値とする。
本実施形態で使用される幅La及び距離Saについて作成した、幅Laと距離SaとのマトリクスとなるルールテーブルRT1の一例を図6(a)に示す。
サンプルウェーハを用いて、所定の幅Lについて、距離Sと、実際に形成されたレジストパターンの対向部分の幅との相関関係を取得する。ここで、距離Sを所定範囲内、例えば10nm程度〜620nm程度の範囲内で変えて10点〜20点程度プロットする。所定範囲内、例えば210nm程度〜330nm程度の範囲内で変えた10点〜20点の所定の幅Lについて、それぞれ上記の相関関係を取得する。レジストパターンを形成するためのリソグラフィーにおける露光条件は、当該相関関係の取得作業を通して固定値とする。
本実施形態で使用される幅L及び距離Sについて作成した、幅Lと距離SとのマトリクスとなるルールテーブルRT2の一例を図6(b)に示す。
図7は、第1の実施形態による設計データの補正装置の概略構成を示す模式図である。図8は、第1の実施形態による設計データの補正方法を示すフロー図である。
当該レジストパターンデータは例えば、活性領域にウェル領域を形成するための設計データであるとする。
ステップS2において、抽出されたレジストパターンデータの対向部分内に他の活性領域データが存すると判断された場合には、ステップS3に進む。一方、抽出されたレジストパターンデータの対向部分内に他の活性領域データが存しないと判断された場合には、ステップS4に進む。
以下、半導体装置、ここでは機能素子としてMOSトランジスタを含む半導体装置の製造方法について説明する。
先ず、MOSトランジスタの各層に対応した各レチクル(フォトマスク)を形成する。
レチクルを作製する際には、先ず、例えば石英ガラス基板の一方の主面上を覆ってクロム(Cr)層を堆積する。
続いて、当該クロム層上にレジストを塗布し、当該レジスト層に、対応する層の図形パターン(マスクパターン)の設計データに従って、図形パターンの潜像を、例えば電子線露光装置を用いて描画する。
以上により、石英ガラス基板の一方の主面に、マスク層として、各種パターンを含むクロム層が選択的に配されたレチクルが形成される。
第1の実施形態による半導体装置の製造方法を工程順に示すフローを図9に示す。本実施形態では、レチクルA1〜J1を用いてリソグラフィー処理を行う。
レチクルA1を用いたリソグラフィー処理により、半導体基板にSTI素子間分離構造の形成部位を規定するレジストパターンA2を形成する。
次に、レジストパターンA2をマスクとして用い、半導体基板をドライエッチングしてSTI素子間分離用溝を形成する。
しかる後、レジストパターンA2を、灰化処理又は所定の薬液を用いた処理等により除去する。
次に、レジストパターンB2をマスクとして用い、半導体基板に不純物を導入する。形成するMOSトランジスタがN型であれば、ホウ素(B+)等のP型不純物をイオン注入する。形成するMOSトランジスタがP型であれば、リン(P+)又は砒素(As+)等のN型不純物をイオン注入する。これにより、所定の活性領域にウェル領域が形成される。
しかる後、レジストパターンB2を、灰化処理又は所定の薬液を用いた処理等により除去する。
次に、レジストパターンC2をマスクとして用い、半導体基板に不純物を導入する。形成するMOSトランジスタがN型であれば、ホウ素(B+)等のP型不純物をイオン注入する。形成するMOSトランジスタがP型であれば、リン(P+)又は砒素(As+)等のN型不純物をイオン注入する。これにより、所定の活性領域にチャネル領域が形成される。
しかる後、レジストパターンC2を、灰化処理又は所定の薬液を用いた処理等により除去する。
先ず、熱酸化法等により、活性領域の表面に、例えばシリコン酸化膜からなる絶縁層を形成した後、当該絶縁層上にCVD法等により多結晶シリコン層を堆積する。
絶縁層は、MOSトランジスタのゲート絶縁層を、また多結晶シリコン層は、MOSトランジスタのゲート電極を形成するものである。
当該レチクルD1を用いたリソグラフィー処理により、多結晶シリコン層上にゲート電極用のレジストパターンD2を形成する。
次に、レジストパターンD2をマスクとして用い、多結晶シリコン層及び絶縁層をドライエッチングする。これにより、半導体基板上にゲート絶縁層を介したゲート電極が形成される。
しかる後、レジストパターンD2を、灰化処理又は所定の薬液を用いた処理等により除去する。
次に、レジストパターンE2をマスクとして用い、半導体基板に不純物を導入する。形成するMOSトランジスタがN型であれば、リン(P+)又は砒素(As+)等のN型不純物をイオン注入する。形成するMOSトランジスタがP型であれば、ホウ素(B+)等のP型不純物をイオン注入する。これにより、所定の活性領域のゲート電極の両側部位にエクステンション領域が形成される。
しかる後、レジストパターンE2を、灰化処理又は所定の薬液を用いた処理等により除去する。
先ず、CVD法等により、ゲート電極を含む半導体基板の全面に絶縁皮膜(例えばシリコン酸化膜)を堆積する。
次に、当該絶縁皮膜に対して全面に異方性ドライエッチング(エッチバック)処理を施す。これにより、ゲート電極及びゲート絶縁層の両側面にのみ絶縁皮膜が残り、サイドウォール絶縁膜が形成される。
次に、レジストパターンF2をマスクとして用い、半導体基板に不純物を導入する。形成するMOSトランジスタがN型であれば、リン(P+)又は砒素(As+)等のN型不純物をイオン注入する。形成するMOSトランジスタがP型であれば、ホウ素(B+)等のP型不純物をイオン注入する。これにより、所定の活性領域のゲート電極の両側部位に、エクステンション領域と一部重畳するようにソース/ドレイン領域が形成される。
しかる後、レジストパターンF2を、灰化処理又は所定の薬液を用いた処理等により除去する。
当該第1層間絶縁膜を形成する絶縁物としては、酸化シリコンが適用される。
当該層間接続孔の形成パターンに対応したレチクルG1を適用して、第1層間絶縁膜をパターニングする。
先ず、レチクルG1を用いたリソグラフィー処理により、第1層間絶縁膜に層間接続孔形成用のレジストパターンG2を形成する。
次に、レジストパターンG2をマスクとして第1層間絶縁膜に層間接続孔を形成する。
しかる後、レジストパターンG2を、灰化処理又は所定の薬液を用いた処理等により除去する。
先ず、所定のグルー膜等を介して層間接続孔内を埋め込むように、例えばタングステン(W)からなる導電材料を、CVD法等により第1層間絶縁膜上に被着する。
次に、当該導電材料をCMP法等により平坦化する。これにより、層間接続孔内が導電材料により充填されたコンタクトプラグ構造が形成される。
先ず、第1層間絶縁膜上に、例えばアルミニウム(Al)合金からなる配線材料層を被着する。当該アルミニウム合金を被着する際には、スパッタ法等を適用することができる。
次に、当該配線材料層を選択的に除去して、電極配線層を形成する。当該電極配線層の形成パターンに対応したレチクルH1を適用して、配線材料層をパターニングする。
次に、当該レチクルH1を用いたリソグラフィー処理により、配線材料層上に電極配線層形成用のレジストパターンH2を形成する。
次に、レジストパターンH2をマスクとして配線材料層を選択エッチングする。これにより、第1層間絶縁膜上に第1配線層が形成される。
しかる後、レジストパターンH2を、灰化処理又は所定の薬液を用いた処理等により除去する。
当該第2層間絶縁膜も、その材料として酸化シリコンを適用することができ、またその被着方法としてCVD法を適用することができる。
層間接続孔の形成パターンに対応したレチクルI1を適用して、第1層間絶縁膜をパターニングする。
先ず、レチクルI1を用いたリソグラフィー処理により、第1層間絶縁膜に層間接続孔形成用のレジストパターンI2を形成する。
次に、レジストパターンI2をマスクとして第2層間絶縁膜をドライエッチングする。これにより、第2層間絶縁膜に層間接続孔が形成する。
しかる後、レジストパターンI2を、灰化処理又は所定の薬液を用いた処理等により除去する。
先ず、所定のグルー膜等を介して層間接続孔内を埋め込むように、例えばタングステン(W)からなる導電材料を、CVD法等により第1層間絶縁膜上に被着する。
次に、当該導電材料をCMP法等により平坦化する。これにより、層間接続孔内が導電材料により充填されたコンタクトプラグ構造が形成される。
先ず、第2層間絶縁膜上に、例えばアルミニウム(Al)合金、或いは銅(Cu)からなる配線材料層を被着する。
次に、当該配線材料層を選択的に除去して、電極配線層を形成する。
当該電極配線層の形成パターンに対応したレチクルJ1を適用して、配線材料層をパターニングする。
即ち、レチクルJ1を用いたリソグラフィー処理により、配線材料層上に電極配線層形成用のレジストパターンJ2を形成する。
次に、レジストパターンJ2をマスクとして配線材料層を選択エッチングする。これにより、第1層間絶縁膜上に第2配線層が形成される。
しかる後、レジストパターンJ2を、灰化処理又は所定の薬液を用いた処理等により除去する。
当該第3層間絶縁膜も、その材料として酸化シリコンを適用することができ、またその被着方法としてCVD法を適用することができる。
当該銅配線は、所謂ダマシン法により形成することができる。
この場合、層間絶縁膜に形成された配線溝内に、窒化チタン(TiN)等の下地導電層を介して銅を主体とする配線材料を埋め込む。
当該銅を主体とする配線材料の被着方法としては、例えばメッキ法を適用することができる。
そして、層間絶縁膜上に在る導電材料及び下地導電層をCMP法により除去し、電極配線層が層間絶縁膜の配線溝内に配設された構造を得る。
以下、第2の実施形態について説明する。本実施形態では、不純物導入用のレジストパターンデータの補正方法が若干異なる点で、第1の実施形態と相違する。
図10は、第2の実施形態による半導体装置の設計方法における設計データのレイアウトを示す概略平面図である。第1の実施形態と同様に、ウェル領域を形成する際のイオン注入用のレジストパターンを形成するレチクルを作製するための設計データを作成する場合を例に採って説明する。チャネル領域、エクステンション領域、ソース/ドレイン領域等を形成するときでも、基本的にはウェル領域の形成時と同様である。
図10(a)では、隣接する2つの活性領域データ31、隣接する2つの活性領域データ32、隣接する3つの活性領域データ33、隣接する3つの活性領域データ34、活性領域データ33,34間に配置された活性領域データ35が作成されている。そして、2つの活性領域データ31,32及び3つの活性領域データ33,34をそれぞれ露出させる開口30a,30b,30c,30dを有するレジストパターンデータが作成されている。活性領域データ35にはイオン注入されないため、レジストパターンデータ30は活性領域データ35を覆うように作成される。
具体的には、図10(b)に示すように、開口30aと開口30bとを一体化させるパッチデータ36、開口30bと開口30cとを一体化させるパッチデータ37、及び開口30cと開口30dとを一体化させるパッチデータ38をレジストパターンデータ30にそれぞれ挿入する。ここで、開口30cと開口30dとの間には、対向部分内に活性領域データ35が存する。そのため、パッチデータ38は開口30cと開口30dとの間で活性領域データ35が存しない部位に挿入される。本実施形態では、パッチデータ38は活性領域データ35から例えば0.2μm離れた(活性領域データ35の対向辺とパッチデータ38の対向辺とが0.2μm離間する)部位に挿入される。
例えば図11(a)に示すように、4つの活性領域データ41,42,43,44がそれぞれ隣接配置する場合を考える。このとき、レジストパターンデータ40は、例えば各活性領域データ41〜44をそれぞれ露出させる開口40a,40b,40c,40dを有するように作成される。この場合には、以下のように2回のパッチデータの挿入工程を行う。
図11(b)に示すように、レジストパターン40の活性領域データ41,42との対向部分に、開口40aと開口40bとを一体化するように、パッチデータ45を挿入する。同時に、レジストパターン40の活性領域データ43,44との対向部分に、開口40cと開口40dとを一体化するように、パッチデータ46を挿入する。同時に、レジストパターン40の活性領域データ41,43との対向部分に、開口40aと開口40cとを一体化するように、パッチデータ47を挿入する。同時に、レジストパターン40の活性領域データ42,44との対向部分に、開口40bと開口40dとを一体化するように、パッチデータ48を挿入する。
図11(c)に示すように、パッチデータ45〜48で囲まれた十文字形状の中央部位に、パッチデータ45〜48を一体化するようにパッチデータ49を挿入する。
設計データの補正装置は、抽出部24、判定部25、及び補正部26を備えて構成される。抽出部24、判定部25、及び補正部26等の機能は、例えばROM又はハードディスク等の記憶媒体から読み出したプログラムをコンピュータのCPUで実行することにより実現される。以下、抽出部24、判定部25、及び補正部26の各動作について、設計データの補正方法と共に説明する。
当該レジストパターンデータは例えば、活性領域にウェル領域を形成するための設計データであるとする。
ステップS32において、抽出されたレジストパターンデータの対向部分内に他の活性領域データが存すると判断された場合には、ステップS33に進む。一方、抽出されたレジストパターンデータの対向部分内に他の活性領域データが存しないと判断された場合には、ステップS34に進む。
以下、第3の実施形態について説明する。本実施形態では、不純物導入用のレジストパターンデータの補正方法が若干異なる点で、第1の実施形態と相違する。
図14は、第3の実施形態による半導体装置の設計方法における設計データのレイアウトを示す概略平面図である。第1の実施形態と同様に、ウェル領域を形成する際のイオン注入用のレジストパターンを形成するレチクルを作製するための設計データを作成する場合を例に採って説明する。チャネル領域、エクステンション領域、ソース/ドレイン領域等を形成するときでも、基本的にはウェル領域の形成時と同様である。
図14(a)では、図10(a)と同様に、活性領域データ31〜35、開口30a〜30dを有するレジストパターンデータ30が作成されている。
本実施形態では、レジストパターンを形成する際のリソグラフィーにおける露光量の減少分に対応するように、レジストパターンデータの活性領域データを露出させる開口に一律量のデータバイアスを加える。これは、レジストパターンデータの、活性領域データとの対向辺を含む周縁辺を、露光量の減少分に対応する分だけ外方へ一律に移動することと同等である。この設計データ(マスクデータ)に基づいてフォトマスクを作製し、当該露光量で露光することにより、データバイアスに相当する面積の増加分、即ちパターン幅の増加分が露光量の減少分で相殺され、所期の設計通りのサイズ(寸法)にレジストパターンが形成される。
本実施形態では、データバイアス31a,32a,33a,44aを、レジストパターンデータ30における対向部分のうちで最小線幅の例えば10%程度の幅とした。当該最小線幅が例えば200nmであれば、20nmの幅にデータバイアス31a,32a,33a,44aを作成付加する。
設計データの補正装置は、抽出部27及び補正部28を備えて構成される。抽出部27及び補正部27等の機能は、例えばROM又はハードディスク等の記憶媒体から読み出したプログラムをコンピュータのCPUで実行することにより実現される。以下、抽出部27及び補正部28の各動作について、設計データの補正方法と共に説明する。
当該レジストパターンデータは例えば、活性領域にウェル領域を形成するための設計データであるとする。
本実施形態でも、第1の本実施形態と同様に、上記のように作成した設計データを用いてレチクルを作製し、半導体装置を製造する。
本例では、第2の実施形態に第3の実施形態を適用する。
図17は、第3の実施形態の変形例による半導体装置の設計方法における設計データのレイアウトを示す概略平面図である。
具体例を図17(b)に示す。図17(a)のパッチデータ36〜38の挿入により、開口30a〜30dは一体化されている。この状態で、一体化された開口に、一律量のデータバイアス50を加える。即ち、レジストパターンデータ30の一体化された開口の各辺を、露光量の減少分に対応する分だけ外方へ一律に移動するように,一律の幅のデータバイアス50を付加する。
本例でも、第1の本実施形態と同様に、上記のように作成した設計データを用いてレチクルを作製し、半導体装置を製造する。
同様に、設計データの補正方法の各ステップ(図8のステップS1〜S4、図13のステップS31〜S34、図16のステップS41〜S42等)は、例えばコンピュータのRAM又はROM等に記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は実施形態に含まれる。
以下、諸態様を付記としてまとめて記載する。
前記第2のデータの前記第1のデータとの対向部分について、前記第1のデータとの対向辺の位置を補正することを特徴とする半導体装置の設計方法。
(付記4)前記第2のデータが、隣接する前記開口を有する前記レジストパターンを形成するためのものである場合に、
前記補正の工程では、隣接する前記開口を一体化するように、前記対向部分に第3のデータを挿入することを特徴とする付記1に記載の半導体装置の設計方法。
設計された前記データに基づいて、前記フォトマスクを作製する工程と、
前記フォトマスクを用いて、半導体基板上のレジストを露光してレジストパターンを形成する工程と
を含み、
前記データを作成する工程では、半導体基板上に活性領域を形成するための第1のデータと、前記活性領域の少なくとも一部を露出する開口を有するレジストパターンを形成するための第2のデータとが作成されており、前記第2のデータの前記第1のデータとの対向部分について、前記第1のデータとの対向辺の位置を補正することを特徴とする半導体装置の製造方法。
前記補正を行う際に、隣接する前記開口を一体化するように、前記対向部分に第3のデータを挿入することを特徴とする付記6に記載の半導体装置の製造方法。
2 STI素子分離構造
3,4 活性領域
5 他の活性領域
6 レジストパターン
6a,12a 対向部分
6A,6B,30a,30b,30c,30d,40a,40b,40c,40d 開口
11,14,31,32,33,34,35,41,42,43,44 活性領域データ
12,30,40 レジストパターンデータ
12A,12B 対向辺
12A1 対向辺12Aの上部
12B1 対向辺12Bの上部
12B2 対向辺12Bの下部
13 他の活性領域データ
21 抽出部
22 判定部
23 補正部
31a,32a,33a,34a,50 データバイアス
36,37,38,45,46,47,48,49 パッチデータ
40e 中央部位
Claims (5)
- 半導体基板上に活性領域を形成するための第1のデータと、前記活性領域の少なくとも一部を露出する開口を有するレジストパターンを形成するための第2のデータとが作成されており、
前記第2のデータの前記第1のデータとの対向部分について、前記対向部分の幅と、前記第1のデータと前記対向部分との距離とをそれぞれパラメータとして、前記第1のデータとの対向辺の位置を補正することを特徴とする半導体装置の設計方法。 - 前記補正を行う際に、前記対向部分内に他の前記第1のデータの少なくとも一部が存する場合には、前記対向部分のうち前記第1のデータと前記他の前記第1のデータとの間における幅と、前記第1のデータと前記他の前記第1のデータとの距離とをそれぞれパラメータとして、前記対向辺の位置を補正することを特徴とする請求項1に記載の半導体装置の設計方法。
- 前記第2のデータが、隣接する前記開口を有する前記レジストパターンを形成するためのものである場合に、
前記補正の工程では、隣接する前記開口を一体化するように、前記対向部分に第3のデータを挿入することを特徴とする請求項1に記載の半導体装置の設計方法。 - フォトマスクを作製するためのマスクパターンのデータを作成する工程と、
設計された前記データに基づいて、前記フォトマスクを作製する工程と、
前記フォトマスクを用いて、半導体基板上のレジストを露光してレジストパターンを形成する工程と
を含み、
前記データを作成する工程では、半導体基板上に活性領域を形成するための第1のデータと、前記活性領域の少なくとも一部を露出する開口を有するレジストパターンを形成するための第2のデータとが作成されており、前記第2のデータの前記第1のデータとの対向部分について、前記対向部分の幅と、前記第1のデータと前記対向部分との距離とをそれぞれパラメータとして、前記第1のデータとの対向辺の位置を補正することを特徴とする半導体装置の製造方法。 - 前記補正を行う際に、前記対向部分内に他の前記第1のデータの少なくとも一部が存する場合には、前記対向部分のうち前記第1のデータと前記他の前記第1のデータとの間における幅と、前記第1のデータと前記他の前記第1のデータとの距離とをそれぞれパラメータとして、前記対向辺の位置を補正することを特徴とする請求項4に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009152855A JP5509692B2 (ja) | 2009-06-26 | 2009-06-26 | 半導体装置の設計方法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009152855A JP5509692B2 (ja) | 2009-06-26 | 2009-06-26 | 半導体装置の設計方法及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011009576A JP2011009576A (ja) | 2011-01-13 |
JP5509692B2 true JP5509692B2 (ja) | 2014-06-04 |
Family
ID=43565872
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009152855A Active JP5509692B2 (ja) | 2009-06-26 | 2009-06-26 | 半導体装置の設計方法及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5509692B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4674940B2 (ja) * | 2000-08-24 | 2011-04-20 | パナソニック株式会社 | 半導体装置の製造方法 |
JP2004039933A (ja) * | 2002-07-04 | 2004-02-05 | Matsushita Electric Ind Co Ltd | マスク設計システム、マスク設計方法、およびマスク設計処理またはレイアウト設計処理をコンピュータに実行させるためのプログラム |
JP4133047B2 (ja) * | 2002-07-05 | 2008-08-13 | シャープ株式会社 | 補正マスクパターン検証装置および補正マスクパターン検証方法 |
JP2006145687A (ja) * | 2004-11-17 | 2006-06-08 | Fujitsu Ltd | 露光用マスクとその製造方法 |
JP4643302B2 (ja) * | 2005-02-23 | 2011-03-02 | 株式会社東芝 | マスクパターン作成方法、レイアウト作成方法、フォトマスクの製造方法、フォトマスク、及び半導体装置の製造方法 |
JP4713962B2 (ja) * | 2005-06-27 | 2011-06-29 | 株式会社東芝 | パターン作成方法及び半導体装置製造方法 |
JP2007123321A (ja) * | 2005-10-25 | 2007-05-17 | Toppan Printing Co Ltd | フォトマスク及びカラーフィルタの製造方法 |
-
2009
- 2009-06-26 JP JP2009152855A patent/JP5509692B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011009576A (ja) | 2011-01-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7482661B2 (en) | Pattern forming method and semiconductor device manufactured by using said pattern forming method | |
US6100014A (en) | Method of forming an opening in a dielectric layer through a photoresist layer with silylated sidewall spacers | |
CN104681410A (zh) | 形成图案的机制 | |
JP3522470B2 (ja) | 半導体装置の製造方法 | |
US7611961B2 (en) | Method for fabricating semiconductor wafer with enhanced alignment performance | |
US8343713B2 (en) | Method for patterning material layer | |
TWI726370B (zh) | 具有縮減臨界尺寸的半導體元件及其製備方法 | |
US8053370B2 (en) | Semiconductor device and fabrications thereof | |
US8273522B2 (en) | Exposure mask and method for manufacturing semiconductor device using the same | |
JP5509692B2 (ja) | 半導体装置の設計方法及び半導体装置の製造方法 | |
JP4984703B2 (ja) | 半導体装置の製造方法 | |
US20070082472A1 (en) | Method of manufacturing contact hole | |
US20060194397A1 (en) | Application of single exposure alternating aperture phase shift mask to form sub 0.18 micron polysilicon gates | |
US20050238966A1 (en) | Masks for lithographic imagings and methods for fabricating the same | |
US20070069387A1 (en) | Semiconductor device and method of forming the same | |
US8349528B2 (en) | Semiconductor devices and methods of manufacturing thereof | |
JP5573043B2 (ja) | 半導体装置の製造方法及び露光装置 | |
KR100723466B1 (ko) | 듀얼다마신 공정용 포토마스크, 그 제조방법 및 그포토마스크를 이용한 듀얼다마신 배선 형성방법 | |
US20090201474A1 (en) | Semiconductor Devices and Methods of Manufacture Thereof | |
JP2011039201A (ja) | パターンデータの作成方法及び半導体装置の製造方法 | |
KR20060009419A (ko) | 반도체 소자의 제조방법 | |
JP2009025646A (ja) | フォトマスク及び半導体装置の製造方法 | |
KR100398576B1 (ko) | 정렬 정확도 향상방법 | |
JP2010199358A (ja) | 半導体装置の製造方法 | |
KR20050035361A (ko) | 정렬키 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120308 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131029 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131031 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140106 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140225 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140310 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5509692 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |