KR100546790B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 필드 영역에 트렌치를 형성한다. 그 다음에, 상기 반도체 기판의 PMOS 트랜지스터를 위한 N형 웰 형성 영역에 딥웰 형성을 위한 N형 불순물, 채널 스톱을 형성하기 위한 N형 불순물, 펀치스루를 방지하기 위한 N형 불순물, 문턱전압을 조절하기 위한 N형 불순물을 이온주입한 후 상기 이온주입된 N형 불순물을 열처리 공정에 의해 확산시킴으로써 N형 웰을 형성한다. 이어서, 상기 트렌치에 소자 분리막을 형성한다.
따라서, 본 발명은 상기 소자분리막 아래의 N형 웰의 도핑 농도를 높임으로써 상기 소자분리막과 상기 반도체 기판 사이의 계면을 통하여 흐르는 누설전류를 저감시킬 수가 있다. 또한, 상기 반도체 기판의 웰 사이에 기생 바이폴라 트랜지스터가 발생하는 것을 방지할 수 있으므로 상기 기생 바이폴라 트랜지스터에 의한 래치업 현상을 억제할 수가 있다.
트렌치, 소자분리막, 이온주입, 웰 형성, 누설전류

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
도 3a 내지 도 3f는 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 소자분리막 아래의 웰 영역의 도핑 농도를 높여줌으로써 반도체 소자의 전기적인 특성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 상기 반도체 소자가 미세화되므로 상기 반도체 소자를 위한 모스 트랜지스터도 미세화된다. 즉, 상기 모스 트랜지스터의 소스/드레인, 게이트 전극, 배선 등의 사이즈가 축소되고, 소자분리막의 폭이 축소됨과 아울러 깊이가 얕아진다. 따라서, 고집적 반도체 소자를 위한 씨모스(CMOS: complementary Metal Oxide Semiconductor) 트랜지스터의 경우, 상기 씨모스 트랜지스터의 엔모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터가 근접 위치하므로 상기 엔모스(NMOS) 트랜지스터를 위한 P형 웰(well)과 상기 피모스(PMOS) 트랜지스터를 위한 N형 웰(well) 사이의 간격이 좁아짐으로써 이들 웰 사이의 누설전류 특성이 취약해진다.
한편, 반도체 기판의 액티브 영역에는 모스 트랜지스터의 게이트 절연막, 게이트 전극, 소스/드레인을 형성하기 전에 딥웰(deep well)을 형성하기 위한 이온주입, 채널 스톱(channel stop)을 형성하기 위한 이온주입, 펀치스루(punch through)를 방지하기 위한 이온주입, 문턱전압을 조절하기 위한 이온주입을 순차적으로 진행하고 있다.
종래에는 도 1a에 도시된 바와 같이, P형 반도체 기판(10) 상에 패드 산화막(11)과 질화막(미도시)을 순차적으로 적층하고, 사진식각 공정을 이용하여 상기 반도체 기판(10)의 필드 영역의 패드 산화막(11)과 질화막을 제거시킴으로써 상기 반도체 기판(10)의 필드 영역을 노출시킴과 아울러 상기 반도체 기판(10)의 액티브 영역 상에 패드 산화막(11)과 질화막을 남기고, 상기 질화막을 식각 마스킹층으로 이용하여 상기 반도체 기판(10)의 필드 영역을 식각시킴으로써 트렌치(13)를 형성하고, 상기 트렌치(13)의 식각 표면에 상기 트렌치(13)의 식각 표면의 식각 손상을 완화하기 위한 산화막(15)을 형성하고, 상기 트렌치(13)를 매립하도록 상기 트렌치(13)의 내부와 상기 질화막 상에 산화막을 적층한 후 상기 산화막을 평탄화하여 상기 트렌치(13)에 소자분리막(17)을 형성하고, 상기 질화막을 제거시킴으로써 상기 패드 산화막(11)을 노출시킨다.
도 1b에 도시된 바와 같이, 그런 다음, 사진공정을 이용하여 상기 반도체 기판(10) 상에 이온주입 마스킹층(미도시), 예를 들어 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 패드 산화막(11)과 소자분리막(17)을 노출시키고 상기 반도체 기판(10)의 나머지 영역을 마스킹하는 이온주입 마스킹층으로서 감광막의 패턴을 형성한다.
이어서, 상기 N형 웰 형성 영역의 반도체 기판(10)에 딥웰 형성을 위한 N형 불순물을 제 1 깊이(21)로 이온주입하고, 채널 스톱을 형성하기 위한 N형 불순물을 제 2 깊이(23)로 이온주입하고, 펀치스루를 방지하기 위한 N형 불순물을 제 3 깊이(25)로 이온주입하고, 문턱전압을 조절하기 위한 N형 불순물을 제 4 깊이(27)로 이온주입한다. 여기서, 상기 제 1 깊이(21)와 제 2 깊이(23)는 상기 트렌치(13)의 깊이보다 깊고, 상기 제 3 깊이(35)와 제 4 깊이(27)는 상기 트렌치(13)의 깊이보다 얕다.
그 다음에, 도면에 도시하지 않았지만, 이와 같은 방식으로 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 P형 불순물을 이온주입시킨다.
도 1c에 도시된 바와 같이, 이후, 열처리 공정, 예를 들어 급속 열처리 공정을 이용하여 상기 이온주입된 N형 불순물과 P형 불순물을 확산시킴으로써 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 N형 웰(29)을 형성 함과 아울러 상기 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 P형 웰(미도시)을 형성한다.
도 1d를 참조하면, 이어서, 도 1c에 도시된, 상기 트렌치(13) 외측의 패드 산화막(11)을 예를 들어 습식 식각 공정에 의해 제거시킴으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다.
그런데, 종래에는 상기 트렌치(13)에 상기 소자분리막(17)을 형성한 후에 상기 딥웰 형성을 위한 N형 불순물을 이온주입하고, 상기 채널 스톱을 형성하기 위한 N형 불순물을 이온주입하고, 상기 펀치스루를 방지하기 위한 N형 불순물을 이온주입하고, 상기 문턱전압을 조절하기 위한 N형 불순물을 이온주입한다. 또한, 상기 펀치스루를 방지하기 위한 N형 불순물의 이온주입 깊이와, 상기 문턱전압을 조절하기 위한 N형 불순물의 이온주입 깊이가 상기 트렌치(13)의 깊이보다 얕다.
그러므로, 상기 소자분리막(17) 아래의 반도체 기판(10)에는 상기 딥웰 형성을 위한 N형 불순물과, 상기 채널 스톱을 형성하기 위한 N형 불순물이 이온주입되나, 상기 펀치스루를 방지하기 위한 N형 불순물과 상기 문턱전압을 조절하기 위한 N형 불순물이 이온주입되지 않는다. 이로써, 상기 소자분리막(17) 아래의 N형 웰(29)의 도핑 농도가 상기 반도체 기판(10)의 액티브 영역의 N형 웰(29)의 도핑 농도보다 낮다.
따라서, 상기 소자분리막(17)과 상기 반도체 기판(10) 사이의 계면을 통하여 흐르는 누설전류가 많다. 또한, 상기 N형 웰(29)과 P형 웰 사이에 기생 바이폴라 트랜지스터(미도시)가 형성되므로 상기 기생 바이폴라 트랜지스터에 의한 래치업 현상이 발생한다. 결국, 종래의 제조 방법에 의해 제조된 반도체 소자의 신뢰성은 저하될 수밖에 없다.
따라서, 본 발명의 목적은 소자분리막 아래의 웰 영역의 도핑 농도를 상기 소자분리막 외측의 액티브 영역의 도핑 농도와 동일하게 높여줌으로써 반도체 소자의 전기적인 특성을 향상시키는데 있다.
본 발명의 다른 목적은 반도체 소자의 신뢰성을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자 제조 방법은
제 1 도전형 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 필드 영역에 트렌치를 형성하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역의 트렌치 및 액티브 영역에 제 2 도전형 불순물을 이온주입하는 단계; 상기 이온주입된 불순물을 열처리 공정에 의해 확산시킴으로써 제 2 도전형 웰을 형성하는 단계; 및 상기 트렌치에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 도전형 웰을 형성하기 전에 상기 반도체 기판의 제 1 도전형 웰 형성 영역의 트렌치 및 액티브 영역에 제 1 도전형 불순물을 이온주입하는 단계; 및 상기 열처리 공정을 이용하여 상기 제 2 도전형 웰을 형성함과 아울 러 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 제 1 도전형 웰을 형성하는 단계를 포함할 수 있다.
바람직하게는 상기 제 2 도전형 웰을 형성하는 단계는
상기 반도체 기판의 제 2 도전형 웰 형성 영역에 딥웰 형성을 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 채널 스톱을 형성하기 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 펀치스루를 방지하기 위한 제 2 도전형 불순물을 이온주입하는 단계; 및 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 문턱전압을 조절하기 위한 제 2 도전형 불순물을 이온주입하는 단계를 포함할 수 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
제 1 도전형 반도체 기판의 제 2 도전형 웰 형성 영역에 딥웰 형성을 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 채널 스톱을 형성하기 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 필드 영역에 트렌치를 형성하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 펀치스루를 방지하기 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 문턱전압을 조절하기 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 이온주입된 불순물을 열처리 공정에 의해 확산시킴으로써 제 2 도전형 웰을 형성하는 단계; 및 상기 트렌치에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 트렌치를 형성하기 전에 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 딥웰 형성을 위한 제 1 도전형 불순물을 이온주입하고, 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 채널 스톱을 형성하기 위한 제 1 도전형 불순물을 이온주입하는 단계; 상기 트렌치를 형성한 후에 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 펀치스루를 방지하기 위한 제 1 도전형 불순물을 이온주입하고, 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 문턱전압을 조절하기 위한 제 1 도전형 불순물을 이온주입하는 단계; 및 상기 열처리 공정을 이용하여 상기 제 2 도전형 웰을 형성함과 아울러 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 제 1 도전형 웰을 형성하는 단계를 포함할 수 있다.
따라서, 본 발명은 소자분리막 아래의 웰의 도핑 농도를 높여줌으로써 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 제 1 도전형 단결정 실리콘 기판 등을 준비한다. 여기서, 상기 제 1 도전형으로는 P형 또는 N형 중 어느 하나이어도 좋지만, 설명의 편의상 상기 제 1 도전형이 P형인 경우를 기준으로 설명하기로 한다.
그런 다음, 상기 반도체 기판(10)의 전역 상에 패드 산화막(11)을 50~300Å의 두께로 형성하고, 상기 패드 산화막(11) 상에 질화막(미도시)을 순차적으로 형성한다. 이후, 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 사진식각 공정을 이용하여 상기 반도체 기판(10)의 필드 영역의 질화막과 산화막(11)을 제거시키고, 계속하여 상기 반도체 기판(10)을 원하는 깊이로 식각함으로써 트렌치(13)를 형성한다.
그 다음에, 상기 트렌치(13)의 식각 표면의 식각 손상을 완화시키기 위해 상기 트렌치(13)의 식각 표면에 산화막(15)을 예를 들어 열 산화 공정에 의해 50~300Å의 두께로 형성시킨다.
도 2b를 참조하면, 이어서, 사진공정을 이용하여 상기 반도체 기판(10) 상에 이온주입 마스킹층(미도시), 예를 들어 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 질화막과 트렌치(13)를 노출시키고 상기 반도체 기판(10)의 나머지 영역을 마스킹하는 이온주입 마스킹층으로서 감광막의 패턴을 형성한다.
그 다음에, 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 딥웰 형성을 위한 N형 불순물, 예를 들어 인(p)을 500~1500KeV의 에너 지와 1E13~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 채널 스톱을 형성하기 위한 N형 불순물, 예를 들어 예를 아세나이드(As)를 200~500KeV의 에너지와 3E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 펀치스루를 방지하기 위한 N형 불순물, 예를 들어 인(p)을 100~300KeV의 에너지와 1E12~1E13 ions/cm2 의 도우즈(dose)로 이온주입하고, 문턱전압을 조절하기 위한 N형 불순물, 예를 들어 인(p)을 50~100KeV의 에너지와 3E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입한다.
이때, 상기 딥웰 형성을 위한 N형 불순물은 제 1 깊이(31)로 이온주입되고, 상기 채널 스톱을 형성하기 위한 N형 불순물은 제 2 깊이(33)로 이온주입되고, 상기 펀치스루를 방지하기 위한 N형 불순물은 제 3 깊이(35)로 이온주입되고, 상기 문턱전압을 조절하기 위한 N형 불순물을 제 4 깊이(37)로 이온주입한다.
따라서, 상기 트렌치(13) 외측의 반도체 기판(10)에서와 동일하게 상기 트렌치(13) 아래의 반도체 기판(10)에는 상기 딥웰 형성을 위한 N형 불순물, 상기 채널 스톱을 형성하기 위한 N형 불순물, 상기 펀치스루를 방지하기 위한 N형 불순물 및 상기 문턱전압을 조절하기 위한 N형 불순물이 모두 이온주입된다.
이후, 도면에 도시하지 않았지만, 이와 같은 방식으로 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 P형 웰 형성을 위한 P형 불순물을 이온주입시킨다.
여기서, 상기 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10) 에 딥웰 형성을 위한 P형 불순물, 예를 들어 보론(B)을 300~700KeV의 에너지와 1E13~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 채널 스톱을 형성하기 위한 P형 불순물, 예를 들어 보론(B)을 100~500KeV의 에너지와 5E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 펀치스루를 방지하기 위한 P형 불순물, 예를 들어 보론(B)을 20~100KeV의 에너지와 5E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입하고, 문턱전압을 조절하기 위한 P형 불순물, 예를 들어 보론(B)을 20~100KeV의 에너지와 1E12~1E13 ions/cm2 의 도우즈(dose)로 이온주입한다.
한편, 상기 P형 웰 형성을 위한 이온주입에 대한 설명은 설명의 편의상 설명의 중복을 피하기 위해 생략하기로 한다. 물론, 상기 P형 웰 형성을 위한 이온주입을 먼저 진행한 후 상기 N형 웰 형성을 위한 이온주입을 진행하여도 좋다.
도 2c를 참조하면, 이후, 열처리 공정, 예를 들어 급속 열처리 공정을 800~1050℃의 온도와 질소(N2) 가스 분위기에서 5~30초의 시간동안 진행함으로써 상기 이온주입된 N형 불순물과 함께 P형 불순물을 확산시킨다. 따라서, 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 N형 웰(39)이 형성됨과 아울러 상기 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 P형 웰(미도시)을 형성한다.
이때, 상기 트렌치(13) 외측 영역의 N형 웰(39)과 동일하게 상기 트렌치(13) 아래의 N형 웰(39)에는 상기 딥웰 형성을 위한 N형 불순물, 상기 채널 스톱을 형성 하기 위한 N형 불순물, 펀치스루를 방지하기 위한 N형 불순물 및 상기 문턱전압을 조절하기 위한 N형 불순물이 모두 이온주입되어 있으므로 상기 트렌치(13) 아래의 N형 웰(39)은 상기 트렌치(13) 외측의 N형 웰(39)과 동일한 도핑 농도를 갖는다.
따라서, 본 발명은 상기 트렌치(13) 아래의 N형 웰(39)을 도 1b에 도시된 소자분리막(17) 아래의 N형 웰(29)보다 높은 농도로 도핑할 수 있다.
도 2d를 참조하면, 그런 다음, 상기 트렌치(13)를 매립하기 위해 상기 트렌치(13)의 내부와 상기 질화막 상에 산화막을 적층하고 나서 평탄화공정, 예를 들어 화학적 기계적 연마 공정을 이용하여 상기 산화막을 평탄화시킴으로써 상기 트렌치(13)에만 소자분리막(19)을 남기고 상기 트렌치(13) 외측의 산화막을 모두 제거시킨다. 이때, 상기 질화막(미도시)은 상기 화학적 기계적 연마 공정에서 식각 정지막으로서의 역할을 담당한다.
도 2e를 참조하면, 이어서, 상기 트렌치(13) 외측의 질화막(미도시)을 예를 들어 습식 식각 공정에 의해 제거시킴으로써 도 2d의 패드 산화막(11)을 노출시킨다. 이어서, 상기 패드 산화막(11)을 예를 들어 습식 식각 공정에 의해 제거시킴으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다.
이후, 도면에 도시하지 않았지만, 통상적인 공정을 이용하여 상기 반도체 기판의 액티브 영역의 P형 웰과 N형 웰에 각각 NMOS 트랜지스터와 PMOS 트랜지스터를 위한 게이트 절연막, 게이트 전극, 소스/드레인 등을 형성함으로써 본 발명의 CMOS 트랜지스터 제조 공정을 완료한다.
따라서, 본 발명은 상기 소자분리막(19) 아래의 N형 웰(39)을 도 1b에 도시 된 소자분리막(17) 아래의 N형 웰(29)보다 높은 농도로 도핑할 수 있으므로 상기 소자분리막(19)과 상기 반도체 기판(10) 사이의 계면을 통하여 흐르는 누설전류를 저감시킬 수가 있다. 또한, 상기 반도체 기판(10)의 웰 사이에 기생 바이폴라 트랜지스터가 발생하는 것을 방지할 수 있으므로 상기 기생 바이폴라 트랜지스터에 의한 래치업 현상을 억제할 수가 있다.
따라서, 본 발명은 고집적 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.
한편, 본 발명은 CMOS 트랜지스터를 위한 N형 웰과 P형 웰을 함께 형성하는 것을 기준으로 설명하였지만, NMOS 트랜지스터를 위한 P형 웰이나 PMOS 트랜지스터를 위한 N형 웰을 형성하는 것도 가능하다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 3a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 제 1 도전형 단결정 실리콘 기판 등을 준비한다. 여기서, 상기 제 1 도전형으로는 P형 또는 N형 중 어느 하나이어도 좋지만, 설명의 편의상 상기 제 1 도전형이 P형인 경우를 기준으로 설명하기로 한다.
그런 다음, 상기 반도체 기판(10)의 전역 상에 패드 산화막(11)을 50~300Å의 두께로 형성하고, 상기 패드 산화막(11) 상에 질화막(미도시)을 순차적으로 형성한다.
이후, 사진공정을 이용하여 상기 반도체 기판(10) 상에 이온주입 마스킹층( 미도시), 예를 들어 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 질화막을 노출시키고 상기 반도체 기판(10)의 나머지 영역을 마스킹하는 이온주입 마스킹층으로서 감광막의 패턴을 형성한다.
그 다음에, 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 딥웰 형성을 위한 N형 불순물, 예를 들어 인(p)을 500~1500KeV의 에너지와 1E13~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 채널 스톱을 형성하기 위한 N형 불순물, 예를 들어 아세나이드(As)를 200~500KeV의 에너지와 3E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입시킨다.
이때, 상기 딥웰 형성을 위한 N형 불순물은 제 1 깊이(41)로 이온주입되고, 상기 채널 스톱을 형성하기 위한 N형 불순물은 제 2 깊이(43)로 이온주입된다. 상기 제 1 깊이(41)와 제 2 깊이(43)는 도 3b의 트렌치(13)의 깊이보다 깊어야 한다.
이후, 도면에 도시하지 않았지만, 이와 같은 방식으로 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 P형 웰 형성을 위한 P형 불순물을 이온주입시킨다. 여기서, 상기 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 딥웰 형성을 위한 P형 불순물, 예를 들어 보론(B)을 300~700KeV의 에너지와 1E13~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 채널 스톱을 형성하기 위한 P형 불순물, 예를 보론(B)을 100~500KeV의 에너지와 5E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입시킨다.
도 3b를 참조하면, 이후, 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 사진식각 공정을 이용하여 상기 반도체 기판(10)의 필드 영역의 질화막과 패드 산화막(11)을 제거시키고 상기 반도체 기판(10)을 원하는 깊이로 식각함으로써 트렌치(13)를 형성한다. 이때, 상기 트렌치(13)는 상기 제 1 깊이(41)와 제 2 깊이(43)보다 얕은 깊이로 형성되어야 한다.
그 다음에, 상기 트렌치(13)의 식각 표면의 식각 손상을 완화시키기 위해 상기 트렌치(13)의 식각 표면에 산화막(15)을 예를 들어 열 산화 공정에 의해 50~300Å의 두께로 형성시킨다.
도 3c를 참조하면, 이어서, 사진공정을 이용하여 상기 반도체 기판(10) 상에 이온주입 마스킹층(미도시), 예를 들어 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 질화막과 트렌치(13)를 노출시키고 상기 반도체 기판(10)의 나머지 영역을 마스킹하는 이온주입 마스킹층으로서 감광막의 패턴을 형성한다.
그 다음에, 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 펀치스루를 방지하기 위한 N형 불순물, 예를 들어 인(p)을 100~300KeV의 에너지와 1E12~1E13 ions/cm2 의 도우즈(dose)로 이온주입하고, 문턱전압을 조절하기 위한 N형 불순물, 예를 들어 인(p)을 50~100KeV의 에너지와 3E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입한다.
이때, 상기 펀치스루를 방지하기 위한 N형 불순물은 제 3 깊이(45)로 이온주입되고, 상기 문턱전압을 조절하기 위한 N형 불순물은 제 4 깊이(47)로 이온주입된 다. 상기 제 3깊이(45)와 제 4 깊이(47)는 도 3b의 트렌치(13)의 깊이보다 얕아야 한다.
따라서, 상기 트렌치(13) 외측의 반도체 기판(10)에서와 동일하게 상기 트렌치(13) 아래의 반도체 기판(10)에는 상기 딥웰 형성을 위한 N형 불순물, 상기 채널 스톱을 형성하기 위한 N형 불순물, 펀치스루를 방지하기 위한 N형 불순물 및 상기 문턱전압을 조절하기 위한 N형 불순물이 모두 이온주입된다.
이후, 도면에 도시하지 않았지만, 이와 같은 방식으로 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 펀치스루를 방지하기 위한 P형 불순물과 문턱전압을 조절하기 위한 P형 불순물을 이온주입한다. 여기서, 상기 펀치스루를 방지하기 위한 P형 불순물, 예를 들어 보론(B)을 20~100KeV의 에너지와 5E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 상기 문턱전압을 조절하기 위한 P형 불순물, 예를 보론(B)을 20~100KeV의 에너지와 1E12~1E13 ions/cm2 의 도우즈(dose)로 이온주입시킨다.
도 3d를 참조하면, 이후, 열처리 공정, 예를 들어 급속 열처리 공정을 800~1050℃의 온도와 질소(N2) 가스 분위기에서 5~30초의 시간동안 진행함으로써 상기 이온주입된 N형 불순물과 함께 P형 불순물을 확산시킨다. 따라서, 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 N형 웰(49)을 형성함과 아울러 상기 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)의 영역에 P형 웰(미도시)을 형성한다.
이때, 상기 트렌치(13) 외측의 N형 웰(49)에서와 동일하게 상기 트렌치(13) 아래의 N형 웰(49)에는 상기 딥웰 형성을 위한 N형 불순물, 채널 스톱을 형성하기 위한 N형 불순물, 펀치스루를 방지하기 위한 N형 불순물 및 상기 문턱전압을 조절하기 위한 N형 불순물이 모두 이온주입되어 있으므로 상기 트렌치(13) 아래의 N형 웰(49)은 상기 트렌치(13) 외측의 N형 웰(49)과 동일한 도핑 농도를 갖는다.
따라서, 본 발명은 상기 트렌치(13) 아래의 N형 웰(49)을 도 1b에 도시된 소자분리막(17) 아래의 N형 웰(29)보다 높은 농도로 도핑할 수 있다.
도 3e를 참조하면, 그런 다음, 상기 트렌치(13)를 매립하기 위해 상기 트렌치(13)의 내부와 상기 질화막(미도시) 상에 산화막을 적층하고 나서 평탄화공정, 예를 들어 화학적 기계적 연마 공정을 이용하여 상기 산화막을 평탄화시킴으로써 상기 트렌치(13)에 소자분리막(51)을 남기고 상기 트렌치(13) 외측의 산화막을 모두 제거시킨다. 이때, 상기 질화막은 상기 화학적 기계적 연마 공정에서 식각 정지막으로서의 역할을 담당한다.
도 3f를 참조하면, 이어서, 상기 트렌치(13) 외측의 질화막(미도시), 예를 들어 습식 식각 공정에 의해 제거시킴으로써 도 3e의 패드 산화막(11)을 노출시킨다. 이어서, 상기 패드 산화막(11)을 예를 들어 습식 식각 공정에 의해 제거시킴으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다.
이후, 도면에 도시하지 않았지만, 상기 반도체 기판의 액티브 영역의 P형 웰과 N형 웰에 각각 NMOS 트랜지스터와 PMOS 트랜지스터를 위한 게이트 절연막, 게이트 전극, 소스/드레인 등을 형성함으로써 본 발명의 CMOS 트랜지스터 제조 공정을 완료한다.
따라서, 본 발명은 상기 소자분리막(51) 아래의 N형 웰(49)을 도 1b에 도시된 소자분리막(17) 아래의 N형 웰(29)보다 높은 농도로 도핑할 수 있으므로 상기 소자분리막(51)과 상기 반도체 기판(10) 사이의 계면을 통하여 흐르는 누설전류를 저감시킬 수가 있다. 또한, 상기 반도체 기판(10)의 웰 사이에 기생 바이폴라 트랜지스터가 발생하는 것을 방지할 수 있으므로 상기 기생 바이폴라 트랜지스터에 의한 래치업 현상을 억제할 수가 있다.
따라서, 본 발명은 고집적 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.
한편, 본 발명은 CMOS 트랜지스터를 위한 N형 웰과 P형 웰을 함께 형성하는 것을 기준으로 설명하였지만, NMOS 트랜지스터를 위한 P형 웰이나 PMOS 트랜지스터를 위한 N형 웰을 형성하는 것도 가능하다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 필드 영역에 트렌치를 형성한다. 그 다음에, 상기 반도체 기판의 PMOS 트랜지스터를 위한 N형 웰 형성 영역에 딥웰 형성을 위한 N형 불순물, 채널 스톱을 형성하기 위한 N형 불순물, 펀치스루를 방지하기 위한 N형 불순물, 문턱전압을 조절하기 위한 N형 불순물을 이온주입한 후 상기 이온주입된 N형 불순물을 열처리 공정에 의해 확산시킴으로써 N형 웰을 형성한다. 이어서, 상기 트렌치에 소자분리막을 형성한다.
따라서, 본 발명은 상기 소자분리막 아래의 N형 웰의 도핑 농도를 높임으로써 상기 소자분리막과 상기 반도체 기판 사이의 계면을 통하여 흐르는 누설전류를 저감시킬 수가 있다. 또한, 상기 반도체 기판의 웰 사이에 기생 바이폴라 트랜지스터가 발생하는 것을 방지할 수 있으므로 상기 기생 바이폴라 트랜지스터에 의한 래치업 현상을 억제할 수가 있다.
따라서, 본 발명은 고집적 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 제 1 도전형 반도체 기판의 제 2 도전형 웰 형성 영역에 딥웰 형성을 위한 제 2 도전형 불순물을 이온주입하는 단계;
    상기 반도체 기판의 제 2 도전형 웰 형성 영역에 채널 스톱을 형성하기 위한 제 2 도전형 불순물을 이온주입하는 단계;
    상기 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 필드 영역에 트렌치를 형성하는 단계;
    상기 반도체 기판의 제 2 도전형 웰 형성 영역에 펀치스루를 방지하기 위한 제 2 도전형 불순물을 이온주입하는 단계;
    상기 반도체 기판의 제 2 도전형 웰 형성 영역에 문턱전압을 조절하기 위한 제 2 도전형 불순물을 이온주입하는 단계;
    상기 이온주입된 불순물을 열처리 공정에 의해 확산시킴으로써 제 2 도전형 웰을 형성하는 단계; 및
    상기 트렌치에 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 트렌치를 형성하기 전에 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 딥웰 형성을 위한 제 1 도전형 불순물을 이온주입하고, 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 채널 스톱을 형성하기 위한 제 1 도전형 불순물을 이온주입하는 단계;
    상기 트렌치를 형성한 후에 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 펀치스루를 방지하기 위한 제 1 도전형 불순물을 이온주입하고, 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 문턱전압을 조절하기 위한 제 1 도전형 불순물을 이온주입하는 단계; 및
    상기 열처리 공정을 이용하여 상기 제 2 도전형 웰을 형성함과 아울러 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 제 1 도전형 웰을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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