KR20070002664A - 반도체 소자의 듀얼게이트 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 듀얼게이트 제조 방법에 관한 것으로서, 보다 상세하게는 n+ 게이트영역과 p+ 게이트영역을 분리한 후, n 타입 이온이 도핑된 폴리실리콘을 형성한 후, p+ 게이트영역에 이온주입을 하고 열처리를 함으로써, n+ 게이트영역과 p+ 게이트영역간의 상호확산을 방지하는 기술을 개시한다. 이를 위해, 본 발명의 반도체 소자의 듀얼게이트 제조방법은, 반도체 기판 상부에 듀얼게이트영역을 노출시키는 하드마스크 질화막을 형성하는 제 1 공정과, 전면에 게이트 산화막을 증착하는 제 2 공정과, 상기 듀얼게이트영역내에만 상기 게이트 산화막, n 타입 이온이 도핑된 제 1 및 제 2 폴리실리콘의 적층구조를 형성하는 제 3 공정과, 상기 듀얼게이트영역 중 p 채널 게이트영역의 노출된 상기 2 폴리실리콘에 p 타입 불순물 이온 주입을 각각 수행하는 4 공정과, 상기 불순물 이온을 활성화시키기 위한 열처리를 실시하는 제 5 공정을 포함함을 특징으로 한다.
Description
도 1 내지 도 11은 본 발명의 실시예에 따른 셀 트랜지스터의 공정단면도.
본 발명은 반도체 소자의 듀얼게이트 제조 방법에 관한 것으로서, 보다 상세하게는 n+ 게이트영역과 p+ 게이트영역을 분리한 후, n 타입 이온이 도핑된 폴리실리콘을 형성한 후, p+ 게이트영역에 이온주입을 하고 열처리를 함으로써, n+ 게이트영역과 p+ 게이트영역간의 상호확산을 방지하는 기술이다.
일반적으로, 디램(dynamic random access memory)은 필드 산화막 등의 분리구조를 기판에 형성하여 소자형성영역을 정의하고 그 소자형성영역에 모스 트랜지스터를 제조한 후, 모스 트랜지스터의 드레인에 저속되는 캐패시터를 형성함과 아울러 모스 트랜지스터의 소스에 비트라인을 접속하여 제조되는 다수의 셀 트랜지스터와 페리 트랜지스터를 포함하여 구성된다.
특히, CMOS 소자에서 n+ 도핑된 폴리실리콘 게이트전극을 사용하는 p 채널 MOSFET는 실리콘기판 표면 하부로 매립채널(buried channel)이 형성되는데, 이러한 상황하에서는 실리콘기판 표면에 채널이 형성되는 n채널 MOSFET과 p 채널 MOSFET간에 문턱전압이 차이가 나게 되어 소자의 설계나 제작에 여러가지 제한 요인이 작용한다. 따라서, n채널 MOSFET의 게이트 폴리실리콘에는 n + 도핑을 적용하고, p 채널 MOSFET의 게이트 폴리실리콘에는 p+ 도핑을 적용하는 바, 이러한 구조를 통상 듀얼-게이트 구조라 부른다.
종래기술에 따른 듀얼-폴리실리콘 게이트 형성방법은 먼저, 실리콘기판 상에 소자분리막을 형성하고, 게이트산화막을 성장시킨 후 게이트산화막 상부에 게이트 전극용 전도막 재료인 폴리실리콘을 순차적으로 증착한다. 그 후, n채널 MOSFET 영역의 폴리실리콘에 인(P)을 선택적으로 이온주입한 후에 p채널 MOSFET 영역의 폴리실리콘에 붕소(B)를 선택적으로 이온주입한다. 이어서, 열처리를 실시하여 폴리실리콘내의 도펀트(dopant)를 활성화시킨 후 마스크 및 식각 공정을 통해 게이트를 패터닝한다.
이와 같은, 종래 기술에 따른 듀얼-게이트 제조방법은 n+ 게이트영역과 p+ 폴리게이트 영역에 각각 이온을 주입한 후 열처리 공정시에 n+ 게이트영역과 p+ 폴리게이트 영역간에 상호 확산(inter-diffusion)현상이 발생한다.
따라서, 종래와 같이 상호확산이 발생하는 트랜지스터를 링 오실레이터의 회로에 적용하는 경우 링 오실레이터 딜레이를 증가시켜 결국 디램의 처리 속도를 감소시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, n+ 게이트영역과 p+ 게이트영역을 분리한 후, n+ 게이트영역과 p+ 게이트영역에 각각 이온주입을 하고 열처리를 함으로써, n+ 게이트영역과 p+ 게이트영역간의 상호확산을 방지하는데 있다.
상기 과제를 달성하기 위한 본 발명의 반도체 소자의 듀얼게이트 제조방법은, 반도체 기판 상부에 듀얼게이트영역을 노출시키는 하드마스크 질화막을 형성하는 제 1 공정과, 전면에 게이트 산화막을 증착하는 제 2 공정과, 상기 듀얼게이트영역내에만 게이트 산화막, n 타입 이온이 도핑된 제 1 및 제 2 폴리실리콘의 적층구조를 형성하는 제 3 공정과, 듀얼게이트영역 중 p 채널 게이트영역의 노출된 제 2 폴리실리콘에 p타입 불순물 이온 주입을 각각 수행하는 4 공정과, 불순물 이온을 활성화시키기 위한 열처리를 실시하는 제 5 공정을 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1 내지 도 11은 본 발명의 실시예에 따른 셀 트랜지스터의 공정단면도이다.
먼저, 도 1을 참조하면, 반도체 기판(101) 상부에 하드마스크 질화막(102)이 증착되고 그 상부에 게이트전극 형성을 위한 감광막(103)을 형성한다. 이때, 감광막(103)은 n+ 게이트영역과 p+ 게이트영역을 분리하기 위해 소정 거리 이격시켜 복수개로 배열된다.
도 2를 참조하면, 감광막(103)을 마스크로 하여 사진 식각공정을 통해 하드 마스크 질화막(102)의 일부를 식각하여 반도체 기판(101)의 일부가 노출되도록 하여 게이트영역(104, 105)을 형성한다.
도 3을 참조하면, 전면에 소정 두께의 게이트 산화막(106)을 증착하고, 게이트영역(104, 105)내와 그 전면에 폴리실리콘(107)을 증착한다. 이때, 폴리실리콘(107)은 n 타입의 이온이 도핑된 상태로 증착된다.
도 4를 참조하면, 평탄화식각공정(Chemical Mechanical Polishing;CMP)을 통해 폴리실리콘(107) 및 게이트산화막(106)의 소정두께를 식각하여 하드 마스크 질화막(102)이 노출되도록 한 후 전면을 평탄화 시킨다. 이때, 게이트영역(104, 105) 내에 폴리실리콘(107)이 매립되어 있다.
도 5를 참조하면, 식각공정을 통해 게이트영역(104, 105)내의 폴리실리콘(107)의 일부 및 게이트영역(104, 105)내의 하드마스크 질화막(102) 측벽의 게이트 산화막(106)을 식각한다.
도 6을 참조하면, 게이트영역(104, 105) 및 전면에 폴리실리콘(108)을 증착한다. 이때, 폴리실리콘(108)은 n 타입의 이온이 도핑된 상태로 증착된다.
도 7을 참조하면, 평탄화식각공정을 통해 하드 마스크 질화막(102)이 노출되도록 한 후, 식각공정을 통해 게이트영역(104, 105) 내의 폴리실리콘(108)을 식각하여 게이트 산화막(106)의 상부에 소정 두께의 폴리실리콘(108)만 남긴다.
도 8을 참조하면, p 채널 MOSFET 영역의 폴리실리콘 게이트 형성을 위하여 n채널 MOSFET 영역을 덮는 감광막(110)을 형성한 후 p 채널 MOSFET 영역의 노출된 폴리실리콘(108)에 이온주입을 실시한다. 그 후, 감광막(110)을 제거하고, 전면에 열처리를 하여 주입된 이온들을 활성화시킨다.
이때, 열처리는 800 ~ 1000℃ 정도의 온도에서 30 ~ 120초 동안 실시하는 급속열처리(Rapid Thermal Process, RTP)방식 또는 750 ~ 850℃ 정도의 온도에서 10 ~ 30분 동안 실시하는 노(furnace) 열처리방식을 사용하여 실시한다.
도 9를 참조하면, 전면에 텅스텐 실리사이드(111)를 증착한 후, CMP 및 식각공정공정을 통해 게이트영역(104, 105)의 폴리실리콘(108) 상부의 소정 두께의 텅스텐실리사이드(111)만 남기고 식각한다.
도 10을 참조하면, 하드 마스크 폴리(112)를 증착한 후, CMP 및 식각공정을 통해 게이트 영역(104, 105)의 텅스텐 실리사이드(111)의 상부에 소정 두께의 하드마스크 폴리(112)만 남기고 식각한다.
도 11을 참조하면, 사진 식각공정을 통해 하드 마스크 질화막(102)을 모두 식각하여, 듀얼게이트 전극을 형성한다.
이와같이, n+ 게이트영역과 p+ 게이트영역이 분리된 상태에서 이온주입 및 열처리 공정을 함으로써 n+ 폴리게이트와 p+ 폴리게이트간의 확산을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 n+ 게이트영역과 p+ 게이트영역을 분리한 후, n+ 게이트영역과 p+ 게이트영역에 각각 이온주입을 하고 열처리를 함으로써, n+ 게이트영역과 p+ 게이트영역간의 상호확산을 방지하는 효과가 있다.
또한, 본 발명은 상호확산을 방지하는 듀얼게이트를 갖는 트랜지스터를 링오 실레이터에 적용하여 링오실레이터의 딜레이를 감소시킴으로써 디램의 속도를 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 반도체 기판 상부에 듀얼게이트영역을 노출시키는 하드마스크 질화막을 형성하는 제 1 공정;전면에 게이트 산화막을 증착하는 제 2 공정;상기 듀얼게이트영역내에만 상기 게이트 산화막, n 타입 이온이 도핑된 제 1 및 제 2 폴리실리콘의 적층구조를 형성하는 제 3 공정;상기 듀얼게이트영역 중 p 채널 게이트영역의 노출된 상기 제 2 폴리실리콘에 p타입 불순물 이온 주입을 각각 수행하는 4 공정; 및상기 불순물 이온을 활성화시키기 위한 열처리를 실시하는 제 5 공정을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼게이트 제조방법.
- 제 1항에 있어서,상기 제 5 공정후 상기 듀얼게이트영역을 소정 두께의 텅스텐 실리사이드 및 하드마스크 폴리로 매립하는 제 6 공정; 및상기 하드마스크 폴리를 마스크로 상기 하드마스크 질화막을 식각하여 듀얼게이트전극을 형성하는 제 7 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼게이트 제조방법.
- 제 1항에 있어서, 상기 제 1 공정은,상기 반도체 기판의 상부에 하드마스크 질화막을 증착하는 공정;상기 하드마스크 질화막의 상부에 상기 듀얼게이트영역을 형성하기 위해 소정거리 이격시켜 감광막을 형성하는 공정; 및상기 감광막을 마스크로 하여 상기 하드마스크 질화막을 식각하여 분리된 상기 듀얼게이트영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼게이트 제조방법.
- 제 1항에 있어서, 상기 제 3공정은,상기 게이트 산화막의 전면에 상기 제 1 폴리실리콘을 증착하고, 평탄화식각공정을 통해 상기 하드마스크 질화막의 상부가 노출되도록 한 후, 식각공정을 통해 상기 듀얼게이트영역내 측벽의 게이트산화막 및 제 1 폴리실리콘을 일부 식각하는 공정; 및전면에 상기 제 2 폴리실리콘을 증착하고, 상기 하드 마스크 질화막을 식각장벽으로 하여 실리콘을 평탄화식각공정을 한 후, 식각공정을 통해 상기 제 2 폴리실리콘을 식각하여 상기 제 1 폴리실리콘 상부의 제 2폴리실리콘을 소정두께 식각하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼게이트 제조방법.
- 제 1항에 있어서, 상기 제 4 공정은,상기 n 채널 게이트영역의 상부에 감광막을 형성한 후, 상기 p 채널 게이트영역상에 노출된 상기 제 2 폴리실리콘에 붕소(B) 이온을 주입하는 것을 특징으로 하는 반도체 소자의 듀얼게이트 제조방법.
- 제 1항에 있어서, 상기 제 4 공정의 열처리 공정은,800 ~ 1000℃ 범위내의 온도에서 실시됨을 특징으로 하는 반도체 소자의 듀얼게이트 제조방법.
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |