JP3713020B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 81
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000012535 impurity Substances 0.000 claims description 188
- 238000009792 diffusion process Methods 0.000 claims description 68
- 230000015572 biosynthetic process Effects 0.000 claims description 51
- 238000002955 isolation Methods 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 37
- 230000002093 peripheral effect Effects 0.000 claims description 34
- 230000001681 protective effect Effects 0.000 claims description 34
- 238000005468 ion implantation Methods 0.000 claims description 32
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 23
- 229910052796 boron Inorganic materials 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 12
- 238000002513 implantation Methods 0.000 description 55
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 229910015900 BF3 Inorganic materials 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000406668 Loxodonta cyclotis Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にゲート幅の狭いトランジスタにおいて発生する逆ナローチャネル効果の抑制対策に関する。
【０００２】
【従来の技術】
近年、半導体装置（ＬＳＩ）の低コスト化のため、ＬＳＩ中に配置されるＳＲＡＭ回路の高密度化が強く要望されている。ＳＲＡＭ回路の高密度化のためには、ＳＲＡＭ回路の要素であるトランジスタのゲート長の微細化も重要であるが、各素子間を分離している素子分離幅の縮小化も避けては通れない。そして、素子分離幅の縮小のためには、トランジスタのゲート幅の縮小化が必須となってきている。
【０００３】
ここで、トランジスタのゲート幅を縮小していくと、しきい値電圧が低下するという逆ナロー効果が顕著になる。逆ナロー効果が発生すると、ゲート幅が相異なるトランジスタ間でしきい値電圧が相異なることとなり、リーク電流，飽和電流のばらつきが発生したり、回路性能の低下を招くこととなる（例えば、特許文献１参照。）。
【０００４】
そこで、従来より、逆ナロー現象を回避する手段として、以下のような半導体装置の製造方法が行なわれている。
【０００５】
図５（ａ）〜図５（ｅ）は、従来の半導体装置の製造工程を示すゲート幅方向における断面図である。
【０００６】
図５（ａ）〜図５（ｅ）に示す半導体装置は、ロジック回路形成領域Ｒlogcとメモリ回路形成領域Ｒmemoとを有している。ロジック回路形成領域Ｒlogcには、約０．４μｍという広いゲート幅を有するロジック用ＭＩＳトランジスタＬtrが形成される。メモリ回路形成領域Ｒmemoには、約０．１μｍという狭いゲート幅を有するメモリセルＭＩＳトランジスタＭtrs と、ゲート幅が約０．４μｍとゲート幅の広い周辺用ＭＩＳトランジスタＭtrl とが形成される。
【０００７】
まず、図５（ａ）に示す工程で、Ｐ型半導体基板１０１の全面上に、下敷き酸化膜１０２及び窒化膜１０３を順次形成した後、窒化膜１０３上に活性領域形成領域を覆うレジストマスク１０４を形成する。
【０００８】
次に、図５（ｂ）に示す工程で、レジスト膜１０４をマスクにして、ドライエッチングにより窒化膜１０３及び下敷き酸化膜１０２のエッチングを行ない、保護絶縁膜１０３ａ及び下地絶縁膜１０２ａを形成した後、レジスト膜１０４を除去する。
【０００９】
次に、図５（ｃ）に示す工程で、周知のトレンチ分離形成工程により、保護絶縁膜１０３ａをマスクにして、ドライエッチングにより半導体基板１０１を所定の深さまで掘り込んで分離溝（図示せず）を形成した後、基板の全面上に高密度プラズマ法により酸化膜（ＨＤＰ−ＮＳＧ膜）を堆積する。その後、ＣＭＰ法を用いて、ＨＤＰ−ＮＳＧ膜のうち保護絶縁膜１０３ａ上に位置する部分を除去した後、エッチングにより、保護絶縁膜１０３ａ及び下地絶縁膜１０２ａを選択的に除去する。これにより、分離溝にＨＤＰ−ＮＳＧ膜が埋め込まれた素子分離１０５が形成される。
【００１０】
次に、図５（ｄ）に示す工程で、半導体基板１０１の活性領域上に酸化膜からなる保護膜１０６を形成した後、ロジック用ＭＩＳトランジスタＬtrのしきい値電圧を制御するためのＰ型不純物（例えばボロン（Ｂ+ ）又はフッ化ボロン（ＢＦ2 +））のイオン注入を行ない、ロジック回路形成領域Ｒlogcに第１の低濃度不純物注入領域１０７を形成する。このとき、メモリ回路形成領域Ｒmemoにも第１の低濃度不純物注入領域１０７が形成される。
【００１１】
次に、図５（ｅ）に示す工程で、基板上に、メモリ回路形成領域Ｒmemoが開口され、ロジック回路形成領域Ｒlogcを覆うレジスト膜１０８を形成した後、レジスト膜１０８をマスクにして、メモリセルＭＩＳトランジスタＭtrs のしきい値電圧を制御するためのＰ型不純物（例えばボロン（Ｂ+ ）又はフッ化ボロン（ＢＦ2 +））の追加イオン注入（追加しきい値注入）を行ない、メモリ回路形成領域Ｒmemoに第２の低濃度不純物注入領域１０９を形成する。
【００１２】
その後、レジスト膜１０８を除去した後、保護膜１０６を除去する。その後、ゲート絶縁膜、ゲート電極、ソース・ドレイン領域等の形成を行なうことによって、ロジック回路形成領域Ｒlogcにはゲート幅の広いロジック用ＭＩＳトランジスタＬtrが形成され、メモリ回路形成領域Ｒmemoにはゲート幅の狭いメモリセルＭＩＳトランジスタＭtrs とゲート幅の広い周辺用ＭＩＳトランジスタＭtrl とが形成される。そして、第１，第２の低濃度不純物注入領域１０７，１０９中の不純物は、熱酸化工程や不純物活性化のためのＲＴＡ処理などによって拡散し、第１，第２の不純物拡散領域が形成される。
【００１３】
この従来の製造方法によれば、ゲート幅の狭い領域で発生するしきい値電圧低下を、追加イオン注入によって制御することが出来る。これにより、ゲート幅の広いロジック用ＭＩＳトランジスタＬtrのしきい値電圧と、ゲート幅の狭いメモリセルＭＩＳトランジスタＭtrs のしきい値電圧とをほぼ同一のしきい値電圧に制御することができる。
【００１４】
【特許文献１】
特開平１１−２３３７２９号公報（第２頁、図２−図５）
【００１５】
【発明が解決しようとする課題】
上記のような従来の製造方法では、図５（ｅ）に示すように、メモリ回路形成領域Ｒmemoに、しきい値制御用不純物の追加イオン注入を行なうことにより、ゲート幅の広いロジック用ＭＩＳトランジスタＬtrのしきい値制御用不純物拡散領域と、ゲート幅の狭いメモリセルＭＩＳトランジスタＭtrs のしきい値制御用不純物拡散領域との各不純物濃度を同程度にして、両トランジスタＬtr，Ｍtrs の各しきい値電圧をほぼ同一に制御している。
【００１６】
しかしながら、図５（ｅ）に示す工程において、メモリ回路形成領域Ｒmemoの周辺用ＭＩＳトランジスタＭtrl 形成領域にも第２の低濃度不純物注入領域１０９が形成される。そのため、周辺用ＭＩＳトランジスタＭtrl のしきい値制御用不純物拡散領域の不純物濃度が高くなって、周辺用ＭＩＳトランジスタＭtrl のしきい値電圧が上昇し、同じゲート幅のロジック用ＭＩＳトランジスタＬtrのしきい値電圧よりも高くなってしまうという不具合がある。
【００１７】
図６は、従来の技術を用いて形成されたＭＩＳトランジスタのゲート幅としきい値電圧の関係を示す図である。図６から明らかなように、メモリ回路形成領域Ｒmemoの各ＭＩＳトランジスタＭtrs ，Ｍtrl のしきい値電圧は、追加イオン注入によってロジック回路形成領域Ｒlogcのロジック用ＭＩＳトランジスタＬtrのしきい値電圧に対して全体的に高くなる。このため、ロジック用ＭＩＳトランジスタＬtrとメモリセルＭＩＳトランジスタＭtrs は、ほぼ同一のしきい値電圧になるが、周辺用ＭＩＳトランジスタＭtrl はロジック用ＭＩＳトランジスタＬtrよりもしきい値電圧が高くなる（図６に示す例では、しきい値電圧の差が約１００ｍｅＶ）。
【００１８】
本発明の目的は、ゲート幅の異なる複数のＭＩＳトランジスタを有する半導体装置において、ゲート幅の狭いトランジスタにおいて発生する逆ナロー特性を抑制することができる半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の半導体装置は、第１の活性領域を有する半導体基板と、上記第１の活性領域に設けられ、第１のゲート幅を有する第１のＭＩＳトランジスタとを備え、上記第１のＭＩＳトランジスタは、第１導電型不純物を含み，上記第１の活性領域のゲート幅方向に平行な断面における中央部で互いに接触する２つの第１の不純物拡散領域を有するしきい値制御用不純物拡散領域を有している。
【００２０】
これにより、２つの大傾角のイオン注入を利用して、逆ナロー現象が生じやすいほど小さい第１のゲート幅を有する第１のＭＩＳトランジスタのしきい値電圧を容易に制御することが可能になる。
【００２１】
上記第１のＭＩＳトランジスタの上記しきい値制御用不純物拡散領域は、実質的に均一な濃度の第１導電型不純物を含む第２の不純物拡散領域をさらに有することにより、不純物濃度をより細やかに制御することができる。
【００２２】
上記半導体基板は第２の活性領域を有しており、上記第２の活性領域には、上記第１のゲート幅よりも大きい第２のゲート幅を有する第２のＭＩＳトランジスタが設けられており、上記第２のＭＩＳトランジスタは、第１導電型不純物を含み，ゲート幅方向に平行な断面における中央部を挟んで互いに離間している２つの第１の不純物拡散領域と、実質的に均一な濃度の第１導電型不純物を含む第２の不純物注入領域とを有していることにより、第１の活性領域における第１導電型不純物の素子分離への吸収に起因する濃度の低下度合が、第２の活性領域における第１導電型不純物の素子分離への吸収に起因する不純物濃度の低下度合よりも大きくても、逆ナロー現象を抑制しつつ、第１，第２のＭＩＳトランジスタのしきい値電圧を同じ程度に制御することができる。
【００２３】
上記半導体基板は第３の活性領域を有しており、上記第３の活性領域には、上記第１のゲート幅よりも大きい第３のゲート幅を有する第３のＭＩＳトランジスタが設けられており、上記第３のＭＩＳトランジスタは、実質的に均一な濃度の第１導電型不純物を含む第２の不純物注入領域を有するしきい値制御用不純物拡散領域を有していることにより、第１，第２，第３のＭＩＳトランジスタの角しきい値電圧を同じ程度に制御することができる。
【００２４】
上記半導体装置は、メモリセル領域及び周辺回路を有するＳＲＡＭと、ロジック回路とを備えており、上記第１のＭＩＳトランジスタは、上記ＳＲＡＭのメモリセル領域に配置されるメモリセルトランジスタであり、上記第２のＭＩＳトランジスタは、上記ＳＲＡＭの周辺回路に配置される周辺用トランジスタであり、上記第３のＭＩＳトランジスタは、上記ロジック回路に配置されるロジック用ＭＩＳトランジスタであることにより、特に微細化が要求され、ゲート幅の小さいメモリセルＭＩＳトランジスタを有するＳＲＡＭ，ロジック混載型半導体装置のしきい値電圧を適正に制御することができる。
【００２５】
本発明の半導体装置の製造方法は、半導体基板上に、第１のＭＩＳトランジスタの第１の活性領域を覆い、第１の活性領域を囲む素子分離形成領域の上方に位置する部分に開口を有する保護絶縁膜を形成する工程（ａ）と、上記保護絶縁膜をマスクにして、上記第１の活性領域に、ゲート幅方向に平行な断面において上記半導体基板の主面に垂直な方向に対して互いに逆方向に傾いた２つの方向からしきい値制御用不純物のイオン注入を行なって、第１の活性領域の中央部で接触する２つの第１の不純物注入領域を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記保護絶縁膜をマスクにして上記半導体基板のエッチングを行なって、上記第１の活性領域を囲む分離用溝を形成した後、上記分離用溝内に絶縁膜を埋め込んで素子分離を形成する工程（ｃ）とを含んでいる。
【００２６】
この方法により、工程（ｂ）において、分離用溝を形成するための保護絶縁膜を注入マスクとする２つの大傾角のイオン注入を利用して、逆ナロー現象が生じやすいほど小さい第１のゲート幅を有する第１のＭＩＳトランジスタのしきい値電圧を容易に制御することが可能になる。
【００２７】
上記工程（ｃ）の後に、上記保護絶縁膜を除去する工程（ｄ）と、上記工程（ｄ）の後に、上記第１の活性領域に、しきい値電圧制御用不純物のイオン注入を行なって、実質的に均一な不純物濃度を有する第２の不純物注入領域を形成する工程（ｅ）とをさらに含むことにより、より細やかに第１のＭＩＳトランジスタのしきい値電圧制御することが可能になる。
【００２８】
上記工程（ａ）では、上記第１のゲート幅よりも大きい第２のゲート幅を有する第２のＭＩＳトランジスタの第２の活性領域を覆い、第２の活性領域を囲む素子分離形成領域の上方に位置する部分に開口を有するように、上記保護絶縁膜を形成し、上記工程（ｂ）では、上記第２の活性領域に、中央部を挟んで互いに離間する２つの第１の不純物注入領域を形成し、上記工程（ｃ）では、上記第２の活性領域を囲むように、上記分離用溝及び素子分離を形成し、上記工程（ｅ）では、上記第２の活性領域に実質的に均一な不純物濃度を有する第２の不純物注入領域を形成するように、上記しきい値電圧制御用不純物のイオン注入を行なうことにより、共通の注入マスクを用いたイオン注入により、第１のＭＩＳトランジスタにおける逆ナロー現象を抑制しつつ、ゲート幅が相異なる第１，第２のＭＩＳトランジスタのしきい値電圧を同程度に制御することができる。
【００２９】
上記工程（ａ）では、上記第１のゲート幅よりも大きい第３のゲート幅を有する第３のＭＩＳトランジスタの第３の活性領域を覆い、第３の活性領域を囲む素子分離形成領域の上方に位置する部分に開口を有するように、上記保護絶縁膜を形成し、上記工程（ｂ）では、少なくとも上記第３の活性領域を覆うレジストマスクを形成した後、上記保護絶縁膜及び上記レジストマスクをマスクとして、上記しきい値制御用不純物のイオン注入を行ない、上記工程（ｃ）では、上記レジストマスクを除去した後、上記第３の活性領域を囲むように、上記分離用溝及び素子分離を形成し、上記工程（ｅ）では、上記第３の活性領域に、実質的に均一な不純物濃度を有する第２の不純物注入領域を形成するように上記しきい値電圧制御用不純物のイオン注入を行なうことにより、第１，第２，第３のＭＩＳトランジスタのしきい値電圧を同程度に制御することができる。
【００３０】
上記第１のＭＩＳトランジスタとして、ＳＲＡＭのメモリセル領域に配置されるメモリセルトランジスタを形成し、上記第２のＭＩＳトランジスタとして、上記ＳＲＡＭの周辺回路に配置される周辺用トランジスタを形成し、上記第３のＭＩＳトランジスタとして、ロジック回路に配置されるロジック用ＭＩＳトランジスタを形成することにより、特に微細化が要求され、ゲート幅の小さいメモリセルＭＩＳトランジスタを有するＳＲＡＭ，ロジック混載型半導体装置のしきい値電圧を適正に制御する製造方法の提供を図ることができる。
【００３１】
【発明の実施の形態】
図１は、本発明の実施形態に係る半導体装置の平面図である。図１に示すように、本発明の半導体装置１０には、各種演算や制御を行なうロジック回路５０と、メモリセル領域５２及び周辺回路５３とを有するＳＲＡＭ５１と、ロジック回路５０及びＳＲＡＭ５１と外部機器との信号の授受を行なうためのＩ／Ｏ回路５４とを備えている。
【００３２】
図２（ａ）〜図２（ｅ）は、本発明の実施形態に係る半導体装置１０の製造工程を示すゲート幅方向における断面図である。
【００３３】
図２（ａ）〜図２（ｅ）に示すように、本実施形態に係る半導体装置は、ロジック回路形成領域Ｒlogcとメモリ回路形成領域Ｒmemoとを有し、ロジック回路形成領域Ｒlogcの活性領域Ｒacには、ゲート幅が約０．４μｍとゲート幅の広いロジック用ＭＩＳトランジスタＬtrが形成され、メモリ回路形成領域Ｒmemoの２つの活性領域Ｒacには、それぞれ、約０．１μｍという狭いゲート幅を有するメモリセルＭＩＳトランジスタＭtrs と、約０．４μｍという広いゲート幅を有する周辺用ＭＩＳトランジスタＭtrl とが形成される。
【００３４】
まず、図２（ａ）に示す工程で、Ｐ型半導体基板１の全面上に、厚さ２０ｎｍの酸化膜２と、厚さ１００ｎｍの窒化膜３とを順次形成した後、窒化膜３上に、各ＭＩＳトランジスタの各活性領域Ｒacを覆い、活性領域を囲む素子分離を形成しようとする領域（素子分離形成領域）の上方に開口を有するレジスト膜４を形成する。
【００３５】
次に、図２（ｂ）に示す工程で、レジスト膜４をマスクとしてドライエッチングを行なうことにより、窒化膜３及び酸化膜２をパターニングして、各ＭＩＳトランジスタの各活性領域Ｒacを覆い、素子分離を形成しようとする領域（素子分離形成領域）の上方に開口を有する保護絶縁膜３ａ（エッチングマスク）及び下敷き絶縁膜２ａを形成した後、レジスト膜４を除去する。
【００３６】
次に、図２（ｃ）に示す工程で、基板上に、メモリ回路形成領域Ｒmemoの上方に開口を有し、ロジック回路形成領域Ｒlogcを覆うレジスト膜５を形成する。その後、レジスト膜５及び保護絶縁膜３ａを注入マスクとして用い、メモリセルＭＩＳトランジスタＭtrs のしきい値電圧を制御するためのＰ型不純物（例えばボロン（Ｂ+ ）又はフッ化ボロン（ＢＦ2 +））のイオン注入（しきい値制御用不純物の注入）を行なうことにより、メモリ回路形成領域Ｒmemoの各活性領域Ｒacに第１の低濃度不純物注入領域６を形成する。このとき、Ｐ型不純物のイオン注入は、ゲート幅方向に平行な断面において半導体基板１の主面に垂直な方向から角度１０°〜３０°程度傾いた方向から、加速エネルギー１０〜３０ｋｅＶ，ドーズ量１×１０12ｃｍ-2〜１×１０13ｃｍ-2，４ステップの条件により注入する。
【００３７】
このとき、メモリ回路形成領域ＲmemoのメモリセルＭＩＳトランジスタＭtrs の活性領域Ｒacにおいては、ゲート幅方向に平行な断面において、保護絶縁膜３ａ及び下敷き絶縁膜２ａの下方において、半導体基板１の主面に垂直な方向から互いに逆方向に傾いた２つの方向からのイオン注入によって形成された２つの第１の低濃度不純物注入領域６がオーバーラップするようにイオン注入を行なう。このときの適正な傾き角は、保護絶縁膜３ａ及び下敷き絶縁膜２ａの厚さによっても変わるが、一般には、１０°以上で３０°以下であることが好ましい。また、ゲート幅方向に平行な断面において、メモリ回路形成領域Ｒmemoの周辺用ＭＩＳトランジスタＭtrl の活性領域Ｒacにおける保護絶縁膜３ａの各端部下方に位置する領域にも、２つの第１の低濃度不純物注入領域６が形成されているが、両者は中央部を挟んで互いに離間している。一方、ロジック回路形成領域Ｒlogcは、イオン注入の際にレジスト膜５によって覆われているので、低濃度不純物注入領域は形成されない。
【００３８】
ここで、図２（ｃ）に示す工程における第１の低濃度不純物注入領域６の形成の際に、４ステップのイオン注入を行なっているので、図２（ｃ）に示す断面とは異なるゲート長方向に平行な断面においても、素子分離７に近接する部分に第１の低濃度不純物注入領域６が形成される。つまり、４つの第１の低濃度不純物注入領域６が形成されることになるが、ゲート長方向に平行な断面においては、ソース・ドレイン領域となる領域の周辺部のみに第１の低濃度不純物注入領域６が形成され、その後のソース・ドレイン領域形成の際の第２導電型不純物（ヒ素，リンなどのＮ型不純物）の注入によって、ゲート長に平行な断面において形成される第１の低濃度不純物注入領域６は、Ｎ型に変化する。よって、ゲート長に平行な断面におけるしきい値制御用不純物注入領域の存在は考慮する必要がない。
【００３９】
次に、図２（ｄ）に示す工程で、レジスト膜５を除去した後、周知のトレンチ分離形成工程により、保護絶縁膜３ａをマスクにして、ドライエッチングにより半導体基板１の一部を所定の深さ（例えば、深さ２５０〜３００ｎｍ）までエッチングを行なって分離用溝を形成した後、半導体基板１上の全面に高密度プラズマ法により厚さ６００ｎｍのシリコン酸化膜（ＨＤＰ−ＮＳＧ膜）を堆積する。その後、ＣＭＰによる平坦化工程により、ＨＤＰ−ＮＳＧ膜のうち保護絶縁膜３ａ上に位置する部分を除去した後、保護絶縁膜３ａ及び下敷き絶縁膜２ａを選択的に除去する。これにより、分離用溝にＨＤＰ−ＮＳＧ膜が埋め込まれ、活性領域Ｒacを囲む素子分離７が形成される。その後、半導体基板１の熱酸化を行なって、半導体基板１の活性領域Ｒac上にシリコン酸化膜からなる保護膜８を形成する。このとき、半導体基板１内に注入されたＰ型不純物（例えばボロン）が拡散するので、第１の低濃度不純物注入領域６中の不純物が拡散した第１の低濃度不純物拡散領域６’が形成される。
【００４０】
次に、図２（ｅ）に示す工程で、半導体基板１内に、ロジック用ＭＩＳトランジスタＬtrのしきい値電圧を制御するためのＰ型不純物（例えばボロン（Ｂ+ ）又はフッ化ボロン（ＢＦ2 +））のイオン注入（しきい値注入）を行ない、ロジック回路形成領域Ｒlogcに第２の低濃度不純物注入領域９を形成する。このとき、Ｐ型不純物のイオン注入は、半導体基板１の主面に実質的に垂直な方向（傾き角度７°以下）から、加速エネルギー１０〜３０ｋｅＶ，ドーズ量１×１０12ｃｍ-2〜１×１０14ｃｍ-2の条件により注入する。
【００４１】
このイオン注入の直後において、メモリ回路形成領域ＲmemoのメモリセルＭＩＳトランジスタＭtrs の活性領域Ｒacには、第１導電型不純物であるボロンを含み，ゲート幅方向の断面における各端部から延びて中央部で互いにオーバーラップする２つの第１の低濃度不純物拡散領域６’と、実質的に均一な濃度の第１電型不純物であるボロンを含む第２の低濃度不純物注入領域９とが混在している。
【００４２】
また、メモリ回路形成領域Ｒmemoの周辺用ＭＩＳトランジスタＭtrl の活性領域Ｒacには、ゲート幅方向の断面における各端部から延びて中央部を挟んで互いに離間する２つの第１の低濃度不純物拡散領域６’と、実質的に均一な濃度の第１電型不純物であるボロンを含む第２の低濃度不純物注入領域９とが混在している。
【００４３】
一方、ロジック回路形成領域Ｒlogcのロジック用ＭＩＳトランジスタＬtrの活性領域Ｒacには、実質的に均一な濃度の第１電型不純物であるボロンを含む第２の低濃度不純物注入領域９が存在している。
【００４４】
その後、保護膜６を除去した後、ゲート絶縁膜、ゲート電極、ソース・ドレイン領域等の形成を行なうことによって、ロジック回路形成領域Ｒlogcには、ゲート幅の広いロジック用ＭＩＳトランジスタＬtrが形成され、メモリ回路形成領域Ｒmemoにはゲート幅の狭いメモリセルＭＩＳトランジスタＭtrs とゲート幅の広い周辺用ＭＩＳトランジスタＭtrl が形成される。そのとき、第２の低濃度不純物拡散領域９中の不純物も活性化されるとともに拡散して、第２の低濃度不純物拡散領域９’（図３（ａ）参照）が形成される。
【００４５】
なお、図２（ａ）〜図２（ｅ）に示す断面図においては、Ｎチャネル型ＭＩＳトランジスタのみが図示されているが、各回路にはＰチャネル型ＭＩＳトランジスタも設けられている。ただし、Ｐチャネル型ＭＩＳトランジスタの場合、しきい値制御用不純物拡散領域にヒ素などのＮ型不純物がドープされるが、Ｎ型不純物の場合，特にヒ素の場合には、逆ナロー現象が顕著になるほど素子分離用絶縁膜に吸い込まれることがないので、本実施形態においては、図示を省略している。
【００４６】
図３（ａ），（ｂ）は、それぞれ順に、上述の工程の結果形成された半導体装置のゲート幅方向に平行な断面及びゲート長方向に平行な断面における構造を示す断面図である。図３（ａ），（ｂ）においても、Ｎチャネル型ＭＩＳトランジスタのみが図示されているが、各回路にはＰチャネル型ＭＩＳトランジスタも設けられている。
【００４７】
図３（ａ），（ｂ）に示すように、ロジック回路形成領域Ｒlogcのロジック用ＭＩＳトランジスタＬtrは、半導体基板１の上に設けられた厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜２１ａと、ゲート絶縁膜２１ａの上に設けられたポリシリコン膜からなるゲート長が０．１μｍのゲート電極２２ａと、ゲート電極２２ａの側面を覆うサイドウォール２６ａと、半導体基板１内におけるゲート電極２２ａの両側方に位置する領域に設けられたＮ型不純物を含むソース・ドレイン領域２３ａと、ソース・ドレイン領域２３ａ間に設けられた濃度７×１０17atoms ・ｃｍ-3のＰ型不純物を含むしきい値制御用不純物拡散領域２４ａとを有している。ここで、ソース・ドレイン領域２３ａは、濃度１×１０20atoms ・ｃｍ-3のＮ型不純物を含むエクステンション領域と濃度１×１０21atoms ・ｃｍ-3のＮ型不純物を含む高濃度ソース・ドレイン領域とによって構成されている。また、しきい値制御用不純物拡散領域２４ａには、第２の低濃度不純物注入領域９から拡散した実質的に均一な濃度の第１導電型不純物（ボロン）を含む第２の低濃度不純物拡散領域９’が存在している。
【００４８】
また、メモリ回路形成領域ＲmemoのメモリセルＭＩＳトランジスタＭtrs は、半導体基板１の上に設けられた厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜２１ｂと、ゲート絶縁膜２１ｂの上に設けられたポリシリコン膜からなるゲート長が０．１μｍのゲート電極２２ｂと、ゲート電極２２ｂの側面を覆うサイドウォール２６ｂと、半導体基板１内におけるゲート電極２２ｂの両側方に位置する領域に設けられたＮ型不純物を含むソース・ドレイン領域２３ｂと、ソース・ドレイン領域２３ｂ間に設けられた濃度９×１０17atoms ・ｃｍ-3のＰ型不純物を含むしきい値制御用不純物拡散領域２４ｂ（チャネル領域を含む）とを有している。ここで、ソース・ドレイン領域２３ｂは、濃度１×１０20atoms ・ｃｍ-3のＮ型不純物を含むエクステンション領域と濃度１×１０21atoms ・ｃｍ-3のＮ型不純物を含む高濃度ソース・ドレイン領域とによって構成されている。また、しきい値制御用不純物拡散領域２４ｂには、第１導電型不純物であるボロンを含み，ゲート幅方向の断面における各端部から延びて中央部で互いにオーバーラップする２つの第１の低濃度不純物拡散領域６’と、実質的に均一な濃度の第１電型不純物であるボロンを含む第２の低濃度不純物拡散領域９’とが混在している。
【００４９】
また、メモリ回路形成領域Ｒmemoの周辺用ＭＩＳトランジスタＭtrl は、半導体基板１の上に設けられた厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜２１ｃと、ゲート絶縁膜２１ｃの上に設けられたポリシリコン膜からなるゲート長が０．１μｍのゲート電極２２ｃと、ゲート電極２２ｃの側面を覆うサイドウォール２６ｃと、半導体基板１内におけるゲート電極２２ｃの両側方に位置する領域に設けられたＮ型不純物を含むソース・ドレイン領域２３ｃと、ソース・ドレイン領域２３ｃ間に設けられた濃度７×１０17atoms ・ｃｍ-3のＰ型不純物を含むしきい値制御用不純物拡散領域２４ｃとを有している。ここで、ソース・ドレイン領域２３ｃは、濃度１×１０20atoms ・ｃｍ-3のＮ型不純物を含むエクステンション領域と濃度１×１０21atoms ・ｃｍ-3のＮ型不純物を含む高濃度ソース・ドレイン領域とによって構成されている。また、しきい値制御用不純物拡散領域２４ｃには、ゲート幅方向の断面における各端部から延びて中央部を挟んで互いに離間する２つの第１の低濃度不純物拡散領域６’と、実質的に均一な濃度の第１電型不純物であるボロンを含む第２の低濃度不純物注入領域９とが混在している。ただし、第１の低濃度不純物拡散領域６’の面積は、しきい値制御用不純物拡散領域２４ｃ全体の面積に比較して極めて小さいので、しきい値制御用不純物拡散領域２４ｃの不純物濃度は、ロジック用ＭＩＳトランジスタのしきい値制御用不純物拡散領域２４ａの不純物濃度と実質的にはほとんど同じと考えてよい。
【００５０】
そして、各ＭＩＳトランジスタのしきい値制御用不純物拡散領域２４ａ，２４ｂ，２４ｃを比べると、メモリ回路形成領域ＲmemoのメモリセルＭＩＳトランジスタＭtrs のしきい値制御用不純物拡散領域２４ｂのＰ型不純物の濃度は、互いにオーバーラップする２つの第１の低濃度不純物拡散領域６’と第２の低濃度不純物拡散領域９’との各不純物濃度が加算された不純物濃度になっているので、ロジック用ＭＩＳトランジスタＬtrのしきい値制御用不純物拡散領域２４ａや、周辺用ＭＩＳトランジスタＭtrl のしきい値制御用不純物拡散領域２４ｃよりも高濃度のＰ型不純物を含んでいる。
【００５１】
一般に、半導体装置の製造工程においては、図２（ｄ）に示す熱酸化工程や、その後のゲート絶縁膜の形成のための熱酸化工程、あるいは必要に応じて行なわれる不純物拡散のための熱処理（ＲＴＡ）などのたびに、しきい値制御用不純物拡散領域２４ａ〜２４ｃ中のボロンが素子分離７のシリコン酸化膜に吸い込まれる。その結果、特にゲート幅が狭い（つまり面積が小さい）メモリセルＭＩＳトランジスタＭtrs のしきい値制御用不純物拡散領域２４ｂにおけるボロン濃度の低下割合は、比較的ゲート幅が広い他のＭＩＳトランジスタＬtr，Ｍtrl のしきい値制御用不純物拡散領域２４ａ，２４ｃにおけるボロン濃度の低下割合よりも大きい。
【００５２】
しかし、本実施形態の半導体装置の製造方法においては、図２（ｃ）に示す工程で、斜めイオン注入を利用して、メモリセルＭＩＳトランジスタＭtrs を形成しようとする領域に、逆方向からのイオン注入によって２つの第１の低濃度不純物注入領域６を互いにオーバーラップするように形成している。したがって、図２（ｅ）に示す工程で、ロジック回路形成領域Ｒlogc及びメモリ回路形成領域Ｒmemoに対して、同じ条件で第２の低濃度不純物注入領域９を形成すると、メモリセルＭＩＳトランジスタＭtrs のゲート幅方向に平行な断面における活性領域Ｒacは、ロジック用ＭＩＳトランジスタ及び周辺用ＭＩＳトランジスタＭtrl のゲート幅方向に平行な断面における各活性領域Ｒacよりも高い不純物濃度を有している。したがって、その後の熱処理によって不純物の拡散が行なわれた後においても、図３（ａ），（ｂ）に示す状態で、メモリセルＭＩＳトランジスタＭtrs のしきい値制御用不純物拡散領域２４ｂにおける不純物濃度は、素子分離７へのボロンの吸収を考慮しても、ロジック用ＭＩＳトランジスタＬtr，周辺用ＭＩＳトランジスタＭtrl の各しきい値制御用不純物拡散領域２４ａ，２４ｃの不純物濃度と同等もしくはそれ以上になっている。よって、本実施形態の半導体装置においては、熱処理の際にボロンが素子分離用絶縁膜に吸い込まれることに起因するしきい値制御用不純物拡散領域２４ｂの濃度低下を補償して、閾低電圧の低下を抑制することができる。
【００５３】
従来の技術では、ロジック用ＭＩＳトランジスタＬtrのしきい値制御用不純物拡散領域２４ａの不純物注入量と、メモリセルＭＩＳトランジスタＭtrs 及び周辺用ＭＩＳトランジスタＭtrl の各不純物拡散領域２４ｂ，２４ｃとで、不純物注入量を異ならせることは可能であった。しかし、メモリセルＭＩＳトランジスタＭtrs 及び周辺用ＭＩＳトランジスタＭtrl の各不純物拡散領域２４ｂ，２４ｃの注入量を異ならせることは困難であった。メモリセルＭＩＳトランジスタＭtrs 及び周辺用ＭＩＳトランジスタＭtrl の各不純物拡散領域２４ｂ，２４ｃに対して、個別の注入マスクを用い，ドーズ量を相異ならせてイオン注入を行なうことは、両者が近接していることから実際上各種の不具合を招くおそれがあるからである。
【００５４】
それに対し、本実施形態では、メモリセルＭＩＳトランジスタＭtrs のゲート幅がロジック用ＭＩＳトランジスタＬtr及び周辺用ＭＩＳトランジスタＭtrl のゲート幅よりも大幅に小さい点に着目し、図２（ｃ）に示す工程で、共通の注入マスクである保護絶縁膜３ａを用いた斜めイオン注入を利用して、ゲート幅の小さいメモリセルＭＩＳトランジスタＭtrs を形成しようとする領域に、逆方向からのイオン注入によって２つの第１の低濃度不純物注入領域６を互いにオーバーラップするように形成している。これにより、個別の注入マスクを用いたイオン注入を行なわなくても、メモリセルＭＩＳトランジスタＭtrs のゲート幅方向に平行な断面における活性領域Ｒacの不純物濃度を、周辺用ＭＩＳトランジスタＭtrl のゲート幅方向に平行な断面における活性領域Ｒacの不純物濃度よりもよりも高くすることができる。よって、上述の作用効果を発揮することができるのである。
【００５５】
図４は、本実施形態の半導体装置における各ＭＩＳトランジスタのゲート幅としきい値電圧との関係を示す図である。図４から明らかなように、メモリ回路形成領域ＲmemoのメモリセルトランジスタＭtrs のしきい値電圧は、ロジック用トランジスタＬtrのしきい値電圧に対して、ゲート幅が０．３μｍ以上では同程度である。しかし、ゲート幅が０．３μｍ未満になると、ロジック回路領域ＲlogcのＭＩＳトランジスタのしきい値電圧は、ゲート幅が狭くなるほど低下する。これは、素子分離７を構成するシリコン酸化膜にボロンが吸収されるためと考えられる。一方、メモリ回路領域Ｒmemoにおいては、ゲート幅が狭くなるほど、図２（ｃ）に示す２つの第１の低濃度不純物注入領域６のオーバーラップ量が大きくなるので、ゲート幅が狭くなるほど不純物の注入量が増大する。そして、メモリ回路形成領域Ｒmemoにおいては、ゲート幅の縮小に対するしきい値制御用不純物（ボロン）の注入量の増大と、素子分離７へのボロンの吸収量とが相殺されるので、しきい値電圧の低下が抑制されるのである。言い換えると、本実施形態の半導体装置においては、ゲート幅が０．３μｍ以下になると、メモリ回路形成領域ＲmemoのＭＩＳトランジスタのしきい値電圧と、ロジック回路形成領域ＲlogcのＭＩＳトランジスタのしきい値電圧との差は、ゲート幅が狭くなるほど大きくなる。
【００５６】
その結果、図４に示すように、本実施形態の工程によって形成された半導体装置においては、ロジック用ＭＩＳトランジスタＬtr，メモリセルＭＩＳトランジスタＭtrs 及び周辺用ＭＩＳトランジスタＭtrl のしきい値電圧がほぼ同一に保持されることになる。よって、ゲート幅の大きい周辺用ＭＩＳトランジスタのしきい値電圧の上昇を抑制しつつ，ゲート幅の狭いメモリセルＭＩＳトランジスタにおける逆ナロー現象を防止することができる。
【００５７】
ただし、図４に示すように、ゲート幅が０．１μｍ以下になると、素子分離７へのボロンの吸い込みなどに起因するしきい値電圧の低下がみられるが、ゲート幅の変化に対するしきい値電圧の変化パターンは、図２（ｃ）に示すイオン注入工程におけるイオン注入の方向と半導体基板１の主面に垂直な方向との角度の調整によって変更させることが可能である。
【００５８】
上記実施形態においては、図２（ｃ）に示す工程において、２つの第１の低濃度不純物注入領域６がゲート幅方向に平行な断面における活性領域Ｒacの中央部で互いにオーバーラップするように、イオン注入を行なったが、その際には２つの第１の低濃度不純物注入領域６が互いに接触していれば、半導体装置の製造工程が終了した時点で、２つの低濃度不純物注入領域６から拡散した不純物が存在する２つの第１の低濃度不純物拡散領域６’が互いにオーバーラップするので、本発明の効果を発揮することは可能である。ただし、半導体装置の製造工程全体が終了した段階で、ゲート電極の下方において、しきい値制御用不純物拡散領域２４ｂの不純物濃度ができるだけ均一であることが好ましい。半導体装置の種類によって熱処理条件が異なるが、一般には、ゲート電極の下方において、しきい値制御用不純物拡散領域２４ｂの不純物濃度が均一であるためには、図２（ｃ）に示す工程において、２つの第１の低濃度不純物注入領域６がオーバーラップしていることが、その後の熱処理条件を複雑化する必要がない点で好ましい。
【００５９】
図２（ｃ）に示すイオン注入の際、ゲート幅方向に平行な断面における半導体基板の主面に垂直な方向から１０°〜３０°傾いた方向から行なうことが好ましい。また、図２（ｃ）に示すイオン注入の条件は、加速電圧（注入エネルギー）が５ｋｅＶ〜３０ｋｅＶ，ドーズ量が１×１０12atoms ・ｃｍ-3〜１×１０14atoms ・ｃｍ-3が一般的である。
【００６０】
また、保護絶縁膜３ａの厚さは、５ｎｍ〜３０ｎｍの範囲にあることが好ましい。
【００６１】
【発明の効果】
本発明によれば、小さいゲート幅を有するＭＩＳトランジスタのしきい値を制御するために、分離用溝を形成するためのエッチングマスクを用いた大傾角角のイオン注入により、ゲート幅方向に平行な断面における活性領域の中央部で互いに接触するように２つの低濃度不純物注入領域を形成したので、逆ナロー現象が生じやすいほど小さいゲート幅を有するＭＩＳトランジスタのしきい値電圧を容易に制御することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の平面図である。
【図２】（ａ）〜（ｅ）は、本発明の実施形態に係る半導体装置の製造工程を示すゲート幅方向に平行な断面における断面図である。
【図３】（ａ），（ｂ）は、それぞれ順に、本発明の実施形態の製造工程の結果形成された半導体装置のゲート幅方向に平行な断面及びゲート長方向に平行な断面における構造を示す断面図である。
【図４】本発明の実施形態の半導体装置における各ＭＩＳトランジスタのゲート幅としきい値電圧との関係を示す図である。
【図５】（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示すゲート幅方向における断面図である。
【図６】従来の技術を用いて形成されたＭＩＳトランジスタのゲート幅としきい値電圧の関係を示す図である。
【符号の説明】
１ 半導体基板
２ 酸化膜
２ａ 下敷き絶縁膜
３ 窒化膜
３ａ 保護絶縁膜
４ レジスト膜
５ レジスト膜
６ 第１の低濃度不純物注入領域
６’ 第１の低濃度不純物拡散領域
７ 素子分離
８ 保護膜
９ 第２の低濃度不純物注入領域
９’ 第２の低濃度不純物拡散領域
２１ ゲート絶縁膜
２２ ゲート電極
２３ ソース・ドレイン領域
２４ しきい値制御用不純物拡散領域
２６ サイドウォール
Ｒac 活性領域
Ｒlogc ロジック回路形成領域
Ｒmemo メモリ回路形成領域
Ｌtr ロジック用ＭＩＳトランジスタ
Ｍtrs メモリセルＭＩＳトランジスタ
Ｍtrl 周辺用ＭＩＳトランジスタ
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にゲート幅の狭いトランジスタにおいて発生する逆ナローチャネル効果の抑制対策に関する。
【０００２】
【従来の技術】
近年、半導体装置（ＬＳＩ）の低コスト化のため、ＬＳＩ中に配置されるＳＲＡＭ回路の高密度化が強く要望されている。ＳＲＡＭ回路の高密度化のためには、ＳＲＡＭ回路の要素であるトランジスタのゲート長の微細化も重要であるが、各素子間を分離している素子分離幅の縮小化も避けては通れない。そして、素子分離幅の縮小のためには、トランジスタのゲート幅の縮小化が必須となってきている。
【０００３】
ここで、トランジスタのゲート幅を縮小していくと、しきい値電圧が低下するという逆ナロー効果が顕著になる。逆ナロー効果が発生すると、ゲート幅が相異なるトランジスタ間でしきい値電圧が相異なることとなり、リーク電流，飽和電流のばらつきが発生したり、回路性能の低下を招くこととなる（例えば、特許文献１参照。）。
【０００４】
そこで、従来より、逆ナロー現象を回避する手段として、以下のような半導体装置の製造方法が行なわれている。
【０００５】
図５（ａ）〜図５（ｅ）は、従来の半導体装置の製造工程を示すゲート幅方向における断面図である。
【０００６】
図５（ａ）〜図５（ｅ）に示す半導体装置は、ロジック回路形成領域Ｒlogcとメモリ回路形成領域Ｒmemoとを有している。ロジック回路形成領域Ｒlogcには、約０．４μｍという広いゲート幅を有するロジック用ＭＩＳトランジスタＬtrが形成される。メモリ回路形成領域Ｒmemoには、約０．１μｍという狭いゲート幅を有するメモリセルＭＩＳトランジスタＭtrs と、ゲート幅が約０．４μｍとゲート幅の広い周辺用ＭＩＳトランジスタＭtrl とが形成される。
【０００７】
まず、図５（ａ）に示す工程で、Ｐ型半導体基板１０１の全面上に、下敷き酸化膜１０２及び窒化膜１０３を順次形成した後、窒化膜１０３上に活性領域形成領域を覆うレジストマスク１０４を形成する。
【０００８】
次に、図５（ｂ）に示す工程で、レジスト膜１０４をマスクにして、ドライエッチングにより窒化膜１０３及び下敷き酸化膜１０２のエッチングを行ない、保護絶縁膜１０３ａ及び下地絶縁膜１０２ａを形成した後、レジスト膜１０４を除去する。
【０００９】
次に、図５（ｃ）に示す工程で、周知のトレンチ分離形成工程により、保護絶縁膜１０３ａをマスクにして、ドライエッチングにより半導体基板１０１を所定の深さまで掘り込んで分離溝（図示せず）を形成した後、基板の全面上に高密度プラズマ法により酸化膜（ＨＤＰ−ＮＳＧ膜）を堆積する。その後、ＣＭＰ法を用いて、ＨＤＰ−ＮＳＧ膜のうち保護絶縁膜１０３ａ上に位置する部分を除去した後、エッチングにより、保護絶縁膜１０３ａ及び下地絶縁膜１０２ａを選択的に除去する。これにより、分離溝にＨＤＰ−ＮＳＧ膜が埋め込まれた素子分離１０５が形成される。
【００１０】
次に、図５（ｄ）に示す工程で、半導体基板１０１の活性領域上に酸化膜からなる保護膜１０６を形成した後、ロジック用ＭＩＳトランジスタＬtrのしきい値電圧を制御するためのＰ型不純物（例えばボロン（Ｂ+ ）又はフッ化ボロン（ＢＦ2 +））のイオン注入を行ない、ロジック回路形成領域Ｒlogcに第１の低濃度不純物注入領域１０７を形成する。このとき、メモリ回路形成領域Ｒmemoにも第１の低濃度不純物注入領域１０７が形成される。
【００１１】
次に、図５（ｅ）に示す工程で、基板上に、メモリ回路形成領域Ｒmemoが開口され、ロジック回路形成領域Ｒlogcを覆うレジスト膜１０８を形成した後、レジスト膜１０８をマスクにして、メモリセルＭＩＳトランジスタＭtrs のしきい値電圧を制御するためのＰ型不純物（例えばボロン（Ｂ+ ）又はフッ化ボロン（ＢＦ2 +））の追加イオン注入（追加しきい値注入）を行ない、メモリ回路形成領域Ｒmemoに第２の低濃度不純物注入領域１０９を形成する。
【００１２】
その後、レジスト膜１０８を除去した後、保護膜１０６を除去する。その後、ゲート絶縁膜、ゲート電極、ソース・ドレイン領域等の形成を行なうことによって、ロジック回路形成領域Ｒlogcにはゲート幅の広いロジック用ＭＩＳトランジスタＬtrが形成され、メモリ回路形成領域Ｒmemoにはゲート幅の狭いメモリセルＭＩＳトランジスタＭtrs とゲート幅の広い周辺用ＭＩＳトランジスタＭtrl とが形成される。そして、第１，第２の低濃度不純物注入領域１０７，１０９中の不純物は、熱酸化工程や不純物活性化のためのＲＴＡ処理などによって拡散し、第１，第２の不純物拡散領域が形成される。
【００１３】
この従来の製造方法によれば、ゲート幅の狭い領域で発生するしきい値電圧低下を、追加イオン注入によって制御することが出来る。これにより、ゲート幅の広いロジック用ＭＩＳトランジスタＬtrのしきい値電圧と、ゲート幅の狭いメモリセルＭＩＳトランジスタＭtrs のしきい値電圧とをほぼ同一のしきい値電圧に制御することができる。
【００１４】
【特許文献１】
特開平１１−２３３７２９号公報（第２頁、図２−図５）
【００１５】
【発明が解決しようとする課題】
上記のような従来の製造方法では、図５（ｅ）に示すように、メモリ回路形成領域Ｒmemoに、しきい値制御用不純物の追加イオン注入を行なうことにより、ゲート幅の広いロジック用ＭＩＳトランジスタＬtrのしきい値制御用不純物拡散領域と、ゲート幅の狭いメモリセルＭＩＳトランジスタＭtrs のしきい値制御用不純物拡散領域との各不純物濃度を同程度にして、両トランジスタＬtr，Ｍtrs の各しきい値電圧をほぼ同一に制御している。
【００１６】
しかしながら、図５（ｅ）に示す工程において、メモリ回路形成領域Ｒmemoの周辺用ＭＩＳトランジスタＭtrl 形成領域にも第２の低濃度不純物注入領域１０９が形成される。そのため、周辺用ＭＩＳトランジスタＭtrl のしきい値制御用不純物拡散領域の不純物濃度が高くなって、周辺用ＭＩＳトランジスタＭtrl のしきい値電圧が上昇し、同じゲート幅のロジック用ＭＩＳトランジスタＬtrのしきい値電圧よりも高くなってしまうという不具合がある。
【００１７】
図６は、従来の技術を用いて形成されたＭＩＳトランジスタのゲート幅としきい値電圧の関係を示す図である。図６から明らかなように、メモリ回路形成領域Ｒmemoの各ＭＩＳトランジスタＭtrs ，Ｍtrl のしきい値電圧は、追加イオン注入によってロジック回路形成領域Ｒlogcのロジック用ＭＩＳトランジスタＬtrのしきい値電圧に対して全体的に高くなる。このため、ロジック用ＭＩＳトランジスタＬtrとメモリセルＭＩＳトランジスタＭtrs は、ほぼ同一のしきい値電圧になるが、周辺用ＭＩＳトランジスタＭtrl はロジック用ＭＩＳトランジスタＬtrよりもしきい値電圧が高くなる（図６に示す例では、しきい値電圧の差が約１００ｍｅＶ）。
【００１８】
本発明の目的は、ゲート幅の異なる複数のＭＩＳトランジスタを有する半導体装置において、ゲート幅の狭いトランジスタにおいて発生する逆ナロー特性を抑制することができる半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の半導体装置は、第１の活性領域を有する半導体基板と、上記第１の活性領域に設けられ、第１のゲート幅を有する第１のＭＩＳトランジスタとを備え、上記第１のＭＩＳトランジスタは、第１導電型不純物を含み，上記第１の活性領域のゲート幅方向に平行な断面における中央部で互いに接触する２つの第１の不純物拡散領域を有するしきい値制御用不純物拡散領域を有している。
【００２０】
これにより、２つの大傾角のイオン注入を利用して、逆ナロー現象が生じやすいほど小さい第１のゲート幅を有する第１のＭＩＳトランジスタのしきい値電圧を容易に制御することが可能になる。
【００２１】
上記第１のＭＩＳトランジスタの上記しきい値制御用不純物拡散領域は、実質的に均一な濃度の第１導電型不純物を含む第２の不純物拡散領域をさらに有することにより、不純物濃度をより細やかに制御することができる。
【００２２】
上記半導体基板は第２の活性領域を有しており、上記第２の活性領域には、上記第１のゲート幅よりも大きい第２のゲート幅を有する第２のＭＩＳトランジスタが設けられており、上記第２のＭＩＳトランジスタは、第１導電型不純物を含み，ゲート幅方向に平行な断面における中央部を挟んで互いに離間している２つの第１の不純物拡散領域と、実質的に均一な濃度の第１導電型不純物を含む第２の不純物注入領域とを有していることにより、第１の活性領域における第１導電型不純物の素子分離への吸収に起因する濃度の低下度合が、第２の活性領域における第１導電型不純物の素子分離への吸収に起因する不純物濃度の低下度合よりも大きくても、逆ナロー現象を抑制しつつ、第１，第２のＭＩＳトランジスタのしきい値電圧を同じ程度に制御することができる。
【００２３】
上記半導体基板は第３の活性領域を有しており、上記第３の活性領域には、上記第１のゲート幅よりも大きい第３のゲート幅を有する第３のＭＩＳトランジスタが設けられており、上記第３のＭＩＳトランジスタは、実質的に均一な濃度の第１導電型不純物を含む第２の不純物注入領域を有するしきい値制御用不純物拡散領域を有していることにより、第１，第２，第３のＭＩＳトランジスタの角しきい値電圧を同じ程度に制御することができる。
【００２４】
上記半導体装置は、メモリセル領域及び周辺回路を有するＳＲＡＭと、ロジック回路とを備えており、上記第１のＭＩＳトランジスタは、上記ＳＲＡＭのメモリセル領域に配置されるメモリセルトランジスタであり、上記第２のＭＩＳトランジスタは、上記ＳＲＡＭの周辺回路に配置される周辺用トランジスタであり、上記第３のＭＩＳトランジスタは、上記ロジック回路に配置されるロジック用ＭＩＳトランジスタであることにより、特に微細化が要求され、ゲート幅の小さいメモリセルＭＩＳトランジスタを有するＳＲＡＭ，ロジック混載型半導体装置のしきい値電圧を適正に制御することができる。
【００２５】
本発明の半導体装置の製造方法は、半導体基板上に、第１のＭＩＳトランジスタの第１の活性領域を覆い、第１の活性領域を囲む素子分離形成領域の上方に位置する部分に開口を有する保護絶縁膜を形成する工程（ａ）と、上記保護絶縁膜をマスクにして、上記第１の活性領域に、ゲート幅方向に平行な断面において上記半導体基板の主面に垂直な方向に対して互いに逆方向に傾いた２つの方向からしきい値制御用不純物のイオン注入を行なって、第１の活性領域の中央部で接触する２つの第１の不純物注入領域を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記保護絶縁膜をマスクにして上記半導体基板のエッチングを行なって、上記第１の活性領域を囲む分離用溝を形成した後、上記分離用溝内に絶縁膜を埋め込んで素子分離を形成する工程（ｃ）とを含んでいる。
【００２６】
この方法により、工程（ｂ）において、分離用溝を形成するための保護絶縁膜を注入マスクとする２つの大傾角のイオン注入を利用して、逆ナロー現象が生じやすいほど小さい第１のゲート幅を有する第１のＭＩＳトランジスタのしきい値電圧を容易に制御することが可能になる。
【００２７】
上記工程（ｃ）の後に、上記保護絶縁膜を除去する工程（ｄ）と、上記工程（ｄ）の後に、上記第１の活性領域に、しきい値電圧制御用不純物のイオン注入を行なって、実質的に均一な不純物濃度を有する第２の不純物注入領域を形成する工程（ｅ）とをさらに含むことにより、より細やかに第１のＭＩＳトランジスタのしきい値電圧制御することが可能になる。
【００２８】
上記工程（ａ）では、上記第１のゲート幅よりも大きい第２のゲート幅を有する第２のＭＩＳトランジスタの第２の活性領域を覆い、第２の活性領域を囲む素子分離形成領域の上方に位置する部分に開口を有するように、上記保護絶縁膜を形成し、上記工程（ｂ）では、上記第２の活性領域に、中央部を挟んで互いに離間する２つの第１の不純物注入領域を形成し、上記工程（ｃ）では、上記第２の活性領域を囲むように、上記分離用溝及び素子分離を形成し、上記工程（ｅ）では、上記第２の活性領域に実質的に均一な不純物濃度を有する第２の不純物注入領域を形成するように、上記しきい値電圧制御用不純物のイオン注入を行なうことにより、共通の注入マスクを用いたイオン注入により、第１のＭＩＳトランジスタにおける逆ナロー現象を抑制しつつ、ゲート幅が相異なる第１，第２のＭＩＳトランジスタのしきい値電圧を同程度に制御することができる。
【００２９】
上記工程（ａ）では、上記第１のゲート幅よりも大きい第３のゲート幅を有する第３のＭＩＳトランジスタの第３の活性領域を覆い、第３の活性領域を囲む素子分離形成領域の上方に位置する部分に開口を有するように、上記保護絶縁膜を形成し、上記工程（ｂ）では、少なくとも上記第３の活性領域を覆うレジストマスクを形成した後、上記保護絶縁膜及び上記レジストマスクをマスクとして、上記しきい値制御用不純物のイオン注入を行ない、上記工程（ｃ）では、上記レジストマスクを除去した後、上記第３の活性領域を囲むように、上記分離用溝及び素子分離を形成し、上記工程（ｅ）では、上記第３の活性領域に、実質的に均一な不純物濃度を有する第２の不純物注入領域を形成するように上記しきい値電圧制御用不純物のイオン注入を行なうことにより、第１，第２，第３のＭＩＳトランジスタのしきい値電圧を同程度に制御することができる。
【００３０】
上記第１のＭＩＳトランジスタとして、ＳＲＡＭのメモリセル領域に配置されるメモリセルトランジスタを形成し、上記第２のＭＩＳトランジスタとして、上記ＳＲＡＭの周辺回路に配置される周辺用トランジスタを形成し、上記第３のＭＩＳトランジスタとして、ロジック回路に配置されるロジック用ＭＩＳトランジスタを形成することにより、特に微細化が要求され、ゲート幅の小さいメモリセルＭＩＳトランジスタを有するＳＲＡＭ，ロジック混載型半導体装置のしきい値電圧を適正に制御する製造方法の提供を図ることができる。
【００３１】
【発明の実施の形態】
図１は、本発明の実施形態に係る半導体装置の平面図である。図１に示すように、本発明の半導体装置１０には、各種演算や制御を行なうロジック回路５０と、メモリセル領域５２及び周辺回路５３とを有するＳＲＡＭ５１と、ロジック回路５０及びＳＲＡＭ５１と外部機器との信号の授受を行なうためのＩ／Ｏ回路５４とを備えている。
【００３２】
図２（ａ）〜図２（ｅ）は、本発明の実施形態に係る半導体装置１０の製造工程を示すゲート幅方向における断面図である。
【００３３】
図２（ａ）〜図２（ｅ）に示すように、本実施形態に係る半導体装置は、ロジック回路形成領域Ｒlogcとメモリ回路形成領域Ｒmemoとを有し、ロジック回路形成領域Ｒlogcの活性領域Ｒacには、ゲート幅が約０．４μｍとゲート幅の広いロジック用ＭＩＳトランジスタＬtrが形成され、メモリ回路形成領域Ｒmemoの２つの活性領域Ｒacには、それぞれ、約０．１μｍという狭いゲート幅を有するメモリセルＭＩＳトランジスタＭtrs と、約０．４μｍという広いゲート幅を有する周辺用ＭＩＳトランジスタＭtrl とが形成される。
【００３４】
まず、図２（ａ）に示す工程で、Ｐ型半導体基板１の全面上に、厚さ２０ｎｍの酸化膜２と、厚さ１００ｎｍの窒化膜３とを順次形成した後、窒化膜３上に、各ＭＩＳトランジスタの各活性領域Ｒacを覆い、活性領域を囲む素子分離を形成しようとする領域（素子分離形成領域）の上方に開口を有するレジスト膜４を形成する。
【００３５】
次に、図２（ｂ）に示す工程で、レジスト膜４をマスクとしてドライエッチングを行なうことにより、窒化膜３及び酸化膜２をパターニングして、各ＭＩＳトランジスタの各活性領域Ｒacを覆い、素子分離を形成しようとする領域（素子分離形成領域）の上方に開口を有する保護絶縁膜３ａ（エッチングマスク）及び下敷き絶縁膜２ａを形成した後、レジスト膜４を除去する。
【００３６】
次に、図２（ｃ）に示す工程で、基板上に、メモリ回路形成領域Ｒmemoの上方に開口を有し、ロジック回路形成領域Ｒlogcを覆うレジスト膜５を形成する。その後、レジスト膜５及び保護絶縁膜３ａを注入マスクとして用い、メモリセルＭＩＳトランジスタＭtrs のしきい値電圧を制御するためのＰ型不純物（例えばボロン（Ｂ+ ）又はフッ化ボロン（ＢＦ2 +））のイオン注入（しきい値制御用不純物の注入）を行なうことにより、メモリ回路形成領域Ｒmemoの各活性領域Ｒacに第１の低濃度不純物注入領域６を形成する。このとき、Ｐ型不純物のイオン注入は、ゲート幅方向に平行な断面において半導体基板１の主面に垂直な方向から角度１０°〜３０°程度傾いた方向から、加速エネルギー１０〜３０ｋｅＶ，ドーズ量１×１０12ｃｍ-2〜１×１０13ｃｍ-2，４ステップの条件により注入する。
【００３７】
このとき、メモリ回路形成領域ＲmemoのメモリセルＭＩＳトランジスタＭtrs の活性領域Ｒacにおいては、ゲート幅方向に平行な断面において、保護絶縁膜３ａ及び下敷き絶縁膜２ａの下方において、半導体基板１の主面に垂直な方向から互いに逆方向に傾いた２つの方向からのイオン注入によって形成された２つの第１の低濃度不純物注入領域６がオーバーラップするようにイオン注入を行なう。このときの適正な傾き角は、保護絶縁膜３ａ及び下敷き絶縁膜２ａの厚さによっても変わるが、一般には、１０°以上で３０°以下であることが好ましい。また、ゲート幅方向に平行な断面において、メモリ回路形成領域Ｒmemoの周辺用ＭＩＳトランジスタＭtrl の活性領域Ｒacにおける保護絶縁膜３ａの各端部下方に位置する領域にも、２つの第１の低濃度不純物注入領域６が形成されているが、両者は中央部を挟んで互いに離間している。一方、ロジック回路形成領域Ｒlogcは、イオン注入の際にレジスト膜５によって覆われているので、低濃度不純物注入領域は形成されない。
【００３８】
ここで、図２（ｃ）に示す工程における第１の低濃度不純物注入領域６の形成の際に、４ステップのイオン注入を行なっているので、図２（ｃ）に示す断面とは異なるゲート長方向に平行な断面においても、素子分離７に近接する部分に第１の低濃度不純物注入領域６が形成される。つまり、４つの第１の低濃度不純物注入領域６が形成されることになるが、ゲート長方向に平行な断面においては、ソース・ドレイン領域となる領域の周辺部のみに第１の低濃度不純物注入領域６が形成され、その後のソース・ドレイン領域形成の際の第２導電型不純物（ヒ素，リンなどのＮ型不純物）の注入によって、ゲート長に平行な断面において形成される第１の低濃度不純物注入領域６は、Ｎ型に変化する。よって、ゲート長に平行な断面におけるしきい値制御用不純物注入領域の存在は考慮する必要がない。
【００３９】
次に、図２（ｄ）に示す工程で、レジスト膜５を除去した後、周知のトレンチ分離形成工程により、保護絶縁膜３ａをマスクにして、ドライエッチングにより半導体基板１の一部を所定の深さ（例えば、深さ２５０〜３００ｎｍ）までエッチングを行なって分離用溝を形成した後、半導体基板１上の全面に高密度プラズマ法により厚さ６００ｎｍのシリコン酸化膜（ＨＤＰ−ＮＳＧ膜）を堆積する。その後、ＣＭＰによる平坦化工程により、ＨＤＰ−ＮＳＧ膜のうち保護絶縁膜３ａ上に位置する部分を除去した後、保護絶縁膜３ａ及び下敷き絶縁膜２ａを選択的に除去する。これにより、分離用溝にＨＤＰ−ＮＳＧ膜が埋め込まれ、活性領域Ｒacを囲む素子分離７が形成される。その後、半導体基板１の熱酸化を行なって、半導体基板１の活性領域Ｒac上にシリコン酸化膜からなる保護膜８を形成する。このとき、半導体基板１内に注入されたＰ型不純物（例えばボロン）が拡散するので、第１の低濃度不純物注入領域６中の不純物が拡散した第１の低濃度不純物拡散領域６’が形成される。
【００４０】
次に、図２（ｅ）に示す工程で、半導体基板１内に、ロジック用ＭＩＳトランジスタＬtrのしきい値電圧を制御するためのＰ型不純物（例えばボロン（Ｂ+ ）又はフッ化ボロン（ＢＦ2 +））のイオン注入（しきい値注入）を行ない、ロジック回路形成領域Ｒlogcに第２の低濃度不純物注入領域９を形成する。このとき、Ｐ型不純物のイオン注入は、半導体基板１の主面に実質的に垂直な方向（傾き角度７°以下）から、加速エネルギー１０〜３０ｋｅＶ，ドーズ量１×１０12ｃｍ-2〜１×１０14ｃｍ-2の条件により注入する。
【００４１】
このイオン注入の直後において、メモリ回路形成領域ＲmemoのメモリセルＭＩＳトランジスタＭtrs の活性領域Ｒacには、第１導電型不純物であるボロンを含み，ゲート幅方向の断面における各端部から延びて中央部で互いにオーバーラップする２つの第１の低濃度不純物拡散領域６’と、実質的に均一な濃度の第１電型不純物であるボロンを含む第２の低濃度不純物注入領域９とが混在している。
【００４２】
また、メモリ回路形成領域Ｒmemoの周辺用ＭＩＳトランジスタＭtrl の活性領域Ｒacには、ゲート幅方向の断面における各端部から延びて中央部を挟んで互いに離間する２つの第１の低濃度不純物拡散領域６’と、実質的に均一な濃度の第１電型不純物であるボロンを含む第２の低濃度不純物注入領域９とが混在している。
【００４３】
一方、ロジック回路形成領域Ｒlogcのロジック用ＭＩＳトランジスタＬtrの活性領域Ｒacには、実質的に均一な濃度の第１電型不純物であるボロンを含む第２の低濃度不純物注入領域９が存在している。
【００４４】
その後、保護膜６を除去した後、ゲート絶縁膜、ゲート電極、ソース・ドレイン領域等の形成を行なうことによって、ロジック回路形成領域Ｒlogcには、ゲート幅の広いロジック用ＭＩＳトランジスタＬtrが形成され、メモリ回路形成領域Ｒmemoにはゲート幅の狭いメモリセルＭＩＳトランジスタＭtrs とゲート幅の広い周辺用ＭＩＳトランジスタＭtrl が形成される。そのとき、第２の低濃度不純物拡散領域９中の不純物も活性化されるとともに拡散して、第２の低濃度不純物拡散領域９’（図３（ａ）参照）が形成される。
【００４５】
なお、図２（ａ）〜図２（ｅ）に示す断面図においては、Ｎチャネル型ＭＩＳトランジスタのみが図示されているが、各回路にはＰチャネル型ＭＩＳトランジスタも設けられている。ただし、Ｐチャネル型ＭＩＳトランジスタの場合、しきい値制御用不純物拡散領域にヒ素などのＮ型不純物がドープされるが、Ｎ型不純物の場合，特にヒ素の場合には、逆ナロー現象が顕著になるほど素子分離用絶縁膜に吸い込まれることがないので、本実施形態においては、図示を省略している。
【００４６】
図３（ａ），（ｂ）は、それぞれ順に、上述の工程の結果形成された半導体装置のゲート幅方向に平行な断面及びゲート長方向に平行な断面における構造を示す断面図である。図３（ａ），（ｂ）においても、Ｎチャネル型ＭＩＳトランジスタのみが図示されているが、各回路にはＰチャネル型ＭＩＳトランジスタも設けられている。
【００４７】
図３（ａ），（ｂ）に示すように、ロジック回路形成領域Ｒlogcのロジック用ＭＩＳトランジスタＬtrは、半導体基板１の上に設けられた厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜２１ａと、ゲート絶縁膜２１ａの上に設けられたポリシリコン膜からなるゲート長が０．１μｍのゲート電極２２ａと、ゲート電極２２ａの側面を覆うサイドウォール２６ａと、半導体基板１内におけるゲート電極２２ａの両側方に位置する領域に設けられたＮ型不純物を含むソース・ドレイン領域２３ａと、ソース・ドレイン領域２３ａ間に設けられた濃度７×１０17atoms ・ｃｍ-3のＰ型不純物を含むしきい値制御用不純物拡散領域２４ａとを有している。ここで、ソース・ドレイン領域２３ａは、濃度１×１０20atoms ・ｃｍ-3のＮ型不純物を含むエクステンション領域と濃度１×１０21atoms ・ｃｍ-3のＮ型不純物を含む高濃度ソース・ドレイン領域とによって構成されている。また、しきい値制御用不純物拡散領域２４ａには、第２の低濃度不純物注入領域９から拡散した実質的に均一な濃度の第１導電型不純物（ボロン）を含む第２の低濃度不純物拡散領域９’が存在している。
【００４８】
また、メモリ回路形成領域ＲmemoのメモリセルＭＩＳトランジスタＭtrs は、半導体基板１の上に設けられた厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜２１ｂと、ゲート絶縁膜２１ｂの上に設けられたポリシリコン膜からなるゲート長が０．１μｍのゲート電極２２ｂと、ゲート電極２２ｂの側面を覆うサイドウォール２６ｂと、半導体基板１内におけるゲート電極２２ｂの両側方に位置する領域に設けられたＮ型不純物を含むソース・ドレイン領域２３ｂと、ソース・ドレイン領域２３ｂ間に設けられた濃度９×１０17atoms ・ｃｍ-3のＰ型不純物を含むしきい値制御用不純物拡散領域２４ｂ（チャネル領域を含む）とを有している。ここで、ソース・ドレイン領域２３ｂは、濃度１×１０20atoms ・ｃｍ-3のＮ型不純物を含むエクステンション領域と濃度１×１０21atoms ・ｃｍ-3のＮ型不純物を含む高濃度ソース・ドレイン領域とによって構成されている。また、しきい値制御用不純物拡散領域２４ｂには、第１導電型不純物であるボロンを含み，ゲート幅方向の断面における各端部から延びて中央部で互いにオーバーラップする２つの第１の低濃度不純物拡散領域６’と、実質的に均一な濃度の第１電型不純物であるボロンを含む第２の低濃度不純物拡散領域９’とが混在している。
【００４９】
また、メモリ回路形成領域Ｒmemoの周辺用ＭＩＳトランジスタＭtrl は、半導体基板１の上に設けられた厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜２１ｃと、ゲート絶縁膜２１ｃの上に設けられたポリシリコン膜からなるゲート長が０．１μｍのゲート電極２２ｃと、ゲート電極２２ｃの側面を覆うサイドウォール２６ｃと、半導体基板１内におけるゲート電極２２ｃの両側方に位置する領域に設けられたＮ型不純物を含むソース・ドレイン領域２３ｃと、ソース・ドレイン領域２３ｃ間に設けられた濃度７×１０17atoms ・ｃｍ-3のＰ型不純物を含むしきい値制御用不純物拡散領域２４ｃとを有している。ここで、ソース・ドレイン領域２３ｃは、濃度１×１０20atoms ・ｃｍ-3のＮ型不純物を含むエクステンション領域と濃度１×１０21atoms ・ｃｍ-3のＮ型不純物を含む高濃度ソース・ドレイン領域とによって構成されている。また、しきい値制御用不純物拡散領域２４ｃには、ゲート幅方向の断面における各端部から延びて中央部を挟んで互いに離間する２つの第１の低濃度不純物拡散領域６’と、実質的に均一な濃度の第１電型不純物であるボロンを含む第２の低濃度不純物注入領域９とが混在している。ただし、第１の低濃度不純物拡散領域６’の面積は、しきい値制御用不純物拡散領域２４ｃ全体の面積に比較して極めて小さいので、しきい値制御用不純物拡散領域２４ｃの不純物濃度は、ロジック用ＭＩＳトランジスタのしきい値制御用不純物拡散領域２４ａの不純物濃度と実質的にはほとんど同じと考えてよい。
【００５０】
そして、各ＭＩＳトランジスタのしきい値制御用不純物拡散領域２４ａ，２４ｂ，２４ｃを比べると、メモリ回路形成領域ＲmemoのメモリセルＭＩＳトランジスタＭtrs のしきい値制御用不純物拡散領域２４ｂのＰ型不純物の濃度は、互いにオーバーラップする２つの第１の低濃度不純物拡散領域６’と第２の低濃度不純物拡散領域９’との各不純物濃度が加算された不純物濃度になっているので、ロジック用ＭＩＳトランジスタＬtrのしきい値制御用不純物拡散領域２４ａや、周辺用ＭＩＳトランジスタＭtrl のしきい値制御用不純物拡散領域２４ｃよりも高濃度のＰ型不純物を含んでいる。
【００５１】
一般に、半導体装置の製造工程においては、図２（ｄ）に示す熱酸化工程や、その後のゲート絶縁膜の形成のための熱酸化工程、あるいは必要に応じて行なわれる不純物拡散のための熱処理（ＲＴＡ）などのたびに、しきい値制御用不純物拡散領域２４ａ〜２４ｃ中のボロンが素子分離７のシリコン酸化膜に吸い込まれる。その結果、特にゲート幅が狭い（つまり面積が小さい）メモリセルＭＩＳトランジスタＭtrs のしきい値制御用不純物拡散領域２４ｂにおけるボロン濃度の低下割合は、比較的ゲート幅が広い他のＭＩＳトランジスタＬtr，Ｍtrl のしきい値制御用不純物拡散領域２４ａ，２４ｃにおけるボロン濃度の低下割合よりも大きい。
【００５２】
しかし、本実施形態の半導体装置の製造方法においては、図２（ｃ）に示す工程で、斜めイオン注入を利用して、メモリセルＭＩＳトランジスタＭtrs を形成しようとする領域に、逆方向からのイオン注入によって２つの第１の低濃度不純物注入領域６を互いにオーバーラップするように形成している。したがって、図２（ｅ）に示す工程で、ロジック回路形成領域Ｒlogc及びメモリ回路形成領域Ｒmemoに対して、同じ条件で第２の低濃度不純物注入領域９を形成すると、メモリセルＭＩＳトランジスタＭtrs のゲート幅方向に平行な断面における活性領域Ｒacは、ロジック用ＭＩＳトランジスタ及び周辺用ＭＩＳトランジスタＭtrl のゲート幅方向に平行な断面における各活性領域Ｒacよりも高い不純物濃度を有している。したがって、その後の熱処理によって不純物の拡散が行なわれた後においても、図３（ａ），（ｂ）に示す状態で、メモリセルＭＩＳトランジスタＭtrs のしきい値制御用不純物拡散領域２４ｂにおける不純物濃度は、素子分離７へのボロンの吸収を考慮しても、ロジック用ＭＩＳトランジスタＬtr，周辺用ＭＩＳトランジスタＭtrl の各しきい値制御用不純物拡散領域２４ａ，２４ｃの不純物濃度と同等もしくはそれ以上になっている。よって、本実施形態の半導体装置においては、熱処理の際にボロンが素子分離用絶縁膜に吸い込まれることに起因するしきい値制御用不純物拡散領域２４ｂの濃度低下を補償して、閾低電圧の低下を抑制することができる。
【００５３】
従来の技術では、ロジック用ＭＩＳトランジスタＬtrのしきい値制御用不純物拡散領域２４ａの不純物注入量と、メモリセルＭＩＳトランジスタＭtrs 及び周辺用ＭＩＳトランジスタＭtrl の各不純物拡散領域２４ｂ，２４ｃとで、不純物注入量を異ならせることは可能であった。しかし、メモリセルＭＩＳトランジスタＭtrs 及び周辺用ＭＩＳトランジスタＭtrl の各不純物拡散領域２４ｂ，２４ｃの注入量を異ならせることは困難であった。メモリセルＭＩＳトランジスタＭtrs 及び周辺用ＭＩＳトランジスタＭtrl の各不純物拡散領域２４ｂ，２４ｃに対して、個別の注入マスクを用い，ドーズ量を相異ならせてイオン注入を行なうことは、両者が近接していることから実際上各種の不具合を招くおそれがあるからである。
【００５４】
それに対し、本実施形態では、メモリセルＭＩＳトランジスタＭtrs のゲート幅がロジック用ＭＩＳトランジスタＬtr及び周辺用ＭＩＳトランジスタＭtrl のゲート幅よりも大幅に小さい点に着目し、図２（ｃ）に示す工程で、共通の注入マスクである保護絶縁膜３ａを用いた斜めイオン注入を利用して、ゲート幅の小さいメモリセルＭＩＳトランジスタＭtrs を形成しようとする領域に、逆方向からのイオン注入によって２つの第１の低濃度不純物注入領域６を互いにオーバーラップするように形成している。これにより、個別の注入マスクを用いたイオン注入を行なわなくても、メモリセルＭＩＳトランジスタＭtrs のゲート幅方向に平行な断面における活性領域Ｒacの不純物濃度を、周辺用ＭＩＳトランジスタＭtrl のゲート幅方向に平行な断面における活性領域Ｒacの不純物濃度よりもよりも高くすることができる。よって、上述の作用効果を発揮することができるのである。
【００５５】
図４は、本実施形態の半導体装置における各ＭＩＳトランジスタのゲート幅としきい値電圧との関係を示す図である。図４から明らかなように、メモリ回路形成領域ＲmemoのメモリセルトランジスタＭtrs のしきい値電圧は、ロジック用トランジスタＬtrのしきい値電圧に対して、ゲート幅が０．３μｍ以上では同程度である。しかし、ゲート幅が０．３μｍ未満になると、ロジック回路領域ＲlogcのＭＩＳトランジスタのしきい値電圧は、ゲート幅が狭くなるほど低下する。これは、素子分離７を構成するシリコン酸化膜にボロンが吸収されるためと考えられる。一方、メモリ回路領域Ｒmemoにおいては、ゲート幅が狭くなるほど、図２（ｃ）に示す２つの第１の低濃度不純物注入領域６のオーバーラップ量が大きくなるので、ゲート幅が狭くなるほど不純物の注入量が増大する。そして、メモリ回路形成領域Ｒmemoにおいては、ゲート幅の縮小に対するしきい値制御用不純物（ボロン）の注入量の増大と、素子分離７へのボロンの吸収量とが相殺されるので、しきい値電圧の低下が抑制されるのである。言い換えると、本実施形態の半導体装置においては、ゲート幅が０．３μｍ以下になると、メモリ回路形成領域ＲmemoのＭＩＳトランジスタのしきい値電圧と、ロジック回路形成領域ＲlogcのＭＩＳトランジスタのしきい値電圧との差は、ゲート幅が狭くなるほど大きくなる。
【００５６】
その結果、図４に示すように、本実施形態の工程によって形成された半導体装置においては、ロジック用ＭＩＳトランジスタＬtr，メモリセルＭＩＳトランジスタＭtrs 及び周辺用ＭＩＳトランジスタＭtrl のしきい値電圧がほぼ同一に保持されることになる。よって、ゲート幅の大きい周辺用ＭＩＳトランジスタのしきい値電圧の上昇を抑制しつつ，ゲート幅の狭いメモリセルＭＩＳトランジスタにおける逆ナロー現象を防止することができる。
【００５７】
ただし、図４に示すように、ゲート幅が０．１μｍ以下になると、素子分離７へのボロンの吸い込みなどに起因するしきい値電圧の低下がみられるが、ゲート幅の変化に対するしきい値電圧の変化パターンは、図２（ｃ）に示すイオン注入工程におけるイオン注入の方向と半導体基板１の主面に垂直な方向との角度の調整によって変更させることが可能である。
【００５８】
上記実施形態においては、図２（ｃ）に示す工程において、２つの第１の低濃度不純物注入領域６がゲート幅方向に平行な断面における活性領域Ｒacの中央部で互いにオーバーラップするように、イオン注入を行なったが、その際には２つの第１の低濃度不純物注入領域６が互いに接触していれば、半導体装置の製造工程が終了した時点で、２つの低濃度不純物注入領域６から拡散した不純物が存在する２つの第１の低濃度不純物拡散領域６’が互いにオーバーラップするので、本発明の効果を発揮することは可能である。ただし、半導体装置の製造工程全体が終了した段階で、ゲート電極の下方において、しきい値制御用不純物拡散領域２４ｂの不純物濃度ができるだけ均一であることが好ましい。半導体装置の種類によって熱処理条件が異なるが、一般には、ゲート電極の下方において、しきい値制御用不純物拡散領域２４ｂの不純物濃度が均一であるためには、図２（ｃ）に示す工程において、２つの第１の低濃度不純物注入領域６がオーバーラップしていることが、その後の熱処理条件を複雑化する必要がない点で好ましい。
【００５９】
図２（ｃ）に示すイオン注入の際、ゲート幅方向に平行な断面における半導体基板の主面に垂直な方向から１０°〜３０°傾いた方向から行なうことが好ましい。また、図２（ｃ）に示すイオン注入の条件は、加速電圧（注入エネルギー）が５ｋｅＶ〜３０ｋｅＶ，ドーズ量が１×１０12atoms ・ｃｍ-3〜１×１０14atoms ・ｃｍ-3が一般的である。
【００６０】
また、保護絶縁膜３ａの厚さは、５ｎｍ〜３０ｎｍの範囲にあることが好ましい。
【００６１】
【発明の効果】
本発明によれば、小さいゲート幅を有するＭＩＳトランジスタのしきい値を制御するために、分離用溝を形成するためのエッチングマスクを用いた大傾角角のイオン注入により、ゲート幅方向に平行な断面における活性領域の中央部で互いに接触するように２つの低濃度不純物注入領域を形成したので、逆ナロー現象が生じやすいほど小さいゲート幅を有するＭＩＳトランジスタのしきい値電圧を容易に制御することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の平面図である。
【図２】（ａ）〜（ｅ）は、本発明の実施形態に係る半導体装置の製造工程を示すゲート幅方向に平行な断面における断面図である。
【図３】（ａ），（ｂ）は、それぞれ順に、本発明の実施形態の製造工程の結果形成された半導体装置のゲート幅方向に平行な断面及びゲート長方向に平行な断面における構造を示す断面図である。
【図４】本発明の実施形態の半導体装置における各ＭＩＳトランジスタのゲート幅としきい値電圧との関係を示す図である。
【図５】（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示すゲート幅方向における断面図である。
【図６】従来の技術を用いて形成されたＭＩＳトランジスタのゲート幅としきい値電圧の関係を示す図である。
【符号の説明】
１ 半導体基板
２ 酸化膜
２ａ 下敷き絶縁膜
３ 窒化膜
３ａ 保護絶縁膜
４ レジスト膜
５ レジスト膜
６ 第１の低濃度不純物注入領域
６’ 第１の低濃度不純物拡散領域
７ 素子分離
８ 保護膜
９ 第２の低濃度不純物注入領域
９’ 第２の低濃度不純物拡散領域
２１ ゲート絶縁膜
２２ ゲート電極
２３ ソース・ドレイン領域
２４ しきい値制御用不純物拡散領域
２６ サイドウォール
Ｒac 活性領域
Ｒlogc ロジック回路形成領域
Ｒmemo メモリ回路形成領域
Ｌtr ロジック用ＭＩＳトランジスタ
Ｍtrs メモリセルＭＩＳトランジスタ
Ｍtrl 周辺用ＭＩＳトランジスタ
Claims (8)
- 第１の活性領域及び第２の活性領域を有する半導体基板と、
上記第１の活性領域に設けられ、第１のゲート幅を持つ第１のゲート電極を有する第１のＭＩＳトランジスタと、
上記第２の活性領域に設けられ、上記第１のゲート幅よりも大きい第２のゲート幅を持つ第２のゲート電極を有する第２のＭＩＳトランジスタとを備え、
上記第１のゲート電極の下方に位置する上記第１の活性領域部分に、上記第１のゲート電極のゲート幅方向の両端部から各々伸び且つ中央部において互いに接触する２つの第１の不純物拡散領域と、均一な不純物濃度を有する第２の不純物拡散領域とを備える第１のしきい値制御用不純物拡散領域が形成されていると共に、
上記第２のゲート電極の下方に位置する上記第２の活性領域部分に、上記第２のゲート電極のゲート幅方向の両端部から各々伸び且つ中央部を挟んで互いに離間している２つの第３の不純物拡散領域と、均一な不純物濃度を有する第４の不純物拡散領域とを備える第２のしきい値制御用不純物拡散領域が形成されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記半導体装置は、メモリセル領域及び周辺回路を有するＳＲＡＭを備えており、
上記第１のＭＩＳトランジスタは、上記ＳＲＡＭのメモリセル領域に配置されるメモリセルトランジスタであり、
上記第２のＭＩＳトランジスタは、上記ＳＲＡＭの周辺回路に配置される周辺用トランジスタであることを特徴とする半導体装置。 - 請求項１又は２に記載の半導体装置において、
上記半導体基板は第３の活性領域を有しており、
上記第３の活性領域に設けられ、上記第１のゲート幅よりも大きい第３のゲート幅を持つ第３のゲート電極を有する第３のＭＩＳトランジスタを更に備え、
上記第３のゲート電極の下方に位置する上記第３の活性領域に、均一な不純物濃度を有する第５の不純物拡散領域からなる第３のしきい値制御用不純物拡散領域が形成されていることを特徴とする半導体装置。 - 請求項３記載の半導体装置において、
上記半導体装置は、ロジック回路をさらに備えており、
上記第３のＭＩＳトランジスタは、上記ロジック回路に配置されるロジック用ＭＩＳトランジスタであることを特徴とする半導体装置。 - 請求項１〜４のいずれか１つに記載の半導体装置において、
上記第１〜第５の不純物拡散領域は、それぞれボロンが拡散されていることを特徴とする半導体装置。 - 半導体基板上に、第１のＭＩＳトランジスタの第１の活性領域及び第２のＭＩＳトランジスタの第２の活性領域を覆い、上記第１の活性領域及び上記第２の活性領域を囲む素子分離形成領域の上方に位置する部分に開口部を有する保護絶縁膜を形成する工程（ａ）と、
上記保護絶縁膜をマスクにして、上記第１の活性領域及び上記第２の活性領域に、上記半導体基板の主面に垂直な方向に対してゲート幅方向に互いに逆方向に傾いた２つの方向から第１のしきい値制御用不純物をイオン注入する工程（ｂ）と、
上記工程（ｂ）の後に、上記保護絶縁膜をマスクにして上記半導体基板のエッチングを行なって、上記第１の活性領域及び上記第２の活性領域をそれぞれ囲む分離用溝を形成した後、上記分離用溝内に絶縁膜を埋め込んで素子分離を形成する工程（ｃ）と、
上記工程（ｃ）の後に、上記保護絶縁膜を除去する工程（ｄ）と、
上記工程（ｄ）の後に、上記第１の活性領域及び上記第２の活性領域に、上記半導体基板の主面に垂直な方向から第２のしきい値制御用不純物をイオン注入する工程（ｅ）とを備え、
上記工程（ｂ）において、上記第１のＭＩＳトランジスタにおける上記第１の活性領域に、上記第１のＭＩＳトランジスタのゲート幅方向の両端部から各々伸び且つ中央部にお いて互いに接触する２つの第１の不純物拡散領域を形成すると共に、上記第２のＭＩＳトランジスタにおける上記第２の活性領域に、上記第２のＭＩＳトランジスタのゲート幅方向の両端部から各々伸び且つ中央部を挟んで互いに離間している２つの第２の不純物拡散領域を形成し、
上記工程（ｅ）において、上記第１の活性領域に、均一な不純物濃度を有する第３の不純物拡散領域を形成する共に、上記第２の活性領域に、均一な不純物濃度を有する第４の不純物拡散領域を形成することを特徴とする半導体装置の製造方法。 - 請求項６記載の半導体装置の製造方法において、
上記工程（ａ）では、上記第１のゲート幅よりも大きい第３のゲート幅を有する第３のＭＩＳトランジスタの第３の活性領域を覆い、上記第３の活性領域を囲む素子分離形成領域の上方に位置する部分に開口を有するように、上記保護絶縁膜を形成し、
上記工程（ｂ）では、少なくとも上記第３の活性領域を覆うレジストマスクを形成した後、上記保護絶縁膜及び上記レジストマスクをマスクとして、上記第１のしきい値制御用不純物のイオン注入を行ない、
上記工程（ｃ）では、上記レジストマスクを除去した後、上記第３の活性領域を囲むように、上記分離用溝及び素子分離を形成し、
上記工程（ｅ）では、上記第３の活性領域に、均一な不純物濃度を有する第５の不純物拡散領域を形成するように上記第２のしきい値制御用不純物のイオン注入を行なうことを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
上記第１のＭＩＳトランジスタとして、ＳＲＡＭのメモリセル領域に配置されるメモリセルトランジスタを形成し、
上記第２のＭＩＳトランジスタとして、上記ＳＲＡＭの周辺回路に配置される周辺用トランジスタを形成し、
上記第３のＭＩＳトランジスタとして、ロジック回路に配置されるロジック用ＭＩＳトランジスタを形成することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003037809A JP3713020B2 (ja) | 2003-02-17 | 2003-02-17 | 半導体装置及びその製造方法 |
| CNB2004100015588A CN1316630C (zh) | 2003-02-17 | 2004-01-13 | 半导体器件及其制造方法 |
| US10/756,465 US7015554B2 (en) | 2003-02-17 | 2004-01-14 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003037809A JP3713020B2 (ja) | 2003-02-17 | 2003-02-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004247636A JP2004247636A (ja) | 2004-09-02 |
| JP3713020B2 true JP3713020B2 (ja) | 2005-11-02 |
Family
ID=32984323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003037809A Expired - Fee Related JP3713020B2 (ja) | 2003-02-17 | 2003-02-17 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7015554B2 (ja) |
| JP (1) | JP3713020B2 (ja) |
| CN (1) | CN1316630C (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005565A (ja) | 2005-06-23 | 2007-01-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007165670A (ja) * | 2005-12-15 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体回路装置およびその設計方法 |
| JP5190189B2 (ja) * | 2006-08-09 | 2013-04-24 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2008198763A (ja) * | 2007-02-13 | 2008-08-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008288465A (ja) * | 2007-05-18 | 2008-11-27 | Panasonic Corp | 半導体装置及びその製造方法 |
| CN101330056B (zh) * | 2007-06-19 | 2010-05-19 | 中芯国际集成电路制造(上海)有限公司 | 用于在存储器结构中形成自对准共源极的方法和装置 |
| JP5492747B2 (ja) * | 2010-11-22 | 2014-05-14 | パナソニック株式会社 | 半導体装置 |
| CN104779207A (zh) * | 2014-01-13 | 2015-07-15 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| US9666668B2 (en) * | 2015-10-27 | 2017-05-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and method for forming the same |
| US10461078B2 (en) * | 2018-02-26 | 2019-10-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Creating devices with multiple threshold voltage by cut-metal-gate process |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH074466A (ja) * | 1993-06-11 | 1995-01-10 | Toyota Motor Corp | 自動車の排気管用ダイナミックダンパ |
| JPH11163285A (ja) | 1997-12-01 | 1999-06-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH11233729A (ja) | 1998-02-18 | 1999-08-27 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JP3480815B2 (ja) * | 1998-09-18 | 2003-12-22 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP3559723B2 (ja) | 1999-05-28 | 2004-09-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2000357792A (ja) | 1999-06-15 | 2000-12-26 | Nec Corp | 半導体装置の製造方法 |
| JP2002083941A (ja) | 2000-09-06 | 2002-03-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4665141B2 (ja) * | 2001-06-29 | 2011-04-06 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP4686920B2 (ja) | 2001-07-17 | 2011-05-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4535669B2 (ja) * | 2002-09-13 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4627739B2 (ja) * | 2006-04-04 | 2011-02-09 | 株式会社三共 | スロットマシン |
-
2003
- 2003-02-17 JP JP2003037809A patent/JP3713020B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-13 CN CNB2004100015588A patent/CN1316630C/zh not_active Expired - Fee Related
- 2004-01-14 US US10/756,465 patent/US7015554B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004247636A (ja) | 2004-09-02 |
| CN1523675A (zh) | 2004-08-25 |
| CN1316630C (zh) | 2007-05-16 |
| US20040183141A1 (en) | 2004-09-23 |
| US7015554B2 (en) | 2006-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050118 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050802 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050818 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080826 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090826 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100826 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110826 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110826 Year of fee payment: 6 |
|
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