JP2004095156A - テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法 - Google Patents
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Abstract
【課題】 テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法を提供する。
【解決手段】 メモリ装置は各々の内部データラインからデータを受信する回路及び各々のデータ入出力ピンに連結される回路である複数のデータ出力回路を含む。メモリ装置は外部印加制御信号に応答して、各々に対応するデータ入出力ピンを駆動する複数のデータ出力回路のサブセットを選択的にイネーブルするデータ出力制御回路をさらに含む。データ出力制御回路は選択的に複数のデータ出力回路のサブセットが各々対応するデータ入出力ピンにハイインピーダンスを提供するように動作する。本発明は、装置及び方法として実現できる。
【選択図】 図４
【解決手段】 メモリ装置は各々の内部データラインからデータを受信する回路及び各々のデータ入出力ピンに連結される回路である複数のデータ出力回路を含む。メモリ装置は外部印加制御信号に応答して、各々に対応するデータ入出力ピンを駆動する複数のデータ出力回路のサブセットを選択的にイネーブルするデータ出力制御回路をさらに含む。データ出力制御回路は選択的に複数のデータ出力回路のサブセットが各々対応するデータ入出力ピンにハイインピーダンスを提供するように動作する。本発明は、装置及び方法として実現できる。
【選択図】 図４
Description
本発明はメモリ装置及びそのテスト方法に係り、特に、テスト効率を向上させるための内部回路を有するメモリ装置及びそのテスト方法に関する。
一般的に、半導体メモリ装置は使用者に販売される前に工場でテスト装置によってあらかじめその不良の有無が検査される。従来のテスト装置の一例が特許文献１に開示されている。一方、上記テスト装置が半導体メモリ装置を検査するのにかかる時間は製品コストを上昇させる直接的な要因として作用している。したがって、検査時間を短縮させるための多くの努力が行われている。
製品の検査項目を減らすのは難しいので、全体の検査時間を減らすために一般的に複数の製品が並列にテストされる。その結果、一つのテスト装置によって同時にテストできる製品の数に比例してテスト時間が減少する。
製品の検査項目を減らすのは難しいので、全体の検査時間を減らすために一般的に複数の製品が並列にテストされる。その結果、一つのテスト装置によって同時にテストできる製品の数に比例してテスト時間が減少する。
半導体メモリ装置には、２進データを入出力するための多数のデータ入出力ピン及び半導体メモリ装置の制御のための多数の制御ピンが備えられている。このような半導体メモリ装置の検査のために、テスト装置の入出力ピンは半導体メモリ装置のデータ入出力ピン及び制御ピンと連結される。ここで、制御ピンに印加される制御信号は、各製品に共通に適用される信号であるので、テスト装置の制御信号出力ピンには多数の製品の制御ピンが共通に連結される。したがって、半導体メモリ装置の制御ピン数は、同時に検査できる製品数には影響を与えない。しかし、半導体メモリ装置のデータ出力信号は、各製品によって違うので、検査される全ての製品のデータ入出力ピンはテスト装置の入出力ピンに１：１に連結されなければならない。したがって、各製品のデータ入出力ピン数によって同時に検査できる製品数が決定される。
半導体メモリ装置は、一回に入出力できる２進データの個数によってＸ４、Ｘ８、Ｘ１６製品に分類される。Ｘ４製品は４個のデータ入出力ピンを備え、一回に４個のデータを処理できる。Ｘ８製品は８個のデータ入出力ピンを備え、一回に８個のデータを処理できる。また、Ｘ１６製品は１６個のデータ入出力ピンを備え、一回に１６個のデータを処理できる。
ここで、Ｘ１６製品のデータ入出力ピン数は、Ｘ８製品のデータ入出力ピン数の２倍であるので、一つのテスト装置で同時に検査できるＸ１６製品数はＸ８製品数に比べて半分に減少する。
一般的なＸ１６半導体メモリ装置がテスト装置に連結された状態が図１に示されている。
ここで、Ｘ１６製品のデータ入出力ピン数は、Ｘ８製品のデータ入出力ピン数の２倍であるので、一つのテスト装置で同時に検査できるＸ１６製品数はＸ８製品数に比べて半分に減少する。
一般的なＸ１６半導体メモリ装置がテスト装置に連結された状態が図１に示されている。
図１は、従来のＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）がテスト装置に連結された状態を示すブロック図である。
図１に示すように、多数のＸ１６ＤＤＲ ＳＤＲＡＭ１０各々の制御信号入力ピン１１はＤＲＡＭテスト装置２０の制御信号入力ピン２１各々に共通に連結される。また、Ｘ１６ＤＤＲ ＳＤＲＡＭ１０各々のデータ入出力ピン１２は、ＤＲＡＭテスト装置２０のデータ入出力ピン２２各々に１：１に連結される。Ｘ１６ＤＤＲ ＳＤＲＡＭ１０はＤＲＡＭテスト装置２０から出力される制御信号によってデータ入出力ピン１２を通じて当該データをＤＲＡＭテスト装置２０のデータ入出力ピン２２に出力したり、またはデータ入出力ピン２２から出力されるデータを入力したりする。
図１に示すように、多数のＸ１６ＤＤＲ ＳＤＲＡＭ１０各々の制御信号入力ピン１１はＤＲＡＭテスト装置２０の制御信号入力ピン２１各々に共通に連結される。また、Ｘ１６ＤＤＲ ＳＤＲＡＭ１０各々のデータ入出力ピン１２は、ＤＲＡＭテスト装置２０のデータ入出力ピン２２各々に１：１に連結される。Ｘ１６ＤＤＲ ＳＤＲＡＭ１０はＤＲＡＭテスト装置２０から出力される制御信号によってデータ入出力ピン１２を通じて当該データをＤＲＡＭテスト装置２０のデータ入出力ピン２２に出力したり、またはデータ入出力ピン２２から出力されるデータを入力したりする。
ＤＲＡＭテスト装置２０はデータ入出力ピン２２に入力されるデータを検査して、当該ＤＤＲ ＳＤＲＡＭの不良の有無をチェックする。
図１のように、従来はＸ１６ＤＤＲＳＤＲＡＭのデータ入出力ピン１２の全てがＤＲＡＭテスト装置２０のデータ入出力ピン２２に各々１：１に連結されるので、同時に検査できるＸ１６ＤＤＲ ＳＤＲＡＭの数が同時に検査できるＸ８ＤＤＲＳＤＲＡＭの数に比べて極めて限定される。
図１のように、従来はＸ１６ＤＤＲＳＤＲＡＭのデータ入出力ピン１２の全てがＤＲＡＭテスト装置２０のデータ入出力ピン２２に各々１：１に連結されるので、同時に検査できるＸ１６ＤＤＲ ＳＤＲＡＭの数が同時に検査できるＸ８ＤＤＲＳＤＲＡＭの数に比べて極めて限定される。
図２は、図１に示すＤＤＲ ＳＤＲＡＭの内部回路を示すブロック図である。
図２で、ＤＤＲ ＳＤＲＡＭの内部回路３０は内部回路決定部３１、コマンドデコーダ３２、制御信号発生部３３、第１及び第２入力バッファ３４，３５、ＤＱ（Ｄａｔａ ｉｎｐｕｔ/ｏｕｔｐｕｔ）バッファ制御部３６、第１及び第２書込み制御部３７，３８、複数のＤＱバッファ３９及び複数のドライバ４０を備える。内部回路決定部３１は、所定の制御信号ＰＩＮＯＵＴを出力してＤＤＲ ＳＤＲＡＭの入出力データピン数及びそれによる内部回路を決定する。コマンドデコーダ３２は、外部から入力される制御信号Ｃ０，Ｃ１，．．．ＣＸに応答して複数の制御命令を出力する。
図２で、ＤＤＲ ＳＤＲＡＭの内部回路３０は内部回路決定部３１、コマンドデコーダ３２、制御信号発生部３３、第１及び第２入力バッファ３４，３５、ＤＱ（Ｄａｔａ ｉｎｐｕｔ/ｏｕｔｐｕｔ）バッファ制御部３６、第１及び第２書込み制御部３７，３８、複数のＤＱバッファ３９及び複数のドライバ４０を備える。内部回路決定部３１は、所定の制御信号ＰＩＮＯＵＴを出力してＤＤＲ ＳＤＲＡＭの入出力データピン数及びそれによる内部回路を決定する。コマンドデコーダ３２は、外部から入力される制御信号Ｃ０，Ｃ１，．．．ＣＸに応答して複数の制御命令を出力する。
制御信号発生部３３は、コマンドデコーダ３２から出力されるデータ書込み命令ＷＲＩＴＥに応答して制御信号ＰＢＵＦＥＮを活性化させて出力する。制御信号ＰＢＵＦＥＮは、第１及び第２入力バッファ３４，３５をターンオンまたはターンオフするための信号である。
第１及び第２入力バッファ３４，３５は、制御信号ＰＢＵＦＥＮが活性化されるとターンオンされる。第１及び前記第２入力バッファ３４，３５は外部から入力される書込み禁止信号ＵＤＭ，ＬＤＭに応答して、各々制御信号ＵＤＭＴ，ＬＤＭＴを活性化する。制御信号ＵＤＭＴ，ＬＤＭＴによって第１及び第２書込み制御部３７，３８が動作する。
第１及び第２入力バッファ３４，３５は、制御信号ＰＢＵＦＥＮが活性化されるとターンオンされる。第１及び前記第２入力バッファ３４，３５は外部から入力される書込み禁止信号ＵＤＭ，ＬＤＭに応答して、各々制御信号ＵＤＭＴ，ＬＤＭＴを活性化する。制御信号ＵＤＭＴ，ＬＤＭＴによって第１及び第２書込み制御部３７，３８が動作する。
第１及び第２書込み制御部３７，３８は、各々８個ずつのデータ入出力ピン１２に入力されるデータの書込み動作を制御する。より詳細に説明すると、第１書込み制御部３７は、制御信号ＵＤＭＴが非活性状態である時、第１書込み制御部３７によって制御される８個のデータ入出力ピン１２に入力されるデータがメモリセル（図示せず）に書込まれなくする。また、制御信号ＬＤＭＴが非活性状態である時、第２書込み制御部３８は第２書込み制御部３８によって制御される８個のデータ入出力ピン１２に入力されるデータのメモリセルへの書込みを防止する。
ここで、第１及び前記第２入力バッファ３４，３５、第１及び前記第２書込み制御部３７，３８及び前記制御信号発生部３３はＤＤＲ ＳＤＲＡＭのテスト動作では使われず、ＤＤＲ ＳＤＲＡＭのデータ書込みＷＲＩＴＥ動作で使われる。ＤＱバッファ制御部３６は、コマンドデコーダ３２から出力されるデータ読出しし命令ＲＥＡＤに応答して制御信号ＰＴＲＳＴを出力する。制御信号ＰＴＲＳＴはデータ読出しし命令ＲＥＡＤに応答してイネーブルされ、所定時間が過ぎればディセーブルされる。制御信号ＰＴＲＳＴがイネーブルされれば、データ入出力ピン１２からデータが出力される。
複数のＤＱバッファ３９は、複数のドライバ４０を介してデータ入出力ピン１２に各々連結される。複数のＤＱバッファ３９各々は制御信号ＰＩＮＯＵＴによってオン・オフされる。結局、制御信号ＰＩＮＯＵＴによってデータの入出力に使われるＤＱバッファ３９の数が決定され、データ入出力ピン１２の数が決定される。
また、制御信号ＰＴＲＳＴがイネーブルされれば、複数のＤＱバッファ３９がメモリセルのデータ、すなわち、内部データライン１４上に生成されたデータＤＯ０，ＤＯ１，ＤＯ３，．．．ＤＯ１５を外部クロック信号に同期して内部信号を発生する。
また、制御信号ＰＴＲＳＴがイネーブルされれば、複数のＤＱバッファ３９がメモリセルのデータ、すなわち、内部データライン１４上に生成されたデータＤＯ０，ＤＯ１，ＤＯ３，．．．ＤＯ１５を外部クロック信号に同期して内部信号を発生する。
複数のドライバ４０各々は内部信号を受信し、データ入出力ピン１２を介してデータＤＱ０，ＤＱ１，ＤＱ３，．．．ＤＱ１５を出力する。
複数のＤＱバッファ３９及び複数のドライバ４０は、制御信号ＰＴＲＳＴがディセーブルされれば、ハイインピーダンス状態に遷移し、データＤＱ０，ＤＱ１，ＤＱ３，．．．ＤＱ１５を出力しない。
複数のＤＱバッファ３９及び複数のドライバ４０は、制御信号ＰＴＲＳＴがディセーブルされれば、ハイインピーダンス状態に遷移し、データＤＱ０，ＤＱ１，ＤＱ３，．．．ＤＱ１５を出力しない。
一方、大きな外部ロードキャパシタンスについて高速にデータＤＯ０，ＤＯ１，ＤＯ３，．．．ＤＯ１５を出力するために、複数のドライバ４０はデータ入出力ピン１２に増加された電流ソーシング／シンキング能力を提供する。複数のドライバ４０はデータＤＯ０，ＤＯ１，ＤＯ３，．．．ＤＯ１５をデータ入出力ピン１２を介してデータＤＱ０，ＤＱ１，ＤＱ３，．．．ＤＱ１５に出力する。
図３は、テストモードでの図２に示されたＤＤＲ ＳＤＲＡＭの信号を示すタイミング図である。テストモードでコマンドデコーダ３２がクロック信号ＣＬＫに同期してデータ読出し命令ＲＥＡＤを出力すれば、ＤＱバッファ制御部３６はデータ読出し命令ＲＥＡＤに応答して制御信号ＰＴＲＳＴをイネーブルする。
制御信号ＰＴＲＳＴがイネーブルされると、ＤＱバッファ３９がターンオンされてドライバ４０を制御し、ドライバ４０を介してデータＤＱ０，ＤＱ１，．．．ＤＱ１５が出力される。ここで、制御信号発生部３３と第１及び第２入力バッファ３４，３５とはＤＤＲ ＳＤＲＡＭのテストモードでは使用されないので、制御信号ＰＢＵＦＥＮは非活性状態である。
制御信号ＰＴＲＳＴがイネーブルされると、ＤＱバッファ３９がターンオンされてドライバ４０を制御し、ドライバ４０を介してデータＤＱ０，ＤＱ１，．．．ＤＱ１５が出力される。ここで、制御信号発生部３３と第１及び第２入力バッファ３４，３５とはＤＤＲ ＳＤＲＡＭのテストモードでは使用されないので、制御信号ＰＢＵＦＥＮは非活性状態である。
また、書込み禁止信号ＵＤＭ，ＬＤＭが非活性状態であるので、制御信号ＵＤＭＴ，ＬＤＭＴも非活性状態である。前述したように、従来のＤＤＲ ＳＤＲＡＭはデータ入出力ピンをテスト装置のデータ入出力ピンと各々１：１に連結して使用するので、同時に検査できる製品の数が限定される。
したがって、一つのテスト装置で同時に検査できる半導体メモリ装置の数を増加させるためには、半導体メモリ装置のデータ入出力ピン数を減少させる必要がある。
米国特許第５，１５７,６６４号公報
したがって、一つのテスト装置で同時に検査できる半導体メモリ装置の数を増加させるためには、半導体メモリ装置のデータ入出力ピン数を減少させる必要がある。
本発明が解決しようとする課題は、データ出力ピンのセットがテスティング構成で共通に連結されることを許すように、データ出力回路のサブセットが選択的にイネーブルされうるＤＤＲ ＳＤＲＡＭのようなメモリ装置を提供することである。
前記課題を達成するために、本発明の実施例で、メモリ装置は各々の内部データラインからデータを受信する回路と各々のデータ入出力ピンに連結される回路である複数のデータ出力回路とを含む。前記メモリ装置は、外部印加制御信号に応答して、各々に対応するデータ入出力ピンを駆動する複数のデータ出力回路のサブセットを選択的にイネーブルするデータ出力制御回路をさらに含む。前記データ出力制御回路は、選択的に複数のデータ出力回路のサブセットが各々対応するデータ入出力ピンにハイインピーダンスを提供するように動作できる。前記複数のデータ出力回路のサブセットに各々対応する前記データ入出力ピンはテスト構成で共通に連結される。
本発明の追加の実施例で、データ出力制御回路は第１外部印加制御信号に応答してテストモードコマンド信号及び読出し命令を発生させるコマンドデコーダと、前記コマンドデコーダに連結され、前記テストモードコマンド信号、前記読出し命令、及び第２外部印加制御信号に応答して前記複数のデータ出力回路のサブセットを選択的にイネーブルするデータ出力選択回路とを含む。前記データ出力選択回路は複数のグループ制御信号を受信し、前記グループ制御信号のうちの一つに各々応答して出力制御信号を各々発生するデータ出力制御回路と、複数の外部印加書込み禁止信号のうちの一つを各々受信し、グループ制御信号のうちの一つを各々発生する複数の書込み禁止信号入力バッファ回路を含む。前記複数のデータ出力回路のサブセットの各々は、前記出力制御信号のうちの一つを各々受信するように構成でき、前記出力制御信号に応答してイネーブルされ、ディセーブルされるよう動作する。追加の実施例によれば、前記データ出力制御回路は前記コマンドデコーダによって発生する読出し命令に応答して、前記複数のデータ出力回路の全体にイネーブル信号を印加する第１出力制御回路と、第１グループ制御信号を受信し、前記複数のデータ出力回路の第１サブセットのための第１グループイネーブル信号を発生する第２出力制御回路と、第２グループ制御信号を受信し、前記複数のデータ出力回路の第２サブセットのための第２グループイネーブル信号を発生する第３出力制御回路とを含む。
本発明の他の実施例で、前記データ出力制御回路は前記コマンドデコーダによって発生するテストモードコマンド信号に応答して、前記複数の書込み禁止信号入力バッファをイネーブルする書込み禁止信号入力バッファ制御回路をさらに備える。前記書込み禁止信号入力バッファ制御回路は、前記コマンドデコーダからのデータ書込み命令に応答して、書込み禁止信号入力バッファ制御信号を出力する制御信号発生回路と、前記書込み禁止信号入力バッファ制御信号及び前記テストモードコマンド信号を論理的に結合し、前記複数の書込み禁止信号入力バッファ回路に書込み禁止信号入力バッファ制御信号を各々印加する論理回路とを含む。
前記複数の書込み禁止信号入力バッファ回路の書込み禁止信号入力バッファ回路は、第１状態の第１書込み禁止信号入力バッファ制御信号に応答して、書込み禁止信号を基準電圧と比較し、第１グループ制御信号を出力する電圧比較回路を含む。前記書込み禁止信号入力バッファ回路は、第２状態の前記第１書込み禁止信号入力バッファ制御信号に応答して、前記第１グループ制御信号をグラウンド電圧の信号となるようにする出力制御回路をさらに含む。前記複数のデータ出力回路のデータ出力回路は、内部データラインからデータを受信し、前記データ出力制御回路から出力制御信号を受信し、それに応答して外部クロック信号に同期される同期データ信号を発生するＤＱバッファ回路と、前記同期データ信号に応答して入出力ピンを駆動するドライバ回路とを含む。
本発明はメモリ装置をテスティングする方法として実現できる。特に、本発明の実施例で、各々の内部データラインから各々データを受信する回路とメモリ装置の各々の入出力ピンに各々連結される回路である複数のデータ出力回路とを備えるメモリ装置は、前記メモリ装置が各々対応するデータ入出力ピンにロードを駆動する前記複数のデータ出力回路のサブセットを選択的にイネーブルするように制御信号を印加することによってテストされる。複数のデータ出力回路の第１及び第２サブセット各々の第１及び第２データ出力回路に連結される入出力ピンは、一つの外部データラインに共通に連結される。前記第１及び第２データ出力回路は前記制御信号に応答して択一的にイネーブルし、前記メモリ装置の第１及び第２の他の内部データラインからのデータを有するように前記外部データラインを駆動する。前記第１データ出力回路は、前記第２データ出力回路がイネーブルされる時、前記外部データラインにハイインピーダンスを提供する。
本発明のテスト効率を向上させるための内部回路を有する半導体メモリ装置及びそのテスト方法によれば、テスト装置に連結される半導体メモリ装置のデータ入出力ピン数を減少させることができる。
以下、添付した図面を参照して、本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を表わす。
図４は、本発明の実施例によるＤＤＲ ＳＤＲＡＭの一部のブロック図である。図４に示すように、内部回路１００はコマンドデコーダ１１０と、外部の書込み禁止信号ＤＭ１，ＤＭ２を受信する第１及び第２書込み禁止信号入力バッファ１３０，１４０を制御する書込み禁止信号入力バッファ制御部１２０と、データ出力選択回路１５０を含むデータ出力制御回路１０１とを含む。第１及び第２データ出力装置１６０，１７０はＤＱバッファ回路１６１，１７１とドライバ１６２、１７２とを含むデータ出力回路の第１及び第２セットを含む。
また、内部回路１００は、内部回路決定部３１と、第１書込み制御部３７及び第２書込み制御部３８とをさらに備える。メモリセル、センスアンプのようなメモリ装置の他の部分は説明を簡略化するために図示されておらず、当業者に周知の前記他の部分の動作は詳細説明を省略する。ここで、前述の説明はＤＤＲ ＳＤＲＡＭに関連するが、本発明はメモリを含むハイブリッド装置を含む他のメモリ装置にも適用されうる。
コマンドデコーダ１１０は、外部の制御信号を入力するための複数の制御信号入力ピン３１０を含む。コマンドデコーダ１１０は制御信号入力ピン３１０を介して外部の制御信号Ｃ０，Ｃ１，．．．ＣＸの入力に応答し、複数の内部制御命令を出力する。ここで、外部の制御信号Ｃ０，Ｃ１，．．．ＣＸはチップ選択信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及び記録イネーブル信号／ＷＥを含む。複数の内部制御命令は（前記メモリ装置がテストモードであるかの可否を表わす）ＭＲＳ命令ＭＲＳ、データ読出し命令ＲＥＡＤ、データ書込み命令ＷＲＩＴＥを含む。ＭＲＳ命令ＭＲＳは、ＤＤＲ ＳＤＲＡＭをノーマルモードまたはテストモードに転換させる。書込み禁止信号入力バッファ制御部１２０は、ＭＲＳ命令ＭＲＳに応答して制御信号ＰＢＰＵＢを活性化する。制御信号ＰＢＰＵＢは、第１書込み禁止信号入力バッファ１３０及び第２書込み禁止信号入力バッファ１４０を制御する。第１書込み禁止信号入力バッファ１３０及び第２書込み禁止信号入力バッファ１４０は、制御信号ＰＢＰＵＢが活性化される時にターンオンされる。
第１書込み禁止信号入力バッファ１３０及び第２書込み禁止信号入力バッファ１４０は、制御信号入力ピン３２０を介して入力される第１及び第２書込み禁止信号ＤＭ１，ＤＭ２に応答して、各々第１及び第２グループ制御信号ＤＭＴ１，ＤＭＴ２を生成する。
データ出力選択回路１５０は、第１出力制御部１５１と、第２出力制御部１５２及び第３出力制御部１５３とを含む。第１出力制御部１５１は、コマンドデコーダ１１０から出力されるデータ読出し命令ＲＥＡＤに応答して第１出力制御信号ＰＴＲＳＴを生成する。第１出力制御信号ＰＴＲＳＴは、データ読出し命令ＲＥＡＤに応答してイネーブルされ、所定時間が過ぎればディセーブルされる。第２出力制御部１５２にＭＲＳ命令ＭＲＳ及び第１グループ制御信号ＤＭＴ１が入力され、第３出力制御部１５３にはＭＲＳ命令ＭＲＳ及び第２グループ制御信号ＤＭＴ２が入力される。
データ出力選択回路１５０は、第１出力制御部１５１と、第２出力制御部１５２及び第３出力制御部１５３とを含む。第１出力制御部１５１は、コマンドデコーダ１１０から出力されるデータ読出し命令ＲＥＡＤに応答して第１出力制御信号ＰＴＲＳＴを生成する。第１出力制御信号ＰＴＲＳＴは、データ読出し命令ＲＥＡＤに応答してイネーブルされ、所定時間が過ぎればディセーブルされる。第２出力制御部１５２にＭＲＳ命令ＭＲＳ及び第１グループ制御信号ＤＭＴ１が入力され、第３出力制御部１５３にはＭＲＳ命令ＭＲＳ及び第２グループ制御信号ＤＭＴ２が入力される。
第２出力制御部１５２は、ＭＲＳ命令ＭＲＳが入力され、第１グループ制御信号ＤＭＴ１が活性化されることによって第２出力制御信号ＲＤＤＭ１を活性化する。
第３出力制御部１５３は、ＭＲＳ命令ＭＲＳが入力され、第２グループ制御信号ＤＭＴ２が活性化されることによって第３出力制御信号ＲＤＤＭ２を活性化する。
第１データ出力装置１６０は、第１ＤＱバッファ１６１及び第１ドライバ１６２を各々含む第１セットのデータ出力回路１６３を含む。第２データ出力装置１７０は、第２ＤＱバッファ１７１及び第２ドライバ１７２を各々含む第２セットのデータ出力回路１７３を含む。
第３出力制御部１５３は、ＭＲＳ命令ＭＲＳが入力され、第２グループ制御信号ＤＭＴ２が活性化されることによって第３出力制御信号ＲＤＤＭ２を活性化する。
第１データ出力装置１６０は、第１ＤＱバッファ１６１及び第１ドライバ１６２を各々含む第１セットのデータ出力回路１６３を含む。第２データ出力装置１７０は、第２ＤＱバッファ１７１及び第２ドライバ１７２を各々含む第２セットのデータ出力回路１７３を含む。
また、第１データ出力装置１６０に第１入出力ピングループ３３０が連結され、第２データ出力装置１７０に第２入出力ピングループ３４０が連結される。
第１入出力ピングループ３３０は、複数個の第１データ入出力ピン３３１を含み、第２入出力ピングループ３４０は複数個の第２データ入出力ピン３４１を含む。
テスト時に、第１入出力ピングループ３３０及び第２入出力ピングループ３４０の各々のデータ入出力ピン３３１，３４１は共通の外部データラインによってテスト装置に連結される。
したがって、データ読出しテスト時には入出力ピングループ別に分けてデータ読出しテストを反復し、データ書込みテスト時には全体グループを一回でデータ書込みを行う。
第１入出力ピングループ３３０は、複数個の第１データ入出力ピン３３１を含み、第２入出力ピングループ３４０は複数個の第２データ入出力ピン３４１を含む。
テスト時に、第１入出力ピングループ３３０及び第２入出力ピングループ３４０の各々のデータ入出力ピン３３１，３４１は共通の外部データラインによってテスト装置に連結される。
したがって、データ読出しテスト時には入出力ピングループ別に分けてデータ読出しテストを反復し、データ書込みテスト時には全体グループを一回でデータ書込みを行う。
第１ＤＱバッファ１６１は、第１及び第２出力制御信号ＰＴＲＳＴ，ＲＤＤＭ１と、内部データライン１６５の第１グループ内部データＤＯ０ＤＯ７及び外部クロック信号を論理演算して所定の制御信号ＤＯＫＰ，ＤＯＫＮ（図９参照）を各々出力する。
第１ドライバ１６２は、制御信号ＤＯＫＰ，ＤＯＫＮによって第１グループデータＤＱ０ＤＱ７を出力し、またはハイインピーダンス状態となると、データＤＱ０ＤＱ７を出力しない。
ドライバがハイインピーダンス状態に変われば、ハイインピーダンス状態のドライバがデータを出力しないので、ドライバはハイインピーダンス状態ではない他のドライバに連結されるデータ入出力ピンから出力されるデータには影響を与えない。
第１ドライバ１６２は、制御信号ＤＯＫＰ，ＤＯＫＮによって第１グループデータＤＱ０ＤＱ７を出力し、またはハイインピーダンス状態となると、データＤＱ０ＤＱ７を出力しない。
ドライバがハイインピーダンス状態に変われば、ハイインピーダンス状態のドライバがデータを出力しないので、ドライバはハイインピーダンス状態ではない他のドライバに連結されるデータ入出力ピンから出力されるデータには影響を与えない。
第２ＤＱバッファ１７１もやはり、第１及び第３出力制御信号ＰＴＲＳＴ，ＲＤＤＭ２と、内部データライン１７５の第２グループ内部データＤＯ８ＤＯ１５及び外部クロック信号とを論理演算して所定の制御信号ＤＯＫＰ，ＤＯＫＮ（図９参照）を各々生成する。第２ドライバ１７２は、制御信号ＤＯＫＰ，ＤＯＫＮによって第２グループデータＤＱ８ＤＱ１５を出力し、またはハイインピーダンス状態となると、第２グループデータＤＱ８ＤＱ１５を出力しない。
ここで、第１ＤＱバッファ１６１及び前記第１ドライバ１６２は、第２出力制御信号ＲＤＤＭ１が活性状態である時、第１グループデータＤＱ０ＤＱ７を出力する。
第２出力制御信号ＲＤＤＭ１が非活性状態となれば、第１出力制御信号ＰＴＲＳＴが活性状態であっても第１ＤＱバッファ１６１及び前記第１ドライバ１６２はハイインピーダンス状態となる。
第２出力制御信号ＲＤＤＭ１が非活性状態となれば、第１出力制御信号ＰＴＲＳＴが活性状態であっても第１ＤＱバッファ１６１及び前記第１ドライバ１６２はハイインピーダンス状態となる。
第２ＤＱバッファ１７１及び前記第２ドライバ１７２もやはり、第３出力制御信号ＲＤＤＭ２が活性状態である時、第２グループデータＤＱ８ＤＱ１５を出力する。
第３出力制御信号ＲＤＤＭ２が非活性状態となれば、第１出力制御信号ＰＴＲＳＴが活性状態であっても第２ＤＱバッファ１７１及び第２ドライバ１７２はハイインピーダンス状態となる。
第１または第２ドライバ１６２，１７２は、第１または第２グループ内部データＤＯ０ＤＯ７，ＤＯ８ＤＯ１５が外部の大きなロードキャパシタ（図示せず）に高速に出力させるように、大きな電流駆動能力を有する。
第３出力制御信号ＲＤＤＭ２が非活性状態となれば、第１出力制御信号ＰＴＲＳＴが活性状態であっても第２ＤＱバッファ１７１及び第２ドライバ１７２はハイインピーダンス状態となる。
第１または第２ドライバ１６２，１７２は、第１または第２グループ内部データＤＯ０ＤＯ７，ＤＯ８ＤＯ１５が外部の大きなロードキャパシタ（図示せず）に高速に出力させるように、大きな電流駆動能力を有する。
ここで、ＤＲＡＭ内部回路は、非常に小さな電流だけにしか耐えられないので、ＤＲＡＭ内部のデータを外部の大きなロードキャパシタに出力するためには、外部に伝送する前にその電流量を増加しなければならない。
したがって、第１及び第２ドライバ１６２，１７２のように大きな電流駆動能力を有した回路によってＤＲＡＭ内部のデータは電流量が増加し、出力される。
内部回路決定部３１と、第１及び第２書込み制御部３７，３８の構成及び具体的な動作は、前述したものと同一であるので、説明は省略する。
したがって、第１及び第２ドライバ１６２，１７２のように大きな電流駆動能力を有した回路によってＤＲＡＭ内部のデータは電流量が増加し、出力される。
内部回路決定部３１と、第１及び第２書込み制御部３７，３８の構成及び具体的な動作は、前述したものと同一であるので、説明は省略する。
図４では第１データ出力部１６０及び第２データ出力部１７０だけを例として説明したが、第１データ出力部１６０は多数の第１サブデータ出力部を含み、第２データ出力部１７０も、多数の第２サブデータ出力部をさらに含んでもよい。
この時、第２出力制御部１５２は、多数の第１サブデータ出力部を制御するために多数の第２サブ出力制御部をさらに含んでもよい。
この時、第２出力制御部１５２は、多数の第１サブデータ出力部を制御するために多数の第２サブ出力制御部をさらに含んでもよい。
また、第３出力制御部１５３も、多数の第２サブデータ出力部を制御するために多数の第３サブ出力制御部をさらに含んでもよい。
ここで、第１書込み禁止信号入力バッファ１３０は、多数の第２サブ出力制御部を制御するために多数の第２グループ制御信号を出力する。第２書込み禁止信号入力バッファ１４０も、多数の第３サブ出力制御部を制御するために多数の第３グループ制御信号を出力する。
ここで、第１書込み禁止信号入力バッファ１３０は、多数の第２サブ出力制御部を制御するために多数の第２グループ制御信号を出力する。第２書込み禁止信号入力バッファ１４０も、多数の第３サブ出力制御部を制御するために多数の第３グループ制御信号を出力する。
図５は、図４に示された内部回路の典型的な動作を示すタイミングチャートである。
図５で、テスト装置によって多数の外部入力信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥが制御信号入力ピン３１０に入力されれば、コマンドデコーダ１１０はＤＤＲ ＳＤＲＡＭのテストモード進入のためのＭＲＳ命令ＭＲＳを出力する。
ＭＲＳ命令ＭＲＳが受信されることによって、書込み禁止信号入力バッファ制御部１２０は制御信号ＰＢＰＵＢを活性化し、制御信号ＰＢＰＵＢが活性化されることによって第１及び第２書込み禁止信号入力バッファ１３０，１４０がターンオンされる。
この後、テスト装置によってデータ読出しのための多数の外部入力信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥが入力されれば、コマンドデコーダ１１０は第１データ読出し命令ＲＥＡＤを出力する。
図５で、テスト装置によって多数の外部入力信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥが制御信号入力ピン３１０に入力されれば、コマンドデコーダ１１０はＤＤＲ ＳＤＲＡＭのテストモード進入のためのＭＲＳ命令ＭＲＳを出力する。
ＭＲＳ命令ＭＲＳが受信されることによって、書込み禁止信号入力バッファ制御部１２０は制御信号ＰＢＰＵＢを活性化し、制御信号ＰＢＰＵＢが活性化されることによって第１及び第２書込み禁止信号入力バッファ１３０，１４０がターンオンされる。
この後、テスト装置によってデータ読出しのための多数の外部入力信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥが入力されれば、コマンドデコーダ１１０は第１データ読出し命令ＲＥＡＤを出力する。
第１データ読出し命令ＲＥＡＤによって、第１出力制御部１５１は第１出力制御信号ＰＴＲＳＴを所定時間イネーブルして出力する。
また、テスト装置によって第１及び第２書込み禁止信号入力バッファ１３０，１４０に第１及び第２書込み禁止信号ＤＭ１，ＤＭ２が入力される。第１及び第２書込み禁止信号ＤＭ１，ＤＭ２はＤＤＲ ＳＤＲＡＭのデータ入出力ピンから出力されるデータを多数のグループに分類し、各グループ別に順次データを読出すために使われる制御信号である。
また、テスト装置によって第１及び第２書込み禁止信号入力バッファ１３０，１４０に第１及び第２書込み禁止信号ＤＭ１，ＤＭ２が入力される。第１及び第２書込み禁止信号ＤＭ１，ＤＭ２はＤＤＲ ＳＤＲＡＭのデータ入出力ピンから出力されるデータを多数のグループに分類し、各グループ別に順次データを読出すために使われる制御信号である。
したがって、第１書込み禁止信号ＤＭ１が活性化されれば、第１ＤＱバッファ１６１及び第１ドライバ１６２によって第１グループデータＤＱ０〜ＤＱ７が出力され、第２書込み禁止信号ＤＭ２が活性化されれば、第２ＤＱバッファ１７１及び第２ドライバ１７２によって第２グループデータＤＱ８〜ＤＱ１５が出力される。図５ではデータＤＱ０〜ＤＱ７が出力された後、データＤＱ８〜ＤＱ１５が出力されることが示される。
テスト装置によって第１書込み禁止信号ＤＭ１が活性状態となり、第２書込み禁止信号ＤＭ２が非活性状態となれば、第１書込み禁止信号入力バッファ１３０は第１グループ制御信号ＤＭＴ１を活性化する。この時、第２書込み禁止信号入力バッファ１４０は第２書込み禁止信号ＤＭ２が非活性状態であるので、第２グループ制御信号ＤＭＴ２を非活性状態に出力する。
また、第１グループ制御信号ＤＭＴ１が活性化されることによって、第２出力制御部１５２は第２出力制御信号ＲＤＤＭ１を活性化する。第３出力制御部１５３は第２グループ制御信号ＤＭＴ２が非活性状態であるので、第３出力制御信号ＲＤＤＭ２を非活性状態に出力する。第１ＤＱバッファ１６１及び第１ドライバ１６２は第２出力制御信号ＲＤＤＭ１が活性化されることによって、データＤＱ０〜ＤＱ７を出力する。
しかし、図５に示すように、第２ＤＱバッファ１７１及び第２ドライバ１７２は第３出力制御信号ＲＤＤＭ２が非活性状態であるので、ハイインピーダンス状態となり、データＤＱ８〜ＤＱ１５を出力しない。
この後、コマンドデコーダ１１０が第２データ読出しし命令ＲＥＡＤを出力し、テスト装置によって非活性状態の第１書込み禁止信号ＤＭ１及び活性状態の第２書込み禁止信号ＤＭ２が入力される。
この後、コマンドデコーダ１１０が第２データ読出しし命令ＲＥＡＤを出力し、テスト装置によって非活性状態の第１書込み禁止信号ＤＭ１及び活性状態の第２書込み禁止信号ＤＭ２が入力される。
第１データ読出し動作と同様に、第２書込み禁止信号ＤＭ２が活性化され、第２グループ制御信号ＤＭＴ２及び第３出力制御信号ＲＤＤＭ２が活性化されて、第２ＤＱバッファ１７１及び第２ドライバ１７２はデータＤＱ８〜ＤＱ１５を出力する。
この時、第１ＤＱバッファ１６１及び第１ドライバ１６２は第２出力制御信号ＲＤＤＭ１が非活性状態であるので、ハイインピーダンス状態となり、データＤＱ０〜ＤＱ７を出力しない。
この時、第１ＤＱバッファ１６１及び第１ドライバ１６２は第２出力制御信号ＲＤＤＭ１が非活性状態であるので、ハイインピーダンス状態となり、データＤＱ０〜ＤＱ７を出力しない。
図６は、図４に示された書込み禁止信号入力バッファ制御部の詳細なブロック回路図である。
図６のように、書込み禁止信号入力バッファ制御部１２０は、制御信号発生部１２１及び論理回路１２２を含む。制御信号発生部１２１の構成及び具体的な動作は図２に示す制御信号発生部３３と同一であるので、その詳細説明は省略する。
図６のように、書込み禁止信号入力バッファ制御部１２０は、制御信号発生部１２１及び論理回路１２２を含む。制御信号発生部１２１の構成及び具体的な動作は図２に示す制御信号発生部３３と同一であるので、その詳細説明は省略する。
論理回路１２２は、制御信号発生部１２１から出力される制御信号ＰＢＵＦＥＮ及びコマンドデコーダ１１０から出力されるＭＲＳ命令ＭＲＳを論理演算して制御信号ＰＢＰＵＢを出力する。論理回路１２２は望ましくＮＯＲゲートとするのがいい。
ここで、論理回路１２２は、制御信号ＰＢＵＦＥＮが“ハイ”でも“ロー”でも良く、テストモードでＭＲＳ命令ＭＲＳが“ハイ”であるので、常に“ロー”の制御信号ＰＢＰＵＢを出力する。したがって、ＭＲＳ命令ＭＲＳが入力されれば、第１及び第２書込み禁止信号入力バッファ１３０，１４０がターンオンされる。
ここで、論理回路１２２は、制御信号ＰＢＵＦＥＮが“ハイ”でも“ロー”でも良く、テストモードでＭＲＳ命令ＭＲＳが“ハイ”であるので、常に“ロー”の制御信号ＰＢＰＵＢを出力する。したがって、ＭＲＳ命令ＭＲＳが入力されれば、第１及び第２書込み禁止信号入力バッファ１３０，１４０がターンオンされる。
図７は、図４に示された第１及び第２書込み禁止信号入力バッファの詳細なブロック回路図である。
図７に示すように、第１及び第２書込み禁止信号入力バッファ１３０，１４０は電圧比較回路１３１及び出力制御回路１３２を備える。
電圧比較回路１３１は、制御信号ＰＢＰＵＢに応答して基準電圧ＶＲＥＦと第１電圧レベルを有する書込み禁止信号ＤＭ１またはＤＭ２の電圧レベルとを比較して電位差による第２電圧レベルを有する制御信号ＤＭＴ１またはＤＭＴ２をノードＮＯＤＥ１に出力する。電圧比較回路１３１は、望ましく差動増幅器でとするのがよい。電圧比較回路１３１は、第１及び第２ＰＭＯＳ負荷トランジスタＰ1，Ｐ２と、第１及び第２ＮＭＯＳ差動トランジスタＮ１，Ｎ２と、ＰＭＯＳスイッチングトランジスタＰ３と、負荷Ｒとを備える。
図７に示すように、第１及び第２書込み禁止信号入力バッファ１３０，１４０は電圧比較回路１３１及び出力制御回路１３２を備える。
電圧比較回路１３１は、制御信号ＰＢＰＵＢに応答して基準電圧ＶＲＥＦと第１電圧レベルを有する書込み禁止信号ＤＭ１またはＤＭ２の電圧レベルとを比較して電位差による第２電圧レベルを有する制御信号ＤＭＴ１またはＤＭＴ２をノードＮＯＤＥ１に出力する。電圧比較回路１３１は、望ましく差動増幅器でとするのがよい。電圧比較回路１３１は、第１及び第２ＰＭＯＳ負荷トランジスタＰ1，Ｐ２と、第１及び第２ＮＭＯＳ差動トランジスタＮ１，Ｎ２と、ＰＭＯＳスイッチングトランジスタＰ３と、負荷Ｒとを備える。
第１及び第２ＰＭＯＳ負荷トランジスタＰ1，Ｐ２は、電流ミラーを構成する。
第１及び第２ＮＭＯＳ差動トランジスタＮ１，Ｎ２は、所定の基準電圧ＶＲＥＦと、第１電圧レベルを有する書込み禁止信号ＤＭ１またはＤＭ２とを各々ゲート入力として受取って電圧レベルを比較してノードＮＯＤＥ１に第２電圧レベルを有する制御信号ＤＭＴ１またはＤＭＴ２を出力する。
第１及び第２ＮＭＯＳ差動トランジスタＮ１，Ｎ２は、所定の基準電圧ＶＲＥＦと、第１電圧レベルを有する書込み禁止信号ＤＭ１またはＤＭ２とを各々ゲート入力として受取って電圧レベルを比較してノードＮＯＤＥ１に第２電圧レベルを有する制御信号ＤＭＴ１またはＤＭＴ２を出力する。
基準電圧ＶＲＥＦは、別途の基準電圧発生回路（図示せず）から発生する信号であって、一定の電圧レベルを有するＰＭＯＳスイッチングトランジスタＰ３は、制御信号ＰＢＰＵＢに応答して差動増幅器の動作をオン／オフさせる。ＰＭＯＳスイッチングトランジスタＰ３は、第１及び第２ＰＭＯＳ負荷トランジスタＰ1，Ｐ２のソースにドレインが連結され、内部電圧ＶＤＤにソースが連結され、制御信号ＰＢＰＵＢをゲート入力する。出力制御回路１３２は、電圧比較回路１３１がオフ状態である時、制御信号ＤＭＴ１またはＤＭＴ２をグラウンドレベルで出力させる。
出力制御回路１３２は、望ましくＮＭＯＳトランジスタＮ３とするのがよい。ＮＭＯＳトランジスタＮ３は、ノードＮＯＤＥ１にドレインが連結され、グラウンドにソースが連結され、制御信号ＰＢＰＵＢがゲート入力される。ここで、第１書込み禁止信号入力バッファ１３０と前記第２書込み禁止信号入力バッファ１４０との差異は、電圧比較回路１３１に入力される書込み禁止信号と、ノードＮＯＤＥ１に出力される制御信号とが違うことである。
より詳細に説明すれば、電圧比較回路１３１に入力される書込み禁止信号が第１書込み禁止信号入力バッファ１３０である場合には、第１書込み禁止信号ＤＭ１であり、第２書込み禁止信号入力バッファ１４０である場合には、第２書込み禁止信号ＤＭ２である。また、ノードＮＯＤＥ１に出力される信号が第１入力バッファ１３０である場合には、第１グループ制御信号ＤＭＴ１であり、第２書込み禁止信号入力バッファ１４０である場合には、第２グループ制御信号ＤＭＴ２である。
このように構成された第１入力バッファ１３０の動作を以下説明する。
書込み禁止信号入力バッファ制御部１２０（図４参照）から制御信号ＰＢＰＵＢが“ロー”に出力されれば、ＰＭＯＳスイッチングトランジスタＰ３がターンオンされて電圧比較回路１３１がターンオンされる。電圧比較回路１３１は基準電圧ＶＲＥＦと第１電圧レベルを有する第１書込み禁止信号ＤＭ１の電圧レベルとを比較してノードＮＯＤＥ１に第２電圧レベルを有する第１グループ制御信号ＤＭＴ１を出力する。
この時、出力制御回路１３２は、制御信号ＰＢＰＵＢが“ロー”であるので、ターンオフされる。一方、制御信号ＰＢＰＵＢが“ハイ”であれば、電圧比較回路１３１がターンオフされ、出力制御回路１３２がターンオンされてノードＮＯＤＥ１はグラウンド電圧レベルに接近する。
書込み禁止信号入力バッファ制御部１２０（図４参照）から制御信号ＰＢＰＵＢが“ロー”に出力されれば、ＰＭＯＳスイッチングトランジスタＰ３がターンオンされて電圧比較回路１３１がターンオンされる。電圧比較回路１３１は基準電圧ＶＲＥＦと第１電圧レベルを有する第１書込み禁止信号ＤＭ１の電圧レベルとを比較してノードＮＯＤＥ１に第２電圧レベルを有する第１グループ制御信号ＤＭＴ１を出力する。
この時、出力制御回路１３２は、制御信号ＰＢＰＵＢが“ロー”であるので、ターンオフされる。一方、制御信号ＰＢＰＵＢが“ハイ”であれば、電圧比較回路１３１がターンオフされ、出力制御回路１３２がターンオンされてノードＮＯＤＥ１はグラウンド電圧レベルに接近する。
図８は、図４に示す第２及び第３出力制御部の詳細図である。
図８のように、第２及び第３出力制御部１５２，１５３はＮＡＮＤゲート５１及びインバータ５２，５３を備える。ＮＡＮＤゲート５１は書込み禁止信号入力バッファ１３０または１４０（図４参照）から出力される制御信号ＤＭＴ１またはＤＭＴ２とＭＲＳ命令ＭＲＳとを論理演算し、インバータ５２，５３はＮＡＮＤゲート５１の出力信号を論理演算して制御信号ＲＤＤＭ１またはＲＤＤＭ２を出力する。
図８のように、第２及び第３出力制御部１５２，１５３はＮＡＮＤゲート５１及びインバータ５２，５３を備える。ＮＡＮＤゲート５１は書込み禁止信号入力バッファ１３０または１４０（図４参照）から出力される制御信号ＤＭＴ１またはＤＭＴ２とＭＲＳ命令ＭＲＳとを論理演算し、インバータ５２，５３はＮＡＮＤゲート５１の出力信号を論理演算して制御信号ＲＤＤＭ１またはＲＤＤＭ２を出力する。
ここで、第２出力制御部１５２と前記第３出力制御部１５３との差異点は、ＮＡＮＤゲート５１に入力される信号と、インバータ５３から出力される信号とが違うということである。より詳細に説明すれば、ＮＡＮＤゲート５１に入力される信号が、第２出力制御部１５２である場合には、第１グループ制御信号ＤＭＴ１であり、第３出力制御部１５３である場合には、第２グループ制御信号ＤＭＴ２である。
また、インバータ５３から出力される信号が、第２出力制御部１５２である場合には、第２出力制御信号ＲＤＤＭ１であり、第３出力制御部１５３である場合には、第３出力制御信号ＲＤＤＭ２である。
また、インバータ５３から出力される信号が、第２出力制御部１５２である場合には、第２出力制御信号ＲＤＤＭ１であり、第３出力制御部１５３である場合には、第３出力制御信号ＲＤＤＭ２である。
図９は、図４に示す第１及び第２ＤＱバッファと第１及び第２ドライバの詳細回路図である。
図９で、第１及び第２ＤＱバッファ１６１，１７１は第１論理回路６０、第２論理回路７０、第３論理回路８０を備える。
第１論理回路６０は、制御信号ＲＤＤＭ１またはＲＤＤＭ２と第１出力制御信号ＰＴＲＳＴとを外部クロック信号ＣＬＫＤＱと共に論理演算し、一対の内部制御信号ＴＲＳＴＢ，ＴＲＳＴを出力する。第１論理回路６０はＮＡＮＤゲート６１、伝送ゲート６２及びインバータ６３，６４，６５を含む。ＮＡＮＤゲート６１は制御信号ＲＤＤＭ１またはＲＤＤＭ２と第１出力制御信号ＰＴＲＳＴとを論理演算する。
図９で、第１及び第２ＤＱバッファ１６１，１７１は第１論理回路６０、第２論理回路７０、第３論理回路８０を備える。
第１論理回路６０は、制御信号ＲＤＤＭ１またはＲＤＤＭ２と第１出力制御信号ＰＴＲＳＴとを外部クロック信号ＣＬＫＤＱと共に論理演算し、一対の内部制御信号ＴＲＳＴＢ，ＴＲＳＴを出力する。第１論理回路６０はＮＡＮＤゲート６１、伝送ゲート６２及びインバータ６３，６４，６５を含む。ＮＡＮＤゲート６１は制御信号ＲＤＤＭ１またはＲＤＤＭ２と第１出力制御信号ＰＴＲＳＴとを論理演算する。
伝送ゲート６２のゲート各々には外部クロック信号ＣＬＫＤＱと外部クロックバー信号ＣＬＫＤＱＢとがそれぞれ入力される。外部クロックバー信号ＣＬＫＤＱＢは、外部クロック信号ＣＬＫＤＱがインバータ６３を介して反転された信号である。伝送ゲート６２は外部クロック信号ＣＬＫＤＱ及び外部クロックバー信号ＣＬＫＤＱＢによってターンオンされる。
インバータ６４は、伝送ゲート６２を介してＮＡＮＤゲート６１から受信される信号を反転させて第１内部制御信号ＴＲＳＴを出力する。また、インバータ６５は、第１内部制御信号ＴＲＳＴを反転させて第２内部制御信号ＴＲＳＴＢを出力する。
第２論理回路７０は、データＤＯが外部クロック信号に同期するように、データＤＯを外部クロック信号ＣＬＫＤＱと論理演算して内部データＤＯ１を出力する。
第２論理回路７０は、インバータ７１，７３，７４及び伝送ゲート７２を含む。インバータ７１はデータＤＯを反転させる。
第２論理回路７０は、データＤＯが外部クロック信号に同期するように、データＤＯを外部クロック信号ＣＬＫＤＱと論理演算して内部データＤＯ１を出力する。
第２論理回路７０は、インバータ７１，７３，７４及び伝送ゲート７２を含む。インバータ７１はデータＤＯを反転させる。
伝送ゲート７２のゲート各々には外部クロック信号ＣＬＫＤＱと外部クロックバー信号ＣＬＫＤＱＢとがそれぞれ入力される。外部クロックバー信号ＣＬＫＤＱＢは外部クロック信号ＣＬＫＤＱがインバータ６３を介して反転された信号である。
伝送ゲート７２は、外部クロック信号ＣＬＫＤＱ及び外部クロックバー信号ＣＬＫＤＱＢによってターンオンされる。
伝送ゲート７２は、外部クロック信号ＣＬＫＤＱ及び外部クロックバー信号ＣＬＫＤＱＢによってターンオンされる。
インバータ７３は、伝送ゲート７２を介してインバータ７１から出力される信号を反転させて内部データＤＯ１を出力する。また、インバータ７４は内部データＤＯ１を反転させてインバータ７３に入力させる。第３論理回路８０は第１及び２内部制御信号ＴＲＳＴ，ＴＲＳＴＢ各々と内部データＤＯ１とを論理演算して制御信号ＤＯＫＮ，ＤＯＫＰを出力する。第３論理回路８０はＮＯＲゲート８１、ＮＡＮＤゲート８３及びインバータ８２，８４を含む。
ＮＯＲゲート８１は第２内部制御信号ＴＲＳＴＢと前記内部データＤＯ１とを論理演算し、インバータ８２はＮＯＲゲート８１の出力信号を反転させて、制御信号ＤＯＫＰを出力する。また、ＮＡＮＤゲート８３は、第１内部制御信号ＴＲＳＴと内部データＤＯ１とを論理演算し、インバータ８４はＮＡＮＤゲート８３の出力信号を反転させて、制御信号ＤＯＫＮを出力する。
ここで、第１ＤＱバッファ１６１と前記第２ＤＱバッファ１７１との差異点は、ＮＡＮＤゲート６１とインバータ７１とに入力される信号が違うということである。
ここで、第１ＤＱバッファ１６１と前記第２ＤＱバッファ１７１との差異点は、ＮＡＮＤゲート６１とインバータ７１とに入力される信号が違うということである。
より詳細に説明すれば、ＮＡＮＤゲート６１に入力される信号が、第１ＤＱバッファ１６１である場合には、第１出力制御信号ＲＤＤＭ１であり、第２ＤＱバッファ１７１である場合には、第２出力制御信号ＲＤＤＭ２である。
また、インバータ７１に入力される信号が、第１ＤＱバッファ１６１である場合には、第１グループ内部データＤＯ０ＤＯ７であり、第２ＤＱバッファ１７１である場合には、第２グループ内部データＤＯ８ＤＯ１５である。第１及び第２ドライバ１６２，１７２は各々ＰＭＯＳトランジスタ９１及びＮＭＯＳトランジスタ９２を含む。ＰＭＯＳトランジスタ９１は、制御信号ＤＯＫＰをゲート入力し、内部電圧ＶＤＤにソースが連結され、出力ノードＮＯＵＴにドレインが連結される。
また、インバータ７１に入力される信号が、第１ＤＱバッファ１６１である場合には、第１グループ内部データＤＯ０ＤＯ７であり、第２ＤＱバッファ１７１である場合には、第２グループ内部データＤＯ８ＤＯ１５である。第１及び第２ドライバ１６２，１７２は各々ＰＭＯＳトランジスタ９１及びＮＭＯＳトランジスタ９２を含む。ＰＭＯＳトランジスタ９１は、制御信号ＤＯＫＰをゲート入力し、内部電圧ＶＤＤにソースが連結され、出力ノードＮＯＵＴにドレインが連結される。
ＮＭＯＳトランジスタ９２は、制御信号ＤＯＫＮをゲート入力し、グラウンドにソースが連結され、出力ノードＮＯＵＴにドレインが連結される。制御信号ＤＯＫＰ，ＤＯＫＮによってＰＭＯＳトランジスタ９１及び前記ＮＭＯＳトランジスタ９２が各々制御され、出力ノードＮＯＵＴにデータＤＱが出力される。
制御信号ＤＯＫＰ，ＤＯＫＮによるデータＤＱの状態を表で示せば、次のようになる。
制御信号ＤＯＫＰ，ＤＯＫＮによるデータＤＱの状態を表で示せば、次のようになる。
＜表１＞に示したように、制御信号ＤＯＫＮが“ロー”であり、制御信号ＤＯＫＰが“ハイ”である場合、出力ノードＮＯＵＴはハイインピーダンス状態となってデータＤＱは出力されない。
ここで、第１と第２ドライバ１６２，１７２との差異点は、出力ノードＮＯＵＴに出力される信号が違うということである。
出力ノードＮＯＵＴに出力される信号が、第１ドライバ１６２である場合には、第１グループデータＤＱ０〜ＤＱ７であり、第２ドライバ１７２である場合には、第２グループデータＤＱ８〜ＤＱ１５である。
ここで、第１と第２ドライバ１６２，１７２との差異点は、出力ノードＮＯＵＴに出力される信号が違うということである。
出力ノードＮＯＵＴに出力される信号が、第１ドライバ１６２である場合には、第１グループデータＤＱ０〜ＤＱ７であり、第２ドライバ１７２である場合には、第２グループデータＤＱ８〜ＤＱ１５である。
図１０は、本発明によるテスト効率を向上させるための内部回路を有するＤＤＲ ＳＤＲＡＭがテスト装置に連結される状態を示すブロック図である。
図１０に示すように、テスト装置２００には多数の制御信号出力ピン２１０，２２０及び多数のデータ入出力ピン２３０が備えられる。
ＤＤＲ ＳＤＲＡＭ３００には多数の制御信号入力ピン３１０，３２０及び多数の入出力ピングループ３３０，３４０が備えられる。入出力ピングループ３３０，３４０各々は多数のデータ入出力ピン３３１，３４１を含む。テストのために、入出力ピングループ３３０のデータ入出力ピン３３１及び入出力ピングループ３４０のデータ入出力ピン３４１は相互に導線によって連結される。
図１０に示すように、テスト装置２００には多数の制御信号出力ピン２１０，２２０及び多数のデータ入出力ピン２３０が備えられる。
ＤＤＲ ＳＤＲＡＭ３００には多数の制御信号入力ピン３１０，３２０及び多数の入出力ピングループ３３０，３４０が備えられる。入出力ピングループ３３０，３４０各々は多数のデータ入出力ピン３３１，３４１を含む。テストのために、入出力ピングループ３３０のデータ入出力ピン３３１及び入出力ピングループ３４０のデータ入出力ピン３４１は相互に導線によって連結される。
多数の制御信号出力ピン２１０には多数のＤＤＲ ＳＤＲＡＭ３００の制御信号入力ピン３１０が共通に連結され、制御信号出力ピン２２０には制御信号入力ピン３２０が共通に連結される。
多数のデータ入出力ピン２３０には多数のＤＤＲ ＳＤＲＡＭ３００各々の一つのグループ３３０または３４０の該当するデータ入出力ピン３３１または３４１だけが１：１に各々連結される。
多数のデータ入出力ピン２３０には多数のＤＤＲ ＳＤＲＡＭ３００各々の一つのグループ３３０または３４０の該当するデータ入出力ピン３３１または３４１だけが１：１に各々連結される。
前述したように、本発明によれば、データ入出力ピンの各グループ別にデータが出力されるので、ＤＤＲ ＳＤＲＡＭの多数の入出力ピングループのうち、一つのグループのデータ入出力ピンだけがテスト装置の入出力ピンに連結される。したがって、テスト装置に連結されるＤＤＲ ＳＤＲＡＭのデータ入出力ピン数が減少するので、一つのテスト装置で同時にテストできるＤＤＲ ＳＤＲＡＭの数が増加する。
図１１は、本発明によるテスト効率を向上させるための内部回路を有するＤＤＲ ＳＤＲＡＭのテスト過程を示すフローチャートである。
フローチャート（１０００）は、次のような過程で実行される。多数の入出力ピンを、第１及び第２入出力ピングループを含む入出力ピングループに区分する（１００１）。そして、第１入出力ピングループの各入出力ピンを残りの入出力ピングループの各入出力ピン及び導線によって１：１に電気的に連結する（１００２）。
フローチャート（１０００）は、次のような過程で実行される。多数の入出力ピンを、第１及び第２入出力ピングループを含む入出力ピングループに区分する（１００１）。そして、第１入出力ピングループの各入出力ピンを残りの入出力ピングループの各入出力ピン及び導線によって１：１に電気的に連結する（１００２）。
この後、第１入出力ピングループに対応する第１データ出力部を介してデータを読出す（１００３）。ここで、第１データ出力部グループからデータが出力される時、残りのグループのデータ出力部はハイインピーダンス状態となってデータが出力されない。
また、第２入出力ピングループに対応する第２データ出力部を介してデータを読出す（１００４）。ここでも、段階１００３と同様に、残りのグループのデータ出力部はハイインピーダンス状態となる。
また、第２入出力ピングループに対応する第２データ出力部を介してデータを読出す（１００４）。ここでも、段階１００３と同様に、残りのグループのデータ出力部はハイインピーダンス状態となる。
ついで、追加入出力ピングループ、すなわち、追加のデータ出力部グループが存在しているか否かがチェックされる（１００５）。追加入出力ピングループが存在する場合、当該入出力ピングループに対応するデータ出力部を介してデータを読出テストが行われて段階１００５にリターンされる。
また、追加のデータ出力部グループが存在しない場合には、テストを終了する。
また、追加のデータ出力部グループが存在しない場合には、テストを終了する。
図１２は、図１１に示されたフローチャートのテスト過程をより詳細に示すフローチャートである。
フローチャート（１１００）は、次のような過程で実行される。
テスト装置によってＤＤＲ ＳＤＲＡＭの制御信号入力ピン３１０にテストモードの進入のための制御信号ＣＯ，Ｃ１，．．．ＣＸが入力される（１１０１）。コマンドデコーダ１１０はテストモード進入のためのＭＲＳ命令ＭＲＳを出力する（１１０２）。ＭＲＳ命令ＭＲＳに応答して、入力バッファ制御部１２０から出力された制御信号ＰＢＰＵＢによって第１及び第２書込み禁止信号入力バッファ１３０，１４０がターンオンされる（１１０３）。
フローチャート（１１００）は、次のような過程で実行される。
テスト装置によってＤＤＲ ＳＤＲＡＭの制御信号入力ピン３１０にテストモードの進入のための制御信号ＣＯ，Ｃ１，．．．ＣＸが入力される（１１０１）。コマンドデコーダ１１０はテストモード進入のためのＭＲＳ命令ＭＲＳを出力する（１１０２）。ＭＲＳ命令ＭＲＳに応答して、入力バッファ制御部１２０から出力された制御信号ＰＢＰＵＢによって第１及び第２書込み禁止信号入力バッファ１３０，１４０がターンオンされる（１１０３）。
ついで、テスト装置によってデータ読出しのための制御信号がコマンドデコーダ１１０に入力される（１１０４）。コマンドデコーダ１１０は第１データ読出しし命令ＲＥＡＤを出力する（１１０５）。テスト装置によって第１及び第２書込み禁止信号入力バッファ１３０，１４０に第１及び第２書込み禁止信号ＤＭ１，ＤＭ２が各々入力される（１１０６）。
第１及び第２書込み禁止信号入力バッファ１３０，１４０は第１及び第２記入制御信号ＤＭ１，ＤＭ２に応答して、第１及び第２グループ制御信号ＤＭＴ１，ＤＭＴ２を出力する。第２出力制御部１５２は、第１グループ制御信号ＤＭＴ１に応答して、第２出力制御信号ＲＤＤＭ１を出力し、第３出力制御部１５３は、第２グループ制御信号ＤＭＴ２に応答して、第３出力制御信号ＲＤＤＭ２を出力する。
第２及び第３出力制御信号ＲＤＤＭ１，ＲＤＤＭ２によって、データが出力されるデータ出力部グループを除外した残りのデータ出力部グループが、ハイインピーダンス状態となる（１１０７）。
データが出力される当該データ出力部グループからデータが出力される（１１０８）。
この後、追加のデータ読出しのための制御信号のコマンドデコーダ１１０への入力有無をチェックして入力される場合、段階１１０５にリターンして前記過程を反復して行う（１１０９）。
追加データ読出しのための制御信号が入力されない場合、データ読出しテストを終了する。
データが出力される当該データ出力部グループからデータが出力される（１１０８）。
この後、追加のデータ読出しのための制御信号のコマンドデコーダ１１０への入力有無をチェックして入力される場合、段階１１０５にリターンして前記過程を反復して行う（１１０９）。
追加データ読出しのための制御信号が入力されない場合、データ読出しテストを終了する。
本発明は、図面に示された実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施例が可能である。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決めなければならない。
本発明のテスト効率を向上させるための内部回路を有する半導体メモリ装置及びそのテスト方法によれば、一つのテスト装置で同時にテストできる半導体メモリ装置の数を増加させてテスト時間を短縮させることができる。
３１ 内部回路決定部
３７，３８ 第１、第２書込み制御部
１００ 内部回路
１０１ データ出力制御回路
１１０ コマンドデコーダ
１２０ 書込み禁止信号入力バッファ制御部
１３０，１４０ 第１、第２書込み禁止信号入力バッファ
１５０ データ出力選択回路
１５１，１５２，１５３ 第１、第２、第３出力制御部
１６０，１７０ 第１、第２データ出力装置
１６１，１７１ 第１、第２ＤＱバッファ
１６２，１７２ 第１、第２ドライバ
１６３，１７３ 第１セット、第２セットのデータ出力回路
１６５，１７５ 内部データライン
３１０，３２０ 制御信号入力ピン
３３０，３４０ 第１、第２入出力ピングループ
３３１，３４１ 第１、第２データ入出力ピン
３７，３８ 第１、第２書込み制御部
１００ 内部回路
１０１ データ出力制御回路
１１０ コマンドデコーダ
１２０ 書込み禁止信号入力バッファ制御部
１３０，１４０ 第１、第２書込み禁止信号入力バッファ
１５０ データ出力選択回路
１５１，１５２，１５３ 第１、第２、第３出力制御部
１６０，１７０ 第１、第２データ出力装置
１６１，１７１ 第１、第２ＤＱバッファ
１６２，１７２ 第１、第２ドライバ
１６３，１７３ 第１セット、第２セットのデータ出力回路
１６５，１７５ 内部データライン
３１０，３２０ 制御信号入力ピン
３３０，３４０ 第１、第２入出力ピングループ
３３１，３４１ 第１、第２データ入出力ピン
Claims (14)
- 各々の内部データラインからデータを受信する回路と各々のデータ入出力ピンに連結される回路である複数のデータ出力回路と、
外部印加制御信号に応答して、各々に対応するデータ入出力ピンを駆動する複数のデータ出力回路のサブセットを選択的にイネーブルするデータ出力制御回路と、
を備えることを特徴とするメモリ装置。 - 前記データ出力制御回路は、
選択的に複数のデータ出力回路のサブセットが各々対応するデータ入出力ピンにハイインピーダンスを提供することを特徴とする請求項１に記載のメモリ装置。 - データ出力制御回路は、
第１外部印加制御信号に応答してテストモードコマンド信号及び読出し命令を発生させるコマンドデコーダと、
前記コマンドデコーダに連結され、前記テストモードコマンド信号、前記読出し命令、及び第２外部印加制御信号に応答して前記複数のデータ出力回路のサブセットを選択的にイネーブルするデータ出力選択回路と、
を備えることを特徴とする請求項１に記載のメモリ装置。 - 前記データ出力選択回路は、
複数のグループ制御信号を受信し、前記グループ制御信号のうちの一つに各々応答して出力制御信号を各々発生するデータ出力制御回路と、
複数の外部印加書込み禁止信号のうちの一つを各々受信し、グループ制御信号のうちの一つを各々発生する複数の書込み禁止信号入力バッファ回路と、を備え、
前記複数のデータ出力回路のサブセットの各々は、前記出力制御信号のうちの一つを各々受信し、前記出力制御信号に応答してイネーブルされ、ディセーブルされることを特徴とする請求項３に記載のメモリ装置。 - 前記データ出力制御回路は、
前記コマンドデコーダによって発生する読出し命令に応答して、前記複数のデータ出力回路の全体にイネーブル信号を印加する第１出力制御回路と、
第１グループ制御信号を受信し、前記複数のデータ出力回路の第１サブセットのための第１グループイネーブル信号を発生する第２出力制御回路と、
第２グループ制御信号を受信し、前記複数のデータ出力回路の第２サブセットのための第２グループイネーブル信号を発生する第３出力制御回路と、
を備えることを特徴とする請求項４に記載のメモリ装置。 - 前記データ出力制御回路は、
前記コマンドデコーダによって発生するテストモードコマンド信号に応答して、前記複数の書込み禁止信号入力バッファ回路をイネーブルする書込み禁止信号入力バッファ制御回路をさらに備えることを特徴とする請求項４に記載のメモリ装置。 - 前記書込み禁止信号入力バッファ制御回路は、
前記コマンドデコーダからのデータ書込み命令に応答して、書込み禁止信号入力バッファ制御信号を出力する制御信号発生回路と、
前記書込み禁止信号入力バッファ制御信号及び前記テストモードコマンド信号を論理的に結合し、前記複数の書込み禁止信号入力バッファ回路に書込み禁止信号入力バッファ制御信号を各々印加する論理回路と、
をさらに備えることを特徴とする請求項６に記載のメモリ装置。 - 前記複数の書込み禁止信号入力バッファ回路の書込み禁止信号入力バッファ回路は、
第１状態の第１書込み禁止信号入力バッファ制御信号に応答して、書込み禁止信号を基準電圧と比較し、第１グループ制御信号を出力する電圧比較回路と、
第２状態の前記第１書込み禁止信号入力バッファ制御信号に応答して、前記第１グループ制御信号をグラウンド電圧の信号とする出力制御回路と、
を備えることを特徴とする請求項７に記載のメモリ装置。 - 前記複数のデータ出力回路のデータ出力回路は、
内部データラインからデータを受信し、前記データ出力制御回路から出力制御信号を受信し、それに応答して外部クロック信号に同期する同期データ信号を発生するＤＱバッファ回路と、
前記同期データ信号に応答して入出力ピンを駆動するドライバ回路と、
を備えることを特徴とする請求項４に記載のメモリ装置。 - ダブルデータレート同期式ランダムアクセスメモリとして動作される請求項１に記載のメモリ装置。
- 各々の内部データラインから各々データを受信する回路とメモリ装置の各々のデータ入出力ピンに各々連結される回路である複数のデータ出力回路とを備えるメモリ装置のテスト方法において、
各々対応するデータ入出力ピンにロードを駆動する前記複数のデータ出力回路のサブセットを選択的にイネーブルするように前記メモリ装置に制御信号を印加する段階を含むことを特徴とするメモリ装置のテスト方法。 - 前記複数のデータ出力回路の第１及び第２サブセット各々の第１及び第２データ出力回路に連結される入出力ピンを外部データラインに共通に連結する段階と、
前記制御信号に応答して前記第１及び第２データ出力回路を択一的にイネーブルし、前記メモリ装置の第１及び第２の他の内部データラインからのデータを有するように前記外部データラインを駆動する段階と、
をさらに含むことを特徴とする請求項１１に記載のメモリ装置のテスト方法。 - 前記第１データ出力回路は、
前記第２データ出力回路がイネーブルされる時、前記外部データラインにハイインピーダンスを提供することを特徴とする請求項１２に記載のメモリ装置のテスト方法。 - 前記メモリ装置の第１及び第２の他の内部データラインからのデータを有するように前記外部データラインを駆動するために、前記制御信号に応答して前記第１及び第２データ出力回路を択一的にイネーブルする段階は、
前記メモリ装置のコマンドデコーダからテストモードコマンド信号を発生する段階と、
前記テストモードコマンド信号に応答して前記メモリ装置の複数の書込み禁止信号入力バッファ回路をイネーブルする段階と、
前記コマンドデコーダから第１読出し命令を発生させる段階と、
前記複数の書込み禁止信号入力バッファ回路のうち第１書込み禁止信号入力バッファ回路の入力から第１書込み禁止信号を遷移する段階と、
前記第１読出し命令及び前記第１書込み禁止信号の遷移に応答して、前記複数のデータ出力回路の第１サブセットをイネーブルし、第１セットの内部データラインからのデータを有するように外部データラインのセットを駆動する段階と、
前記コマンドデコーダから第２読出し命令を発生させる段階と、
前記複数の書込み禁止信号入力バッファ回路のうち第２書込み禁止信号入力バッファ回路の入力から第２書込み禁止信号を遷移する段階と、
前記第２読出し命令及び前記第２書込み禁止信号の遷移に応答して、前記複数のデータ出力回路の第２サブセットをイネーブルし、第２セットの内部データラインからのデータを有するように前記外部データラインのセットを駆動する段階と、
を含むことを特徴とする請求項１２に記載のメモリ装置のテスト方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007272577A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | バッファ回路、および、バッファ制御方法 |
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Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200512758A (en) * | 2003-09-18 | 2005-04-01 | Nanya Technology Corp | Test driving method of semiconductor memory device |
| JP3901151B2 (ja) * | 2003-12-25 | 2007-04-04 | セイコーエプソン株式会社 | ドライバｉｃ並びにドライバｉｃ及び出力装置の検査方法 |
| DE102004014243A1 (de) * | 2004-03-24 | 2005-07-28 | Infineon Technologies Ag | Integrierter Baustein mit einer Ausgangsschaltung, Testsystem zum Testen eines solchen integrierten Bausteins und ein Testverfahren |
| US20050240783A1 (en) * | 2004-04-21 | 2005-10-27 | Riospring, Inc. | Monitoring a voltage level of a power supply for a disk drive |
| KR100716733B1 (ko) * | 2005-05-30 | 2007-05-14 | 삼성전자주식회사 | 반도체 장치 및 그 테스트 방법 |
| JP2007066026A (ja) * | 2005-08-31 | 2007-03-15 | Renesas Technology Corp | 半導体装置とその試験方法及び製造方法 |
| JP5125028B2 (ja) * | 2006-08-18 | 2013-01-23 | 富士通セミコンダクター株式会社 | 集積回路 |
| US7725791B2 (en) * | 2006-10-20 | 2010-05-25 | Texas Instruments Incorporated | Single lead alternating TDI/TMS DDR JTAG input |
| KR100907930B1 (ko) * | 2007-07-03 | 2009-07-16 | 주식회사 하이닉스반도체 | 테스트 시간을 줄일 수 있는 반도체 메모리 장치 |
| KR100911186B1 (ko) * | 2008-02-14 | 2009-08-06 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 장치의 데이터 출력 방법 |
| TWI401690B (zh) * | 2008-12-24 | 2013-07-11 | Phison Electronics Corp | 快閃儲存裝置及其測試方法與測試系統 |
| US8429470B2 (en) | 2010-03-10 | 2013-04-23 | Micron Technology, Inc. | Memory devices, testing systems and methods |
| JP5235202B2 (ja) * | 2010-04-19 | 2013-07-10 | 株式会社アドバンテスト | 試験装置および試験方法 |
| US8612812B2 (en) * | 2010-12-30 | 2013-12-17 | Hynix Semiconductor Inc. | Semiconductor memory device, test circuit, and test operation method thereof |
| US8522089B2 (en) * | 2011-01-21 | 2013-08-27 | Freescale Semiconductor, Inc. | Method of testing asynchronous modules in semiconductor device |
| JP2015008029A (ja) | 2013-06-26 | 2015-01-15 | マイクロン テクノロジー， インク． | 半導体装置 |
| KR102542584B1 (ko) * | 2016-03-11 | 2023-06-14 | 에스케이하이닉스 주식회사 | 반도체 메모리의 입력 장치 및 이를 포함하는 반도체 메모리 장치 |
| CN116844624B (zh) * | 2022-03-25 | 2024-06-07 | 长鑫存储技术有限公司 | 一种控制方法、半导体存储器和电子设备 |
| CN115598495B (zh) * | 2022-09-16 | 2024-01-30 | 深圳市奇普乐芯片技术有限公司 | 芯片测试配置生成方法、测试方法、装置及电子设备 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0729378A (ja) * | 1993-07-09 | 1995-01-31 | Sony Corp | メモリおよびその制御回路 |
| JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
| JPH10106290A (ja) * | 1996-10-02 | 1998-04-24 | Toshiba Corp | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
| JP2000231799A (ja) * | 1999-02-10 | 2000-08-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495603A (en) * | 1980-07-31 | 1985-01-22 | Varshney Ramesh C | Test system for segmented memory |
| DE59101394D1 (de) * | 1990-05-10 | 1994-05-19 | Siemens Ag | Integrierter halbleiterspeicher mit paralleltestmöglichkeit und redundanzverfahren. |
| US5864565A (en) * | 1993-06-15 | 1999-01-26 | Micron Technology, Inc. | Semiconductor integrated circuit having compression circuitry for compressing test data, and the test system and method for utilizing the semiconductor integrated circuit |
| JPH08227597A (ja) * | 1995-02-21 | 1996-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08235852A (ja) * | 1995-02-28 | 1996-09-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| TW334566B (en) * | 1996-02-26 | 1998-06-21 | Sanyo Electric Co | Non-volatile semiconductor memory device |
| US5910923A (en) * | 1997-10-23 | 1999-06-08 | Texas Instruments Incorporated | Memory access circuits for test time reduction |
| JP2002311091A (ja) * | 2001-04-10 | 2002-10-23 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002324393A (ja) * | 2001-04-25 | 2002-11-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002358800A (ja) * | 2001-05-28 | 2002-12-13 | Mitsubishi Electric Corp | 半導体装置 |
-
2002
- 2002-08-29 KR KR10-2002-0051532A patent/KR100450682B1/ko not_active IP Right Cessation
-
2003
- 2003-08-26 US US10/648,086 patent/US7168017B2/en active Active
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0729378A (ja) * | 1993-07-09 | 1995-01-31 | Sony Corp | メモリおよびその制御回路 |
| JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
| JPH10106290A (ja) * | 1996-10-02 | 1998-04-24 | Toshiba Corp | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
| JP2000231799A (ja) * | 1999-02-10 | 2000-08-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7549092B2 (en) | 2005-09-29 | 2009-06-16 | Hynix Semiconductor, Inc. | Output controller with test unit |
| JP2007272577A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | バッファ回路、および、バッファ制御方法 |
Also Published As
| Publication number | Publication date |
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