JP2004095156A - テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法 - Google Patents
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Abstract
【解決手段】 メモリ装置は各々の内部データラインからデータを受信する回路及び各々のデータ入出力ピンに連結される回路である複数のデータ出力回路を含む。メモリ装置は外部印加制御信号に応答して、各々に対応するデータ入出力ピンを駆動する複数のデータ出力回路のサブセットを選択的にイネーブルするデータ出力制御回路をさらに含む。データ出力制御回路は選択的に複数のデータ出力回路のサブセットが各々対応するデータ入出力ピンにハイインピーダンスを提供するように動作する。本発明は、装置及び方法として実現できる。
【選択図】 図4
Description
製品の検査項目を減らすのは難しいので、全体の検査時間を減らすために一般的に複数の製品が並列にテストされる。その結果、一つのテスト装置によって同時にテストできる製品の数に比例してテスト時間が減少する。
ここで、X16製品のデータ入出力ピン数は、X8製品のデータ入出力ピン数の2倍であるので、一つのテスト装置で同時に検査できるX16製品数はX8製品数に比べて半分に減少する。
一般的なX16半導体メモリ装置がテスト装置に連結された状態が図1に示されている。
図1に示すように、多数のX16DDR SDRAM10各々の制御信号入力ピン11はDRAMテスト装置20の制御信号入力ピン21各々に共通に連結される。また、X16DDR SDRAM10各々のデータ入出力ピン12は、DRAMテスト装置20のデータ入出力ピン22各々に1:1に連結される。X16DDR SDRAM10はDRAMテスト装置20から出力される制御信号によってデータ入出力ピン12を通じて当該データをDRAMテスト装置20のデータ入出力ピン22に出力したり、またはデータ入出力ピン22から出力されるデータを入力したりする。
図1のように、従来はX16DDRSDRAMのデータ入出力ピン12の全てがDRAMテスト装置20のデータ入出力ピン22に各々1:1に連結されるので、同時に検査できるX16DDR SDRAMの数が同時に検査できるX8DDRSDRAMの数に比べて極めて限定される。
図2で、DDR SDRAMの内部回路30は内部回路決定部31、コマンドデコーダ32、制御信号発生部33、第1及び第2入力バッファ34,35、DQ(Data input/output)バッファ制御部36、第1及び第2書込み制御部37,38、複数のDQバッファ39及び複数のドライバ40を備える。内部回路決定部31は、所定の制御信号PINOUTを出力してDDR SDRAMの入出力データピン数及びそれによる内部回路を決定する。コマンドデコーダ32は、外部から入力される制御信号C0,C1,...CXに応答して複数の制御命令を出力する。
第1及び第2入力バッファ34,35は、制御信号PBUFENが活性化されるとターンオンされる。第1及び前記第2入力バッファ34,35は外部から入力される書込み禁止信号UDM,LDMに応答して、各々制御信号UDMT,LDMTを活性化する。制御信号UDMT,LDMTによって第1及び第2書込み制御部37,38が動作する。
また、制御信号PTRSTがイネーブルされれば、複数のDQバッファ39がメモリセルのデータ、すなわち、内部データライン14上に生成されたデータDO0,DO1,DO3,...DO15を外部クロック信号に同期して内部信号を発生する。
複数のDQバッファ39及び複数のドライバ40は、制御信号PTRSTがディセーブルされれば、ハイインピーダンス状態に遷移し、データDQ0,DQ1,DQ3,...DQ15を出力しない。
制御信号PTRSTがイネーブルされると、DQバッファ39がターンオンされてドライバ40を制御し、ドライバ40を介してデータDQ0,DQ1,...DQ15が出力される。ここで、制御信号発生部33と第1及び第2入力バッファ34,35とはDDR SDRAMのテストモードでは使用されないので、制御信号PBUFENは非活性状態である。
したがって、一つのテスト装置で同時に検査できる半導体メモリ装置の数を増加させるためには、半導体メモリ装置のデータ入出力ピン数を減少させる必要がある。
データ出力選択回路150は、第1出力制御部151と、第2出力制御部152及び第3出力制御部153とを含む。第1出力制御部151は、コマンドデコーダ110から出力されるデータ読出し命令READに応答して第1出力制御信号PTRSTを生成する。第1出力制御信号PTRSTは、データ読出し命令READに応答してイネーブルされ、所定時間が過ぎればディセーブルされる。第2出力制御部152にMRS命令MRS及び第1グループ制御信号DMT1が入力され、第3出力制御部153にはMRS命令MRS及び第2グループ制御信号DMT2が入力される。
第3出力制御部153は、MRS命令MRSが入力され、第2グループ制御信号DMT2が活性化されることによって第3出力制御信号RDDM2を活性化する。
第1データ出力装置160は、第1DQバッファ161及び第1ドライバ162を各々含む第1セットのデータ出力回路163を含む。第2データ出力装置170は、第2DQバッファ171及び第2ドライバ172を各々含む第2セットのデータ出力回路173を含む。
第1入出力ピングループ330は、複数個の第1データ入出力ピン331を含み、第2入出力ピングループ340は複数個の第2データ入出力ピン341を含む。
テスト時に、第1入出力ピングループ330及び第2入出力ピングループ340の各々のデータ入出力ピン331,341は共通の外部データラインによってテスト装置に連結される。
したがって、データ読出しテスト時には入出力ピングループ別に分けてデータ読出しテストを反復し、データ書込みテスト時には全体グループを一回でデータ書込みを行う。
第1ドライバ162は、制御信号DOKP,DOKNによって第1グループデータDQ0DQ7を出力し、またはハイインピーダンス状態となると、データDQ0DQ7を出力しない。
ドライバがハイインピーダンス状態に変われば、ハイインピーダンス状態のドライバがデータを出力しないので、ドライバはハイインピーダンス状態ではない他のドライバに連結されるデータ入出力ピンから出力されるデータには影響を与えない。
第2出力制御信号RDDM1が非活性状態となれば、第1出力制御信号PTRSTが活性状態であっても第1DQバッファ161及び前記第1ドライバ162はハイインピーダンス状態となる。
第3出力制御信号RDDM2が非活性状態となれば、第1出力制御信号PTRSTが活性状態であっても第2DQバッファ171及び第2ドライバ172はハイインピーダンス状態となる。
第1または第2ドライバ162,172は、第1または第2グループ内部データDO0DO7,DO8DO15が外部の大きなロードキャパシタ(図示せず)に高速に出力させるように、大きな電流駆動能力を有する。
したがって、第1及び第2ドライバ162,172のように大きな電流駆動能力を有した回路によってDRAM内部のデータは電流量が増加し、出力される。
内部回路決定部31と、第1及び第2書込み制御部37,38の構成及び具体的な動作は、前述したものと同一であるので、説明は省略する。
この時、第2出力制御部152は、多数の第1サブデータ出力部を制御するために多数の第2サブ出力制御部をさらに含んでもよい。
ここで、第1書込み禁止信号入力バッファ130は、多数の第2サブ出力制御部を制御するために多数の第2グループ制御信号を出力する。第2書込み禁止信号入力バッファ140も、多数の第3サブ出力制御部を制御するために多数の第3グループ制御信号を出力する。
図5で、テスト装置によって多数の外部入力信号/CS,/RAS,/CAS,/WEが制御信号入力ピン310に入力されれば、コマンドデコーダ110はDDR SDRAMのテストモード進入のためのMRS命令MRSを出力する。
MRS命令MRSが受信されることによって、書込み禁止信号入力バッファ制御部120は制御信号PBPUBを活性化し、制御信号PBPUBが活性化されることによって第1及び第2書込み禁止信号入力バッファ130,140がターンオンされる。
この後、テスト装置によってデータ読出しのための多数の外部入力信号/CS,/RAS,/CAS,/WEが入力されれば、コマンドデコーダ110は第1データ読出し命令READを出力する。
また、テスト装置によって第1及び第2書込み禁止信号入力バッファ130,140に第1及び第2書込み禁止信号DM1,DM2が入力される。第1及び第2書込み禁止信号DM1,DM2はDDR SDRAMのデータ入出力ピンから出力されるデータを多数のグループに分類し、各グループ別に順次データを読出すために使われる制御信号である。
この後、コマンドデコーダ110が第2データ読出しし命令READを出力し、テスト装置によって非活性状態の第1書込み禁止信号DM1及び活性状態の第2書込み禁止信号DM2が入力される。
この時、第1DQバッファ161及び第1ドライバ162は第2出力制御信号RDDM1が非活性状態であるので、ハイインピーダンス状態となり、データDQ0〜DQ7を出力しない。
図6のように、書込み禁止信号入力バッファ制御部120は、制御信号発生部121及び論理回路122を含む。制御信号発生部121の構成及び具体的な動作は図2に示す制御信号発生部33と同一であるので、その詳細説明は省略する。
ここで、論理回路122は、制御信号PBUFENが“ハイ”でも“ロー”でも良く、テストモードでMRS命令MRSが“ハイ”であるので、常に“ロー”の制御信号PBPUBを出力する。したがって、MRS命令MRSが入力されれば、第1及び第2書込み禁止信号入力バッファ130,140がターンオンされる。
図7に示すように、第1及び第2書込み禁止信号入力バッファ130,140は電圧比較回路131及び出力制御回路132を備える。
電圧比較回路131は、制御信号PBPUBに応答して基準電圧VREFと第1電圧レベルを有する書込み禁止信号DM1またはDM2の電圧レベルとを比較して電位差による第2電圧レベルを有する制御信号DMT1またはDMT2をノードNODE1に出力する。電圧比較回路131は、望ましく差動増幅器でとするのがよい。電圧比較回路131は、第1及び第2PMOS負荷トランジスタP1,P2と、第1及び第2NMOS差動トランジスタN1,N2と、PMOSスイッチングトランジスタP3と、負荷Rとを備える。
第1及び第2NMOS差動トランジスタN1,N2は、所定の基準電圧VREFと、第1電圧レベルを有する書込み禁止信号DM1またはDM2とを各々ゲート入力として受取って電圧レベルを比較してノードNODE1に第2電圧レベルを有する制御信号DMT1またはDMT2を出力する。
書込み禁止信号入力バッファ制御部120(図4参照)から制御信号PBPUBが“ロー”に出力されれば、PMOSスイッチングトランジスタP3がターンオンされて電圧比較回路131がターンオンされる。電圧比較回路131は基準電圧VREFと第1電圧レベルを有する第1書込み禁止信号DM1の電圧レベルとを比較してノードNODE1に第2電圧レベルを有する第1グループ制御信号DMT1を出力する。
この時、出力制御回路132は、制御信号PBPUBが“ロー”であるので、ターンオフされる。一方、制御信号PBPUBが“ハイ”であれば、電圧比較回路131がターンオフされ、出力制御回路132がターンオンされてノードNODE1はグラウンド電圧レベルに接近する。
図8のように、第2及び第3出力制御部152,153はNANDゲート51及びインバータ52,53を備える。NANDゲート51は書込み禁止信号入力バッファ130または140(図4参照)から出力される制御信号DMT1またはDMT2とMRS命令MRSとを論理演算し、インバータ52,53はNANDゲート51の出力信号を論理演算して制御信号RDDM1またはRDDM2を出力する。
また、インバータ53から出力される信号が、第2出力制御部152である場合には、第2出力制御信号RDDM1であり、第3出力制御部153である場合には、第3出力制御信号RDDM2である。
図9で、第1及び第2DQバッファ161,171は第1論理回路60、第2論理回路70、第3論理回路80を備える。
第1論理回路60は、制御信号RDDM1またはRDDM2と第1出力制御信号PTRSTとを外部クロック信号CLKDQと共に論理演算し、一対の内部制御信号TRSTB,TRSTを出力する。第1論理回路60はNANDゲート61、伝送ゲート62及びインバータ63,64,65を含む。NANDゲート61は制御信号RDDM1またはRDDM2と第1出力制御信号PTRSTとを論理演算する。
第2論理回路70は、データDOが外部クロック信号に同期するように、データDOを外部クロック信号CLKDQと論理演算して内部データDO1を出力する。
第2論理回路70は、インバータ71,73,74及び伝送ゲート72を含む。インバータ71はデータDOを反転させる。
伝送ゲート72は、外部クロック信号CLKDQ及び外部クロックバー信号CLKDQBによってターンオンされる。
ここで、第1DQバッファ161と前記第2DQバッファ171との差異点は、NANDゲート61とインバータ71とに入力される信号が違うということである。
また、インバータ71に入力される信号が、第1DQバッファ161である場合には、第1グループ内部データDO0DO7であり、第2DQバッファ171である場合には、第2グループ内部データDO8DO15である。第1及び第2ドライバ162,172は各々PMOSトランジスタ91及びNMOSトランジスタ92を含む。PMOSトランジスタ91は、制御信号DOKPをゲート入力し、内部電圧VDDにソースが連結され、出力ノードNOUTにドレインが連結される。
制御信号DOKP,DOKNによるデータDQの状態を表で示せば、次のようになる。
ここで、第1と第2ドライバ162,172との差異点は、出力ノードNOUTに出力される信号が違うということである。
出力ノードNOUTに出力される信号が、第1ドライバ162である場合には、第1グループデータDQ0〜DQ7であり、第2ドライバ172である場合には、第2グループデータDQ8〜DQ15である。
図10に示すように、テスト装置200には多数の制御信号出力ピン210,220及び多数のデータ入出力ピン230が備えられる。
DDR SDRAM300には多数の制御信号入力ピン310,320及び多数の入出力ピングループ330,340が備えられる。入出力ピングループ330,340各々は多数のデータ入出力ピン331,341を含む。テストのために、入出力ピングループ330のデータ入出力ピン331及び入出力ピングループ340のデータ入出力ピン341は相互に導線によって連結される。
多数のデータ入出力ピン230には多数のDDR SDRAM300各々の一つのグループ330または340の該当するデータ入出力ピン331または341だけが1:1に各々連結される。
フローチャート(1000)は、次のような過程で実行される。多数の入出力ピンを、第1及び第2入出力ピングループを含む入出力ピングループに区分する(1001)。そして、第1入出力ピングループの各入出力ピンを残りの入出力ピングループの各入出力ピン及び導線によって1:1に電気的に連結する(1002)。
また、第2入出力ピングループに対応する第2データ出力部を介してデータを読出す(1004)。ここでも、段階1003と同様に、残りのグループのデータ出力部はハイインピーダンス状態となる。
また、追加のデータ出力部グループが存在しない場合には、テストを終了する。
フローチャート(1100)は、次のような過程で実行される。
テスト装置によってDDR SDRAMの制御信号入力ピン310にテストモードの進入のための制御信号CO,C1,...CXが入力される(1101)。コマンドデコーダ110はテストモード進入のためのMRS命令MRSを出力する(1102)。MRS命令MRSに応答して、入力バッファ制御部120から出力された制御信号PBPUBによって第1及び第2書込み禁止信号入力バッファ130,140がターンオンされる(1103)。
データが出力される当該データ出力部グループからデータが出力される(1108)。
この後、追加のデータ読出しのための制御信号のコマンドデコーダ110への入力有無をチェックして入力される場合、段階1105にリターンして前記過程を反復して行う(1109)。
追加データ読出しのための制御信号が入力されない場合、データ読出しテストを終了する。
37,38 第1、第2書込み制御部
100 内部回路
101 データ出力制御回路
110 コマンドデコーダ
120 書込み禁止信号入力バッファ制御部
130,140 第1、第2書込み禁止信号入力バッファ
150 データ出力選択回路
151,152,153 第1、第2、第3出力制御部
160,170 第1、第2データ出力装置
161,171 第1、第2DQバッファ
162,172 第1、第2ドライバ
163,173 第1セット、第2セットのデータ出力回路
165,175 内部データライン
310,320 制御信号入力ピン
330,340 第1、第2入出力ピングループ
331,341 第1、第2データ入出力ピン
Claims (14)
- 各々の内部データラインからデータを受信する回路と各々のデータ入出力ピンに連結される回路である複数のデータ出力回路と、
外部印加制御信号に応答して、各々に対応するデータ入出力ピンを駆動する複数のデータ出力回路のサブセットを選択的にイネーブルするデータ出力制御回路と、
を備えることを特徴とするメモリ装置。 - 前記データ出力制御回路は、
選択的に複数のデータ出力回路のサブセットが各々対応するデータ入出力ピンにハイインピーダンスを提供することを特徴とする請求項1に記載のメモリ装置。 - データ出力制御回路は、
第1外部印加制御信号に応答してテストモードコマンド信号及び読出し命令を発生させるコマンドデコーダと、
前記コマンドデコーダに連結され、前記テストモードコマンド信号、前記読出し命令、及び第2外部印加制御信号に応答して前記複数のデータ出力回路のサブセットを選択的にイネーブルするデータ出力選択回路と、
を備えることを特徴とする請求項1に記載のメモリ装置。 - 前記データ出力選択回路は、
複数のグループ制御信号を受信し、前記グループ制御信号のうちの一つに各々応答して出力制御信号を各々発生するデータ出力制御回路と、
複数の外部印加書込み禁止信号のうちの一つを各々受信し、グループ制御信号のうちの一つを各々発生する複数の書込み禁止信号入力バッファ回路と、を備え、
前記複数のデータ出力回路のサブセットの各々は、前記出力制御信号のうちの一つを各々受信し、前記出力制御信号に応答してイネーブルされ、ディセーブルされることを特徴とする請求項3に記載のメモリ装置。 - 前記データ出力制御回路は、
前記コマンドデコーダによって発生する読出し命令に応答して、前記複数のデータ出力回路の全体にイネーブル信号を印加する第1出力制御回路と、
第1グループ制御信号を受信し、前記複数のデータ出力回路の第1サブセットのための第1グループイネーブル信号を発生する第2出力制御回路と、
第2グループ制御信号を受信し、前記複数のデータ出力回路の第2サブセットのための第2グループイネーブル信号を発生する第3出力制御回路と、
を備えることを特徴とする請求項4に記載のメモリ装置。 - 前記データ出力制御回路は、
前記コマンドデコーダによって発生するテストモードコマンド信号に応答して、前記複数の書込み禁止信号入力バッファ回路をイネーブルする書込み禁止信号入力バッファ制御回路をさらに備えることを特徴とする請求項4に記載のメモリ装置。 - 前記書込み禁止信号入力バッファ制御回路は、
前記コマンドデコーダからのデータ書込み命令に応答して、書込み禁止信号入力バッファ制御信号を出力する制御信号発生回路と、
前記書込み禁止信号入力バッファ制御信号及び前記テストモードコマンド信号を論理的に結合し、前記複数の書込み禁止信号入力バッファ回路に書込み禁止信号入力バッファ制御信号を各々印加する論理回路と、
をさらに備えることを特徴とする請求項6に記載のメモリ装置。 - 前記複数の書込み禁止信号入力バッファ回路の書込み禁止信号入力バッファ回路は、
第1状態の第1書込み禁止信号入力バッファ制御信号に応答して、書込み禁止信号を基準電圧と比較し、第1グループ制御信号を出力する電圧比較回路と、
第2状態の前記第1書込み禁止信号入力バッファ制御信号に応答して、前記第1グループ制御信号をグラウンド電圧の信号とする出力制御回路と、
を備えることを特徴とする請求項7に記載のメモリ装置。 - 前記複数のデータ出力回路のデータ出力回路は、
内部データラインからデータを受信し、前記データ出力制御回路から出力制御信号を受信し、それに応答して外部クロック信号に同期する同期データ信号を発生するDQバッファ回路と、
前記同期データ信号に応答して入出力ピンを駆動するドライバ回路と、
を備えることを特徴とする請求項4に記載のメモリ装置。 - ダブルデータレート同期式ランダムアクセスメモリとして動作される請求項1に記載のメモリ装置。
- 各々の内部データラインから各々データを受信する回路とメモリ装置の各々のデータ入出力ピンに各々連結される回路である複数のデータ出力回路とを備えるメモリ装置のテスト方法において、
各々対応するデータ入出力ピンにロードを駆動する前記複数のデータ出力回路のサブセットを選択的にイネーブルするように前記メモリ装置に制御信号を印加する段階を含むことを特徴とするメモリ装置のテスト方法。 - 前記複数のデータ出力回路の第1及び第2サブセット各々の第1及び第2データ出力回路に連結される入出力ピンを外部データラインに共通に連結する段階と、
前記制御信号に応答して前記第1及び第2データ出力回路を択一的にイネーブルし、前記メモリ装置の第1及び第2の他の内部データラインからのデータを有するように前記外部データラインを駆動する段階と、
をさらに含むことを特徴とする請求項11に記載のメモリ装置のテスト方法。 - 前記第1データ出力回路は、
前記第2データ出力回路がイネーブルされる時、前記外部データラインにハイインピーダンスを提供することを特徴とする請求項12に記載のメモリ装置のテスト方法。 - 前記メモリ装置の第1及び第2の他の内部データラインからのデータを有するように前記外部データラインを駆動するために、前記制御信号に応答して前記第1及び第2データ出力回路を択一的にイネーブルする段階は、
前記メモリ装置のコマンドデコーダからテストモードコマンド信号を発生する段階と、
前記テストモードコマンド信号に応答して前記メモリ装置の複数の書込み禁止信号入力バッファ回路をイネーブルする段階と、
前記コマンドデコーダから第1読出し命令を発生させる段階と、
前記複数の書込み禁止信号入力バッファ回路のうち第1書込み禁止信号入力バッファ回路の入力から第1書込み禁止信号を遷移する段階と、
前記第1読出し命令及び前記第1書込み禁止信号の遷移に応答して、前記複数のデータ出力回路の第1サブセットをイネーブルし、第1セットの内部データラインからのデータを有するように外部データラインのセットを駆動する段階と、
前記コマンドデコーダから第2読出し命令を発生させる段階と、
前記複数の書込み禁止信号入力バッファ回路のうち第2書込み禁止信号入力バッファ回路の入力から第2書込み禁止信号を遷移する段階と、
前記第2読出し命令及び前記第2書込み禁止信号の遷移に応答して、前記複数のデータ出力回路の第2サブセットをイネーブルし、第2セットの内部データラインからのデータを有するように前記外部データラインのセットを駆動する段階と、
を含むことを特徴とする請求項12に記載のメモリ装置のテスト方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007272577A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | バッファ回路、および、バッファ制御方法 |
US7549092B2 (en) | 2005-09-29 | 2009-06-16 | Hynix Semiconductor, Inc. | Output controller with test unit |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200512758A (en) * | 2003-09-18 | 2005-04-01 | Nanya Technology Corp | Test driving method of semiconductor memory device |
JP3901151B2 (ja) * | 2003-12-25 | 2007-04-04 | セイコーエプソン株式会社 | ドライバic並びにドライバic及び出力装置の検査方法 |
DE102004014243A1 (de) * | 2004-03-24 | 2005-07-28 | Infineon Technologies Ag | Integrierter Baustein mit einer Ausgangsschaltung, Testsystem zum Testen eines solchen integrierten Bausteins und ein Testverfahren |
US20050240783A1 (en) * | 2004-04-21 | 2005-10-27 | Riospring, Inc. | Monitoring a voltage level of a power supply for a disk drive |
KR100716733B1 (ko) * | 2005-05-30 | 2007-05-14 | 삼성전자주식회사 | 반도체 장치 및 그 테스트 방법 |
JP2007066026A (ja) * | 2005-08-31 | 2007-03-15 | Renesas Technology Corp | 半導体装置とその試験方法及び製造方法 |
JP5125028B2 (ja) * | 2006-08-18 | 2013-01-23 | 富士通セミコンダクター株式会社 | 集積回路 |
US7725791B2 (en) * | 2006-10-20 | 2010-05-25 | Texas Instruments Incorporated | Single lead alternating TDI/TMS DDR JTAG input |
KR100907930B1 (ko) * | 2007-07-03 | 2009-07-16 | 주식회사 하이닉스반도체 | 테스트 시간을 줄일 수 있는 반도체 메모리 장치 |
KR100911186B1 (ko) * | 2008-02-14 | 2009-08-06 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 장치의 데이터 출력 방법 |
TWI401690B (zh) * | 2008-12-24 | 2013-07-11 | Phison Electronics Corp | 快閃儲存裝置及其測試方法與測試系統 |
US8429470B2 (en) | 2010-03-10 | 2013-04-23 | Micron Technology, Inc. | Memory devices, testing systems and methods |
JP5235202B2 (ja) * | 2010-04-19 | 2013-07-10 | 株式会社アドバンテスト | 試験装置および試験方法 |
US8612812B2 (en) * | 2010-12-30 | 2013-12-17 | Hynix Semiconductor Inc. | Semiconductor memory device, test circuit, and test operation method thereof |
US8522089B2 (en) * | 2011-01-21 | 2013-08-27 | Freescale Semiconductor, Inc. | Method of testing asynchronous modules in semiconductor device |
JP2015008029A (ja) | 2013-06-26 | 2015-01-15 | マイクロン テクノロジー, インク. | 半導体装置 |
KR102542584B1 (ko) * | 2016-03-11 | 2023-06-14 | 에스케이하이닉스 주식회사 | 반도체 메모리의 입력 장치 및 이를 포함하는 반도체 메모리 장치 |
CN116844624B (zh) * | 2022-03-25 | 2024-06-07 | 长鑫存储技术有限公司 | 一种控制方法、半导体存储器和电子设备 |
CN115598495B (zh) * | 2022-09-16 | 2024-01-30 | 深圳市奇普乐芯片技术有限公司 | 芯片测试配置生成方法、测试方法、装置及电子设备 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0729378A (ja) * | 1993-07-09 | 1995-01-31 | Sony Corp | メモリおよびその制御回路 |
JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
JPH10106290A (ja) * | 1996-10-02 | 1998-04-24 | Toshiba Corp | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
JP2000231799A (ja) * | 1999-02-10 | 2000-08-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4495603A (en) * | 1980-07-31 | 1985-01-22 | Varshney Ramesh C | Test system for segmented memory |
DE59101394D1 (de) * | 1990-05-10 | 1994-05-19 | Siemens Ag | Integrierter halbleiterspeicher mit paralleltestmöglichkeit und redundanzverfahren. |
US5864565A (en) * | 1993-06-15 | 1999-01-26 | Micron Technology, Inc. | Semiconductor integrated circuit having compression circuitry for compressing test data, and the test system and method for utilizing the semiconductor integrated circuit |
JPH08227597A (ja) * | 1995-02-21 | 1996-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH08235852A (ja) * | 1995-02-28 | 1996-09-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
TW334566B (en) * | 1996-02-26 | 1998-06-21 | Sanyo Electric Co | Non-volatile semiconductor memory device |
US5910923A (en) * | 1997-10-23 | 1999-06-08 | Texas Instruments Incorporated | Memory access circuits for test time reduction |
JP2002311091A (ja) * | 2001-04-10 | 2002-10-23 | Mitsubishi Electric Corp | 半導体装置 |
JP2002324393A (ja) * | 2001-04-25 | 2002-11-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2002358800A (ja) * | 2001-05-28 | 2002-12-13 | Mitsubishi Electric Corp | 半導体装置 |
-
2002
- 2002-08-29 KR KR10-2002-0051532A patent/KR100450682B1/ko not_active IP Right Cessation
-
2003
- 2003-08-26 US US10/648,086 patent/US7168017B2/en active Active
- 2003-08-27 JP JP2003303322A patent/JP4870325B2/ja not_active Expired - Fee Related
- 2003-08-29 TW TW092123957A patent/TWI226068B/zh not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0729378A (ja) * | 1993-07-09 | 1995-01-31 | Sony Corp | メモリおよびその制御回路 |
JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
JPH10106290A (ja) * | 1996-10-02 | 1998-04-24 | Toshiba Corp | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
JP2000231799A (ja) * | 1999-02-10 | 2000-08-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7549092B2 (en) | 2005-09-29 | 2009-06-16 | Hynix Semiconductor, Inc. | Output controller with test unit |
JP2007272577A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | バッファ回路、および、バッファ制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4870325B2 (ja) | 2012-02-08 |
US20040042312A1 (en) | 2004-03-04 |
US7168017B2 (en) | 2007-01-23 |
KR20040020087A (ko) | 2004-03-09 |
TW200409134A (en) | 2004-06-01 |
KR100450682B1 (ko) | 2004-10-01 |
TWI226068B (en) | 2005-01-01 |
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