JP4562750B2 - 供給電圧変換装置 - Google Patents

Description

本発明は、供給電圧変換装置に関するものであって、さらに詳しくは、電源供給装置から提供される電源電圧を半導体素子などの動作に必要な電圧に変換する時、電流消耗が少なく、安定して動作するまで所要される時間を減らすことの出来る供給電圧変換装置に関する。

一般的に、半導体素子などは外部の電源供給装置から供給される駆動電圧が印加され動作する。上記電源供給装置から提供される電圧の大きさは固定されているため、電源供給装置の出力電圧と異なる電圧で動作する半導体素子を駆動するためには、上記電源供給装置で出力される電圧を変換して該当の半導体素子を駆動するための電圧の大きさを生成するための供給電圧変換装置が必要である。

図１は、従来の供給電圧変換装置の一例を図示した回路図である。
図１を参照すると、従来の供給電圧変換装置は、電圧比較部１１、電流シンク部１２及び電圧出力部１３を含んで構成される。電圧比較部１１は差動増幅機の回路構造を有する複数のＭＯＳＦＥＴ１１１乃至１１４で構成され、外部から入力される基準電圧Ｖ_ｒｅｆと供給電圧変換装置の出力側電圧を比較する。電流シンク部１２はＭＯＳＦＥＴ１２１で具現されることができ、上記電圧比較部１１にシンク電流を提供する。また、電圧出力部１３は上記電圧比較部１１の電圧比較結果によって動作するＭＯＳＦＥＴ１３１とレジストＲ１,Ｒ２からなる。

上記従来の供給電圧変換装置は、電圧比較部１１のＭＯＳＦＥＴ１１１のゲート端から基準電圧Ｖ_ｒｅｆを印加してＭＯＳＦＥＴ１１４のゲート端から出力側の電圧を印加し、両電圧の大きさを比較する。出力側の電圧が基準電圧Ｖ_ｒｅｆより小さい大きさに印加されると、ＭＯＳＦＥＴ１１１のドレイン端にかかる電圧がロー（ｌｏｗ）になる。ＭＯＳＦＥＴ１１１のドレイン端にかかる電圧が電圧出力部１３のＭＯＳＦＥＴ１３１のゲート端に印加されるため、電圧出力部１３のＭＯＳＦＥＴ１３１はオン（ｏｎ）になる。従って、出力側の電圧が上昇することになる。逆に、出力側の電圧が基準電圧Ｖ_ｒｅｆより大きい場合には、類似な動作により出力側の電圧が下降することになる。このような出力側電圧の上昇及び下降が繰り返されＭＯＳＦＥＴ１１４のゲート端にかかる電圧は基準電圧Ｖ_ｒｅｆと同一の大きさに固定される。

このような従来の供給電圧変換装置において、基準電圧Ｖ_ｒｅｆは通常、バンドギャップ回路で生成されたバンドギャップ電圧が使用される。該バンドギャップ回路は、自体で消耗する電流が大きいという問題点がある。また、従来の供給電圧変換装置は、一つのＭＯＳＦＥＴ１２１を通じてシンク電流を提供するため、少ない電流消耗を必要とする装置では、出力側電圧が基準電圧と同一に固定されるのにかかるセトリングタイムが非常に長いという問題点がある。

従って、当技術分野では、電流消耗を低減しつつ、セトリングタイムを減らすことの出来る供給電圧変換装置が求められてきた。

本発明は、前述の従来技術の問題点を解決するため成されたもので、その目的は、セトリングタイムが短く、電流消耗が少ない供給電圧変換装置を提供することにある。

上記目的を達成すべく、技術的構成として本発明は、
電源電圧を変換して基準電圧を提供する基準電圧生成部と、
上記基準電圧がゲート端から入力される第１ＭＯＳＦＥＴと、上記第１ＭＯＳＦＥＴのドレイン端にソース端が連結されドレイン端から電源電圧が印加される第２ＭＯＳＦＥＴと、上記第２ＭＯＳＦＥＴのゲート端にゲート端が連結されドレイン端から電源電圧が印加されゲート端とソース端が電気的に連結された第３ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴのソース端にドレイン端が連結され上記第１ＭＯＳＦＥＴのソース端にソース端が連結された第４ＭＯＳＦＥＴとを含み、上記基準電圧と上記第４ＭＯＳＦＥＴのゲート端の電圧を比較する電圧比較部と、
上記第１ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのソース端に電流シンクのため連結された第１電流シンク手段及び上記第１ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのソース端に電流シンクのため連結され上記第４ＭＯＳＦＥＴのゲート端の電圧によって動作する第２電流シンク手段を含む電流シンク部と、
上記第１ＭＯＳＦＥＴのドレイン端にゲート端が連結され電源電圧がドレイン端から印加され上記第４ＭＯＳＦＥＴのゲート端にソース端が連結された第５ＭＯＳＦＥＴを含み、上記第５ＭＯＳＦＥＴのソース端の電圧を出力電圧に提供する電圧出力部と、
を含む供給電圧変換装置を提供する。

本発明の実施形態により上記基準電圧生成部を様々な形態に形成することが出来る。本発明の一実施形態において、上記基準電圧生成部は、ドレイン端とソース端が相互連結された直列連結構造を有する複数のＭＯＳＦＥＴを含むＭＯＳＦＥＴアレイを含むことができ、上記各々のＭＯＳＦＥＴアレイの一端に位置したＭＯＳＦＥＴのドレイン端には上記電源電圧が印加され、他端に位置したＭＯＳＦＥＴのソース端は接地される。該実施形態において上記基準電圧は、上記ＭＯＳＦＥＴアレイ内に含まれたＭＯＳＦＥＴにより所定の比に分圧された電圧である。

また、該実施形態において、上記第１電流シンク手段は、上記ＭＯＳＦＥＴアレイに含まれた一つのＭＯＳＦＥＴのソース端にゲート端が連結され、上記第１ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのソース端にドレイン端が連結され、ソース端が接地されたＭＯＳＦＥＴを含むことが出来る。

本発明の他の実施形態において、上記基準電圧生成部は、ドレイン端とソース端が相互連結された直列連結構造を有する複数のＭＯＳＦＥＴを含む第１ＭＯＳＦＥＴステージ−上記第１ＭＯＳＦＥＴステージの一端に位置したＭＯＳＦＥＴのドレイン端に上記電源電圧が印加される−と、ドレイン端とソース端が相互連結された直列連結構造を有し、上記第１ＭＯＳＦＥＴステージに含まれたＭＯＳＦＥＴのゲート端と各々１：１対応してゲート端が連結され、ゲート端とドレイン端が電気的に連結された複数のＭＯＳＦＥＴを含む第２ＭＯＳＦＥＴステージ−上記第２ＭＯＳＦＥＴステージの一端に位置したＭＯＳＦＥＴのドレイン端に上記電源電圧が印加される−と、上記第１ＭＯＳＦＥＴステージの他端に位置したＭＯＳＦＥＴのソース端にドレイン端が連結されドレイン端とゲート端が電気的に連結されソース端が接地された第１ミラーＭＯＳＦＥＴと、上記第２ＭＯＳＦＥＴステージの他端に位置したＭＯＳＦＥＴのソース端にドレイン端が連結され上記第１ミラーＭＯＳＦＥＴのゲート端にゲート端が連結されソース端が接地された第２ミラーＭＯＳＦＥＴを含む電流ミラーステージからなることが出来る。

該実施形態において、上記電流ミラーステージは、上記第１ＭＯＳＦＥＴステージに流れる電流の大きさを上記第１，２ミラーＭＯＳＦＥＴの幅比によって変換した大きさを有する電流が第２ＭＯＳＦＥＴステージに流れるようミラーリングする。

また、該実施形態において、上記第１電流シンク手段は、上記第１ミラーＭＯＳＦＥＴのゲート端にゲート端が連結され、上記第１ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのソース端にドレイン端が連結され、ソース端が接地された第１シンクＭＯＳＦＥＴを含むことが出来る。上記第１ＭＯＳＦＥＴステージに流れる電流の大きさを上記第１ミラーＭＯＳＦＥＴと第１シンクＭＯＳＦＥＴの幅比によって変換した大きさを有する電流が第１シンク手段に流れるようミラーリングする。

上記の様々な実施形態において、上記第２電流シンク手段は、上記第４ＭＯＳＦＥＴのゲート端に連結され上記第４ＭＯＳＦＥＴのゲート端の電圧をインバーティングするインバータと、上記第１ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのソース端にドレイン端が連結され、ソース端が接地され、上記インバーティングされた電圧がゲート端から印加されるＭＯＳＦＥＴを含むことが出来る。該第２電流シンク手段は、供給電圧変換装置が初期起動する時、出力電圧が基準電圧と一致する値を出力するのにかかるセトリングタイムを減少させることに適用されることが出来る。

また、上記様々な実施形態において、上記電圧比較部は、上記第１ＭＯＳＦＥＴのドレイン端にドレイン端が連結され、上記第４ＭＯＳＦＥＴのドレイン端にソース端が連結され、ゲート端に電源電圧が印加される複数のＭＯＳＦＥＴをさらに含むことが好ましい。上記第１ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとの間に連結された複数のＭＯＳＦＥＴは抵抗に作用してセトリングタイムに生じ得る過度な電圧上昇を防ぐ役割をする。

また、上記の様々な実施形態において、上記電圧出力部は、上記第４ＭＯＳＦＥＴのゲート端にドレイン端が連結され、ゲート端とソース端が接地されほぼ無限大の抵抗値を有するＭＯＳＦＥＴをさらに含む。該無限大の抵抗値を有するＭＯＳＦＥＴを適用することにより電流の不要な消耗を減らすことが出来る。

本発明によると、出力電圧によってセトリングタイムのみに追加でシンク電流を供給することにより、電流の消耗を最小化しつつ供給電圧変換装置のセトリングタイムを減少させることが出来るという効果がある。

また本発明によると、基準電圧生成部を複数のＭＯＳＦＥＴのみに具現することにより、大きさが小さく、電流消耗は殆ど無いまま電圧を分配して基準電圧を提供することが出来るという優れた効果がある。

以下、添付の図面を参照に本発明の様々な実施形態に対する構成及び作用をさらに詳しく説明する。しかし、本発明の実施形態は様々な形態に変形されることができ、本発明の範囲が以下に説明される実施形態に限定されるのではない。本発明の実施形態は、本発明が属する技術分野において通常の知識を有している者に本発明をさらに完全に説明するために提供されるものである。従って、図面に図示された構成要素の形状及び大きさなどは、より明確な説明のため誇張されることができ、図面上において実質的に同一構成と機能を有している構成要素は同一参照符号を使用する。

図２及び図３は、本発明の２つの実施形態による供給電圧変換回路を図示した回路図である。

先ず、図２を参照すると、本発明の一実施形態による供給電圧変換回路は、基準電圧生成部２１、電圧比較部２２、電流シンク部２３及び電圧出力部２４を含んで構成される。

上記基準電圧生成部２１は、電源電圧Ｖ_ＤＤを変換して基準電圧Ｖ_ｒｅｆを提供する。例えば、通常、３Ｖの電源電圧が提供され、上記基準電圧生成部２１は半導体素子などを駆動するのに使用される１．８Ｖの電圧に変換することが出来る。

本実施形態において上記基準電圧生成部２１は、ドレイン端とソース端が相互連結された直列連結構造を有する複数のＭＯＳＦＥＴ２１１−１乃至２１１−ｎを含むＭＯＳＦＥＴアレイで具現されることが出来る。ＭＯＳＦＥＴアレイに含まれた各ＭＯＳＦＥＴは、自体のゲート端とソース端が電気的に連結されており、各ＭＯＳＦＥＴ２１１−１乃至２１１−ｎは相互直列連結構造でドレイン端とソース端が連結される。また、上記基準電圧生成部２１は直列連結構造で連結された各ＭＯＳＦＥＴの連結ノードのうち一つから基準電圧Ｖ_ｒｅｆを出力することが出来る。即ち、上記複数のＭＯＳＦＥＴ２１１−１乃至２１１−ｎはＭＯＳＦＥＴアレイに印加される電源電圧Ｖ_ＤＤを分圧し、使用者は適切な連結ノードを基準電圧Ｖ_ｒｅｆの出力端として選択することが出来る。特に、本実施形態において適用される基準電圧生成部２１は、複数のＭＯＳＦＥＴだけで具現されるため大きさが小さく、電流消耗が殆ど無いまま電圧を分配して基準電圧を提供することが出来るという長所がある。

上記電圧比較部２２は、上記電流シンク部２３と共に差動増幅回路の構造を有する。上記電圧比較部２２は、前述の基準電圧生成部２１で提供される基準電圧と本発明の供給電圧変換装置の出力電圧とを比較して、その結果によって上記電圧出力部２４内のＭＯＳＦＥＴを制御する。

具体的に上記電圧比較部２２は、上記基準電圧がゲート端から入力される第１ＭＯＳＦＥＴ２２１と、上記第１ＭＯＳＦＥＴ２２１のドレイン端にソース端が連結されドレイン端から電源電圧が印加される第２ＭＯＳＦＥＴ２２２と、上記第２ＭＯＳＦＥＴ２２２のゲート端にゲート端が連結されドレイン端から電源電圧が印加されゲート端とソース端が電気的に連結された第３ＭＯＳＦＥＴ２２３と、上記第３ＭＯＳＦＥＴ２２３のソース端にドレイン端が連結され上記第１ＭＯＳＦＥＴ２２１のソース端にソース端が連結された第４ＭＯＳＦＥＴ２２４からなる。上記第１ＭＯＳＦＥＴ２２１のドレイン端は、電圧出力部２４の第５ＭＯＳＦＥＴ２４１のゲート端から入力される。上記ＭＯＳＦＥＴのうち、第１及び第４ＭＯＳＦＥＴ２２１，２２４はｎ型ＭＯＳＦＥＴで、第２，第３及び第５ＭＯＳＦＥＴ２２２，２２３，２２５はｐ型ＭＯＳＦＥＴで具現されることが出来る。

このような回路構造を有する電圧比較部２２は、基準電圧Ｖ_ｒｅｆと出力電圧Ｖ_ｏｕｔを比較して出力電圧Ｖ_ｏｕｔが小さい場合、第１ＭＯＳＦＥＴ２２１のドレイン端が連結されたノードがロー（ｌｏｗ）になり、これによって第１ＭＯＳＦＥＴ２２１のドレイン端にゲート端が連結された電圧出力部２４の第５ＭＯＳＦＥＴ２４１がオン（ｏｎ）になり出力電圧が上昇することになる。逆に、出力電圧Ｖ_ｏｕｔが大きい場合には、第１ＭＯＳＦＥＴ２２１のドレイン端が連結されたノードがハイ（ｈｉｇｈ）になり、これによって第１ＭＯＳＦＥＴ２２１のドレイン端にゲート端が連結された電圧出力部２４の第５ＭＯＳＦＥＴ２４１がオフ（ｏｆｆ）され出力電圧が下降することになる。このような上昇、下降の過程が繰り返され上記出力電圧Ｖ_ｏｕｔは上記基準電圧Ｖ_ｒｅｆと同じ大きさの電圧値に固定される。本明細書において、出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと同じ大きさの電圧値を固定出力するのにかかる時間をセトリングタイム（ｓｅｔｔｌｉｎｇ ｔｉｍｅ）とする。

前述のような上記電圧比較部２２の差動動作のために上記電圧比較部２２は、電圧電源から電流をシンクするための電流シンク部２３を備えるべきである。本発明において電流シンク部２３は、上記第１ＭＯＳＦＥＴ２２１と第４ＭＯＳＦＥＴ２２４のソース端が共通で連結されたノードに連結された第１電流シンク手段及び第２電流シンク手段を備える。

本実施形態において、上記第１電流シンク手段は、上記基準電圧生成部２１を構成するＭＯＳＦＥＴアレイに含まれた一つのＭＯＳＦＥＴのソース端にゲート端が連結され、上記第１ＭＯＳＦＥＴ２２１と第４ＭＯＳＦＥＴ２２４のソース端にドレイン端が連結され、ソース端が接地されたＭＯＳＦＥＴ２３１からなる。上記第１電流シンク手段を構成するＭＯＳＦＥＴ２３１は、基準電圧生成部２１のＭＯＳＦＥＴアレイに電流が流れるとオンになり、シンク電流Ｉ_Ｓ１が流れることになる。

また本発明は、第１電流シンク手段に加えて第２電流シンク手段を備えたことを特徴とする。該第２電流シンク手段は、上記第１ＭＯＳＦＥＴ２２１と第４ＭＯＳＦＥＴ２２４のソース端が連結されたノードに電流シンクのため連結され上記第４ＭＯＳＦＥＴ２２４のゲート端の電圧、即ち出力電圧Ｖ_ｏｕｔによって動作する。さらに具体的に、第２電流シンク手段は、上記第４ＭＯＳＦＥＴ２２４のゲート端に連結され上記第４ＭＯＳＦＥＴ２２４のゲート端の電圧をインバーティングするインバータ２３２及び上記第１ＭＯＳＦＥＴ２２１と第４ＭＯＳＦＥＴ２２４のソース端にドレイン端が連結され、ソース端が接地され、上記インバータ２３２によりインバーティングされた電圧がゲート端から印加されるＭＯＳＦＥＴ２３３を含んで構成される。上記第１電流シンク手段及び第２電流シンク手段に含まれたＭＯＳＦＥＴ２３１，２３３はｎ型ＭＯＳＦＥＴであることが好ましい。

上記第２電流シンク手段は、本発明の供給電圧変換装置が初期起動する時、即ちセトリングタイムの間のみシンク電流を供給する。これを通じて第１電流シンク手段によるシンク電流Ｉ_Ｓ１に第２電流シンク手段によるシンク電流Ｉ_Ｓ２が加わり、さらに多くのシンク電流を上記電圧比較部２２に提供することで、上記電圧比較部２２がより素早く動作できるようにする。従って、供給電圧変換装置の初期起動の時にセトリングタイムを短縮することが出来る。具体的に、上記第２電流シンク手段の動作をみると、供給電圧変換装置の動作が始まると、出力電圧Ｖ_ｏｕｔは、ロー状態であるためインバータ２３２によりＭＯＳＦＥＴ２３３のゲート端がハイになりＭＯＳＦＥＴ２３３がオンになりシンク電流Ｉ_Ｓ２を供給することになる。次いで、出力電圧Ｖ_ｏｕｔが固定して出力されると（ハイ状態になると）、インバータ２３２の出力はローになりＭＯＳＦＥＴ２３３がオフになる。従って、第２電流シンク手段は動作を停止し、上記電圧比較部２２には第１電流シンク手段によるシンク電流Ｉ_Ｓ１のみ提供される。

このように、本発明は、供給電圧変換装置の初期起動時に固定された出力を出力する間のみ追加のシンク電流Ｉ_Ｓ２を供給することにより、電流消耗を大きく増加させないつつも、セトリングタイムを減少できるという長所がある。

上記電圧出力部２４は、上記第１ＭＯＳＦＥＴ２２１のドレイン端にゲート端が連結され電源電圧がドレイン端から印加され上記第４ＭＯＳＦＥＴ２２４のゲート端にソース端が連結された第５ＭＯＳＦＥＴ２４１を含む。さらに、上記第４ＭＯＳＦＥＴのゲート端、即ち出力電圧Ｖ_ｏｕｔが出力される出力端にドレイン端が連結され、ゲート端とソース端が接地されほぼ無限大の抵抗値を有するＭＯＳＦＥＴ２４２をさらに含むことが出来る。上記第５ＭＯＳＦＥＴ２４１はｐ型ＭＯＳＦＥＴで、上記無限大の抵抗値を有するＭＯＳＦＥＴ２４２はｎ型ＭＯＳＦＥＴであることが好ましい。

前述のように、上記第５ＭＯＳＦＥＴ２４１は、電圧比較部２２の第１ＭＯＳＦＥＴ２２１のドレイン端にゲート端が連結され、上記電圧比較部２２の基準電圧Ｖ_ｒｅｆと出力電圧Ｖ_ｏｕｔの比較結果によってオン−オフを繰り返して出力電圧Ｖ_ｏｕｔが基準電圧Ｖ_ｒｅｆと同じ値に出力されることになる。また、ＭＯＳＦＥＴ２４２は、出力端と接地との間の抵抗を無限大に固定することにより、出力電流Ｉ_ＯＵＴが供給電圧変換装置内で消耗されず負荷側に供給されることとなる。これを通じて供給電圧変換装置自体の電流消耗を減少することが出来る。

図３は、本発明の他の実施形態による供給電圧変換装置を図示した回路図である。図３に図示された実施形態は、上記図２で説明された実施形態と異なる構成及び動作については詳しく説明し、類似か同一な構成及び動作については説明を省略する。

図３を参照すると、本実施形態による供給電圧変換装置の基準電圧生成部は、第１ＭＯＳＦＥＴステージ３１−１、第２ＭＯＳＦＥＴステージ３１−２及び電流ミラーステージ３１−３からなる。

上記第１ＭＯＳＦＥＴステージ３１−１は、ドレイン端とソース端が相互連結された直列連結構造を有する複数のＭＯＳＦＥＴ３１１−１乃至３１１−３を含み、該複数のＭＯＳＦＥＴ３１１−１乃至３１１−３のうち一端に位置したＭＯＳＦＥＴ３１１−１のドレイン端は電源電圧Ｖ_ＤＤが印加される。

上記第２ＭＯＳＦＥＴステージ３１−２は、ドレイン端とソース端が相互連結された直列連結構造を有し、上記第１ＭＯＳＦＥＴステージに含まれたＭＯＳＦＥＴ３１１−１乃至３１１−３のゲート端と各々１：１対応してゲート端が連結され、ゲート端とソース端が電気的に連結された複数のＭＯＳＦＥＴ３１２−１乃至３１２−３を含む。該第２ＭＯＳＦＥＴステージに含まれた複数のＭＯＳＦＥＴ３１２−１乃至３１２−３のうち一端に位置したＭＯＳＦＥＴ３１２−１のドレイン端には上記電源電圧Ｖ_ＤＤが印加される。

上記電流ミラーステージ３１−３は、上記第１ＭＯＳＦＥＴステージ３１−１の他端に位置したＭＯＳＦＥＴ３１１−３のソース端にドレイン端が連結されドレイン端とゲート端が電気的に連結されソース端が接地された第１ミラーＭＯＳＦＥＴ３１３−１と、上記第２ＭＯＳＦＥＴステージ３１−２の他端に位置したＭＯＳＦＥＴ３１３−３のソース端にドレイン端が連結され上記第１ミラーＭＯＳＦＥＴ３１３−１のゲート端にゲート端が連結されソース端が接地された第２ミラーＭＯＳＦＥＴ３１３−２を含む。即ち、上記電流ミラーステージ３１−３は、上記第１ＭＯＳＦＥＴステージ３１−１に流れる電流の大きさを、上記第１，２ミラーＭＯＳＦＥＴの３１３−１，３１３−２の幅比によって変換した大きさを有する電流が第２ＭＯＳＦＥＴステージ３１−２に流れるようミラーリングする。

上記基準電圧生成部３１において、基準電圧Ｖ_ｒｅｆは上記第２ＭＯＳＦＥＴステージ３１−２内に含まれたＭＯＳＦＥＴにより所定の比に分圧された電圧で提供される。

本実施形態において、上記基準電圧生成部３１は、電圧を分圧するための第２ＭＯＳＦＥＴステージ３１−２に提供される電流は、第１ＭＯＳＦＥＴステージ３１−１に流れる電流をミラーリングした電流が提供されるため、さらに安定した電流供給が可能である。これによって基準電圧Ｖ_ｒｅｆの大きさが変動する問題をさらに効果的に解消することが出来る。

本実施形態は、上記基準電圧生成部３１内の電流ミラーステージ３１−３を用いて電流シンク部３３の第１電流シンク手段に流れるシンク電流Ｉ_Ｓ１を提供することが出来る。本実施形態において電流シンク部３３の第１電流シンク手段は、上記第１ミラーＭＯＳＦＥＴ３１３−１のゲート端にゲート端が連結され、電圧比較部３２の第１ＭＯＳＦＥＴ３２１と第４ＭＯＳＦＥＴ３２１のソース端が共通で連結されたノードにドレイン端が連結され、ソース端が接地された第１シンクＭＯＳＦＥＴ３３１を含む。このような回路構造は、上記第１シンクＭＯＳＦＥＴ３３１は上記第１ミラーＭＯＳＦＥＴ３１３−１と電流ミラー回路を形成することになる。従って、上記第１ＭＯＳＦＥＴステージ３１−１に流れる電流の大きさを上記第１ミラーＭＯＳＦＥＴ３１３−１と第１シンクＭＯＳＦＥＴ３３１の幅比によって変換した大きさを有する電流が第１シンク手段に流れることになる。

また、本実施形態において電圧比較部３２は、第１ＭＯＳＦＥＴ３２１のドレイン端にドレイン端が連結され、上記第４ＭＯＳＦＥＴ３２４のドレイン端にソース端が連結され、ゲート端に電源電圧が印加される複数のＭＯＳＦＥＴ３２５，３２６をさらに含む。第１ＭＯＳＦＥＴ３２１のドレイン端にドレイン端が連結され、上記第４ＭＯＳＦＥＴ３２４のドレイン端に連結された複数のＭＯＳＦＥＴ３２５，３２６は抵抗として作用しセトリングタイムの間に安定した電流を提供するが可能となる。

従来の供給電圧変換装置を図示した回路図である。 本発明の一実施形態による供給電圧変換装置を図示した回路図である。 本発明の他の実施形態による供給電圧変換装置を図示した回路図である。

符号の説明

２１、３１ 基準電圧生成部
２２、３２ 電圧比較部
２３、３３ 電流シンク部
２４、３４ 電圧出力部

Claims (8)

1. 電源電圧を変換して基準電圧を提供する基準電圧生成部と、
   前記基準電圧がゲート端から入力される第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴのドレイン端にソース端が連結されドレイン端から電源電圧が印加される第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのゲート端にゲート端が連結されドレイン端から電源電圧が印加されゲート端とソース端が電気的に連結された第３ＭＯＳＦＥＴと、前記第３ＭＯＳＦＥＴのソース端にドレイン端が連結され前記第１ＭＯＳＦＥＴのソース端にソース端が連結された第４ＭＯＳＦＥＴとを含み、前記基準電圧と前記第４ＭＯＳＦＥＴのゲート端の電圧を比較する電圧比較部と、
   前記第１ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのソース端に電流シンクのため連結された第１電流シンク手段及び前記第１ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのソース端に電流シンクのため連結され前記第４ＭＯＳＦＥＴのゲート端の電圧によって動作する第２電流シンク手段を含む電流シンク部と、
   前記第１ＭＯＳＦＥＴのドレイン端にゲート端が連結され電源電圧がドレイン端から印加され前記第４ＭＯＳＦＥＴのゲート端にソース端が連結された第５ＭＯＳＦＥＴを含み、前記第５ＭＯＳＦＥＴのソース端電圧を出力電圧に提供する電圧出力部と、
   を含む供給電圧変換装置。
2. 前記基準電圧生成部は、
   ドレイン端とソース端が相互連結された直列連結構造を有する複数のＭＯＳＦＥＴを含むＭＯＳＦＥＴアレイを含み、
   前記各々のＭＯＳＦＥＴアレイの一端に位置したＭＯＳＦＥＴのドレイン端には前記電源電圧が印加され、他端に位置したＭＯＳＦＥＴのソース端は接地され、
   前記基準電圧は前記ＭＯＳＦＥＴアレイ内に含まれたＭＯＳＦＥＴにより所定の比に分圧された電圧であることを特徴とする請求項１に記載の供給電圧変換装置。
3. 前記第１電流シンク手段は、
   前記ＭＯＳＦＥＴアレイに含まれた一つのＭＯＳＦＥＴのソース端にゲート端が連結され、前記第１ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのソース端にドレイン端が連結され、ソース端が接地されたＭＯＳＦＥＴを含むことを特徴とする請求項２に記載の供給電圧変換装置。
4. 前記基準電圧生成部は、
   ドレイン端とソース端が相互連結された直列連結構造を有する複数のＭＯＳＦＥＴを含む第１ＭＯＳＦＥＴステージ−前記第１ＭＯＳＦＥＴステージの一端に位置したＭＯＳＦＥＴのドレイン端に前記電源電圧が印加される−と、
   ドレイン端とソース端が相互連結された直列連結構造を有し、前記第１ＭＯＳＦＥＴステージに含まれたＭＯＳＦＥＴのゲート端と各々１：１対応してゲート端が連結され、ゲート端とドレイン端が電気的に連結された複数のＭＯＳＦＥＴを含む第２ＭＯＳＦＥＴステージ−前記第２ＭＯＳＦＥＴステージの一端に位置したＭＯＳＦＥＴのドレイン端に前記電源電圧が印加される−と、
   前記第１ＭＯＳＦＥＴステージの他端に位置したＭＯＳＦＥＴのソース端にドレイン端が連結されドレイン端とゲート端が電気的に連結されソース端が接地された第１ミラーＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴステージの他端に位置したＭＯＳＦＥＴのソース端にドレイン端が連結され前記第１ミラーＭＯＳＦＥＴのゲート端にゲート端が連結されソース端が接地された第２ミラーＭＯＳＦＥＴを含み、前記第１ＭＯＳＦＥＴステージに流れる電流の大きさを前記第１，２ミラーＭＯＳＦＥＴの幅比によって変換した大きさを有する電流が第２ＭＯＳＦＥＴステージに流れるようミラーリングする電流ミラーステージを含み、
   前記基準電圧は前記第２ＭＯＳＦＥＴステージ内に含まれたＭＯＳＦＥＴにより所定の比に分圧された電圧であることを特徴とする請求項１に記載の供給電圧変換装置。
5. 前記第１電流シンク手段は、
   前記第１ミラーＭＯＳＦＥＴのゲート端にゲート端が連結され、前記第１ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのソース端にドレイン端が連結され、ソース端が接地された第１シンクＭＯＳＦＥＴを含み、前記第１ＭＯＳＦＥＴステージに流れる電流の大きさを前記第１ミラーＭＯＳＦＥＴと第１シンクＭＯＳＦＥＴの幅比によって変換した大きさを有する電流が第１シンク手段に流れるようミラーリングすることを特徴とする請求項４に記載の供給電圧変換装置。
6. 前記第２電流シンク手段は、
   前記第４ＭＯＳＦＥＴのゲート端に連結され前記第４ＭＯＳＦＥＴのゲート端の電圧をインバーティングするインバータと、
   前記第１ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのソース端にドレイン端が連結され、ソース端が接地され、前記インバーティングされた電圧がゲート端から印加されるＭＯＳＦＥＴを含むことを特徴とする請求項１に記載の供給電圧変換装置。
7. 前記電圧比較部は、
   前記第１ＭＯＳＦＥＴのドレイン端にドレイン端が連結され、前記第４ＭＯＳＦＥＴのドレイン端にソース端が連結され、ゲート端に電源電圧が印加される複数のＭＯＳＦＥＴをさらに含むことを特徴とする請求項１に記載の供給電圧変換装置。
8. 前記電圧出力部は、
   前記第４ＭＯＳＦＥＴのゲート端にドレイン端が連結され、ゲート端とソース端が接地されほぼ無限大の抵抗値を有するＭＯＳＦＥＴをさらに含むことを特徴とする請求項１に記載の供給電圧変換装置。

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