JP5369749B2 - 定電圧回路 - Google Patents

Description

本発明は、電流出力を複数の出力トランジスタで分担して行うように制御する構成をなす定電圧回路に関する。

従来、出力電流が大きく変動する定電圧回路においては、出力トランジスタの容量を最大出力電流に合わせて設計していたため、大容量の出力トランジスタが必要であった。特に、このような定電圧回路を出力トランジスタまで含めて半導体装置に形成する場合、大容量の出力トランジスタはゲート容量が非常に大きくなり、ゲート容量の充放電に時間がかかるため、電源に対する過渡応答性能が悪化したり、リプル除去率が低下するという問題があった。
前記ゲート容量の充放電を速やかに行うためには、前段の増幅回路の出力容量も大きくする必要があるが、このようにすると、出力電流が小さい領域では電源回路自体の消費電流が増加して、電源効率が低下するという問題があった。
また、位相補償を広範囲の電流値に対して行うため、位相補償用のコンデンサも大きくする必要があり、更に、発熱する個所が出力トランジスタの１点に集中することから、放熱にも配慮する必要があった。

そこで、電流出力を複数のトランジスタで分担する方法が提案されていた。電流出力を複数のトランジスタで分担することにより、各出力トランジスタのサイズを小さくすることができ、各出力トランジスタのゲート容量を小さくすることができる。この結果、前記前段の増幅回路の出力容量を小さくすることができる。また、発熱個所を分散させることができるため、チップの温度を平均化することができ、放熱が簡単になり、場合によっては不要になっていた。
なお、各出力トランジスタに直列に接続した電流検出用抵抗の電圧降下を測定して、該各出力トランジスタに流れる出力電流がほぼ等しくなるように制御を行う技術があった（例えば、特許文献１及び２参照。）。更に、複数の出力トランジスタを交互に動作させることにより平均出力電流を分散させるようにした技術もあった（例えば、特許文献２参照。）。

しかし、前記のような従来の方式では、複数の出力トランジスタから出力される出力電流が均等になるように制御するために、出力トランジスタに直列に電流検出用抵抗を設けていた。このことから、出力電流が大きくなるほど電流検出用抵抗による電力損失が大きくなり、電源の効率を低下させていた。更に、前記電流検出用抵抗の電圧降下を比較するためのコンパレータを出力トランジスタごとに設けているため、回路が大規模になるという問題があった。

本発明は、このような問題を解決するためになされたものであり、出力トランジスタに直列に接続する電流検出用抵抗を使用することなく、簡単な回路構成で複数の出力トランジスタを制御することができる定電圧回路及びその動作制御方法を得ることを目的とする。

この発明に係る定電圧回路は、入力端子から入力された入力電圧を所定の電圧に変換して出力端子から出力電圧として出力する定電圧回路において、
制御電極に入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力して、前記出力電圧の制御を行う複数の出力トランジスタと、
所定の基準電圧と前記出力電圧に比例した帰還電圧との電圧差を増幅して出力する差動増幅回路部と、
該差動増増幅回路部の出力電圧を増幅して対応する前記出力トランジスタの制御電極に出力する、前記各出力トランジスタに対応して設けられた各増幅回路部と、
を備え、
前記各増幅回路部は、対応する前記出力トランジスタの制御電極の電圧制御を行うＭＯＳトランジスタを備えたソース接地型の増幅回路をそれぞれなしており、該各ＭＯＳトランジスタのしきい値電圧が異なる値になるように該各ＭＯＳトランジスタが形成されることによって、前記差動増幅回路部からの入力電圧に応じて、所定の順で対応する前記出力トランジスタをオンして作動させるものである。

具体的には、前記各出力トランジスタは、オンして出力する電流の和が所定の最大値以下になるようにそれぞれ形成されるようにした。

この場合、（ｎ＋１）番目（ｎは正の整数）に対応する前記出力トランジスタをオンさせる前記増幅回路部の前記ＭＯＳトランジスタは、ｎ番目に対応する前記出力トランジスタをオンさせる前記増幅回路部の出力電圧が飽和したときの前記差動増幅回路部の出力電圧と同電圧になるようにしきい値電圧が設定されるようにした。

また、対応する前記出力トランジスタから出力される出力電流が、対応して設定された最大許容電流値以下になるように、該出力トランジスタからの出力電流を制限する電流制限回路部を前記各出力トランジスタに対応してそれぞれ備えるようにしてもよい。

この場合、（ｎ＋１）番目に対応する前記出力トランジスタをオンさせる前記増幅回路部の前記ＭＯＳトランジスタは、ｎ番目に作動する前記出力トランジスタが前記最大許容電流値に達したときの前記差動増幅回路部の出力電圧と同電圧になるようにしきい値電圧が設定されるようにした。

また、前記各増幅回路部の前記ＭＯＳトランジスタは、ゲート幅とゲート長の比を変えることによってしきい値電圧がそれぞれ設定されるようにした。

また、前記各増幅回路部の前記ＭＯＳトランジスタは、ドレインに供給される電流値を変えることによってしきい値電圧がそれぞれ設定されるようにしてもよい。

また、前記各増幅回路部の前記ＭＯＳトランジスタは、ゲート幅とゲート長の比、及びドレインに供給される電流値をそれぞれ変えることによってしきい値電圧がそれぞれ設定されるようにしてもよい。

また、この発明に係る定電圧回路の動作制御方法は、制御電極に入力された制御信号に応じた電流を入力端子から出力端子に出力して、該出力端子から出力する出力電圧の制御を行う複数の出力トランジスタを備え、前記出力電圧に比例した帰還電圧が所定の基準電圧になるように前記各出力トランジスタの動作制御を行って、前記入力端子から入力された入力電圧を所定の電圧に変換して前記出力端子から前記出力電圧として出力する定電圧回路の動作制御方法において、
前記出力端子から出力する出力電流が、最初にオンさせた前記出力トランジスタの最大許容電流値になると、該最初にオンさせた出力トランジスタからの最大許容電流を維持しながら、２番目の前記出力トランジスタを作動させ、
以下、前記出力電流が、オンさせる順番の１番目からｎ（ｎは正の整数）番目の各出力トランジスタにおける各最大許容電流の和を超えると、前記１番目からｎ番目の各出力トランジスタからの各最大許容電流を維持させながら、（ｎ＋１）番目の前記出力トランジスタを作動させて、
前記出力電流の増加に伴って所定の順に前記各出力トランジスタを順次オンさせて作動させるようにした。

具体的には、記各出力トランジスタから出力される電流の和が所定の最大値以下になるように前記各出力トランジスタの動作制御を行うようにした。

また、前記各出力トランジスタから出力されるそれぞれの出力電流が、対応してそれぞれ設定された最大許容電流値以下になるように、前記各出力トランジスタからの出力電流値を制限するようにしてもよい。

本発明の定電圧回路及びその動作制御方法によれば、出力トランジスタ１個当たりの最大出力電流を定電圧回路の最大出力電流よりも小さくすることができ、サイズの小さな出力トランジスタを使用することができるため、例えば出力トランジスタにＭＯＳトランジスタを使用した場合、ゲート容量を小さくすることができ増幅回路部の駆動能力を小さくしても、必要とする応答速度を確保することができ、リプル除去率も高くすることができる。また、出力トランジスタに接続される位相補償用のコンデンサの容量も小さくすることができ、該コンデンサのサイズも小さくすることができる。更に、従来必要とした、出力トランジスタに直列に接続する電流検出用抵抗やコンパレータが不要になり、回路規模の縮小を図ることができ、この結果、チップサイズを縮小させることができコストダウンを図ることができる。

また、各出力トランジスタからの出力電流値を制限するようにしたことから、より正確な電流で前記出力電流の分担を行うことができる。

本発明の第１の実施の形態における定電圧回路の回路例を示した図である。 図１の定電圧回路１の動作例を示した図である。 本発明の第２の実施の形態における定電圧回路の回路例を示した図である。 図３の定電圧回路１ａの動作例を示した図である。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
図１において、定電圧回路１は、直流電源１０から入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力するシリーズレギュレータをなしている。
定電圧回路１は、第１及び第２の各出力トランジスタＭ１，Ｍ２と、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、差動増幅回路３と、第１及び第２の各増幅回路４，５と、出力コンデンサＣｏと、位相補償用の抵抗Ｒ３，Ｒ４と、位相補償用のコンデンサＣ３，Ｃ４とで構成されている。

差動増幅回路３は、ＮＭＯＳトランジスタＭ１１，Ｍ１２、ＰＭＯＳトランジスタＭ１３，Ｍ１４及び所定のバイアス電流ｉ１を供給する定電流源１１で構成されている。また、第１の増幅回路４は、ＰＭＯＳトランジスタＭ１５及び所定の定電流ｉ２を供給する定電流源１２で構成され、第２の増幅回路５は、ＰＭＯＳトランジスタＭ１６及び所定の定電流ｉ３を供給する定電流源１３で構成されている。
なお、基準電圧発生回路２、差動増幅回路３及び抵抗Ｒ１，Ｒ２は差動増幅回路部をなし、第１及び第２の各増幅回路４，５はそれぞれ増幅回路部をなす。また、図１の定電圧回路１において、出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１及び第２の各出力トランジスタＭ１，Ｍ２及び出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。

入力端子ＩＮと出力端子ＯＵＴとの間に第１及び第２の各出力トランジスタＭ１，Ｍ２が並列に接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間に、出力コンデンサＣｏが接続されると共に、抵抗Ｒ１及びＲ２が直列に接続されている。抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成し出力する。また、第１の出力トランジスタＭ１のゲートとドレインとの間には抵抗Ｒ３とコンデンサＣ３の直列回路が接続され、第２の出力トランジスタＭ２のゲートとドレインとの間には抵抗Ｒ４とコンデンサＣ４の直列回路が接続されている。

差動増幅回路３において、差動対をなすＮＭＯＳトランジスタＭ１１及びＭ１２の各ソースは接続され、該接続部と接地電圧ＧＮＤとの間には定電流源１１が接続されている。ＮＭＯＳトランジスタＭ１１のゲートには基準電圧Ｖｒｅｆが、ＮＭＯＳトランジスタＭ１２のゲートには帰還電圧Ｖｆｂがそれぞれ入力されている。ＰＭＯＳトランジスタＭ１３及びＭ１４は、カレントミラー回路を形成して前記差動対の負荷をなしており、ＰＭＯＳトランジスタＭ１３及びＭ１４において、各ソースは入力電圧Ｖｉｎに接続され、各ゲートは接続されてＰＭＯＳトランジスタＭ１３のドレインに接続されている。ＰＭＯＳトランジスタＭ１３のドレインはＮＭＯＳトランジスタＭ１１のドレインに、ＰＭＯＳトランジスタＭ１４のドレインはＮＭＯＳトランジスタＭ１２のドレインにそれぞれ接続され、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１２との接続部が差動増幅回路３の出力端をなしている。

第１の増幅回路４はソース接地型の増幅回路をなしており、第１の増幅回路４において、ＰＭＯＳトランジスタＭ１５のソースは入力電圧Ｖｉｎに接続され、ＰＭＯＳトランジスタＭ１５のゲートは差動増幅回路３の前記出力端に接続されている。ＰＭＯＳトランジスタＭ１５のドレインと接地電圧ＧＮＤとの間に定電流源１２が接続され、ＰＭＯＳトランジスタＭ１５と定電流源１２との接続部が第１の増幅回路４の出力端をなし、該出力端は、第１の出力トランジスタＭ１のゲートに接続されている。
同様に、第２の増幅回路５はソース接地型の増幅回路をなしており、第２の増幅回路５において、ＰＭＯＳトランジスタＭ１６のソースは入力電圧Ｖｉｎに接続され、ＰＭＯＳトランジスタＭ１６のゲートは差動増幅回路３の前記出力端に接続されている。ＰＭＯＳトランジスタＭ１６のドレインと接地電圧ＧＮＤとの間に定電流源１３が接続され、ＰＭＯＳトランジスタＭ１６と定電流源１３との接続部が第２の増幅回路５の出力端をなし、該出力端は、第２の出力トランジスタＭ２のゲートに接続されている。

このような構成において、差動増幅回路３は、基準電圧Ｖｒｅｆと帰還電圧Ｖｆｂとの電圧差を増幅して電圧Ｖａを生成し、第１及び第２の各増幅回路４及び５にそれぞれ出力する。第１の増幅回路４は、入力された電圧Ｖａを増幅して第１の出力トランジスタＭ１のゲートに出力し、第２の増幅回路５は、入力された電圧Ｖａを増幅して第２の出力トランジスタＭ２のゲートに出力して、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように、第１及び第２の各出力トランジスタＭ１，Ｍ２からそれぞれ出力される電流が制御される。第１及び第２の各出力トランジスタＭ１，Ｍ２のそれぞれのしきい値電圧Ｖｔｈ１及びＶｔｈ２は同じであり、ＰＭＯＳトランジスタＭ１５のしきい値電圧Ｖｔｈ１５は、ＰＭＯＳトランジスタＭ１６のしきい値電圧Ｖｔｈ１６よりも大きい値に設定されている。

図２は、図１の定電圧回路１の動作例を示した図であり、図２を用いて図１の定電圧回路１の動作について説明する。なお、図１及び図２において、第１の出力トランジスタＭ１のゲート電圧をＶｇ１とし、第１の出力トランジスタＭ１のドレイン電流をｉｏ１とし、第２の出力トランジスタＭ２のゲート電圧をＶｇ２とし、第２の出力トランジスタＭ２のドレイン電流をｉｏ２としている。すなわち、出力端子ＯＵＴから出力される出力電流ｉｏは、（ｉｏ１＋ｉｏ２）になる。更に、Ｖｔｈ１は第１の出力トランジスタＭ１のしきい値電圧を、Ｖｔｈ２は第２の出力トランジスタＭ２のしきい値電圧を、Ｖｔｈ１５はＰＭＯＳトランジスタＭ１５のしきい値電圧を、Ｖｔｈ１６はＰＭＯＳトランジスタＭ１６のしきい値電圧をそれぞれ示しており、ｉｍａｘ１は第１の出力トランジスタＭ１の最大許容電流値を示している。また、図２では、出力電流ｉｏの最大値が２００ｍＡで、第１及び第２の各出力トランジスタＭ１，Ｍ２のそれぞれの最大許容電流が共に１００ｍＡである場合を例にして示しており、縦軸が電圧及び電流に、横軸が出力電流ｉｏにそれぞれなっている。

また、第１の出力トランジスタＭ１と第２の出力トランジスタＭ２の各しきい値電圧が、図２ではＰＭＯＳトランジスタＭ１６よりもそれぞれ小さくなっているが、第１及び第２の各出力トランジスタＭ１，Ｍ２におけるそれぞれのしきい値電圧Ｖｔｈ１及びＶｔｈ２と、ＰＭＯＳトランジスタＭ１５及びＭ１６の各しきい値電圧Ｖｔｈ１５及びＶｔｈ１６とは特に関係はなく、第１及び第２の各出力トランジスタＭ１，Ｍ２のそれぞれのしきい値電圧Ｖｔｈ１，Ｖｔｈ２が、ＰＭＯＳトランジスタＭ１５のしきい値電圧Ｖｔｈ１５よりも大きくても良いし、ＰＭＯＳトランジスタＭ１５とＭ１６の各しきい値電圧Ｖｔｈ１５とＶｔｈ１６との間にあってもよい。

出力電流ｉｏが１ｍＡ以下と極めて小さい場合は、差動増幅回路３の出力電圧ＶａはＰＭＯＳトランジスタＭ１５のしきい値電圧Ｖｔｈ１５よりもやや小さい電圧になっている。このため、ＰＭＯＳトランジスタＭ１５はオンしており、ＰＭＯＳトランジスタＭ１５のドレイン電圧をなすゲート電圧Ｖｇ１は、第１の出力トランジスタＭ１のしきい値電圧Ｖｔｈ１付近になっている。なお、このときＰＭＯＳトランジスタＭ１６は完全にオンしているため、ＰＭＯＳトランジスタＭ１６のドレイン電圧はほぼ入力電圧Ｖｉｎ近くまで上昇していることから、第２の出力トランジスタＭ２はオフして遮断状態になっている。

出力電流ｉｏが増加するにしたがって、電圧Ｖａは徐々に上昇する。すると、ＰＭＯＳトランジスタＭ１５のゲート‐ソース間電圧が小さくなるため、ＰＭＯＳトランジスタＭ１５のドレイン電流が減少する。ＰＭＯＳトランジスタＭ１５のドレイン電流の減少に伴って、ＰＭＯＳトランジスタＭ１５のドレイン電圧、すなわち第１の出力トランジスタＭ１のゲート電圧Ｖｇ１が低下するため、第１の出力トランジスタＭ１のドレイン電流ｉｏ１が増加する。しかし、ドレイン電流ｉｏ１が約１００ｍＡ未満である場合では、差動増幅回路３の出力電圧ＶａがＰＭＯＳトランジスタＭ１６のしきい値電圧Ｖｔｈ１６以下であるため、ＰＭＯＳトランジスタＭ１６はオンしており、第２の出力トランジスタＭ２のドレイン電流ｉｏ２はまだ流れない。すなわち、出力電流ｉｏが約１００ｍＡ未満の領域では、出力電流ｉｏはすべて第１の出力トランジスタＭ１から供給されている。

出力電流ｉｏが約１００ｍＡになると、第１の増幅回路４の出力電圧、すなわち第１の出力トランジスタＭ１のゲート電圧Ｖｇ１は接地電圧ＧＮＤに近いレベルで飽和し、これ以下には下がらなくなる。すなわち、第１の出力トランジスタＭ１のドレイン電流ｉｏ１もこれ以上増加しなくなる。しかし、このような出力電流ｉｏでは、差動増幅回路３の出力電圧ＶａがＰＭＯＳトランジスタＭ１６のしきい値電圧Ｖｔｈ１６まで上昇するため、ＰＭＯＳトランジスタＭ１６のドレイン電流が減少し始め、ＰＭＯＳトランジスタＭ１６のドレイン電圧、すなわち第２の出力トランジスタＭ２のゲート電圧Ｖｇ２が低下し始め、第２の出力トランジスタＭ２にドレイン電流ｉｏ２が流れ始める。

出力電流ｉｏが１００ｍＡを超えると、第２の出力トランジスタＭ２のドレイン電流ｉｏ２が増加し、出力電流ｉｏは第１及び第２の各出力トランジスタＭ１，Ｍ２の両方から供給されるようになる。
出力電流ｉｏが２００ｍＡに達すると、第２の増幅回路５の出力電圧、すなわち第２の出力トランジスタＭ２のゲート電圧Ｖｇ２が飽和して接地電圧ＧＮＤ近くまで低下し、第２の出力トランジスタＭ２のドレイン電流ｉｏ２もこれ以上増加しなくなる。

このように、本第１の実施の形態における定電圧回路では、ＰＭＯＳトランジスタＭ１５のしきい値電圧Ｖｔｈ１５をＰＭＯＳトランジスタＭ１６のしきい値電圧Ｖｔｈ１６よりも大きくし、出力電流ｉｏが小さい間は、第１の出力トランジスタＭ１から出力電流ｉｏを供給し、第１の出力トランジスタＭ１のゲート電圧Ｖｇ１が飽和した場合は、第２の出力トランジスタＭ２が作動するようにした。このようなことから、出力トランジスタ１個当たりの最大出力電流を定電圧回路の最大出力電流よりも小さくすることができるため、サイズの小さな出力トランジスタを使用することができ、出力トランジスタのゲート容量も小さくすることができることから、増幅回路の駆動能力を小さくしても、必要とする応答速度を確保することができ、リプル除去率も高くすることができる。

また、位相補償用のコンデンサＣ３及びＣ４の各容量も小さくすることができるため、該各コンデンサのサイズもそれぞれ小さくすることができる。更に、出力トランジスタに直列に接続する電流検出用の抵抗や、コンパレータが不要になり、回路規模の縮小を図ることができ、この結果チップサイズを小さくすることができコストダウンを図ることができる。
ＰＭＯＳトランジスタＭ１５とＭ１６のしきい値電圧の違いは、ＰＭＯＳトランジスタＭ１５とＭ１６におけるゲート幅Ｗとゲート長Ｌの比を変えることにより実現させることができ、ゲート幅Ｗとゲート長Ｌの比を同じにして、定電流ｉ２とｉ３の値を変えることによっても、ゲート幅Ｗとゲート長Ｌの比、及び定電流ｉ２とｉ３の値の両方を変えるようにしてもそれぞれ実現させることができる。

なお、前記第１の実施の形態では、第１の出力トランジスタＭ１と第２の出力トランジスタＭ２の最大許容電流を共に１００ｍＡとして説明したが、必ずしも同じ値にする必要はなく、例えば、第１の出力トランジスタＭ１の最大許容電流を５０ｍＡにし、第２の出力トランジスタＭ２の最大許容電流を１５０ｍＡにするといったように、異なる値に設定してもよい。

第２の実施の形態．
前記第１の実施の形態における定電圧回路に、各出力トランジスタから出力される電流を制限する電流制限回路を設けるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図３は、本発明の第２の実施の形態における定電圧回路の回路例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、図１に第１及び第２の電流制限回路２１及び２２を追加したことにあり、これに伴って、図１の定電圧回路１を定電圧回路１ａにした。

図３において、定電圧回路１ａは、直流電源１０から入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力するシリーズレギュレータをなしている。
定電圧回路１ａは、第１及び第２の各出力トランジスタＭ１，Ｍ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、差動増幅回路３と、第１及び第２の各増幅回路４，５と、出力コンデンサＣｏと、位相補償用の抵抗Ｒ３，Ｒ４と、位相補償用のコンデンサＣ３，Ｃ４と、第１及び第２の各電流制限回路２１，２２で構成されている。

なお、第１及び第２の各電流制限回路２１，２２はそれぞれ電流制限回路部をなす。また、図３の定電圧回路１ａにおいて、出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１及び第２の各出力トランジスタＭ１，Ｍ２及び出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。

第１の電流制限回路２１は、第１の出力トランジスタＭ１から出力される電流ｉｏ１の制限を行う回路であり、ＰＭＯＳトランジスタＭ２１，Ｍ２２、ＮＭＯＳトランジスタＭ２３，Ｍ２４及び抵抗Ｒｓ１で構成されている。
同様に、第２の電流制限回路２２は、第２の出力トランジスタＭ２から出力される電流ｉｏ２の制限を行う回路であり、ＰＭＯＳトランジスタＭ２５，Ｍ２６、ＮＭＯＳトランジスタＭ２７，Ｍ２８及び抵抗Ｒｓ２で構成されている。
第１の電流制限回路２１において、ＰＭＯＳトランジスタＭ２１のソースは入力電圧Ｖｉｎに接続され、ＰＭＯＳトランジスタＭ２１のゲートは第１の増幅回路４の出力端、すなわち第１の出力トランジスタＭ１のゲートに接続されている。

ＮＭＯＳトランジスタＭ２３及びＭ２４はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２３及びＭ２４において、各ソースはそれぞれ接地電圧ＧＮＤに接続され、各ゲートが接続されて該接続部がＮＭＯＳトランジスタＭ２３のドレインに接続されている。ＮＭＯＳトランジスタＭ２３のドレインはＰＭＯＳトランジスタＭ２１のドレインに接続され、入力電圧ＶｉｎとＮＭＯＳトランジスタＭ２４のドレインとの間には抵抗Ｒｓ１が接続されている。入力電圧Ｖｉｎと第１の出力トランジスタＭ１のゲートとの間にはＰＭＯＳトランジスタＭ２２が接続されており、ＰＭＯＳトランジスタＭ２２のゲートはＮＭＯＳトランジスタＭ２４のドレインに接続されている。

同様に、第２の電流制限回路２２において、ＰＭＯＳトランジスタＭ２５のソースは入力電圧Ｖｉｎに接続され、ＰＭＯＳトランジスタＭ２５のゲートは第２の増幅回路５の出力端、すなわち第２の出力トランジスタＭ２のゲートに接続されている。ＮＭＯＳトランジスタＭ２７及びＭ２８はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２７及びＭ２８において、各ソースはそれぞれ接地電圧ＧＮＤに接続され、各ゲートが接続されて該接続部がＮＭＯＳトランジスタＭ２７のドレインに接続されている。ＮＭＯＳトランジスタＭ２７のドレインはＰＭＯＳトランジスタＭ２５のドレインに接続され、入力電圧ＶｉｎとＮＭＯＳトランジスタＭ２８のドレインとの間には抵抗Ｒｓ２が接続されている。入力電圧Ｖｉｎと第２の出力トランジスタＭ２のゲートとの間にはＰＭＯＳトランジスタＭ２６が接続されており、ＰＭＯＳトランジスタＭ２６のゲートはＮＭＯＳトランジスタＭ２８のドレインに接続されている。

このような構成において、第１及び第２の各電流制限回路２１，２２以外は図１の定電圧回路１と同様であることから、第１及び第２の各電流制限回路２１，２２の動作について説明する。
ＰＭＯＳトランジスタＭ２１は、第１の出力トランジスタＭ１からの出力電流ｉｏ１に比例したドレイン電流ｉｏ２１が流れる。ドレイン電流ｉｏ２１は、ＮＭＯＳトランジスタＭ２３とＭ２４で構成されたカレントミラー回路で電流の方向が折り返されて抵抗Ｒｓ１に供給され、出力電流ｉｏの増加に伴って抵抗Ｒｓ１の両端の電圧差が大きくなる。ＮＭＯＳトランジスタＭ２４と抵抗Ｒｓ１との接続部の電圧がＰＭＯＳトランジスタＭ２２のしきい値電圧に達すると、ＰＭＯＳトランジスタＭ２２のインピーダンスが低下して、第１の出力トランジスタＭ１のゲート電圧Ｖｇ１の低下を抑制する。

図４は、図３の定電圧回路１ａの動作例を示した図であり、図４における条件及び符号は図２の場合と同様である。図４で示すように、ゲート電圧Ｖｇ１は、第１の出力トランジスタＭ１の出力電流が１００ｍＡを維持する電圧に留まりそれ以下には低下しない。このため、第１の出力トランジスタＭ１から出力される出力電流ｉｏ１は、制限電流値である１００ｍＡに制限される。ＰＭＯＳトランジスタＭ１６のしきい値電圧は、第１の出力トランジスタＭ１に対する電流制限が作動したときの差動増幅回路３の出力電圧Ｖａとほぼ等しくなるように設定されている。このようなことから、第１の出力トランジスタＭ１に電流制限がかかると、第２の出力トランジスタＭ２が作動して、第２の出力トランジスタＭ２から出力電流ｉｏ２が供給されるようになる。

ＰＭＯＳトランジスタＭ２５は、第２の出力トランジスタＭ２からの出力電流ｉｏ２に比例したドレイン電流ｉｏ２５が流れる。ドレイン電流ｉｏ２５は、ＮＭＯＳトランジスタＭ２７とＭ２８で構成されたカレントミラー回路で電流の方向が折り返されて抵抗Ｒｓ２に供給され、出力電流ｉｏの増加に伴って抵抗Ｒｓ２の両端の電圧差が大きくなる。ＮＭＯＳトランジスタＭ２８と抵抗Ｒｓ２との接続部の電圧がＰＭＯＳトランジスタＭ２６のしきい値電圧に達すると、ＰＭＯＳトランジスタＭ２６のインピーダンスが低下して、第２の出力トランジスタＭ２のゲート電圧Ｖｇ２の低下を抑制する。
このようなことから、出力電流ｉｏが２００ｍＡに達すると、第２の電流制限回路２２によって第２の出力トランジスタＭ２にも電流制限がかかり、出力電流ｉｏが２００ｍＡ以上にならないように保護される。

このように、本第２の実施の形態における定電圧回路では、前記第１の実施の形態における定電圧回路に、第１及び第２の各出力トランジスタＭ１，Ｍ２に対応してそれぞれ電流制限回路を設けるようにしたことから、前記第１の実施の形態と同様の効果を得ることができると共に、第１及び第２の各出力トランジスタに対して、より正確な電流で出力電流の分担を行わせることができる。

なお、前記第２の実施の形態の説明では、第１の出力トランジスタＭ１と第２の出力トランジスタＭ２の電流制限値を共に１００ｍＡにしたが、これは一例であり、例えば、第１の出力トランジスタＭ１の電流制限値を５０ｍＡにし、第２の出力トランジスタＭ２の電流制限値を１５０ｍＡにして変えるようにしてもよい。
また、前記第１及び第２の各実施の形態では、増幅回路と出力トランジスタがそれぞれ２つ備えた場合を例にして説明したが、これは一例であり、本願発明は、複数の出力トランジスタと該各出力トランジスタに対応して複数の増幅回路を備えた場合に適用するものである。

１，１ａ 定電圧回路
２ 基準電圧発生回路
３ 差動増幅回路
４ 第１の増幅回路
５ 第２の増幅回路
１０ 直流電源
２１ 第１の電流制限回路
２２ 第２の電流制限回路
Ｍ１ 第１の出力トランジスタ
Ｍ２ 第２の出力トランジスタ
Ｒ１〜Ｒ４ 抵抗
Ｃｏ 出力コンデンサ
Ｃ３，Ｃ４ コンデンサ

実開平３−１７８１１号公報 特開平１１−１４３５５８号公報

Claims (8)

1. 入力端子から入力された入力電圧を所定の電圧に変換して出力端子から出力電圧として出力する定電圧回路において、
   制御電極に入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力して、前記出力電圧の制御を行う複数の出力トランジスタと、
   所定の基準電圧と前記出力電圧に比例した帰還電圧との電圧差を増幅して出力する差動増幅回路部と、
   該差動増増幅回路部の出力電圧を増幅して対応する前記出力トランジスタの制御電極に出力する、前記各出力トランジスタに対応して設けられた各増幅回路部と、
   を備え、
   前記各増幅回路部は、対応する前記出力トランジスタの制御電極の電圧制御を行うＭＯＳトランジスタを備えたソース接地型の増幅回路をそれぞれなしており、該各ＭＯＳトランジスタのしきい値電圧が異なる値になるように該各ＭＯＳトランジスタが形成されることによって、前記差動増幅回路部からの入力電圧に応じて、所定の順で対応する前記出力トランジスタをオンして作動させることを特徴とする定電圧回路。
2. 前記各出力トランジスタは、オンして出力する電流の和が所定の最大値以下になるようにそれぞれ形成されることを特徴とする請求項１記載の定電圧回路。
3. （ｎ＋１）番目（ｎは正の整数）に対応する前記出力トランジスタをオンさせる前記増幅回路部の前記ＭＯＳトランジスタは、ｎ番目に対応する前記出力トランジスタをオンさせる前記増幅回路部の出力電圧が飽和したときの前記差動増幅回路部の出力電圧と同電圧になるようにしきい値電圧が設定されることを特徴とする請求項１又は２記載の定電圧回路。
4. 対応する前記出力トランジスタから出力される出力電流が、対応して設定された最大許容電流値以下になるように、該出力トランジスタからの出力電流を制限する電流制限回路部を前記各出力トランジスタに対応してそれぞれ備えることを特徴とする請求項１又は２記載の定電圧回路。
5. （ｎ＋１）番目に対応する前記出力トランジスタをオンさせる前記増幅回路部の前記ＭＯＳトランジスタは、ｎ番目に作動する前記出力トランジスタが前記最大許容電流値に達したときの前記差動増幅回路部の出力電圧と同電圧になるようにしきい値電圧が設定されることを特徴とする請求項４記載の定電圧回路。
6. 前記各増幅回路部の前記ＭＯＳトランジスタは、ゲート幅とゲート長の比を変えることによってしきい値電圧がそれぞれ設定されること特徴とする請求項１、２、３、４又は５記載の定電圧回路。
7. 前記各増幅回路部の前記ＭＯＳトランジスタは、ドレインに供給される電流値を変えることによってしきい値電圧がそれぞれ設定されること特徴とする請求項１、２、３、４又は５記載の定電圧回路。
8. 前記各増幅回路部の前記ＭＯＳトランジスタは、ゲート幅とゲート長の比、及びドレインに供給される電流値をそれぞれ変えることによってしきい値電圧がそれぞれ設定されること特徴とする請求項１、２、３、４又は５記載の定電圧回路。

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