JP2001160623A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JP2001160623A JP2001160623A JP34382199A JP34382199A JP2001160623A JP 2001160623 A JP2001160623 A JP 2001160623A JP 34382199 A JP34382199 A JP 34382199A JP 34382199 A JP34382199 A JP 34382199A JP 2001160623 A JP2001160623 A JP 2001160623A
- Authority
- JP
- Japan
- Prior art keywords
- region
- active region
- mosfet
- semiconductor device
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 バンプ現象によるトランジスタ特性の悪化を
改善した半導体装置を提供する。 【解決手段】 トレンチ素子分離法で形成された素子分
離膜１０６で画定された領域に活性領域１０１を形成
し、この活性領域１０１内にＭＯＳＦＥＴを形成した半
導体装置において、前記活性領域１０１の端部の前記Ｍ
ＯＳＦＥＴのゲート１０２下部のチャンネルエッジ部１
０４が、ソース・ドレイン領域を形成するための高濃度
不純物イオンを注入する領域１０３外になるように構成
したことを特徴とする。
改善した半導体装置を提供する。 【解決手段】 トレンチ素子分離法で形成された素子分
離膜１０６で画定された領域に活性領域１０１を形成
し、この活性領域１０１内にＭＯＳＦＥＴを形成した半
導体装置において、前記活性領域１０１の端部の前記Ｍ
ＯＳＦＥＴのゲート１０２下部のチャンネルエッジ部１
０４が、ソース・ドレイン領域を形成するための高濃度
不純物イオンを注入する領域１０３外になるように構成
したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係わり、特に、トレンチ素子分離法で形成さ
れたＭＯＳＦＥＴにおいて、閾値電圧を安定にせしめた
半導体装置とその製造方法に関する。
製造方法に係わり、特に、トレンチ素子分離法で形成さ
れたＭＯＳＦＥＴにおいて、閾値電圧を安定にせしめた
半導体装置とその製造方法に関する。
【０００２】
【従来の技術】素子間の絶縁方法は、従来、工程が簡単
になることから、選択的酸化による素子分離（Local Ox
idation of Silicon; LOCOS）法が用いられてきた。し
かし、最近の集積度の高い製品では、ＬＯＣＯＳ法に変
って、酸化膜などの絶縁物をトレンチに埋め込んで、素
子間を絶縁するトレンチ素子分離（shallow trench iso
lation; STI）法が用いられるようになってきた。この
ＳＴＩ法は、素子分離膜の形成において、ＬＯＣＯＳ法
のように、熱酸化工程によらないため、熱酸化工程によ
る種々の問題点を軽減することができる。また、トレン
チの深さを調節することにより、素子分離幅をさらに小
さくすることが可能である。
になることから、選択的酸化による素子分離（Local Ox
idation of Silicon; LOCOS）法が用いられてきた。し
かし、最近の集積度の高い製品では、ＬＯＣＯＳ法に変
って、酸化膜などの絶縁物をトレンチに埋め込んで、素
子間を絶縁するトレンチ素子分離（shallow trench iso
lation; STI）法が用いられるようになってきた。この
ＳＴＩ法は、素子分離膜の形成において、ＬＯＣＯＳ法
のように、熱酸化工程によらないため、熱酸化工程によ
る種々の問題点を軽減することができる。また、トレン
チの深さを調節することにより、素子分離幅をさらに小
さくすることが可能である。
【０００３】図５が、ＭＯＳトランジスタの平面図であ
る。また、図５のＢ−Ｂ断面において、ＳＴＩ法による
素子分離の各製造工程を、図６〜図１４に示した。
る。また、図５のＢ−Ｂ断面において、ＳＴＩ法による
素子分離の各製造工程を、図６〜図１４に示した。
【０００４】次に、これらの図を参照して、従来のＳＴ
Ｉ法による素子分離の製造方法を説明する。
Ｉ法による素子分離の製造方法を説明する。
【０００５】先ず、半導体基板３０８上にパッド酸化膜
３０５と、シリコン窒化膜３０６とを順に積層した後、
パターニングしたフォトレジスト３０７（図６）によ
り、不活性領域の半導体基板が露出されるようにエッチ
ングし、フォトレジスト３０７を剥離する（図７）。次
に、シリコン窒化膜３０５をマスクとして、半導体基板
３０８を４０００Å程度の深さまでエッチングすること
により、素子分離のためのトレンチ３０９を形成する
（図８）。形成されたトレンチ３０９を数千オングスト
ロームＳｉＯ２などの絶縁物３１０で完全に埋め込んだ
（図９）後、化学的機械研磨（Chemical Mechnical Pol
ishing; CMP）法等を利用して、シリコン窒化膜３０６
が露出されるまで、絶縁物３１０をエッチングすること
で平坦化する（図１０）。その後、シリコン窒化膜３０
６及びパッド酸化膜３０５を順にウエットエッチンング
で除去（図１１、１２）することにより、素子分離膜３
１４を形成する。続いて、トランジスタの閾値電圧を調
整するための不純物イオンを活性領域３０１のチャネル
形成領域に注入した後、ゲート酸化膜３１５、ゲート電
極３０２を順に形成し（図１３）、最後に、ソース・ド
レインを形成するための高濃度の不純物イオンを領域３
０３に注入して、ＭＯＳトランジスタを形成する（図１
４）。
３０５と、シリコン窒化膜３０６とを順に積層した後、
パターニングしたフォトレジスト３０７（図６）によ
り、不活性領域の半導体基板が露出されるようにエッチ
ングし、フォトレジスト３０７を剥離する（図７）。次
に、シリコン窒化膜３０５をマスクとして、半導体基板
３０８を４０００Å程度の深さまでエッチングすること
により、素子分離のためのトレンチ３０９を形成する
（図８）。形成されたトレンチ３０９を数千オングスト
ロームＳｉＯ２などの絶縁物３１０で完全に埋め込んだ
（図９）後、化学的機械研磨（Chemical Mechnical Pol
ishing; CMP）法等を利用して、シリコン窒化膜３０６
が露出されるまで、絶縁物３１０をエッチングすること
で平坦化する（図１０）。その後、シリコン窒化膜３０
６及びパッド酸化膜３０５を順にウエットエッチンング
で除去（図１１、１２）することにより、素子分離膜３
１４を形成する。続いて、トランジスタの閾値電圧を調
整するための不純物イオンを活性領域３０１のチャネル
形成領域に注入した後、ゲート酸化膜３１５、ゲート電
極３０２を順に形成し（図１３）、最後に、ソース・ド
レインを形成するための高濃度の不純物イオンを領域３
０３に注入して、ＭＯＳトランジスタを形成する（図１
４）。
【０００６】シリコン窒化膜３０６及びパッド酸化膜３
０５のエッチング過程で、素子分離膜３１４と半導体基
板境界部分３１１がエチングされ、窪み３１２が生じ
る。また、この窪み３１２は、シリコン窒化膜３０６と
埋め込み絶縁膜３１０の密着性が悪ければ、さらに大き
くなる可能性もある。また、ＳＴＩ法を用いた素子分離
の形成方法によれば、トレンチ３０９に隣接した活性領
域で、尖ったエッジ部３１３を形成する問題もある。更
に、ＮＭＯＳトランジスタの場合、閾値電圧調節のため
に、活性領域３０１に注入される不純物イオンとしてボ
ロンを使うため、偏析効果により後工程の熱処理時に、
ボロンが酸化膜である素子分離膜３１４中に吸い出され
やすい性質がある。このため、チャネルエッジ部３０４
の不純物イオン濃度が、他のチャネル領域に比べ低下し
てしまう問題がある。
０５のエッチング過程で、素子分離膜３１４と半導体基
板境界部分３１１がエチングされ、窪み３１２が生じ
る。また、この窪み３１２は、シリコン窒化膜３０６と
埋め込み絶縁膜３１０の密着性が悪ければ、さらに大き
くなる可能性もある。また、ＳＴＩ法を用いた素子分離
の形成方法によれば、トレンチ３０９に隣接した活性領
域で、尖ったエッジ部３１３を形成する問題もある。更
に、ＮＭＯＳトランジスタの場合、閾値電圧調節のため
に、活性領域３０１に注入される不純物イオンとしてボ
ロンを使うため、偏析効果により後工程の熱処理時に、
ボロンが酸化膜である素子分離膜３１４中に吸い出され
やすい性質がある。このため、チャネルエッジ部３０４
の不純物イオン濃度が、他のチャネル領域に比べ低下し
てしまう問題がある。
【０００７】上記した素子分離膜縁部の窪み３１２や活
性領域エッジ部の尖った形状３１３により、トランジス
タのゲート電極３０２に電圧が印加されると、チャネル
エッジ部３０４の電界の強さは、本来のトランジスタの
チャネルより強くなることから、チャネルエッジ部３０
４において、反転層が先に形成される。また、同様に、
チャネルエッジ部３０４の不純物イオン濃度低下も反転
層で先に起こる。その結果、本来、図１５（ａ）に示す
ような特性になるはずのものが、図１５（ｂ）に示すよ
うなハンプのある特性になり、このようなトランジスタ
は動作中に閾値電圧が変化するようになり、サブスレッ
ショルド領域で電流のハンプ現象を起こす。したがっ
て、トランジスタのリーク電流の増加及びオン・オフ特
性の劣化を招く。このような問題点は、トランジスタの
チャネル幅が狭くなるほど、即ち、集積度が高くなるほ
ど顕著になる。
性領域エッジ部の尖った形状３１３により、トランジス
タのゲート電極３０２に電圧が印加されると、チャネル
エッジ部３０４の電界の強さは、本来のトランジスタの
チャネルより強くなることから、チャネルエッジ部３０
４において、反転層が先に形成される。また、同様に、
チャネルエッジ部３０４の不純物イオン濃度低下も反転
層で先に起こる。その結果、本来、図１５（ａ）に示す
ような特性になるはずのものが、図１５（ｂ）に示すよ
うなハンプのある特性になり、このようなトランジスタ
は動作中に閾値電圧が変化するようになり、サブスレッ
ショルド領域で電流のハンプ現象を起こす。したがっ
て、トランジスタのリーク電流の増加及びオン・オフ特
性の劣化を招く。このような問題点は、トランジスタの
チャネル幅が狭くなるほど、即ち、集積度が高くなるほ
ど顕著になる。
【０００８】このような問題を解決するため、製造上い
ろいろな工夫がおこなわれている。
ろいろな工夫がおこなわれている。
【０００９】即ち、トレンチに絶縁物質を埋め込む前後
に熱処理を加えることで、尖ったエッジ部を丸めたり、
トレンチと埋め込み絶縁物質との密着性を高めたりする
ことで影響を緩和できる。また、素子分離膜と接する領
域に選択的に高濃度のｐ型不純物領域を設けるような製
造工程を追加することで、チャネルエッジ部での不純物
濃度の低下を防ぐこともできる。
に熱処理を加えることで、尖ったエッジ部を丸めたり、
トレンチと埋め込み絶縁物質との密着性を高めたりする
ことで影響を緩和できる。また、素子分離膜と接する領
域に選択的に高濃度のｐ型不純物領域を設けるような製
造工程を追加することで、チャネルエッジ部での不純物
濃度の低下を防ぐこともできる。
【００１０】以上の対策により、ハンプ現象の発生をで
きる限り小さく抑えることで、通常のＣＭＯＳ回路を利
用したデジタル回路では問題のないレベルになってい
る。しかし、閾値電圧を利用して回路を動作させている
ものが少なからず存在しており、そのような回路の場
合、わずかなハンプ現象によっても、遅延、誤動作、出
力電圧レベルの低下等の影響を受けるため、更なる対策
が必要となっている。
きる限り小さく抑えることで、通常のＣＭＯＳ回路を利
用したデジタル回路では問題のないレベルになってい
る。しかし、閾値電圧を利用して回路を動作させている
ものが少なからず存在しており、そのような回路の場
合、わずかなハンプ現象によっても、遅延、誤動作、出
力電圧レベルの低下等の影響を受けるため、更なる対策
が必要となっている。
【００１１】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ハンプ現象による
悪影響を低減し、遅延、誤動作、出力電圧レベルの低下
等の不具合を改善した新規な半導体装置とその製造方法
を提供するものである。
した従来技術の欠点を改良し、特に、ハンプ現象による
悪影響を低減し、遅延、誤動作、出力電圧レベルの低下
等の不具合を改善した新規な半導体装置とその製造方法
を提供するものである。
【００１２】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【００１３】即ち、本発明に係わる半導体装置の第１態
様は、トレンチ素子分離法で形成された素子分離膜で画
定された領域に活性領域を形成し、この活性領域内にＭ
ＯＳＦＥＴを形成した半導体装置において、前記活性領
域の端部の前記ＭＯＳＦＥＴのゲート下部のチャンネル
エッジ部分が、ソース・ドレイン領域を形成するための
高濃度不純物イオンを注入する領域外になるように構成
したことを特徴とするものであり、叉、第２態様は、ト
レンチ素子分離法で形成された素子分離膜で画定された
領域に活性領域を形成し、この活性領域内にＭＯＳＦＥ
Ｔを形成すると共に、前記活性領域の端部の前記ＭＯＳ
ＦＥＴのゲート下部のチャンネルエッジ部分が、ソース
・ドレイン領域を形成するための高濃度不純物イオンを
注入する領域外になるように構成し、このように構成し
たＭＯＳＦＥＴのソース・ドレインを接続すると共に、
このように接続したＭＯＳＦＥＴを複数直列に接続し、
この回路に定電流を加え、この回路から基準電圧を取り
出すように構成したことを特徴とするものであり、叉、
第３態様は、トレンチ素子分離法で形成された素子分離
膜で画定された領域に活性領域を形成し、この活性領域
内にＭＯＳＦＥＴを形成を形成すると共に、前記活性領
域の端部の前記ＭＯＳＦＥＴのゲート下部のチャンネル
エッジ部分が、ソース・ドレイン領域を形成するための
高濃度不純物イオンを注入する領域外になるように構成
し、このように構成した一対のＭＯＳＦＥＴを、互いに
交差接続したことを特徴とするものであり、叉、第４態
様は、チャンネルの中央部分での前記ゲートを挟んだ前
記活性領域の幅に対して、前記チャンネルエッジ部分で
の前記ゲートを挟んだ活性領域の幅を小さく形成したこ
とを特徴とするものである。
様は、トレンチ素子分離法で形成された素子分離膜で画
定された領域に活性領域を形成し、この活性領域内にＭ
ＯＳＦＥＴを形成した半導体装置において、前記活性領
域の端部の前記ＭＯＳＦＥＴのゲート下部のチャンネル
エッジ部分が、ソース・ドレイン領域を形成するための
高濃度不純物イオンを注入する領域外になるように構成
したことを特徴とするものであり、叉、第２態様は、ト
レンチ素子分離法で形成された素子分離膜で画定された
領域に活性領域を形成し、この活性領域内にＭＯＳＦＥ
Ｔを形成すると共に、前記活性領域の端部の前記ＭＯＳ
ＦＥＴのゲート下部のチャンネルエッジ部分が、ソース
・ドレイン領域を形成するための高濃度不純物イオンを
注入する領域外になるように構成し、このように構成し
たＭＯＳＦＥＴのソース・ドレインを接続すると共に、
このように接続したＭＯＳＦＥＴを複数直列に接続し、
この回路に定電流を加え、この回路から基準電圧を取り
出すように構成したことを特徴とするものであり、叉、
第３態様は、トレンチ素子分離法で形成された素子分離
膜で画定された領域に活性領域を形成し、この活性領域
内にＭＯＳＦＥＴを形成を形成すると共に、前記活性領
域の端部の前記ＭＯＳＦＥＴのゲート下部のチャンネル
エッジ部分が、ソース・ドレイン領域を形成するための
高濃度不純物イオンを注入する領域外になるように構成
し、このように構成した一対のＭＯＳＦＥＴを、互いに
交差接続したことを特徴とするものであり、叉、第４態
様は、チャンネルの中央部分での前記ゲートを挟んだ前
記活性領域の幅に対して、前記チャンネルエッジ部分で
の前記ゲートを挟んだ活性領域の幅を小さく形成したこ
とを特徴とするものである。
【００１４】叉、本発明に係わる半導体装置の製造方法
の態様は、トレンチ素子分離法で形成された素子分離膜
で画定された領域に活性領域を形成し、この活性領域内
にＭＯＳＦＥＴを形成した半導体装置の製造方法におい
て、高濃度不純物イオンを注入してソース・ドレイン領
域を形成する際、前記活性領域の端部の前記ＭＯＳＦＥ
Ｔのゲート下部のチャンネルエッジ部分に、高濃度不純
物イオンを注入しないようにイオン注入することを特徴
とするものである。
の態様は、トレンチ素子分離法で形成された素子分離膜
で画定された領域に活性領域を形成し、この活性領域内
にＭＯＳＦＥＴを形成した半導体装置の製造方法におい
て、高濃度不純物イオンを注入してソース・ドレイン領
域を形成する際、前記活性領域の端部の前記ＭＯＳＦＥ
Ｔのゲート下部のチャンネルエッジ部分に、高濃度不純
物イオンを注入しないようにイオン注入することを特徴
とするものである。
【００１５】
【発明の実施の形態】本発明に係わる半導体装置は、ト
レンチ素子分離法で形成された素子分離膜で画定された
領域に活性領域を形成し、この活性領域内にＭＯＳＦＥ
Ｔを形成した半導体装置において、前記活性領域の端部
の前記ＭＯＳＦＥＴのゲート下部のチャンネルエッジ部
分が、ソース・ドレイン領域を形成するための高濃度不
純物イオンを注入する領域外になるように構成したこと
を特徴とするものである。
レンチ素子分離法で形成された素子分離膜で画定された
領域に活性領域を形成し、この活性領域内にＭＯＳＦＥ
Ｔを形成した半導体装置において、前記活性領域の端部
の前記ＭＯＳＦＥＴのゲート下部のチャンネルエッジ部
分が、ソース・ドレイン領域を形成するための高濃度不
純物イオンを注入する領域外になるように構成したこと
を特徴とするものである。
【００１６】
【実施例】以下に、本発明に係わる半導体装置とその製
造方法の具体例を図面を参照しながら詳細に説明する。
造方法の具体例を図面を参照しながら詳細に説明する。
【００１７】（第１の具体例）図１乃至図３は、本発明
に係わる半導体装置とその製造方法の第１の具体例の構
造を示す図であって、これらの図には、トレンチ素子分
離法で形成された素子分離膜１０６で画定された領域に
活性領域１０１を形成し、この活性領域１０１内にＭＯ
ＳＦＥＴを形成した半導体装置において、前記活性領域
１０１の端部の前記ＭＯＳＦＥＴのゲート１０２下部の
チャンネルエッジ部１０４が、ソース・ドレイン領域を
形成するための高濃度不純物イオンを注入する領域１０
３外になるように構成したことを特徴とする半導体装置
が示されている。
に係わる半導体装置とその製造方法の第１の具体例の構
造を示す図であって、これらの図には、トレンチ素子分
離法で形成された素子分離膜１０６で画定された領域に
活性領域１０１を形成し、この活性領域１０１内にＭＯ
ＳＦＥＴを形成した半導体装置において、前記活性領域
１０１の端部の前記ＭＯＳＦＥＴのゲート１０２下部の
チャンネルエッジ部１０４が、ソース・ドレイン領域を
形成するための高濃度不純物イオンを注入する領域１０
３外になるように構成したことを特徴とする半導体装置
が示されている。
【００１８】また、トレンチ素子分離法で形成された素
子分離膜１０７で画定された領域に活性領域１０１を形
成し、この活性領域１０１内にＭＯＳＦＥＴを形成する
と共に、前記活性領域１０１の端部の前記ＭＯＳＦＥＴ
のゲート１０２下部のチャンネルエッジ部１０４が、ソ
ース・ドレイン領域を形成するための高濃度不純物イオ
ンを注入する領域１０３外になるように構成し、このよ
うに構成したＭＯＳＦＥＴ１０のソース・ドレインを接
続すると共に、このように接続したＭＯＳＦＥＴ１０を
複数直列に接続し、この回路に定電流１１を加え、この
回路から基準電圧１２を取り出すように構成した半導体
装置が示され、又、トレンチ素子分離法で形成された素
子分離膜で画定された領域に活性領域を形成し、この活
性領域内にＭＯＳＦＥＴを形成を形成すると共に、前記
活性領域の端部の前記ＭＯＳＦＥＴのゲート下部のチャ
ンネルエッジ部分が、ソース・ドレイン領域を形成する
ための高濃度不純物イオンを注入する領域外になるよう
に構成し、このように構成した一対のＭＯＳＦＥＴ１３
Ａ、１３Ｂを、互いに交差接続したことを特徴とする半
導体装置が示されている。
子分離膜１０７で画定された領域に活性領域１０１を形
成し、この活性領域１０１内にＭＯＳＦＥＴを形成する
と共に、前記活性領域１０１の端部の前記ＭＯＳＦＥＴ
のゲート１０２下部のチャンネルエッジ部１０４が、ソ
ース・ドレイン領域を形成するための高濃度不純物イオ
ンを注入する領域１０３外になるように構成し、このよ
うに構成したＭＯＳＦＥＴ１０のソース・ドレインを接
続すると共に、このように接続したＭＯＳＦＥＴ１０を
複数直列に接続し、この回路に定電流１１を加え、この
回路から基準電圧１２を取り出すように構成した半導体
装置が示され、又、トレンチ素子分離法で形成された素
子分離膜で画定された領域に活性領域を形成し、この活
性領域内にＭＯＳＦＥＴを形成を形成すると共に、前記
活性領域の端部の前記ＭＯＳＦＥＴのゲート下部のチャ
ンネルエッジ部分が、ソース・ドレイン領域を形成する
ための高濃度不純物イオンを注入する領域外になるよう
に構成し、このように構成した一対のＭＯＳＦＥＴ１３
Ａ、１３Ｂを、互いに交差接続したことを特徴とする半
導体装置が示されている。
【００１９】以下に、第１の具体例を更に詳細に説明す
る。
る。
【００２０】図１は、本発明のＭＯＳトランジスタの平
面図、図２は、図１のＡ−Ａ線の断面図、図３は、本発
明のＭＯＳＦＥＴを用いた回路の一例を示す回路図であ
る。
面図、図２は、図１のＡ−Ａ線の断面図、図３は、本発
明のＭＯＳＦＥＴを用いた回路の一例を示す回路図であ
る。
【００２１】本発明のＭＯＳトランジスタは、活性領域
１０１と、ゲート電極１０２と、ソース・ドレインを形
成するための高濃度不純物イオン注入領域１０３とから
構成される。ＳＴＩ法を用いて、活性領域１０１の周囲
に、素子分離膜１０６を形成する。その後、ゲート酸化
膜１０７、ゲート電極１０２を順に形成する。続いて、
ゲート電極１０２を利用して、高濃度不純物イオン注入
領域１０３にソース・ドレインを形成するが、チャネル
エッジ部１０４を、高濃度不純物イオン注入領域１０３
の外側になるように設定する。イオン注入領域の位置精
度は、それほど良いものではなく、そのバラツキをｘ０
とすると、不純物イオン注入領域１０３は、チャネルエ
ッジ１０４からｘ０＋α（ｘ０だけ、チャネルエッジ方
向にばらついても、ネルエッジが不純物イオン注入領域
に入らない程度のマージン）以上チャネルエッジ１０４
から内側に設定する。なお、この説明は、シングルドレ
イン構造の場合である。
１０１と、ゲート電極１０２と、ソース・ドレインを形
成するための高濃度不純物イオン注入領域１０３とから
構成される。ＳＴＩ法を用いて、活性領域１０１の周囲
に、素子分離膜１０６を形成する。その後、ゲート酸化
膜１０７、ゲート電極１０２を順に形成する。続いて、
ゲート電極１０２を利用して、高濃度不純物イオン注入
領域１０３にソース・ドレインを形成するが、チャネル
エッジ部１０４を、高濃度不純物イオン注入領域１０３
の外側になるように設定する。イオン注入領域の位置精
度は、それほど良いものではなく、そのバラツキをｘ０
とすると、不純物イオン注入領域１０３は、チャネルエ
ッジ１０４からｘ０＋α（ｘ０だけ、チャネルエッジ方
向にばらついても、ネルエッジが不純物イオン注入領域
に入らない程度のマージン）以上チャネルエッジ１０４
から内側に設定する。なお、この説明は、シングルドレ
イン構造の場合である。
【００２２】現在では、一般的に耐圧や信頼性の向上を
計るため、ＭＯＳトランンジスタには、低濃度ドレイン
（Light doped drain; LDD）構造が用いられている。こ
の場合には、ゲート電極１０２形成後、ウェハ全面に低
濃度不純物イオンを注入し、ｎ−領域を活性領域１０１
全面に形成した後、ゲート電極１０２を利用してｎ＋ソ
ース・ドレイン領域１０５を形成することで、それ以外
の領域がｎ−領域１０８となる（図２（ｂ））。この場
合も、イオン注入領域の位置精度は、それほどよいもの
ではなく、そのばらつきをｘ０、チャネルエッジ１０４
で生じるハンプ現象の影響から回避するのに必要な高濃
度不純物イオン注入領域１０３からチャネルエッジ１０
４までの抵抗値から算出した距離をｘ１とすると、不純
物イオン注入領域１０３はチャネルエッジ１０４から
（ｘ０＋ｘ１）以上チャネルエッジ１０４から内側に設
定する。
計るため、ＭＯＳトランンジスタには、低濃度ドレイン
（Light doped drain; LDD）構造が用いられている。こ
の場合には、ゲート電極１０２形成後、ウェハ全面に低
濃度不純物イオンを注入し、ｎ−領域を活性領域１０１
全面に形成した後、ゲート電極１０２を利用してｎ＋ソ
ース・ドレイン領域１０５を形成することで、それ以外
の領域がｎ−領域１０８となる（図２（ｂ））。この場
合も、イオン注入領域の位置精度は、それほどよいもの
ではなく、そのばらつきをｘ０、チャネルエッジ１０４
で生じるハンプ現象の影響から回避するのに必要な高濃
度不純物イオン注入領域１０３からチャネルエッジ１０
４までの抵抗値から算出した距離をｘ１とすると、不純
物イオン注入領域１０３はチャネルエッジ１０４から
（ｘ０＋ｘ１）以上チャネルエッジ１０４から内側に設
定する。
【００２３】シングルドレイン構造のＭＯＳトランジス
タを用いた場合（図２（ａ））、チャネルエッジ部１０
４が、ＭＯＳトランジスタの動作領域外に存在するた
め、ハンプ現象が発生しない。
タを用いた場合（図２（ａ））、チャネルエッジ部１０
４が、ＭＯＳトランジスタの動作領域外に存在するた
め、ハンプ現象が発生しない。
【００２４】ＬＤＤ構造のＭＯＳトランジスタを用いた
場合（図２（ｂ））、チャネルエッジ部１０４は、ｎ−
領域１０８の一部となり、ｎ＋領域１０５と電気的な接
続関係を持つことになるが、一般に、ｎ＋領域１０５の
層抵抗が数十〜数百オームであるのに対し、ｎ−領域１
０８の層抵抗は、数千オームであることから、ハンプ現
象によるトランジスタ特性の変化の影響を受けにくいＭ
ＯＳトランジスタを作ることができる。
場合（図２（ｂ））、チャネルエッジ部１０４は、ｎ−
領域１０８の一部となり、ｎ＋領域１０５と電気的な接
続関係を持つことになるが、一般に、ｎ＋領域１０５の
層抵抗が数十〜数百オームであるのに対し、ｎ−領域１
０８の層抵抗は、数千オームであることから、ハンプ現
象によるトランジスタ特性の変化の影響を受けにくいＭ
ＯＳトランジスタを作ることができる。
【００２５】このようなハンプ現象を発生させない、又
は、ハンプ減少によるトランジスタ特性の変化の影響を
受けにくいＭＯＳトランジスタを利用することで効果的
な回路例を図３に示す。
は、ハンプ減少によるトランジスタ特性の変化の影響を
受けにくいＭＯＳトランジスタを利用することで効果的
な回路例を図３に示す。
【００２６】図３（ａ）は、基準電圧を発生回路である
が、閾値電圧Ｖｔの値を直接利用しており、その基準電
圧は、ＭＯＳトランジスタ１０の数とその閾値電圧Ｖｔ
の積となる。従来の回路の場合、ハンプ特性によりトラ
ンジスタ特性に変化が起きることで出力される基準電圧
も影響を受け、この基準電圧を利用する回路の特性に悪
影響を与えてしまうことになる。
が、閾値電圧Ｖｔの値を直接利用しており、その基準電
圧は、ＭＯＳトランジスタ１０の数とその閾値電圧Ｖｔ
の積となる。従来の回路の場合、ハンプ特性によりトラ
ンジスタ特性に変化が起きることで出力される基準電圧
も影響を受け、この基準電圧を利用する回路の特性に悪
影響を与えてしまうことになる。
【００２７】また、図３（ｂ）は、ＤＲＡＭ用のセンス
アンプとしてよく知られている交差結合型アンプである
が、ペアとなるトランジスタ１３Ａ、１３Ｂの閾値電圧
がハンプ特性により大きくばらつくと、動作の遅延、反
転できずに誤動作を起すといった可能性が考えられる。
アンプとしてよく知られている交差結合型アンプである
が、ペアとなるトランジスタ１３Ａ、１３Ｂの閾値電圧
がハンプ特性により大きくばらつくと、動作の遅延、反
転できずに誤動作を起すといった可能性が考えられる。
【００２８】（第２の具体例）図４は、本発明の第２の
具体例を示す図であって、これらの図には、チャンネル
の中央部分での前記ゲートを挟んだ前記活性領域１０１
の幅１０１ａに対して、前記チャンネルエッジ部分での
前記ゲート１０２を挟んだ活性領域１０１の幅１０１ｂ
を小さく形成したことを特徴とする半導体装置が示され
ている。
具体例を示す図であって、これらの図には、チャンネル
の中央部分での前記ゲートを挟んだ前記活性領域１０１
の幅１０１ａに対して、前記チャンネルエッジ部分での
前記ゲート１０２を挟んだ活性領域１０１の幅１０１ｂ
を小さく形成したことを特徴とする半導体装置が示され
ている。
【００２９】以下に、第２の具体例を更に詳細に説明す
る。
る。
【００３０】第１の具体例は、本発明を一般的なＭＯＳ
トランジスタの形状である矩形に適用したものである。
この場合、トランジスタの実効的なサイズは、素子分離
膜１０６によって囲まれた形状から決まるのではなく、
高濃度不純物イオン注入領域１０３から決まることにな
るが、イオン注入の領域の位置精度は、それほどよいも
のではないため、誤差ｘ０が生じるため、設定したトラ
ンジスタサイズｘ４に対し、ｘ０の２倍程度ばらつくか
ら、トランジスタサイズが小さいほど影響が大きくな
る。
トランジスタの形状である矩形に適用したものである。
この場合、トランジスタの実効的なサイズは、素子分離
膜１０６によって囲まれた形状から決まるのではなく、
高濃度不純物イオン注入領域１０３から決まることにな
るが、イオン注入の領域の位置精度は、それほどよいも
のではないため、誤差ｘ０が生じるため、設定したトラ
ンジスタサイズｘ４に対し、ｘ０の２倍程度ばらつくか
ら、トランジスタサイズが小さいほど影響が大きくな
る。
【００３１】第２の具体例では、そのトランジスタサイ
ズのばらつきを、第１の具体例より格段に減少させると
共に、ハンプ現象によるトランジスタ特性の変化からの
影響も同時に減少させるものであり、そのＭＯＳトラン
ジスタの平面図を図４に示す。
ズのばらつきを、第１の具体例より格段に減少させると
共に、ハンプ現象によるトランジスタ特性の変化からの
影響も同時に減少させるものであり、そのＭＯＳトラン
ジスタの平面図を図４に示す。
【００３２】チャネルエッジ部１０４を含む一定領域ｘ
２において、ゲート電極１０２と素子分離膜１０６の距
離ｘ３を通常の領域よりも小さくすると共に、高濃度不
純物イオン注入領域１０３が、誤差ｘ０以上重なり、且
つ、チャネルエッジ部１０４を含まないようにＭＯＳト
ランジスタを形成する。
２において、ゲート電極１０２と素子分離膜１０６の距
離ｘ３を通常の領域よりも小さくすると共に、高濃度不
純物イオン注入領域１０３が、誤差ｘ０以上重なり、且
つ、チャネルエッジ部１０４を含まないようにＭＯＳト
ランジスタを形成する。
【００３３】このような構成の場合、チャネルエッジ部
１０４を含む一定領域ｘ２は、第１の具体例に比べ高抵
抗となるため、高濃度不純物イオン注入領域１０３がば
らついても、設定したトランジスタサイズに対するばら
つきが小さく抑えられるうえ、高濃度不純物イオン注入
領域１０３からチャネルエッジ１０４までも高抵抗とな
るため、ハンプ現象によるトランジスタ特性の変化の影
響を、更に低減できる。
１０４を含む一定領域ｘ２は、第１の具体例に比べ高抵
抗となるため、高濃度不純物イオン注入領域１０３がば
らついても、設定したトランジスタサイズに対するばら
つきが小さく抑えられるうえ、高濃度不純物イオン注入
領域１０３からチャネルエッジ１０４までも高抵抗とな
るため、ハンプ現象によるトランジスタ特性の変化の影
響を、更に低減できる。
【００３４】
【発明の効果】本発明に係わる半導体装置とその製造方
法は、上述のように構成したので、バンプ現象によるト
ランジスタ特性の悪化を改善することが出来る。
法は、上述のように構成したので、バンプ現象によるト
ランジスタ特性の悪化を改善することが出来る。
【図１】本発明に係わる半導体装置の第１の具体例の平
面図である。
面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本発明の半導体装置を用いた回路例を示す図で
ある。
ある。
【図４】第２の具体例の平面図である。
【図５】従来例の平面図である。
【図６】従来例の製造工程を示す図である。
【図７】図６に続く製造工程を示す図である。
【図８】図７に続く製造工程を示す図である。
【図９】図８に続く製造工程を示す図である。
【図１０】図９に続く製造工程を示す図である。
【図１１】図１０に続く製造工程を示す図である。
【図１２】図１１に続く製造工程を示す図である。
【図１３】図１２に続く製造工程を示す図である。
【図１４】図１３に続く製造工程を示す図である。
【図１５】（ａ）は、バンプがない状態のトランジスタ
の特性図、（ｂ）は、バンプがある場合のトランジスタ
の特性図である。
の特性図、（ｂ）は、バンプがある場合のトランジスタ
の特性図である。
１０、１３Ａ、１３Ｂ ＭＯＳＦＥＴ １１ 定電流電源 １２ 基準電圧 １０１ 活性領域 １０２ ゲート電極 １０３ 高濃度不純物イオン注入領域 １０４ チャンネルエッジ部分 １０５ ソース・ドレイン領域（ｎ＋領域） １０６ 素子分離膜 １０７ ゲート酸化膜 １０８ ｎ−領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BB02 5F040 DC01 EA08 EA09 EF01 EF02 EK01 EK05 FB02 FB04 FC10 5F083 AD00 GA11 GA30 LA03 NA01 PR36
Claims (5)
- 【請求項１】 トレンチ素子分離法で形成された素子分
離膜で画定された領域に活性領域を形成し、この活性領
域内にＭＯＳＦＥＴを形成した半導体装置において、 前記活性領域の端部の前記ＭＯＳＦＥＴのゲート下部の
チャンネルエッジ部分が、ソース・ドレイン領域を形成
するための高濃度不純物イオンを注入する領域外になる
ように構成したことを特徴とする半導体装置。 - 【請求項２】 トレンチ素子分離法で形成された素子分
離膜で画定された領域に活性領域を形成し、この活性領
域内にＭＯＳＦＥＴを形成すると共に、前記活性領域の
端部の前記ＭＯＳＦＥＴのゲート下部のチャンネルエッ
ジ部分が、ソース・ドレイン領域を形成するための高濃
度不純物イオンを注入する領域外になるように構成し、
このように構成したＭＯＳＦＥＴのソース・ドレインを
接続すると共に、このように接続したＭＯＳＦＥＴを複
数直列に接続し、この回路に定電流を加え、この回路か
ら基準電圧を取り出すように構成したことを特徴とする
半導体装置。 - 【請求項３】 トレンチ素子分離法で形成された素子分
離膜で画定された領域に活性領域を形成し、この活性領
域内にＭＯＳＦＥＴを形成を形成すると共に、前記活性
領域の端部の前記ＭＯＳＦＥＴのゲート下部のチャンネ
ルエッジ部分が、ソース・ドレイン領域を形成するため
の高濃度不純物イオンを注入する領域外になるように構
成し、このように構成した一対のＭＯＳＦＥＴを、互い
に交差接続したことを特徴とする半導体装置。 - 【請求項４】 チャンネルの中央部分での前記ゲートを
挟んだ前記活性領域の幅に対して、前記チャンネルエッ
ジ部分での前記ゲートを挟んだ活性領域の幅を小さく形
成したことを特徴とする請求項１乃至３の何れかに記載
の半導体装置。 - 【請求項５】 トレンチ素子分離法で形成された素子分
離膜で画定された領域に活性領域を形成し、この活性領
域内にＭＯＳＦＥＴを形成した半導体装置の製造方法に
おいて、 高濃度不純物イオンを注入してソース・ドレイン領域を
形成する際、前記活性領域の端部の前記ＭＯＳＦＥＴの
ゲート下部のチャンネルエッジ部分に、高濃度不純物イ
オンを注入しないようにイオン注入することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34382199A JP2001160623A (ja) | 1999-12-02 | 1999-12-02 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34382199A JP2001160623A (ja) | 1999-12-02 | 1999-12-02 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001160623A true JP2001160623A (ja) | 2001-06-12 |
Family
ID=18364507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34382199A Pending JP2001160623A (ja) | 1999-12-02 | 1999-12-02 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001160623A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259054B2 (en) | 2003-11-14 | 2007-08-21 | Renesas Technology Corp. | Method of manufacturing a semiconductor device that includes a process for forming a high breakdown voltage field effect transistor |
| JP2008193093A (ja) * | 2007-02-02 | 2008-08-21 | Samsung Electronics Co Ltd | 高電圧トランジスタ及びその製造方法 |
| WO2011036841A1 (ja) * | 2009-09-28 | 2011-03-31 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| KR20160002352A (ko) * | 2014-06-27 | 2016-01-07 | 엘지디스플레이 주식회사 | 디스플레이 장치의 박막트랜지스터 |
| US10026738B2 (en) | 2015-10-20 | 2018-07-17 | Rohm Co., Ltd. | Semiconductor device and semiconductor integrated circuit using the same |
-
1999
- 1999-12-02 JP JP34382199A patent/JP2001160623A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259054B2 (en) | 2003-11-14 | 2007-08-21 | Renesas Technology Corp. | Method of manufacturing a semiconductor device that includes a process for forming a high breakdown voltage field effect transistor |
| US7592669B2 (en) | 2003-11-14 | 2009-09-22 | Renesas Technology Corp. | Semiconductor device with MISFET that includes embedded insulating film arranged between source/drain regions and channel |
| JP2008193093A (ja) * | 2007-02-02 | 2008-08-21 | Samsung Electronics Co Ltd | 高電圧トランジスタ及びその製造方法 |
| WO2011036841A1 (ja) * | 2009-09-28 | 2011-03-31 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| KR20160002352A (ko) * | 2014-06-27 | 2016-01-07 | 엘지디스플레이 주식회사 | 디스플레이 장치의 박막트랜지스터 |
| KR102395635B1 (ko) | 2014-06-27 | 2022-05-10 | 엘지디스플레이 주식회사 | 디스플레이 장치의 박막트랜지스터 |
| US10026738B2 (en) | 2015-10-20 | 2018-07-17 | Rohm Co., Ltd. | Semiconductor device and semiconductor integrated circuit using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6524903B2 (en) | Method of manufacturing a semiconductor device having two peaks in an impurity concentration distribution | |
| US7192816B2 (en) | Self-aligned body tie for a partially depleted SOI device structure | |
| JP3002989B2 (ja) | 半導体デバイス及びその製造方法 | |
| JP3965064B2 (ja) | ボディ・コンタクトを有する集積回路の形成方法 | |
| JP2965783B2 (ja) | 半導体装置およびその製造方法 | |
| KR20040102052A (ko) | 다중-두께 매립 산화물층 위에 형성된 반도체 디바이스 및그 제조 방법 | |
| US6545318B1 (en) | Semiconductor device and manufacturing method thereof | |
| WO2002052649A1 (fr) | Dispositif semi-conducteur et dispositif electronique portatif | |
| US6258644B1 (en) | Mixed voltage CMOS process for high reliability and high performance core and I/O transistors with reduced mask steps | |
| KR100391959B1 (ko) | 반도체 장치 및 제조 방법 | |
| US6605843B1 (en) | Fully depleted SOI device with tungsten damascene contacts and method of forming same | |
| US6908800B1 (en) | Tunable sidewall spacer process for CMOS integrated circuits | |
| JPH0982793A (ja) | 半導体集積回路の製造方法 | |
| JP2001085533A (ja) | 半導体装置及びその製造方法 | |
| JP3529220B2 (ja) | 半導体装置及びその製造方法 | |
| KR980005383A (ko) | 반도체 장치 및 그 제조방법 | |
| JP2001160623A (ja) | 半導体装置とその製造方法 | |
| JP3425043B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| KR100331844B1 (ko) | 씨모스소자 | |
| KR100457222B1 (ko) | 고전압 소자의 제조방법 | |
| KR100318463B1 (ko) | 몸체접촉실리콘이중막소자제조방법 | |
| JP2002343964A (ja) | 半導体装置及びその製造方法 | |
| KR100597462B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR100214491B1 (ko) | 반도체소자 및 그 제조방법 | |
| JP2005032997A (ja) | シャロートレンチ分離構造を有する半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041105 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061219 |